DE10208249B4 - Halbleiterspeicher mit vertikalem Auswahltransistor - Google Patents

Halbleiterspeicher mit vertikalem Auswahltransistor Download PDF

Info

Publication number
DE10208249B4
DE10208249B4 DE10208249A DE10208249A DE10208249B4 DE 10208249 B4 DE10208249 B4 DE 10208249B4 DE 10208249 A DE10208249 A DE 10208249A DE 10208249 A DE10208249 A DE 10208249A DE 10208249 B4 DE10208249 B4 DE 10208249B4
Authority
DE
Germany
Prior art keywords
trench
layer
source
electrode
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10208249A
Other languages
English (en)
Other versions
DE10208249A1 (de
Inventor
Michael Sommer
Gerhard Enders
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10208249A priority Critical patent/DE10208249B4/de
Priority to US10/375,763 priority patent/US6770928B2/en
Publication of DE10208249A1 publication Critical patent/DE10208249A1/de
Application granted granted Critical
Publication of DE10208249B4 publication Critical patent/DE10208249B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

Halbleiterspeicher mit einer Speicherzelle, die einen Grabenkondensator (9) und einen vertikal ausgebildeten Auswahltransistor umfasst,
wobei der Grabenkondensator (9) eine in einem Graben (5) angeordnete, als erste Elektrode dienende Grabenfüllung (14, 13, 11), eine außerhalb des Grabens (5) angeordnete, als zweite Elektrode dienende buried-layer-Schicht (8) und eine die erste Elektrode (14, 13, 11) von der zweiten Elektrode (8) elektrisch isolierende dielektrische Schicht (10) aufweist,
wobei über dem Grabenkondensator (9) eine Bitleitung (26) angeordnet ist, und
wobei der Auswahltransistor einen als erste Source/Drain-Elektrode dienenden buried-strap-Bereich (31), einen als zweite Source/Drain-Elektrode dienende Bitleitungsdotierung (37) und einen zwischen der ersten Source/Drain-Elektrode (31) und der zweiten Source/Drain-Elektrode (37) angeordneten senkrechten Verbindungskanal (15) aufweist, über den eine elektrisch leitende Verbindung zwischen der mit der ersten Source/Drain-Elektrode (31) verbundenen ersten Elektrode (14, 13, 11) des Grabenkondensators (9) und der mit der zweiten Source/Drain-Elektrode (31) verbundenen Bitleitung (26) ausbildbar ist,
dadurch gekennzeichnet,...

Description

  • Die Erfindung betrifft einen Halbleiterspeicher gemäß dem Oberbegriff des Patentanspruchs 1.
  • Halbleiterspeicher weisen Speicherzellen auf, um eine Information in Form einer Ladung abzuspeichern. Eine Speicherzelle eines DRAM-Halbleiterspeichers weist beispielsweise einen Grabenkondensator und einen Auswahltransistor auf. Im Grabenkondensator wird entsprechend der abzuspeichernden Information eine Ladung abgespeichert, die über eine Ansteuerung des Auswahltransistors über eine Wortleitung zu einer Bitleitung des Halbleiterspeichers übertragen wird. Die Spannung der Bitleitung wird über eine Auswerteschaltung ausgewertet, so dass die im Grabenkondensator abgespeicherte Ladung als Information detektierbar ist.
  • Um bei immer kleiner werdenden Strukturen beispielsweise eine DRAM-Speicherzelle auf dem zur Verfügung stehenden Platz realisieren zu können, werden zunehmend Konzepte mit einem vertikal angeordneten Auswahltransistor untersucht.
  • Aus DE 199 54 867 C1 ist eine DRAM-Zellenanordnung und ein Verfahren zu deren Herstellung bekannt, bei dem ein vertikaler Auswahltransistor vorgesehen ist. Die bekannte Zellenanordnung weist einen Grabenkondensator auf, der im oberen Endbereich an ein horizontal angeordnetes Source-Drain-Gebiet angeschlossen ist. Versetzt zu dem oberen Source-Drain-Gebiet ist ein unteres Source-Drain-Gebiet ausgebildet, das mit einem vertikalen Verbindungskanal in Verbindung steht. Der Verbindungskanal ist von dem unteren Source-Drain-Gebiet nach oben zur Bitleitung geführt. Parallel zum Verbindungskanal ist ein Gate-Gebiet ausgebildet, das einen Teil einer Wortleitung darstellt.
  • Die bekannte Zellenanordnung weist den Nachteil auf, dass für die Ausbildung der Speicherzelle relativ viel Fläche benötigt wird.
  • Aus der US 6 262 448 B1 ist ein gattungsgemäßer Halbleiterspeicher bekannt, bei dem eine Speicherzelle einen Grabenkondensator und einen vertikalen Auswahltransistor, der um ein rundliches Trenchloch herum ausgebildet ist, aufweist, wobei eine Wortleitung oberhalb der Bitleitung angeordnet ist. Die Wortleitung ist dabei mit separaten Gate-Elektroden verbunden, die um den Kanalbereich des Auswahltransistors herum angeordnet sind.
    •
  • Die Aufgabe der Erfindung besteht darin, einen Halbleiterbaustein mit einer Speicherzelle bereitzustellen, der einen geringeren Flächenbedarf aufweist.
  • Die Aufgabe der Erfindung wird durch die Merkmale des Halbleiterspeichers gemäß Anspruch 1 gelöst.
  • Ein Vorteil des erfindungsgemäßen Halbleiterspeichers besteht darin, dass der Verbindungskanal seitlich angrenzend an die Grabenfüllung des Grabenkondensators ausgebildet ist und dass seitlich angrenzend an den Verbindungskanal und oberhalb der Grabenfüllung ein Gate-Gebiet des Auswahltransistors ausgebildet ist und der Verbindungskanal ein aktives Gebiet des Auswahltransistors darstellt. Auf diese Weise wird weniger Fläche zur Ausbildung der Speicherzelle benötigt.
  • Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • In einer bevorzugten Ausführungsform ist der Verbindungskanal von dem Gate-Gebiet umgeben. Auf diese Weise wird eine verbesserte Aktivierung des aktiven Gebietes des Verbindungskanals ermöglicht. Zudem wird insgesamt ein größerer sich ausbildender Leitungskanal erreicht.
  • In einer bevorzugten Ausführungsform ist die Grabenfüllung von einer Isolationsschicht bedeckt, die mit einer Überfläche über eine Seitenkante der Grabenfüllung hinaus geführt wird. Auf diese Weise wird erreicht, dass die Grabenfüllung auf der Seite der Überfläche gegen die Ausbildung eines parasitären Stromes geschützt ist. Durch die Ausbildung der Überfläche wird verhindert, dass die Grabenfüllung auf der Seite der Überfläche einen Strom zu einem Verbindungskanal ausbildet, der auf dieser Seite an die Grabenfüllung angrenzt. Somit wird ein Übersprechen zu einem benachbarten Verbindungskanal, der zu einer benachbarten Bitleitung führt, vermieden.
  • Eine weitere Reduzierung der benötigten Fläche zur Ausbildung der Speicherzelle wird dadurch erreicht, dass wenigstens ein Teil einer zweiten Wortleitung auf der Überfläche oberhalb der Grabenfüllung angeordnet ist. Somit kann die zur Verfügung stehende Fläche über der Grabenfüllung sowohl zur Anordnung einer ersten Wortleitung als auch einer zweiten Wortleitung verwendet werden. Die erste Wortleitung wird zur Ansteuerung der Grabenfüllung verwendet. Die zweite Wortleitung ist zur Ansteuerung einer benachbarten Grabenfüllung vorgesehen.
  • Vorzugsweise ist die erste und die zweite Wortleitung im Wesentlichen durch eine vertikale Isolationsschicht getrennt. Dadurch wird zum einen ein einfaches Herstellungsverfahren ermöglicht und zum anderen eine großflächige Aktivierung des Verbindungskanals durch die Wortleitungen erreicht.
  • Die Erfindung wird im Folgenden anhand der Figuren näher erläutert. Es zeigen
  • 1 einen ersten Verfahrensstand,
  • 2 einen zweiten Verfahrensstand,
  • 3 einen dritten Verfahrensstand,
  • 4 einen vierten Verfahrensstand,
  • 5 einen fünften Verfahrensstand,
  • 6 einen sechsten Verfahrensstand,
  • 7 einen siebten Verfahrensstand,
  • 8 einen achten Verfahrensstand,
  • 9 einen neunten Verfahrensstand,
  • 10 einen zehnten Verfahrensstand,
  • 11 einen Querschnitt durch den erfindungsgemäßen Halbleiterspeicher,
  • 12 eine erste Zellengeometrie und
  • 13 eine zweite Zellengeometrie.
  • Zur Herstellung des Halbleiterspeichers wird ein positiv dotierter Silizium-Wafer 1 verwendet, auf den eine Trench-Ätzmaske aufgebracht wird. Die Trench-Ätzmaske besteht aus einer ersten Maskenschicht 2, die in Form einer thermischen Oxidschicht ausgebildet ist. Die thermische Oxidschicht 2 weist eine Dicke von ungefähr 5 nm auf. Auf der ersten Maskenschicht ist eine zweite Maskenschicht 3 aufgebracht, die vorzugsweise in Form einer Nitridschicht ausgebildet ist. Die zweite Maskenschicht 3 weist eine Dicke von ca. 200 nm auf. Anschließend wird auf die zweite Maskenschicht 3 eine dritte Maskenschicht 4 aufgebracht, die in Form einer CVD-Oxidschicht (z.B. Borsilikatglas) ausgebildet ist und vorzugsweise eine Dicke von ca. 1.000 nm aufweist. Anschließend wird über einen Lithographieprozess ein Fotolack 29 auf die dritte Maskenschicht 4 aufgebracht. Die Fotolackschicht wird nach bekannten Verfahren strukturiert. Dabei werden aus dem Fotolack Flächen herausgeätzt, die im Wesentlichen der Querschnittsfläche eines Grabens 5 entsprechen. Anschließend wird sowohl die Trench-Ätzmaske als auch der Siliziumwafer in einer vorgegebenen Dicke geätzt. Dabei wird in den Silizium-Wafer 1 ein Graben 5 eingebracht. Dieser Verfahrensstand ist in 1 dargestellt.
  • Anschließend werden der Fotolack und die dritte Maskenschicht 4 entfernt. Daraufhin wird mit einem Chemical-Vapour-Deposition-Verfahren eine arsendotierte Oxidschicht 6 an den Flächen des Grabens 5 abgeschieden. Anschließend wird die arsendotierte Schicht 6 bis zu einer ersten Tiefe aus dem oberen Bereich des Grabens 5 wieder entfernt. Zudem wird eine zweite Oxidschicht 7 mit einem CVD-Verfahren sowohl auf die Arsen schicht 6 als auch auf die freiliegenden oberen Seitenflächen des Grabens 5 abgeschieden. Anschließend wird über einen Ausdiffundierungsprozess der Arsenschicht 6 in die an die Arsenschicht 6 angrenzenden Bereiche des p-dotierten Silizium-Wafers 1 eine n-dotierte Schicht 8 ausgebildet, die eine Gegenelektrode des Grabenkondensators 9 darstellt. Das n-dotierte Gebiet 8 bildet eine buried-layer-Schicht im Siliziumwafer 1. Dieser Verfahrensstand ist in 2 dargestellt.
  • Anschließend werden sowohl die zweite Oxidschicht 7 als auch die Arsenschicht 6 wieder entfernt. Somit liegt nun ein Silizium-Wafer 1 mit einem Graben 5 vor, der in einem unteren Bereich eine n-dotierte buried-layer-Schicht 8 aufweist. Die Wände des Grabens 5 werden mit einer dielektrischen Schicht 10, vorzugsweise einer Nitridoxidschicht, bedeckt. Die dielektrische Schicht 10 weist vorzugsweise eine Dicke von 5 nm Oxidäquivalent auf. Daraufhin wird eine erste Polysiliziumschicht 11, die n-dotiert ist, in den unteren Bereich des Grabens 5 eingebracht. Vorzugsweise wird dabei der gesamte Graben 5 aufgefüllt und anschließend wieder bis zur ersten Tiefe zurückgeätzt. Dieser Verfahrensstand ist in 3 dargestellt.
  • Anschließend wird die dielektrische Schicht 10 aus dem oberen Bereich des Grabens, d.h. oberhalb der ersten Polyschicht 11 wieder von den Seitenwänden des Grabens 5 entfernt. Anschließend wird eine Collarschicht 12, die vorzugsweise aus einem Siliziumoxid besteht, das über ein CVD-Verfahren abgeschieden wurde, an die Seitenwände des Grabens 5 aufgebracht. Daraufhin wird die Collarschicht 12 anisotrop zurückgeätzt. Daraufhin wird eine zweite Polysiliziumschicht 13 in den Graben 5 abgeschieden. Daraufhin wird die zweite Polysiliziumschicht 13 bis zu einer zweite Tiefe T2 zurückgeätzt. Daraufhin wird die Collarschicht 12 im oberen Bereich entfernt und seitlich bis unter die Oberkante der zweiten Polyschicht 13 entfernt. Diese Verfahrenssituation ist in 4 dargestellt.
  • Anschließend wird angrenzend an die Oberkante der zweiten Polyschicht 13 vorzugsweise nur einseitig ein buried strap erzeugt. Dazu wird angrenzend an die zweite Polyschicht 13 eine dritte Polysiliziumschicht 14 nur bis zu einer festgelegten Höhe ausgehend von der zweiten Polyschicht 13 abgeschieden. Dazu sind die Seitenflächen des Grabens 5, die oberhalb der festgelegten Höhe liegen, über eine Abdeckschicht 30 maskiert. Die Abdeckschicht 30 ist beispielsweise als Nitritschicht ausgebildet. Anschließend wird in einem Ausdiffundierungsprozess ein n-dotierter buried-strap-Bereich 31 im Silizium-Wafer 1 erzeugt. Dieser Verfahrensstand ist in 5 dargestellt. Vorzugsweise wird ein buried-strap-Bereich 31 nur auf einer Seite des Grabens 5 erzeugt. Dazu ist beispielsweise die Abdeckschicht 30 auf der rechten Seite bis zur Collarschicht 12 geführt, wie in 6 dargestellt ist. Daraufhin wird die dritte Polyschicht 14 auf eine dritte Tiefe T3 zurückgeätzt und die Abdeckschicht 30 über der dritten Polyschicht 14 entfernt. Anschließend wird auf die dritte Polysiliziumschicht 14 eine Topoxidschicht 32 mit einem TTO-Verfahren aufgebracht. Dabei wird nur die Oberseite der dritten Polysiliziumschicht 14 und nicht die Seitenwände des Grabens 5 bedeckt. Dieser Verfahrensstand ist in 7 dargestellt.
  • Anschließend werden mit lithographischen Verfahren Verbindungskanäle 15 aus dem Silizium-Wafer 1 herausstrukturiert. Wenigstens ein Verbindungskanal 15 ist vorzugsweise direkt angrenzend an eine Seitenfläche der dritten Polysiliziumschicht 14 ausgebildet. Die Abstände zwischen zwei Verbindungskanälen 15 sind größer als die Breite des Grabens 5. Zwei Verbindungskanäle 15 sind über eine Ausnehmung 16 voneinander beabstandet. In eine Grundfläche der Ausnehmung wird eine Deckschicht 17 eingebracht, die in Form einer Isolationsschicht ausgebildet ist. Die Deckschicht 17 ragt in der Darstellung der 8 im rechten Bereich über die Seite des Grabens 5 hinaus. Der Bereich der Deckfläche 17, der über den Graben 5 seitlich hinausragt, wird als Überfläche 18 bezeichnet. Anschließend werden die Seitenwände der Ausnehmung 16 mit einer Gateoxidschicht 33 bedeckt. Daraufhin werden die Ausnehmungen 16 mit einer Gateschicht 19, wie z.B. einem n-dotierten Polysilizium aufgefüllt und mit der Oberkante des Silizium-Wafers 1 plangeschliffen. Dabei werden auch die erste und zweite Maskenschicht 2, 3 entfernt. Anschließend wird das Gatematerial 19 über einen Rückätzprozess unter die Oberkante der Verbindungskanäle 15 zurückgeätzt. Dieser Verfahrensstand ist in 8 dargestellt.
  • Je nach Ausführungsform kann bei diesem Verfahrensstand eine Dotierung der Verbindungskanäle 15 vorgenommen werden. Dazu werden vorzugsweise die Verbindungskanäle 15 über eine Ionenimplantation und einem folgenden Diffusionsprozess mit der gewünschten Dotierung versehen. Daraufhin wird die Gateschicht 19 mit einer Deckoxidschicht 34 bedeckt. In einem folgenden Verfahrensschritt wird das Gatematerial 19 strukturiert, wobei ein in einer Ausnehmung 16 angeordnetes Gatematerial 19 über eine Zwischenschicht 20 in zwei Gatebereiche 21, 22 unterteilt wird. Dabei wird vorzugsweise eine Spacertechnik eingesetzt, um die Breite der Zwischenschicht 20 unter die Auflösungsgrenze von 1F zu bringen. Dazu wird auf die Oberfläche des Silizium-Wafers eine zweite Abdeckmaske 23 aufgebracht, die erhöhte Strukturen mit einem Abstand von 1F aufweist. Anschließend wird auf die zweite Abdeckmaske 23 mit der bekannten Spacertechnik eine dritte Abdeckstruktur 24 abgeschieden. Bei einem anschließenden anisotropen Ätzverfahren wird die dritte Abdeckstruktur 24 bis zur Oberkante des Silizium-Wafers 1 abgeätzt. Aufgrund der Struktur der dritten Abdeckstruktur 24 wird eine Öffnung erhalten, die eine kleinere Breite als die kleinste Auflösung 1F des verwendeten Lithographieprozesses aufweist. Anschließend wird in die Gateschicht 19 über die strukturierte Abdeckstruktur 24 ein Kanal 16' bis zur Überfläche 18 eingeätzt. Dieser Verfahrensstand ist in 9 dargestellt.
  • Der Kanal 16' wird anschließend mit einer Zwischenschicht 20 aufgefüllt. Die Zwischenschicht 20 besteht beispielsweise aus einem Silizium-Oxid und trennt einen ersten und einen zweiten Gatebereich 21, 22. Daraufhin wird die zweite Abdeckmaske 23 und die dritte Abdeckstruktur 24 entfernt. Der erste und zweite Gatebereich 21, 22 ist jeweils Teil einer Wortleitung.
  • Weiterhin werden über eine Abdeckmaske die Verbindungskanäle 15 maskiert und in den oberen Bereich der Verbindungskanäle 15 ein n-dotiertes Gebiet implantiert, das eine Bitleitungsdotierung 37 darstellt, wie in 10 dargestellt. Anschließend wird ein Bitleitungskontakt aufgeätzt und Bitleitungsmaterial abgeschieden, das entsprechend der gewünschten Form der Bitleitungen 26 strukturiert wird.
  • 11 zeigt einen Querschnitt durch eine erste Ausführungsform einer Speicherzelle eines DRAM-Halbleiterspeicherbausteines. Das erste Gategebiet 21, der buried strap 31 und die Bitleitungsdotierung 37 bilden einen Auswahltransistor. Wird an das erste Gategebiet 21 eine Spannung angelegt, so wird ein Leitungskanal 38 zwischen dem buried strap 31 und der Bitleitungsdotierung 37 ausgebildet. Damit wird die innere Elektrode des Grabenkondensators 9 leitend mit der Bitleitung 26 verbunden. Wird die Spannung abgeschaltet, dann wird die leitende Verbindung unterbrochen. Das erste Gategebiet 21 ist Teil einer ersten Wortleitung 27 (12) und das zweite Gategebiet 22 ist Teil einer zweiten Wortleitung 28 (12).
  • In 12 ist eine Aufsicht auf die Struktur eines Ausschnittes eines DRAM-Speicherbausteines dargestellt. Dabei ist deutlich die Anordnung der Gräben 5, der Bitleitungen 26, der Wortleitungen 27, 28 und der Verbindungskanäle 15 bzw. Leitungskanäle 38 erkennbar. Die Bitleitungen 26 sind parallel zueinander und im rechten Winkel zu den Wortleitungen 27, 28 angeordnet. Die Wortleitungen 27, 28 sind ebenfalls paral lel zueinander angeordnet. Zwei Wortleitungen 27, 28 sind jeweils durch eine Zwischenschicht 20 voneinander isoliert.
  • Aus 12 ist ersichtlich, dass sowohl ein Teil einer ersten Wortleitung 27, der den ersten Gatebereich 21 bildet, als auch ein Teil einer zweiten Wortleitung 28, der den zweiten Gatebereich 22 bildet, auf der Deckfläche 17 angeordnet sind. Somit wird insgesamt eine enge Packung der ersten und der zweiten Wortleitung 27, 28 erreicht.
  • Vorzugsweise sind die erste und die zweite Wortleitung 27, 28 und die Zwischenschicht 20 in der Weise ausgebildet, dass eine Wortleitung jeweils angrenzend an einen Seitenbereich eines Grabens 5 ausgebildet ist und seitlich bis zu einem Bereich geführt ist, der einen benachbarten Graben 5 noch teilweise bedeckt. Eine Restfläche des benachbarten Grabens 5 wird durch die Zwischenschicht 20 abgedeckt, die die erste und zweite Wortleitung trennt. Bei Ansteuerung der ersten oder zweiten Wortleitung bilden sich Leitungskanäle 38 aus, über die Ladung zwischen der Bitleitung 26 und dem Grabenkondensator 9 ausgetauscht werden kann.
  • 13 zeigt eine bevorzugte Ausführungsform, bei der die Grabenkondensatoren zweier benachbarter Bitleitungen 26 jeweils um die Hälfte der Breite des Grabens 5 seitlich gegeneinander versetzt angeordnet. Zudem sind die Leitungskanäle 38 zweier benachbarter Bitleitungen an zwei gegenüberliegenden Seiten der Gräben 5 angeordnet. Die versetzte Ausführungsform gemäß 13 weist den Vorteil auf, dass lithographische Verfahren einfacher anzuwenden sind. Da auf der Lithographiemaske quadratisch gezeichnete Strukturen in Minimalmaß an den Ecken verrundet abgebildet werden, können Gräben näher zusammengerückt werden und es ergibt sich für Runde Gräben eine dichtere Packung als in der ersten Anordnung.
  • Weiterhin ist es vorteilhaft, um den elektrischen Widerstand einer Wortleitung 27, 28 möglichst klein zu halten, die Breite der Isolationsschicht 20 zwischen zwei Wortleitungen 27, 28 kleiner als die minimale lithographisch erreichbare Strukturgröße F auszuführen. Dies kann beispielsweise mit der beschriebenen Spacertechnik erreicht werden. Dabei wird die Breite eines schmalen Grabens in der Ätzmaske weiter verkleinert, in dem nach einer konformen Abscheidung einer Schicht in den Graben die Schicht anisotrop zurückgeätzt wird und dadurch das abgeschiedene Material nur an den Wänden des Grabens zurückbleibt. Mit Hilfe der so hergestellten Ätzmaske lassen sich Abstände für die Wortleitungen weit unterhalb der lithographischen Auflösungsgrenze F erzeugen. Dadurch besteht für die Ausbildung der Wortleitung 27, 28 eine größere Fläche zur Verfügung, die wiederum zu einem kleineren elektrischen Widerstand der Wortleitungen 27, 28 führt.
    •
    • 1
    Si-Wafer
    2
    erste Maskenschicht
    3
    zweite Maskenschicht
    4
    dritte Maskenschicht
    5
    Graben
    6
    As-dot-Oxidschicht
    7
    zweite Oxidschicht
    8
    n-dotiertes Gebiet
    9
    Grabenkondensator
    10
    dielektrische Schicht
    11
    erste Polyschicht
    12
    Collarschicht
    13
    zweite Polyschicht
    14
    dritte Polyschicht
    15
    Verbindungskanäle
    16
    Ausnehmung
    17
    Deckfläche
    18
    Überfläche
    19
    Gatematerial
    20
    Zwischenschicht
    21
    erster Gatebereich
    22
    zweiter Gatebereich
    23
    zweite Abdeckmaske
    24
    erhöhte Struktur
    25
    dritte Abdeckstruktur
    26
    Bitleitung
    27
    erste Wortleitung
    28
    zweite Wortleitung
    29
    Fotolack
    30
    Abdeckschicht
    31
    buried-strap-Bereich
    32
    Topoxidschicht
    33
    Gateoxidschicht
    34
    Deckoxidschicht
    35
    zweite Abdeckschicht
    36
    dritte Oxidschicht
    37
    Bitleitungsdotierung
    38
    Leitungskanal

Claims (5)

  1. Halbleiterspeicher mit einer Speicherzelle, die einen Grabenkondensator (9) und einen vertikal ausgebildeten Auswahltransistor umfasst, wobei der Grabenkondensator (9) eine in einem Graben (5) angeordnete, als erste Elektrode dienende Grabenfüllung (14, 13, 11), eine außerhalb des Grabens (5) angeordnete, als zweite Elektrode dienende buried-layer-Schicht (8) und eine die erste Elektrode (14, 13, 11) von der zweiten Elektrode (8) elektrisch isolierende dielektrische Schicht (10) aufweist, wobei über dem Grabenkondensator (9) eine Bitleitung (26) angeordnet ist, und wobei der Auswahltransistor einen als erste Source/Drain-Elektrode dienenden buried-strap-Bereich (31), einen als zweite Source/Drain-Elektrode dienende Bitleitungsdotierung (37) und einen zwischen der ersten Source/Drain-Elektrode (31) und der zweiten Source/Drain-Elektrode (37) angeordneten senkrechten Verbindungskanal (15) aufweist, über den eine elektrisch leitende Verbindung zwischen der mit der ersten Source/Drain-Elektrode (31) verbundenen ersten Elektrode (14, 13, 11) des Grabenkondensators (9) und der mit der zweiten Source/Drain-Elektrode (31) verbundenen Bitleitung (26) ausbildbar ist, dadurch gekennzeichnet, dass der Verbindungskanal (15) seitlich angrenzend oberhalb des Grabens (5) ausgebildet ist, dass seitlich angrenzend an den Verbindungskanal (15) den Verbindungskanal (15) umgebend und oberhalb des Grabens (5) ein Gategebiet (21) des Auswahltransistors ausgebildet ist, und dass das Gategebiet (21) als Teil einer der Speicherzelle zugeordneten Wortleitung ausgebildet ist.
  2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass der Graben (5) von einer Isolationsschicht (17, 18) bedeckt ist, die mit einer Überfläche (18) über eine Seitenkante des Grabens (5) hinaus geführt ist.
  3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, dass wenigstens ein Teil einer zweiten Wortleitung (28) angrenzend und oberhalb des Grabens (5) angeordnet ist.
  4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, dass die zweite Wortleitung (28) über eine im Wesentlichen vertikale Isolationsschicht (20) von der ersten Wortleitung (27) getrennt ist, und dass wenigstens ein Teil der ersten Wortleitung (27) und wenigstens ein Teil der zweiten Wortleitung (28) oberhalb des Grabens (5) angeordnet sind.
  5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass mehrere Wortleitungen (27, 28) und Bitleitungen (26) vorgesehen sind, dass die Wortleitungen (27, 28) im wesentlichen parallel zueinander angeordnet sind, dass die Bitleitungen (26) im wesentlichen parallel zueinander angeordnet sind, dass die Wortleitungen (27, 28) und die Bitleitungen (26) im wesentlichen senkrecht aufeinander stehen, dass die Grabenkondensatoren (9) von Bitleitung (26) zu Bitleitung (26) gegeneinander seitlich versetzt angeordnet sind, und dass die Auswahltransistoren für benachbarte Bitleitungen auf gegenüber liegenden Seiten des jeweiligen Grabenkondensators (9) angeordnet sind.
DE10208249A 2002-02-26 2002-02-26 Halbleiterspeicher mit vertikalem Auswahltransistor Expired - Fee Related DE10208249B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10208249A DE10208249B4 (de) 2002-02-26 2002-02-26 Halbleiterspeicher mit vertikalem Auswahltransistor
US10/375,763 US6770928B2 (en) 2002-02-26 2003-02-26 Semiconductor memory with vertical selection transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10208249A DE10208249B4 (de) 2002-02-26 2002-02-26 Halbleiterspeicher mit vertikalem Auswahltransistor

Publications (2)

Publication Number Publication Date
DE10208249A1 DE10208249A1 (de) 2003-09-11
DE10208249B4 true DE10208249B4 (de) 2006-09-14

Family

ID=27740428

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10208249A Expired - Fee Related DE10208249B4 (de) 2002-02-26 2002-02-26 Halbleiterspeicher mit vertikalem Auswahltransistor

Country Status (2)

Country Link
US (1) US6770928B2 (de)
DE (1) DE10208249B4 (de)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10260769A1 (de) * 2002-12-23 2004-07-15 Infineon Technologies Ag DRAM-Speicher mit vertikal angeordneten Auswahltransistoren
TW594979B (en) * 2003-07-03 2004-06-21 Nanya Technology Corp Memory device with vertical transistors and deep trench capacitors and method of fabricating the same
US6838334B1 (en) * 2003-07-30 2005-01-04 International Business Machines Corporation Method of fabricating a buried collar
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7371645B2 (en) * 2005-12-30 2008-05-13 Infineon Technologies Ag Method of manufacturing a field effect transistor device with recessed channel and corner gate device
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8072345B2 (en) * 2008-02-14 2011-12-06 Darren Gallo Electronic flare system and apparatus
US9368601B2 (en) 2014-02-28 2016-06-14 Sandisk Technologies Inc. Method for forming oxide below control gate in vertical channel thin film transistor
US10707210B2 (en) * 2017-12-07 2020-07-07 Micron Technology, Inc. Devices having a transistor and a capacitor along a common horizontal level, and methods of forming devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262448B1 (en) * 1999-04-30 2001-07-17 Infineon Technologies North America Corp. Memory cell having trench capacitor and vertical, dual-gated transistor

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4830978A (en) * 1987-03-16 1989-05-16 Texas Instruments Incorporated Dram cell and method
US5937296A (en) * 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
US5831301A (en) * 1998-01-28 1998-11-03 International Business Machines Corp. Trench storage dram cell including a step transfer device
DE19842665C2 (de) * 1998-09-17 2001-10-11 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen
DE19907174C1 (de) * 1999-02-19 2000-09-14 Siemens Ag Verfahren zum Herstellen einer DRAM-Zelle mit einem Grabenkondensator
US6204140B1 (en) * 1999-03-24 2001-03-20 Infineon Technologies North America Corp. Dynamic random access memory
DE19954867C1 (de) 1999-11-15 2000-12-07 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262448B1 (en) * 1999-04-30 2001-07-17 Infineon Technologies North America Corp. Memory cell having trench capacitor and vertical, dual-gated transistor

Also Published As

Publication number Publication date
DE10208249A1 (de) 2003-09-11
US6770928B2 (en) 2004-08-03
US20030161201A1 (en) 2003-08-28

Similar Documents

Publication Publication Date Title
DE10208249B4 (de) Halbleiterspeicher mit vertikalem Auswahltransistor
DE102006049158B4 (de) Transistor, Speicherzellenfeld und Verfahren zur Herstellung eines Transistors
DE3525418C2 (de)
DE4430483B4 (de) MOS-Transistor, Halbeiterspeicherbauelement mit MOS-Transistoren und Herstellungsverfahren hierfür
DE102006018235B3 (de) Halbleiterspeicherbauelement mit vertikal angeordneten Speicherzellen und Herstellungsverfahren
EP1162663B1 (de) Herstellungsverfahren für eine DRAM-Speicherzelle
DE102007003583B4 (de) Verfahren zum Herstellen eines Transistors
DE19928781C1 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19746448B4 (de) DRAM-Zelle mit einem vertikalen Kanal, welche auf einer isolierenden Schicht gebildet ist, sowie ein Herstellungsverfahren für diese DRAM-Zelle
DE10038728A1 (de) Halbleiterspeicher-Zellenanordnung und Verfahren zu deren Herstellung
DE102006045709A1 (de) Speicherzellenfeld und Verfahren zum Ausbilden des Speicherzellenfeldes
DE10206149C1 (de) Verfahren zur Herstellung von Kontakten
EP0875937A2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE10344862B4 (de) Grabenkondensator-Speicherzellenstruktur und Verfahren zum Ausbilden einer Grabenkondensator-Speicherzellenstruktur
DE102019219538A1 (de) Halbleiterbauelement und verfahren zum herstellen desselben
EP1125328B1 (de) Verfahren zur herstellung einer dram-zellenanordnung
WO2000019529A1 (de) Integrierte schaltungsanordnung mit vertikaltransistoren und verfahren zu deren herstellung
DE19832095C1 (de) Stapelkondensator-Herstellungsverfahren
EP0917203A2 (de) Gain Cell DRAM Struktur und Verfahren zu deren Herstellung
DE102004025111A1 (de) Verfahren zum Ausbilden einer Speicherzelle, Speicherzelle und Zwischenverbindungsstruktur eines Speicherzellenfeldes
DE10334547B4 (de) Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist
DE19629774A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE10226583B4 (de) DRAM-Speicherzelle für schnellen Schreib-/Lesezugriff und Speicherzellenfeld
DE102005001904A1 (de) Halbleiterspeicher, Halbleiterbauteil und Verfahren zu deren Herstellung
DE10259792A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee