DE10260769A1

DE10260769A1 - DRAM-Speicher mit vertikal angeordneten Auswahltransistoren

Info

Publication number: DE10260769A1
Application number: DE10260769A
Authority: DE
Inventors: Michael Sommer; Gerhard Enders
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2002-12-23
Filing date: 2002-12-23
Publication date: 2004-07-15
Also published as: US20050056873A1; US7372093B2

Abstract

Die Erfindung betrifft einen Halbleiterspeicher, insbesondere DRAM, bei dem die Speicherzellen (M) jeweils einen in einem unteren Bereich eines Trenchlochs (DT) angeordneten Grabenkondensator (TC) sowie einen vertikalen Auswahltransistor (TR) aufweisen, der an einem oberen Bereich des Trenchlochs (DT) angrenzend ausgebildet ist und der eine innere Elektrode (11) des Grabenkondensators (TC) mit einer Bitleitung (BL) verbindet, wobei in Abhängigkeit vom Potential einer Wortleitung (WL) im Kanalbereich (BC) ein leitfähiger Kanal (35) ausbildbar ist, wobei der Kanalbereich (BC) das Trenchloch (DT) in seinem oberen Bereich vollständig einschließt, und wobei die zugehörige Wortleitung (WL) den Kanalbereich (BC) zumindest teilweise umfasst.

Description

Die Erfindung betrifft eine Speicherzelle mit einem vertikalen Auswahltransistor, eine Anordnung dieser Speicherzellen sowie ein Verfahren zur Herstellung dieser Speicherzellen.
Mit Hilfe von wiederbeschreibbaren Halbleiterspeichern können Informationen abgespeichert und wieder ausgelesen werden. Bei einem DRAM-Halbleiterspeicher werden die Informationen in Form einer bestimmten Ladung in einem Speicherkondensator abgelegt. Jede DRAM-Speicherzelle umfasst dabei einen Grabenkondensator sowie einen Auswahltransistor. Im Grabenkondensator wird eine Ladung abgespeichert, welche die zu speichernde Information repräsentiert. Der Auswahltransistor hingegen dient als Schalter für den Ein- bzw. Auslesevorgang. Wenn der Auswahltransistor der Speicherzelle mittels der zugehörigen Wortleitung aktiviert wird, dann wird die gespeicherte Ladung zu einer Bitleitung des Halbleiterspeichers übertragen. Die Spannung der Bitleitung kann über eine Auswerteschaltung ausgewertet werden, so dass die im Grabenkondensator abgespeicherte Ladung als Information detektierbar ist.
Die Performance solcher Speicherzellen wird dabei sowohl von den Eigenschaften der einzelnen Komponenten selber als auch von deren Zusammenspiel grundlegend bestimmt.
Der stetige Trend zu immer leistungsfähigeren Speichern bedingt zunehmend höhere Integrationsdichten der Halbleiterstrukturen. Um dabei den Flächenbedarf von DRAM-Speicherzellen zu verringern, werden auch zunehmend Konzepte mit einem vertikal angeordneten Auswahltransistor untersucht.
Aus der DE 199 54 867 D1 ist eine DRAM-Zellenanordnung und ein Verfahren zu deren Herstellung bekannt, bei dem ein vertikaler Auswahltransistor vorgesehen ist. Die bekannte Zel lenanordnung weist einen Grabenkondensator auf, der im oberen Endbereich an ein horizontal angeordnetes Source-Drain-Gebiet angeschlossen ist. Versetzt zu dem oberen Source-Drain-Gebiet ist ein unteres Source-Drain-Gebiet ausgebildet, das mit einem vertikalen Verbindungskanal in Verbindung steht. Der Verbindungskanal ist von dem unteren Source-Drain-Gebiet nach oben zur Bitleitung geführt. Parallel zum Verbindungskanal ist ein Gate-Gebiet ausgebildet, das einen Teil einer Wortleitung darstellt. Die bekannte Zellenanordnung weist den Nachteil auf, dass für die Ausbildung der Speicherzelle relativ viel Fläche benötigt wird.
Es ist daher Aufgabe der Erfindung, eine Speicherzelle sowie ein Verfahren zur Herstellung von Speicherzellen zur Verfügung zu stellen, wobei der Flächenbedarf der Speicherzelle weiter verringert wird, und wobei ein schnelles Abspeichern und Auslesen von digitaler Information ermöglicht wird. Ferner ist es Aufgabe der Erfindung eine Anordnung von Speicherzellen zur Verfügung zu stellen, das eine hohe Packungsdichte der Speicherzellen erlaubt.
Diese Aufgabe der Erfindung wird durch eine Speicherzelle gemäß Anspruch 1, durch eine Anordnung von Speicherzellen gemäß Anspruch 8 sowie durch ein Verfahren zur Herstellung von Speicherzellen gemäß Anspruch 12 gelöst.
Die erfindungsgemäße Speicherzelle weist einen Grabenkondensator auf, welcher im unteren Bereich eines Trenchlochs angeordnet ist. Der Grabenkondensator umfasst eine innere Elektrode sowie eine äußere Gegenelektrode, wobei zwischen der inneren Elektrode und der äußeren Gegenelektrode eine dielektrische Schicht angeordnet ist. Die Speicherzelle weist einen vertikalen Auswahltransistor auf, über dessen Kanalbereich die innere Elektrode des Grabenkondensators mit einer Bitleitung verbunden werden kann. Der Kanalbereich wird durch eine zugehörige Wortleitung hindurch zu der Bitleitung geführt, wobei in Abhängigkeit vom Potential der Wortleitung ein leit fähiger Kanal im Inneren des Kanalbereichs ausgebildet werden kann.
Bei der erfindungsgemäßen Speicherzelle ist der im Wesentlichen senkrechte Kanalbereich entlang des horizontalen Querschnitts des Trenchlochs ausgebildet und umschließt das Trenchloch in seinem oberen Bereich vollständig. Durch diese erfindungsgemäße Ausgestaltung der Speicherzelle weist der Kanalbereich eine maximale Breite auf. Vorteilhaft ist dabei, dass die maximale Breite auch den Querschnitt des Kanalbereichs maximiert, wodurch sich der Sättigungsstrom des Kanalbereichs, d.h. der maximale Ladung, die pro Zeiteinheit in die Speicherzelle oder aus der Speicherzelle transportiert werden kann, erhöht. Dies wiederum ermöglicht ein schnelleres Beschreiben und Auslesen der Speicherzelle. Daher ist diese Ausführungsform der Erfindung insbesondere für solche Anwendungen von Vorteil, bei denen es gerade auf geringe Zugriffszeiten bei der Informationsspeicherung ankommt.
Bei der erfindungsgemäßen Lösung wird der Kanalbereich so durch die zugehörige Wortleitung hindurchgeführt, dass der Kanalbereich ganz oder teilweise von der Wortleitung umschlossen wird. Mit Hilfe dieser Geometrie kann erreicht werden, dass der Kanalbereich als Source-Drain-Strecke des vertikalen Auswahltransistors dient. Im Unterschied zu konventionellen Feldeffekttransistoren wird der Source-Drain-Bereich hier von der als Gateelektrode wirkenden Wortleitung von allen Seiten umschlossen. Das Potential der zugehörigen Wortleitung dient dabei zur Ausbildung eines leitfähigen Kanals im Kanalbereichs. Durch Aktivieren der Wortleitung kann der Kanalbereich in den leitfähigen Zustand überführt werden und verbindet dann die innere Elektrode des Grabenkondensators mit der zugehörigen Bitleitung. Die erfindungsgemäße Lösung, den Kanalbereich durch die zugehörige Wortleitung zur Bitleitung zu führen, stellt die einfach herzustellende Ausführungsform eines vertikalen Auswahltransistors dar. Der erfindungsgemäße „Surrounded Gate Transistor" verfügt wegen der umlaufend angeordneten Gateelektrode über eine erhöhte Stromergiebigkeit im Kanalbereich, so dass die Geschwindigkeit beim Beschreiben und Auslesen der Speicherzelle noch weiter erhöht werden kann.
In zwei vorteilhaften Ausführungsformen der Erfindung weisen das Trenchloch und der Kanalbereich im Wesentlichen rechteckige bzw. abgerundete Querschnitte auf. Hierdurch lassen sich regelmäßige Anordnungen von Speicherzellen besonders gut realisieren. Aufgrund der hohen Regelmäßigkeit einer solchen Anordnung, kann die Trenchkapazität durch nasschemisches Nachätzen (sog. „bottling") darüber hinaus erhöht werden. Weiterhin erlaubt eine quadratische oder kreisförmige Querschnittsfläche Q eine optimale Nutzung der Chipfläche, wobei eine minimale Zellgröße von 4 F² erreicht wird.
In einer weiteren vorteilhaften Weiterbildung der Erfindung wird zwischen dem Halbleiterblock und der zugehörigen, den Halbleiterblock ganz oder zumindest teilweise umschließenden Wortleitung eine Gateoxidschicht angeordnet. Von Vorteil ist dabei, dass hierdurch ein „Surrounded Gate Transistor" ausgebildet werden kann, bei dem der Halbleiterblock von allen Seiten von der als Gateelektrode wirkenden Wortleitung umgeben ist. Über den so erzeugbaren leitfähigen Kanal kann die Speicherzelle schnell beschrieben und ausgelesen werden.
Die erfindungsgemäße Anordnung umfasst eine Vielzahl von Speicherzellen M der oben beschriebenen Art. Dabei ist es von Vorteil, wenn die Trenchlöcher in einer regelmäßigen Anordnung aus Zeilen und Spalten angeordnet sind. Eine derartig regelmäßige Anordnung lässt sich prozesstechnisch einfach fertigen. Außerdem ist es bei einer derart regelmäßigen Struktur möglich, die Kapazität der Trenchlöcher durch einen Schritt des nasschemischen Nachätzens (sog. „bottling") zusätzlich zu erhöhen. Durch die höhere Kapazität wird eine sichere Speicherung der abzuspeichernden Information ermöglicht. Hierbei lassen sich die Bitleitungen auch als ungefal tete Bitleitungen ausführen, wobei jeweils ein externes Potential als Referenzpotential für den Auslesevorgang herangezogen wird. Bei dieser Ausführungsform der Erfindung ist es irrelevant, wenn durch die Wortleitung auch Kanalbereiche von benachbarten Bitleitungen mit aktiviert werden, denn jede Bitleitung wird für sich ausgelesen.
Alternativ dazu ist es von Vorteil, wenn die Trenchlöcher in Bitleitungsrichtung gesehen gegeneinander versetzt angeordnet sind. Auch hier ergibt sich eine fertigungstechnisch gut zu beherrschende Struktur, bei der die Kapazität der Trenchlöcher durch einen Schritt des nasschemischen Nachätzens (sog. „bottling") zusätzlich erhöht werden kann. Hierbei lassen sich die Bitleitungen als gefaltete Bitleitungen ausführen, wobei jeweils das Potential einer benachbarten Bitleitung als Referenzpotential für den Auslesevorgang herangezogen wird. Von Vorteil ist dabei, dass kein externes Referenzpotential zur Verfügung gestellt werden muss, und dadurch der Aufbau des Arrays von Speicherzellen vereinfacht wird. Ein weiterer Vorteil ist, dass die Bitleitungen vor dem Auslesen nicht mit einem externen Referenzpotential initialisiert, sondern nur kurzzeitig kurzgeschlossen werden müssen. Dadurch wird der Auslesevorgang beschleunigt.
Es ist von Vorteil, wenn die Wortleitungen als vergrabene Wortleitungen realisiert sind, welche innerhalb von in das Siliziumsubstrat eingeätzten Ausnehmungen angeordnet sind. Vergrabene Wortleitungen haben gegenüber auf das Siliziumsubstrat aufgebrachten Wortleitungen den Vorteil, dass die Isolierungen gegenüber den darunter befindlichen Trenchlöchern, gegenüber den benachbarten Wortleitungen sowie gegenüber den darüber angeordneten Bitleitungen sehr einfach strukturiert werden können. Zur Isolierung gegenüber den Trenchlöchern dient eine Deckoxidschicht, zur Isolierung gegenüber benachbarten Wortleitungen dienen Trenngräben, die mit Isoliermaterial gefüllt werden, und zur Isolierung gegenüber den oberhalb der Wortleitungen angeordneten Bitleitungen dient eben falls eine isolierende Deckschicht. Ein weiterer Vorteil ist, dass vergrabene Wortleitungen einen großen Querschnitt und insofern auch eine gute Leitfähigkeit aufweisen, weil die gesamte Wortleitungsebene zur Herstellung der Wortleitungen verwendet werden kann. Infolge der hohen Leitfähigkeit derartiger Wortleitungen lassen sich die Auswahltransistoren schnell aktivieren.
In einer weiteren vorteilhaften Weiterbildung der Erfindung werden benachbarte Wortleitungen durch Trenngräben voneinander isoliert. Die Breite des Trenngräben bestimmt dabei unmittelbar die Breite der Wortleitungen. Vorteilhaft ist dabei insbesondere, dass durch die Herstellung besonders enger Trenngräben, z.B. mit Hilfe der Spacertechnik, die Wortleitungsbreite und damit die Leitfähigkeit der Wortleitungen maximiert werden kann. Weiterhin kann bei der Herstellung der Trenngräben eine in die Ausnehmungen eingebrachte Deckoxidschicht als Ätzstopp genutzt werden, wodurch sich die Herstellung voneinander getrennter Wortleitungen vereinfacht.
Im Folgenden wird die Erfindung anhand von Zeichnungen näher erläutert. Es zeigen:
1 schematisch eine Speicherzelle mit einem senkrechten Auswahltransistor;
2A und 2B eine erste Layoutvariante der Erfindung mit quadratischen Trenchlöchern;
3A und 3B eine zweite Layoutvariante der Erfindung mit kreisförmigen Trenchlöchern; und
4A bis 4L einzelne Verfahrensschritte des erfindungsgemäßen Verfahrens.
1 zeigt schematisch die Struktur einer erfindungsgemäßen Speicherzelle M. Dabei ist zur Veranschaulichung des Aufbaus ein Trenchloch DT mit einer runden Querschnittsfläche Q perspektivisch dargestellt. Im unteren Teil des Trenchlochs DT ist ein Grabenkondensator TC ausgebildet, dessen äußere Elektrode 9 vorzugsweise durch ein Diffusionsgebiet (hier nicht dargestellt) und seine innere Elektrode 11 durch eine innere Füllung des Trenchlochs DT gebildet wird. Die äußere und die innere Elektrode 11, 9 des Grabenkondensators TC werden durch eine dielektrische Schicht 10 voneinander elektrisch isoliert. Diese Schicht 10 ist dabei vorzugsweise als eine Oxidschicht entlang der zylindrischen Seitenwand des Trenchlochs DT und am Boden des Trenchlochs DT ausgebildet. Wie in 1 gezeigt ist, erstreckt sich das Speicherdielektrikum 10 vom Trenchlochboden bis etwa 2/3 der Trenchlochhöhe. Aufgrund der stark schematisierten Darstellung der 1 sind die hierin gezeigten Relationen und Abstände nicht originalgetreu wiedergegeben.
Zum Laden bzw. Entladen des Grabenkondensators TC weist die Speicherzelle M einen vertikalen Auswahltransistor TR auf, der in einem oberen Bereich des Trenchlochs DT ausgebildet ist. Erfindungsgemäß ist dieser Auswahltransistor TR in 1 als eine das Trenchloch DT in seinem oberen Bereich vollständig einschließende Struktur B ausgebildet. Dieser erfindungsgemäße Aufbau erlaubt eine maximale Breite des aufgrund der Wechselwirkung mit der umgebenden Wortlaut im Kanalbereich BC ausbildbaren leitfähigen Kanals 35. Da die maximal pro Zeiteinheit in oder aus dem Grabenkondensator TC über den Kanalbereich BC transportierbare Ladung unmittelbar mit dem Querschnittsfläche des leitfähigen Kanals 35 und damit von der Breite des Kanalbereichs BC abhängt, wird durch das erfinderische Konzept auch der Sättigungsstrom des Kanalbereichs BC maximiert. Infolge des hohen Sättigungsstromes kann die erfindungsgemäße Speicherzelle M gegenüber herkömmlichen Speicherzellen mit vertikalen Auswahltransistoren besonders schnell beschrieben und ausgelesen werden. Daher eignet sich das erfindungsgemäße Konzept insbesondere für Anwendungen, bei denen geringere Zugriffszeiten notwendig sind.
Der erfindungsgemäße Auswahltransistor TR besteht aus zwei Drain-Source-Elektroden 18, 33, die als zwei Diffusionsgebie te im Halbleitersubstrat ausgebildet sind und einem vertikalen Kanalbereich BC , der die beiden Diffusionsgebiete 18, 33 miteinander verbindet. Dabei sind die beiden Diffusionsgebiete 18, 33 und der Kanalbereich BC in 1 vorzugsweise ringförmig entlang des Umfangs des Trenchlochs DT ausgebildet. Als Steuerelektrode dient dabei den Kanalbereich BC unmittelbar umgehender Bereich der Wortleitung WL (hier nicht gezeigt), dessen elektrisches Potential die Ladungsträgerkonzentration im Kanalbereich BC unmittelbar beeinflusst.
Die obere der beiden Gate-Source-Elektroden 33 kontaktiert dabei eine der Speicherzelle M zugeordnete Bitleitung BL (hier ebenfalls nicht gezeigt). Die untere der beiden Gate-Source-Elektroden 18 ist als sogenannter „buried strap" ausgebildet und verbindet den Kanalbereich BC mit der inneren Elektrode 11 des Grabenkondensators TC.
Um den Kanalbereich BC gegenüber der Wortleitung WL elektrisch zu isolieren, ist entlang der gesamten Außenfläche des Kanalbereichs BC eine dünne Oxidschicht GOX, das sogenannte Gate-Oxid, ausgebildet (hier nicht gezeigt). Durch Variation der Zusammensetzung und der Dicke dieser Schicht GOX lässt sich eine optimale Wechselwirkung zwischen dem Kanalbereich BC und der den Kanalbereich BC umgebenden Wortleitung WL erreichen.
In den 2A und 2B ist eine erste Layout-Variante einer erfindungsgemäßen Anordnung von Speicherzellen M in einer Draufsicht dargestellt. Die Speicherzellen M sind dabei in Form einer rechtwinkligen Matrix zeilen- und spaltenförmig angeordnet. Bei dem hier gezeigten Beispiel weisen die Trenchlöcher DT quadratische Querschnittsflächen Q auf. Die Ausdehnung der Trenchlöcher DT in Bitleitungs- und Wortleitungsrichtung beträgt hierbei ca. 1 F, wobei F die minimale Auflösungsbreite der verwendeten Lithographie bezeichnet. Hieraus ergibt sich eine Querschnittsfläche Q von ca. 1 F² für jedes der Trenchlöcher DT. Der Platzbedarf einer einzel nen Speicherzelle M fällt aufgrund der günstigen erfindungsgemäßen Anordnung sehr klein aus und beträgt in etwa 4 F².
Erfindungsgemäß lassen sich jedoch auch Trenchlöcher DT mit einer rechteckigen Querschnittsfläche Q vorsehen, bei denen die Ausdehnung in Wortleitungs- und Bitleitungsrichtung differieren. Mithilfe dieser Varianten kann ein relativ großer Umfang der rechteckigen Trenchlöcher DT realisiert werden, da bei gleicher Querschnittsfläche Q eines rechteckigen Trenchlochs DT der Umfang umso größer ist, je größer der Unterschied zwischen der Breite und der Länge ist. Da mit dem Umfang der Trenchlöcher DT sich grundsätzlich auch die effektive Fläche der Grabenkondensatoren TC erhöht, ergibt sich aus einem großen Verhältnis von Breite zu Länge eine relativ hohe Trenchkapazität bezogen auf die Zellfläche.
Verglichen mit einem quadratischen Trenchloch DT des gezeigten Ausführungsbeispiels lässt sich bei einem rechteckigen Trenchloch DT eine größere Ätztiefe realisieren. Auch bei weiteren Verkleinerungen der Dimension der Speicherzelle M kann eine ausreichend hohe Speicherkapazität der Trenchlöcher DT dadurch gewährleistet werden, dass die Trenchlöcher DT entsprechend tief geätzt werden.
Bei der in 2A gezeigten ersten Layout-Variante sind jeweils entlang des Umfangs eines Trenchlochs DT Halbleiterblöcke B ausgebildet, die als Kanalbereiche BC entsprechender Auswahltransistoren TC der Speicherzellen M dienen. Die Halbleiterblöcke B erstrecken sich dabei über den gesamten Umfang des jeweiligen Trenchlochs DT und führen durch die entsprechenden Wortleitungen WL hindurch zu den entsprechenden Bitleitungen BL. Dabei ist jeder Halbleiterblock B vozugsweise rundum von der zugehörigen Wortleitung WL umgeben. Zwischen einem Halbleiterblock B und der umgebenden Wortleitung WL ist eine Gate-Oxidschicht (hier nicht gezeigt) angeordnet, welche den Halbleiterblock B umschließt und diesen gegenüber der zugehörigen Wortleitung WL isoliert. Innerhalb jedes Kanalbe reichs BC bildet sich in Abhängigkeit vom Potential der diesen Kanalbereich BC umgebenden Wortleitung WL ein leitfähiger Kanal 35 aus. Die Wortleitung WL und insbesondere der den Halbleiterblock B umgebende Bereich der Wortleitung WL stellt das Gate-Potential für den innerhalb des entsprechenden Halbleiterblocks B ausbildbaren Kanal 35 zur Verfügung. Man kann insofern von einem vertikalen Auswahltransistor TR mit umlaufend angeordneter Gate-Elektrode bzw. von einem „surrounded gate transistor" sprechen.
Innerhalb der Schicht der vergrabenen Wortleitungen WL sind Trenngräben STI ausgebildet, die unmittelbar benachbarte Wortleitungen WL voneinander isolieren. Die Trenngräben STI verlaufen dabei vorzugsweise mittig zwischen zwei Speicherzellenspalten, so dass jede Speicherzelle M im wesentlichen mittig zur jeweiligen Wortleitung WL angeordnet ist. Hierbei sind jedoch auch weitere Varianten möglich, bei denen z.B. die Speicherzellen M an einem Rand der jeweiligen Wortleitung WL angeordnet sind und lediglich teilweise von der zugehörigen Wortleitung WL umfasst werden.
Die Leitfähigkeit der Wortleitungen WL hängt unmittelbar mit deren Breite zusammen. Um bei entsprechend enger Anordnung der Speicherzellenspalten eine ausreichend hohe Leitfähigkeit der Wortleitungen WL zu gewährleisten, werden die Trenngräben STI zur Wortleitungsseparation vorzugsweise mithilfe von sog. Spacer-Techniken erzeugt. Hierbei lassen sich Trenngrabenbreiten realisieren, die geringer sind als die minimale Auflösungsbreite F des verwendeten Herstellungsprozesses. Bedingt durch diese Verschmälerung der Trenngräben STI ergeben sich für die Wortleitungen WL größere Breiten, ohne dass der Platzbedarf der Speicherzellen M insgesamt steigt. Hierdurch lässt sich der Ohmsche Widerstand der Wortleitungen WL Vorteilhafterweise reduzieren, was letztendlich zur besseren Performance der Speicherzellen M führt. Ein geringerer Wortleitungswiderstand hat in der Regel auch eine niedrigere Zugriffszeit auf die ausgewählte Speicherzelle M im Hinblick auf die Schreib- oder Lesezugriffe zur Folge.
Die Halbeiterblöcke B der Speicherzellen M werden an der Substratfläche unmittelbar durch die Bitleitungen BL ankontaktiert. Über die entsprechenden Wortleitungen WL werden die Kanalbereiche BC der Auswahltransistoren TR aktiviert, während das Auslesen von Informationen aus der Speicherzelle M bzw. das Einschreiben von Informationen in die Speicherzelle M über die entsprechende Bitleitung BL erfolgt. Da die Halbleiterblöcke B oberhalb der Wortleitungsoberkante von der jeweiligen zugehörigen Bitleitung BL kontaktiert werden, muss zwischen den Wortleitungen WL kein Platz für separate Bitleitungskontaktstrukturen freigelassen werden. Die Bitleitungskontaktierung erfolgt hier direkt über die Kanalbereiche BC der vertikalen Auswahltransistoren TR. Insofern kann fast die gesamte, an der Wortleitungsebene zur Verfügung stehende Fläche für die Wortleitungen WL genutzt werden, welche deshalb eine größere Breite und somit einen geringeren Bahnwiderstand aufweisen können. Mithilfe der erfindungsgemäßen „surrounded gate transistors", welche durch vergrabene Wortleitungen WL aktiviert werden, lassen sich die gegensätzlichen Forderungen nach breiten Wortleitungen WL einerseits und nach einem geringen Platzbedarf der Speicherzellen M andererseits auf eine vorteilhafte Weise miteinander vereinbaren.
Herkömmliche Bitleitungskontaktierungen, die als Bitleitungskontakte durch die Wortleitung hindurch verlaufen, sind in der Regel aufgrund verschiedener herstellungstechnischer Probleme, wie z.B. Kontaktschwierigkeiten zwischen Bitleitungskontakten und Bitleitungen oder unerwünschter Kurzschlüsse zwischen Bitleitungskontakten und benachbarten Wortleitungen, als äußerst kritisch in Bezug auf die Ausbeute. Sie gelten daher als „yield detractor" des jeweiligen Herstellungsprozesses. Da bei dem erfindungsgemäßen Konzept eine separate durch die Wortleitungsebene hindurch verlaufende Bitleitungskontaktierung entfällt, werden die oben genannten Probleme beim Herstellungsprozess vermieden.
Bei der in 2A gezeigten ersten Layout-Variante sind die Trenchlöcher DT in einer regelmäßigen Anordnung aus Zeilen und Spalten angeordnet. Bei einer derartigen Anordnung der Speicherzellen M fallen kleine Ungenauigkeiten bei der Maskenjustierung sowie geringfügige Prozesstoleranzen relativ wenig ins Gewicht. Da der Abstand einer Speicherzelle M zu ihren Nachbarzellen im wesentlichen gleich groß ist, kann die Trenchkapazität bei Bedarf durch sogenanntes „bottling", also durch ein nass-chemisches Nachätzen, erhöht werden. Dadurch kann auch bei kleinen Zelldimensionen eine hinreichend große Trenchkapazität zur Verfügung gestellt werden, welche eine zuverlässige Datenspeicherung gewährleistet.
Die Halbleiterblöcke B des in 2A gezeigten Zellarrays besitzen sowohl in Bitleitungs- als auch in Wortleitungsrichtung eine Ausdehnung von ca. 1,5 F. Für diese Halbleiterblöcke B ergibt sich daher eine relativ große Breite. Wegen dieser großen Breite und damit verbundenen Kanalweite weisen die als Kanalbereiche BC der Auswahltransistoren TR dienenden Halbleiterblöcke B eine hohe sogenannte Stromergiebigkeit auf. Als Folge davon ergibt sich eine besonders kurze Zugriffszeit beim Schreib- oder Lesezugriff auf die Speicherzellen M, wodurch die Speicherzellen M über die Bitleitungen BL besonders schnell beschrieben und schnell ausgelesen werden können. Daher eignet sich dieses Konzept insbesondere für Einsatzzwecke, bei denen es auf eine hohe Geschwindigkeit beim Schreib- oder Lesezugriff ankommt.
In 2B ist ein Schnitt durch die in 2A dargestellte Speicherzellenanordnung entlang der Linie A-A' gezeigt. Die Linie A-A' verläuft dabei entlang der Bitleitung BL₁ und umfasst insgesamt vier Speicherzellen M₁-M₄. Jede der in 2B schematisch dargestellten Speicherzellen M₁-M₄ weist einen Halbleiterblock B₁-B₄ auf, der entlang des Umfangs des jewei ligen Trenchlochs DT₁-DT₄ ausgebildet ist und sich durch die jeweilige vergrabene Wortleitung WL₁-WL₄ hindurch bis zur oberhalb der Wortleitungsebene ausgebildeten Bitleitung BL₁ erstreckt. Über den Halbleiterblock B₁-B₄ kann der im unteren Bereich des jeweiligen Trenchlochs DT₁-DT₄ angeordnete Grabenkondensator TC ankontaktiert werden. Zwischen dem Halbleiterblock B₁-B₄ und der diesen Halbleiterblock B₁-B₄ umschließenden Wortleitung WL₁-WL₄ ist eine Gateoxidschicht GOX angeordnet, die die den Kanalbereich BC umgebende und als Gateelektrode dienende Wortleitung WL₁-WL₄ von dem innerhalb des Halbleiterblocks B₁-B₄ angeordneten Kanalbereich BC trennt. Zwischen den einzelnen Wortleitungen WL₁-WL₄ und der Bitleitung BL₁ ist jeweils eine dünne Isolatorschicht 23 angeordnet, um die Wortleitungen WL₁–WL₄ gegenüber der Bitleitung BL₁ zu isolieren. Die Wortleitungen WL₁-WL₄ werden durch eine Deckoxidschicht 25 von den darunter befindlichen Trenchlöchern DT₁-DT₄ isoliert.
Der obere Bereich jedes Trenchlochs DT₁-DT₄, der den inneren Bereich des entsprechenden hohlen Halbleiterblocks B₁-B₄ darstellt, ist mit einem bestimmten Material 19 gefüllt. Dabei werden die Eigenschaften des entsprechenden Kanalbereichs BC insbesondere durch die elektrischen Eigenschaften dieses Füllmaterials 19 (Workfunktion) bestimmt. Damit lässt sich durch Auswahl des Füllmaterials 19 und Aufbau des quaderförmigen Füllblocks 19 das Verhalten und die Eigenschaften des jeweiligen Auswahltransistors TR gezielt beeinflussen. Insbesondere bei leitfähigen Füllmaterialien 19 kann eine zusätzliche Isolatorschicht 23 zwischen Füllmaterial 19 und Bitleitung BL₁ notwendig sein.
Um den leitfähigen Kanal 35 innerhalb jedes der Halbleiterblöcke B₁-B₄ zuverlässig aktivieren zu können, muss die entsprechende Wortleitung WL₁-WL₄ breiter ausgeführt sein als der äußere Durchmesser des jeweiligen Halbleiterblocks B₁-B₄, und daher auch breiter als der Durchmesser der Trenchlöcher DT₁-DT₄. Wie in 2B gezeigt, verlaufen die vergrabenen Wortleitungen WL₁-WL₄ jeweils rechts und links neben den entsprechenden Halbleiterblock B₁-B₄. Sie werden durch die Trenngräben STI₁-STI₃ von den benachbarten Wortleitungen WL₁-WL₄ isoliert. Die Deckoxidschicht 25 dient zur elektrischen Trennung der Wortleitungen WL₁-WL₄ von den darunter angeordneten Trenchlöchern DT₁-DT₄.
In den 3A und 3B ist eine zweite Layout-Variante für eine erfindungsgemäße Anordnung von 40 Speicherzellen M beispielhaft dargestellt, bei der die in Bitleitungsrichtung orientierten Zeilen der Trenchlöcher DT gegeneinander versetzt angeordnet sind. Die Trenchlöcher DT weisen dabei eine kreisrunde Querschnittsfläche Q auf mit einem Durchmesser von ca. 1 F. Die die Kanalbereiche BC der jeweiligen Auswahltransistoren TR bildenden Halbleiterblöcke B sind erfindungsgemäß entlang des gesamten Umfangs der entsprechenden Trenchlöcher DT ringförmig ausgebildet und weisen einen äußeren Durchmesser von ca. 1,5 F auf. Die gegeneinander versetzte Anordnung der Speicherzellen M, wobei die Speicherzellen M einer Zeile jeweils mittig in Wortleitungsrichtung zwischen zwei Speicherzellen M einer unmittelbar benachbarten Zeile angeordnet sind, erlaubt eine hohe Packungsdichte und damit einen geringen Platzbedarf pro Speicherzelle M. Dieser liegt wie bei der ersten Layout-Variante ebenfalls bei ca. 4 F².
Um die gesamte Breite eines Kanalbereichs BC zum Ausbilden eines leitfähigen Kanals 35 nutzen zu können, ist vorzugsweise der gesamte Kanalbereich BC jeder Speicherzelle M von einer zugehörigen Wortleitung WL umgeben. Aufgrund der versetzten Speicherzellenzeilen können die Wortleitungen WL im Ausführungsbeispiel der 3A daher nicht gradlinig verlaufen. Dies wird z.B. durch schlangenlinien- oder zickzackförmige Trenngräben STI realisiert, die zwischen den versetzten Speicherzellen M unmittelbar benachbarter Speicherzellenzeilen entlang laufenden und die benachbarten Wortleitungen WL voneinander separieren. Vorteilhafterweise verlaufen die Trenngräben STI jeweils genau in der Mitte zwischen zwei be nachbarten Speicherzellen M einer Zeile ohne die Kanalbereiche BC der Speicherzellen M zu berühren. Hierdurch wird sichergestellt, dass die Kanalbereiche BC von den jeweiligen Wortleitungen WL komplett umschlossen werden und damit der gesamte Halbleiterblock B jeder Speicherzelle M als Kanalbereich BC zur Ausbildung eines leitfähigen Kanals 35 genutzt werden kann. Dieser leitfähiger Kanal 35 wird dabei in Abhängigkeit vom Potential der jeweils zugehörigen Wortleitung WL innerhalb des entsprechenden Kanalbereichs BC ausgebildet, so dass eine leitende Verbindung zwischen den Elektroden 18, 33 des jeweiligen Grabenkondensators TC und der entsprechenden Bitleitung BL hergestellt wird.
3B zeigt ein Schnittbild durch die Speicherzellenanordnung entsprechend der zweiten Layoutvariante in 3A entlang der Linie A-A'. Das Schnittbild umfasst vier Speicherzellen M₁-M₄, die analog zur 2B entlang einer gemeinsamen Bitleitung BL₁ angeordnet sind. Jede der Speicherzellen M₁-M₄ weist jeweils einen Halbleiterblock B₁-B₄ auf, der entlang des Umfangs des entsprechenden Trenchlochs DT₁-DT₄ ausgebildet ist und eine gemeinsame Bitleitung BL₁ kontaktiert. Jeder Halbleiterblock B₁-B₄ ist dabei von einer eigenen zugehörigen Wortleitung WL₁-WL₄ beidseitig umfasst, wobei zwischen dem jeweiligen Halbleiterblock B₁-B₄ und der entsprechenden Wortleitung WL₁-WL₄ jeweils eine Gateoxidschicht GOX ausgebildet ist. Benachbarte Wortleitungen WL₁-WL₄ sind durch Trenngräben STI₁-STI₃ voneinander getrennt. Die Wortleitungen WL₁-WL₄ werden durch die Deckoxidschicht 25 von den darunter befindlichen Trenchlöchern DT₁-DT₄ isoliert und weisen jeweils eine dünne Isolatorschicht 29 auf, die die Wortleitungen WL₁-WL₄ gegenüber der Bitleitung BL₁ isoliert.
Der obere Bereich jedes Trenchlochs DT₁-DT₄, der den inneren Bereich des entsprechenden hohlen Halbleiterblocks B₁-B₄ darstellt, ist mit einem bestimmten Material 19 gefüllt. Dabei werden die Eigenschaften des entsprechenden Kanalbereichs BC insbesondere durch die elektrischen Eigenschaften dieses Füllmaterials 19 (Workfunktion) bestimmt. Damit lassen sich durch Auswahl des Füllmaterials 19 und Aufbau des zylinderförmigen Füllblocks 19 das Verhalten und die Eigenschaften des jeweiligen Auswahltransistors TR gezielt beeinflussen. Insbesondere bei leitfähigen Füllmaterialien 19 kann eine zusätzliche Isoliersicht 23 zwischen Füllmaterial 19 und der darüber angeordneten Bitleitung BL₁ notwendig sein.
Sowohl bei der ersten als auch bei der zweiten Layout-Variante kann ein Übersprechen zwischen den Buried-Strap-Bereichen 18 von verschiedenen Speicherzellen M durch eine unterhalb der Ebene der Wortleitungen WL angeordnete Isoliergraben-Struktur verhindert werden. Dazu können Isoliergräben in horizontaler und/oder in vertikaler Richtung zwischen den Buried-Strap-Bereichen 18 angeordnet sein (hier nicht gezeigt). Ebenfalls denkbar ist die Erweiterung der Wortleitungsseparationsgräben STI in das Halbleitersubstrat 1, um die Buried-Strap-Bereiche 18 in Bitleitungsrichtung benachbarter Speicherzellen M voneinander zu isolieren.
Aufgrund der regelmäßigen Anordnung der beiden hier dargestellten Layoutvarianten kann die Ausdehnung der Trenchlöcher DT in Bit- und Wortleitungsrichtung in größerem Maße variiert werden. Insofern kann sowohl die Speicherkapazität als auch die Stromergiebigkeit der Kanalbereiche BC in weiten Bereichen eingestellt werden.
Im Folgenden wird beispielhaft eine erfindungsgemäßes Herstellungsverfahren anhand von Zeichnungen erläutert.
Als Ausgangspunkt für die Herstellung einer erfindungsgemäßen Anordnung von Speicherzellen M dient ein schwach p-dotierter Siliziumwafer. In einem ersten Schritt müssen aus dem Silizium die Trenchlöcher DT geätzt werden. Wie in 4A dargestellt, wird dazu auf ein Siliziumsubstrat 1 eine Ätzmaske aufgebracht. Die Ätzmaske besteht vorzugsweise aus einer thermischen Oxidschicht 2, einer Nitridschicht 3 sowie einer mittels Chemical Vapour Deposition (CVD) abgeschiedenen weiteren Oxidschicht 4, vorzugsweise aus Borsilikatglas. Während die thermische Oxidschicht 2 nur etwa 5 nm dick ist, hat die Nitridschicht 3 eine Dicke von vorzugsweise 200 nm. Die Dicke der Oxidschicht 4 beträgt vorzugsweise ca. 1000 nm.
Auf diese Ätzmaske wird eine Fotolackschicht 5 aufgebracht, mittels eines lithografischen Ätzverfahrens belichtet und anschließend geätzt. Dabei werden aus dem Fotolack 5 Flächen herausgeätzt, die im wesentlichen der Querschnittsfläche Q eines Trenchlochs DT entsprechen. Daraufhin werden sowohl die Schichten 2, 3, 4 als auch das Siliziumsubstrat 1 bis zu einer vorgegebenen Tiefe geätzt, um auf diese Weise Trenchlöcher DT zu erzeugen. Dieser Verfahrensstand ist in 4A gezeigt.
Sowohl die Fotolackschicht 5 als auch die Oxidschicht 4 werden wieder entfernt. Im folgenden soll nun die Gegenelektrode 11 (buried plate) des Grabenkondensators TC gebildet werden. Dazu wird mittels CVD (Chemical Vapour Deposition) eine arsendotierte Oxidschicht 7 abgeschieden. Diese arsendotierte Oxidschicht 7 wird dann in einem ersten Recess-Schritt bis zu einer ersten Tiefe zurückgeätzt. Daraufhin wird eine weitere Oxidschicht 8 mittels CVD aufgebracht. In einem darauf folgenden Ausdiffundierungsprozess wird in dem p-dotierten Siliziumsubstrat 1 in der Umgebung der arsendotierten Oxidschicht 7 rund um den unteren Grabenbereich eine n-dotierte Zone 9 erzeugt. Die n-dotierte Zone 9 wird auch als „buried plate" bezeichnet und dient als Gegenelektrode des Grabenkondensators. Dieser Verfahrensstand ist in 4B dargestellt.
Nach dem Entfernen der Oxidschicht 8 und der arsendotierten Oxidschicht 7 wird eine dielektrische Schicht 10 auf der Innenseite des Trenchlochs DT aufgebracht. Vorzugsweise handelt es sich bei der dielektrischen Schicht 10 um eine Nitridoxidschicht von etwa 5 nm Dicke. Die dielektrische Schicht 10 dient später als Dielektrikum des Speicherkondensators TC. Der untere Bereich des Trenchlochs DT wird mit einem ersten Polysilizium 11 gefüllt. Hierzu wird zunächst das gesamte Trenchloch DT mit n-dotiertem Polysilizium 11 aufgefüllt, und anschließend wird das Polysilizium 11 wieder bis zur ersten Tiefe zurückgeätzt. Dieser Verfahrensstand ist in 4C gezeigt.
Die dielektrische Schicht 10 kann daraufhin im oberen Bereich des Trenchlochs, also in dem Bereich oberhalb des ersten Polysiliziums 11, von den Seitenwänden des Trenchlochs DT entfernt werden. Als nächstes wird ein sogenanntes Collaroxid 12 im Bereich oberhalb der dielektrischen Schicht 10 an der Seitenwand des Trenchlochs DT mittels CVD abgeschieden. Das Collaroxid 12 besteht vorzugsweise aus Siliziumoxid. Nach dem Abscheiden wird das Collaroxid 12 anisotrop zurückgeätzt. Das Collaroxid 12, welches auch als „Dickoxid" bezeichnet wird, dient vor allem dazu, parasitäre Ströme zwischen der n-dotierten Zone 9 und dem weiter unten beschriebenen Auswahltransistor TR der Speicherzelle M zu verhindern.
Als nächstes wird ein zweites Polysilizium 13 in das Trenchloch DT abgeschieden und anschließend in einem zweiten Recess-Schritt bis zu einem zweiten Niveau unterhalb der Siliziumoberfläche zurückgeätzt. Anschließend wird das Collaroxid 12 bis unterhalb der Oberkante des zweiten Polysiliziums 13 entfernt. Dieser Verfahrensstand ist in 4D gezeigt.
In einem weiteren Verfahrensschritt wird ein n-dotiertes drittes Polysilizium 14 in das Trenchloch DT abgeschieden. Vorzugsweise wird dabei arsendotiertes Polysilizium eingesetzt. Im darauffolgenden dritten Recess-Schritt wird das dritte Polysilizium 14 bis zu einer dritten Tiefe zurückgeätzt. Das Trenchloch DT wird mit einem ersten Füllmaterial 15 aufgefüllt. Dieser Verfahrensstand ist in 4E gezeigt.
In einem weiteren Verfahrensschritt wird ein Diffusionsgebiet 18, der sogenannte Buried-Strap-Bereich, im Halbleitersubstrat 1 erzeugt, das später die untere Source-Drain-Elektrode des vertikalen Auswahltransistors TR bildet und die innere Elektrode 9 des Grabenstransistors TC mit einem Kanalbereich BC verbindet. Hierzu wird der Buried-Strap-Bereich 18 in einem thermischen Ausdiffundierungsprozess durch Ausdiffusion aus dem n-dotierten dritten Polysilizium 14 heraus erzeugt. Dieser Verfahrensstand ist in 4F dargestellt. Dieser thermische Ausdiffundierungsprozess kann jedoch auch zu einem späteren Zeitpunkt ausgeführt werden.
Das erste Füllmaterial 15 oberhalb des dritten Polysiliziums 14 wird anschließend in einem vierten Recess-Schritt bis zu einer dritten Tiefe, also bis zur Oberkante des dritten Polysiliziums 14, zurückgeätzt. Dabei wird das Füllmaterial 15 komplett entfernt. Bei diesem vierten Recess-Schritt kann das dritte Polysilizium 14 als Ätzstopp dienen.
Daraufhin wird im freigeätzten Trenchloch DT eine Isolatorschicht 16 erzeugt und der obere Bereich des Trenchlochs DT mit einem zweiten Füllmaterial 19 gefüllt. Dieses zweite Füllmaterial 19 bildet die Füllung des Trenchlochs DT im Bereich des später erzeugten Kanalbereichs BC. Da das Füllmaterial 19 im Innern des Halbleiterblocks B angeordnet ist, beeinflussen seine physikalischen und elektrischen Eigenschaften auch die Eigenschaften des das Füllmaterial 19 umgebenden Kanalbereichs BC. Daher kann durch geeignete Auswahl des Füllmaterials 19 und des daraus gebildeten zylinderförmigen Füllblocks 19 das Verhalten und die Eigenschaften des späteren Auswahltransistors TR gezielt beeinflusst werden. Zur Isolation des Füllmaterials 19 von dem Kanalbereichs BC kann vor dem Abscheiden des Füllmaterials 19 eine dünne Isolatorschicht 17 auf den Seitenwänden der Trenchlochs DT erzeugt werden. Dieser Verfahrensstand ist in 4G dargestellt. Die Erzeugung der Isolatorschichten 16 bzw. 17 kann auch ent fallen, sofern das zweite Füllmaterial 19 selbst ein Isolator ist.
Als nächstes werden Ausnehmungen zur Aufnahme der vergrabenen Wortleitungen WL strukturiert. Hierzu wird das Siliziumsubstrat 1 mit Hilfe einer weiteren Fotomaske 20 selektiv an Stellen 21 und 22 geätzt, wobei das zweite Füllmaterial 19 bei diesem ersten Ätzschritt stehen bleibt. Auch ein das Trenchloch DT umgebender Halbleiterblock B wird bei diesem ersten Ätzschritt stehen gelassen. Der Halbleiterblock B wird später als Kanalbereich des Auswahltransistors dienen, wobei sich im Inneren des Halbleiterblocks B in Abhängigkeit vom Potential der zugehörigen Wortleitung WL ein leitfähiger Kanal 35 ausbilden kann. Der Verfahrensstand nach dem ersten Ätzschritt ist in 4H dargestellt.
Nach diesem zweiten Ätzschritt sind die Ausnehmungen 24 für die Wortleitungen WL vollständig weggeätzt.
Daraufhin wird in die Ausnehmungen 24 eine Deckoxidschicht 25 eingebracht, deren Aufgabe es ist, die spätere Wortleitung WL gegenüber dem Halbleitersubstrat 1 zu isolieren. Zur Erzeugung der Deckoxidschicht 25 werden die Ausnehmungen 24 zuerst mittels eines CVD-Verfahrens (Chemical Vapour Deposition) mit einem Oxid oder mit einem anderen Isoliermaterial gefüllt. Anschließend wird dieses Isoliermaterial zurückgeätzt, bis nur mehr die Deckoxidschicht 25 mit der gewünschten Dicke vorhanden ist. An die Seitenwände der Ausnehmungen 24 wird in einem thermischen Prozess ein Gateoxid GOX aufgebracht. Bei dem Gateoxid GOX handelt es sich um ein dünnes thermisch erzeugtes Oxid. Der entsprechende Verfahrensstand ist in 4I gezeigt.
Als nächstes muss in die Ausnehmungen 24 leitfähiges Material für die Wortleitungen WL eingebracht werden. Dabei werden die Halbleiterblöcke B von dem leitfähigen Material umschlossen. Bei dieser beispielhaften Verfahrensvariante zur Strukturie rung der Wortleitungen WL, welche in den 4J bis 4L dargestellt ist, wird zunächst n-dotiertes Polysilizium 27 mittels eines CVD-Verfahrens auf dem vorstrukturierten Substrat abgeschieden. Dieser Verfahrensstand ist in 4J dargestellt.
Daraufhin wird das Substrat mittels eines chemisch-mechanischen Polierverfahrens (Chemical-Mechanical Polishing, CMP) plangeschliffen, und zwar so, dass die anfangs aufgebrachte Nitridschicht 3, die thermische Oxidschicht 2 sowie die Füllschicht 19 mit abgetragen werden. Die Höhe, bis zu der das Substrat abgeschliffen wird, ist in 4J als Linie 28 eingezeichnet.
Nach dem Planschleifen wird das Polysilizium 27 bis unterhalb der Substratoberfläche rückgeätzt. Auf dem rückgeätzten Polysilizium 27, das nun die Wortleitungsschicht bildet, wird anschließend mittels CVD Isoliermaterial 29 abgeschieden, und zwar vorzugsweise Oxid oder Nitrid. Nach dem Abscheiden des Isoliermaterials 29 wird die Substratoberfläche erneut mittels Chemical-Mechanical Polishing (CMP) plangeschliffen, um so eine Isolierschicht 29 zu strukturieren. Dabei kann vorzugsweise auch das Füllmaterial 19 mit dem Polysilizium zurückgeätzt werden. Sofern das Füllmaterial 19 aus einem elektrisch leitfähigen Material besteht, kann auf dieser ebenfalls eine Isolatorschicht 23 erzeugt werden, um sie von der späteren Bitleitung BL zu isolieren. Dieser Verfahrensstand ist in 4K dargestellt.
Als nächstes müssen die einzelnen nebeneinander angeordneten Wortleitungen WL elektrisch voneinander isoliert werden. Hierzu werden mit Hilfe eines Maskenschritts Trenngräben STI zur Wortleitungsseparation aus dem n-dotierten Polysilizium 27 herausgeätzt. Vorzugsweise dient dabei die Deckoxidschicht 25 als Ätzstopp bei der Strukturierung der Trenngräben STI. Nach dem Ätzen werden die Trenngräben STI mit Isoliermaterial, vorzugsweise mit Oxid oder Nitrid, aufgefüllt. Wie in
4L gezeigt ist, wird die der Speicherzelle M zugeordnete Wortleitung WL mittels eines Trenngrabens STI von einer einer benachbarten Speicherzelle M' zugeordneten Wortleitung WL' isoliert wird. Der Trenngraben STI verläuft dabei vorzugsweise genau mittig zu den beiden Speicherzellen M, M'.
Um den Halbleiterblock B über die darüber befindliche Bitleitung BL besser ankontaktieren zu können, kann in einem oberen Bereich des Halbleiterblocks B ein n-dotierter Bereich 33 mittels Ionenimplantation erzeugt werden.
Auf das so vorstrukturierte Substrat können nun wie bei bisherigen Verfahren verschiedene Metallisierungsebenen aufgebracht werden. unmittelbar auf der Substratoberfläche werden Bitleitungen BL strukturiert, die zur Ankontaktierung der Kanalbereiche BC in den Halbleiterblöcken B dienen. Eine Bitleitung BL verläuft dabei senkrecht zu den Wortleitungen WL. Dieser Verfahrensstand ist in 4L dargestellt.
Bei der anhand der 4J bis 4L vorgestellten Methode zur Strukturierung der Wortleitungen WL wurde als leitfähiges Material Polysilizium verwendet. Alternativ lässt sich auch ein Verfahren zur Strukturierung der Wortleitungen WL beschrieben, bei dem anstelle von Polysilizium eine Schichtstruktur bestehend aus Polysilizium, Titan und Wolfram in die Ausnehmungen 24 eingebracht wird. Dadurch kann die Leitfähigkeit der Wortleitungen WL gegenüber der Polysilizium-Lösung erhöht werden.
Die vorangehende Beschreibung beschreibt lediglich vorteilhafte Ausführungsbeispiele der Erfindung. Die hierin sowie in den Ansprüchen und den Zeichnungen offenbarten Merkmale können daher sowohl einzeln als auch in beliebiger Kombination zur Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

M: Speicherzelle
WL: Wortleitung
BL: Bitleitung
DT: Trenchloch
GOX: Gateoxid
B: Halbleiterblock
BC: Kanalbereich
TR: Auswahltransistor
STI: Trenngraben zwischen zwei WL
TC: Grabenkondensator
Q: Querschnittsfläche des Trenchlochs
A-A': Schnittlinie
1: Siliziumsubstrat
2: thermische Oxidschicht
3: Nitridschicht
4: Oxidschicht
5: Fotolackschicht
7: arsendotierte Oxidschicht
8: Oxidschicht
9: n-dotierte Zone
10: dielektrische Schicht
11: erstes Polysilizium
12: Collaroxid
13: zweites Polysilizium
14: drittes Polysilizium
15: erstes Füllmaterial
16: Isolatorschicht zwischen 14 und 19
17: Isolatorschicht zwischen 19 und BC
18: Buried-Strap-Bereich
19: zweites Füllmaterial
20: Fotomaske
21,22: Stellen, an denen geätzt wird
23: Isolatorschicht zwischen 19 und BL
24: Ausnehmungen für WL
25: Deckoxidschicht
27: Polysilizium
28: Linie
29: Isolierschicht zwischen WL und BL
33: n-dotierter Bereich
35: leitfähiger Kanal

Claims

Speicherzelle mit – einem Grabenkondensator, der in einem unteren Bereich eines im Wesentlichen senkrechten Trenchlochs (DT) ausgebildet ist und der eine innere sowie eine äußere Elektrode (11, 9) umfasst, wobei zwischen der inneren und der äußeren Elektrode (11, 9) eine dielektrische Schicht (10) angeordnet ist, – einem vertikalen Auswahltransistor (TR), der einen im Wesentlichen senkrechten Kanalbereich (BC) aufweist, der an einem oberen Bereich des Trenchlochs (DT) angrenzend ausgebildet ist und der die innere Elektrode (11) des Grabenkondensators (TC) mit einer Bitleitung (BL) verbindet, wobei in Abhängigkeit vom Potential einer Wortleitung (WL) im Kanalbereich (BC) ein leitfähiger Kanal (35) ausbildbar ist, dadurch gekennzeichnet, dass der Kanalbereich (BC) das Trenchloch (DT) in seinem oberen Bereich vollständig einschließt, und dass die zugehörige Wortleitung (WL) den Kanalbereich (BC) zumindest teilweise umfasst.
Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass das Trenchloch (DT) und/oder der Kanalbereich (BC) im Wesentlichen rechteckige, vorzugsweise quadratische Querschnitte aufweisen.
Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass das Trenchloch (DT) und der Kanalbereich (B) im Wesentlichen abgerundeten, vorzugsweise kreisförmige Querschnitte aufweisen.
Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Kanalbereich (BC) als ein geschlossener Halbleiterblock (B) ausgebildet ist, der durch die zugehörige Wortlei tung (WL) geführt ist, und dass zwischen dem Kanalbereich (BC) und der Wortleitung (WL) eine Gateoxidschicht (GOX) angeordnet ist.
Speicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Kanalbereich (BC) über einen Buried-Strap-Bereich (18) mit der inneren Elektrode (11) des Grabenkondensators (TC) verbunden ist.
Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Wortleitung (WL) als vergrabene Wortleitung realisiert ist, die sich von einer vorbestimmten Tiefe bis zur Substratoberfläche erstreckt.
Speicherzelle nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass ein vom Kanalbereich (BC) umschlossener oberer Bereich des Trenchlochs (DT) mit einem Material 19 gefüllt ist, das aufgrund seiner physikalischen oder elektrischen Eigenschaften die Leitfähigkeit Kanalbereichs (BC) beeinflusst.
Anordnung von Speicherzellen nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherzellen (M) matrixförmigförmig in Zeilen und Spalten angeordnet sind, wobei die Speicherzellen (M) einer Zeile mit einer dieser Zeile zugeordneten Bitleitung (BL) verbunden sind, und wobei die Bitleitung (BL) im Wesentlichen mittig über den Trenchlöchern (DT) der jeweiligen Speicherzellen (M) verläuft.
Anordnung nach Anspruch 8, dadurch gekennzeichnet, dass die Bitleitung (BL) und die Trenchlöcher (DT) eine im Wesentlichen gleiche Breite aufweisen.
Anordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die Speicherzellen (M) einer Spalte auf einer zur Bitleitungsrichtung orthogonalen Achse angeordnet sind und mit einer dieser Spalte zugeordneten Wortleitung (WL) verbunden sind, und dass zwei unmittelbar benachbarte Wortleitungen (WL) durch einen im Wesentlichen mittig zwischen den Speicherzellen (M) der jeweiligen Spalten verlaufenden Isolationsgraben (STI) voneinander getrennt sind.
Anordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die Speicherzellen (M) zweier unmittelbar benachbarten Zeilen gegeneinander versetzt sind, und dass die Wortleitungen (WL) im Wesentlichen orthogonal zur Bitleitungsrichtung durch zwischen den Speicherzellen (M) schlangenlinien- oder zickzackförmig verlaufende Isolationsgräben (STI) voneinander getrennt sind.
Verfahren zum Herstellen von Speicherzellen auf einem vorstrukturierten Halbleitersubstrat (1), auf dem eine Vielzahl von Trenchlöchern (DT) ausgebildet sind, wobei jeweils in einem unterem Bereich eines Trenchlochs (DT) ein vergrabener Grabenkondensator (TC) angeordnet ist, der eine innere und eine äußere Elektrode (11, 9) sowie eine zwischen der inneren und der äußeren Elektrode (11, 9) angeordnete dielektrische Schicht (10) aufweist, gekennzeichnet durch folgende Schritte: a) Ätzen von Ausnehmungen (24) für Wortleitungen (WL) in das vorstrukturierte Halbleitersubstrat (1), wobei um jedes der Trenchlöcher (DT) herum jeweils ein geschlossener Halbleiterblock (B) stehen bleibt, der das jeweilige Trenchloch (DT) in seinem oberen Bereich vollständig umgibt und einen Kanalbereich (BC) eines vertikalen Auswahltransistors (TR) bildet, und wobei die Halblei terblöcke (B) benachbarter Trenchlöcher (DT) voneinander getrennt sind; b) Auffüllen der Ausnehmungen (24) mit einem leitfähigen Material (27), um die Wortleitungen (WL) zu erzeugen; c) Erzeugen einer Isolationsschicht (29) auf der Wortleitung (WL); und d) Erzeugen einer Bitleitung (BL) auf der Isolationsschicht (29), wobei die Bitleitung (BL) im Wesentlichen mittig oberhalb des Kanalbereichs (BC) verläuft und diesen kontaktiert.
Verfahren nach Anspruch 12, gekennzeichnet durch den folgenden Schritt: e) Abscheiden eines Isolators (16) im Bereich jedes Trenchlochs (DT), um den im unteren Bereich des Trenchlochs (DT) angeordneten Grabentransistor (TC) von oberen Bereich des Trenchlochs (DT) zu isolieren.
Verfahren nach Anspruch 12 oder 13, gekennzeichnet durch den folgenden Schritt: f) Abscheiden eines Füllmaterials (19) bis zu einer vorgegebenen Füllhöhe im oberen Bereich jedes Trenchlochs (DT), wobei die elektrischen Eigenschaften des Füllmaterials (19) die Funktionsweise des jeweiligen Auswahltransistors (TR) definieren.
Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass Isolationsgräben (STI) zwischen den Speicherzellen (M) erzeugt werden, um unmittelbar benachbarte Wortleitungen (WL) voneinander zu isolieren.
Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Isolationsgräben (STI) eine geringere Breite aufweisen, als die minimale Auflösungsbreite der verwendeten Lithografie, und dass die Isolationsgräben (STI) mit Hilfe der Spacertechnik hergestellt werden.