JP2006210912A - リセスゲートを有する半導体素子及びその製造方法 - Google Patents

リセスゲートを有する半導体素子及びその製造方法 Download PDF

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Abstract

【課題】チャネル長を長くし、リフレッシュ特性を向上させるとともに、ストレージノードの抵抗特性を向上させることのできる半導体素子及びその製造方法を提供すること。
【解決手段】ストレージノード接合領域、チャネル領域及びビットライン接合領域が画定された活性領域３３を有する半導体基板３１と、半導体基板３１に形成され、活性領域３３と、隣接した活性領域とを相互に電気的に分離する素子分離膜３２と、ストレージノード接合領域及びチャネル領域を含む位置に形成されたホール状のリセス部３５と、リセス部３５の一部に埋め込まれ、チャネル領域上に、活性領域３３の長軸と交差する方向に形成されたライン状のゲートパターンと、ストレージノード接合領域に形成されたストレージノード接合部とを含む。
【選択図】図５Ｄ

Description

本発明は、半導体素子及びその製造方法に関し、特に、リセスゲートを有する半導体素子及びその製造方法に関する。
一般に、プレーナ型ｎＭＯＳＦＥＴを有するＤＲＡＭセル構造の場合、デザインルールが小さくなるほどチャネルにおけるボロンの濃度が増加するため、電界が強くなり、リフレッシュタイムを確保することが難しくなる。
上記問題を解決するために、最近、活性領域の中央部（ビットライン領域）はそのままにして、活性領域の隅（ストレージノード領域）だけを数十ｎｍ程度リセスし、活性領域の中央部と隅との間の段差が異なる階段状の活性領域を有するＳＴＡＲ型セルが提案された。
プレーナ型の場合には、素子の高集積化に伴ってチャネル長が短くなるが、ＳＴＡＲ型セルの場合には、より長いチャネル長を確保することができるので、リフレッシュ特性を大幅に向上させることができる。
図１は、従来の技術に係るプレーナ型のノーマルＤＲＡＭセルの構造を示す断面図であり、図２は、従来の技術に係るＳＴＡＲ型セルの構造を示す断面図である。
プレーナ型のノーマルＤＲＡＭセルの場合には、図１に示されているように、半導体基板１１に素子分離膜１２が形成され、素子分離膜１２によって画定された活性領域１３上にゲート酸化膜１４が形成され、ゲート酸化膜１４上にゲート電極１５が形成されている。また、ゲート電極１５の両側壁には、酸化膜１６と窒化膜１７との２層構造のゲートスペーサが形成されている。さらに、ゲート電極１５間の活性領域１３内に、イオン注入により不純物元素が注入されたソース／ドレイン接合部１８が形成されている。以下、ソース／ドレイン接合部１８は、ストレージノード接続部を意味する「ＳＮ接合部」と表記する。
一方、ＳＴＡＲ型セルの場合には、図２に示されているように、半導体基板２１に素子分離膜２２が形成され、素子分離膜２２によって画定された活性領域２３上にゲート酸化膜２４が形成され、ゲート酸化膜２４上にゲート電極２５が形成されている。
また、ゲート電極２５の両側壁には、酸化膜２６と窒化膜２７との２層構造のゲートスペーサが形成されている。
さらに、ゲート電極２５間の活性領域２３内に、イオン注入により不純物元素が注入されたソース／ドレイン接合部２８、２９が形成されている。ここで、ゲート電極２５の一方側に形成されたソース／ドレイン接合部２８は、ストレージノード接続部である「ＳＮ接合部」２８であり、ゲート電極２５の他方側に形成されたソース／ドレイン接合部２９は、ビットライン接続部である「ＢＬ接合部」２９と表記する。
図２に示したＳＴＡＲ型セルの場合には、ゲート電極２５の下部領域の活性領域２３の上部が階段状の構造となっている。すなわち、ＳＮ接合部２８は、階段状の段差分だけ低いリセス部の下部領域に位置し、ＳＮ接合部２８の方が、ＢＬ接合部２９より低い位置に形成されている。
図２に示した従来の技術に係るＳＴＡＲ型セル構造の場合には、ゲート電極２５の下部に形成されるチャネルの有効長が、図１に示したプレーナ型に比べて長いので、リフレッシュ特性を向上させることができる。
一方、図１に示したプレーナ型のノーマルＤＲＡＭセルの場合には、チャネル部でのボロン等の拡散により、サブ１００ｎｍではｔＲＥＦ（しきい値電圧）を確保することが難しい。
さらに、図２に示したＳＴＡＲセル構造の場合には、リセス領域を形成するために、ライン／スペースタイプのフォトマスクを用いるので、段差を有する平坦化されたリセス部が形成される。また、ＳＮ接合部２８と素子分離膜２２とが、図１に示したノーマルＤＲＡＭセル構造と同じように、相互に接触する接合領域を備えている。したがって、図２に示したＳＴＡＲ型セルは、Ｃ-ｈａｌｏ（Cell-HALO）法などにより、チャネル長を改善する効果だけを有している。
図３Ａは、図２に示したＳＴＡＲ型セル構造のリセス部を形成するのに用いられるリセスマスクＲＭを示す平面図である。このリセスマスクＲＭは、ゲート電極２５間のＳＮ接合部２８が形成される領域のほか、ＳＮ接合部２８に隣接する素子分離膜２２の領域の一部が開口したパターンとなっているライン／スペースタイプのリセスマスクＲＭである。
図３Ｂは、図３Ａに示したリセスマスクＲＭによってリセスされた領域の構造を示す断面図である。ライン／スペースタイプのリセスマスクＲＭを用いてリセスされる領域Ｒは、ＳＮ接合部２８が形成される活性領域２３のほか、活性領域２３に隣接する素子分離膜２２の一部も含まれる。
また、ＳＴＡＲ型セル構造の場合には、ゲートパターンの両側間で約５００Åの段差がある。その段差により深い位置にＳＮ接合部が形成され、そのＳＮ接合部は、パターン形成に弱点があり、接触面積が小さいため、電気的特性の悪化を引き起こす原因になる。したがって、ストレージノードの抵抗値に関する問題が生じる。
本発明は、上記従来の問題点を解決するためになされたものであって、その目的は、チャネル長を長くし、リフレッシュ特性を向上させるとともに、ストレージノードの抵抗特性を向上させることができる、リセスゲートを有する半導体素子及びその製造方法を提供することにある。
上記目的を達成するために、本発明に係る半導体素子は、ストレージノード接合領域、チャネル領域及びビットライン接合領域が画定された活性領域を有する半導体基板と、該半導体基板に形成され、前記活性領域と、隣接する活性領域とを相互に電気的に分離する素子分離膜と、前記ストレージノード接合領域及び前記チャネル領域を含む位置に形成されたホール状のリセス部と、前記リセス部の一部に埋め込まれ、前記チャネル領域上に、前記活性領域の長軸と交差する方向に形成されたライン状のゲートパターンと、前記ストレージノード接合領域に形成されたストレージノード接合部とを含むことを特徴としている。
また、本発明に係る半導体素子は、前記リセス部の中心が、前記ゲートパターンの一方側のエッジ部に位置していることを特徴としている。
また、本発明に係る半導体素子は、前記リセス部の直径が、前記活性領域の短軸の長さより長く、前記リセス部の半径が、前記ゲートパターンの線幅より小さいことを特徴としている。
また、本発明に係る半導体素子は、前記リセス部の直径が、前記活性領域の短軸の長さと同じで、前記リセス部の半径が、前記ゲートパターンの線幅より小さいことを特徴としている。
また、本発明に係る半導体素子は、前記リセス部の直径が、前記活性領域の短軸の長さより短く、前記リセス部の半径が、前記ゲートパターンの線幅より小さいことを特徴としている。
また、本発明に係る半導体素子は、前記ゲートパターンのエッジ部が、前記リセス部側でラウンド状に突出し、その他の領域ではライン形状に延びたウェーブ形であることを特徴としている。
本発明に係る半導体素子の製造方法は、半導体基板の所定の領域に素子分離膜を形成することにより、活性領域を画定するステップと、ストレージノード接合領域、チャネル領域及びビットライン接合領域に画定された前記活性領域の一部をエッチングにより除去し、前記ストレージノード接合領域及び前記チャネル領域を含む領域に、ホール状のリセス部を形成するステップと、前記リセス部を含む全面にゲート酸化膜を形成するステップと、前記リセス部によって形成された階段状のチャネル領域上のゲート酸化膜上に、ゲートパターンを形成するステップと、前記リセス部によって形成された階段状のストレージノード接合領域に、イオン注入によりストレージノード接合部を形成するステップとを含むことを特徴としている。
本発明に係る半導体素子又はその製造方法によって得られる半導体素子によれば、ホール状のリセス部が形成され、ＳＮ接合部とＢＬ接合部との間が非対称接合構造であり、ゲートパターン下部が半円形状の形態で基板に埋め込まれたセルトランジスタ構造を有しているので、チャネル長が確保され、チャネル領域のボロン等の不純物濃度の低下による電界の低下により、ｔＲＥＦ（しきい値電圧）の確保が容易である。また、トレンチ構造による半導体製造時に薄膜に発生するストレスが効果的に抑制され、フォトリソグラフィ工程で有利な基板トポロジー構造が提供され、フォトリソグラフィ工程におけるマージンが改善され、ゲート幅が広くなることにより、ゲートの電気的特性を向上させることができるという効果が得られる。
以下、本発明のもっとも好ましい実施の形態に係る半導体素子及びその製造方法を添付する図面を参照して説明する。
以下に説明する実施の形態に係る半導体素子は、素子分離膜の領域に可能な限り、リセス部が形成されない構造となっている。すなわち、円形の開口部を有するリセスマスクを用いて、活性領域におけるストレージノード接合領域（ＳＮ接合領域）の一部にリセス部が形成された構造である。
図４Ａ〜図４Ｅは、本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造工程の各段階における素子の断面構造を示している。また、図５Ａ〜図５Ｄは、本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための平面図であり、製造工程の各段階における素子の平面視構成を示している。なお、図４Ａ〜図４Ｄは、それぞれ図５Ａ〜図５Ｄに示したＩＸＡ−ＩＸＡ′、ＩＸＢ−ＩＸＢ′、ＩＸＣ−ＩＸＣ′、ＩＸＤ−ＩＸＤ′線に沿った面における断面図である。
図４Ａ及び図５Ａに示したように、半導体基板３１の所定の領域にＳＴＩ法により素子分離膜３２を形成する。この素子分離膜３２によって、活性領域３３が画定され、活性領域３３は、さらにＳＮ接合領域、ビットライン接合領域（ＢＬ接合領域）及びチャネル領域に区分けされる。ここで、素子分離膜３２は、図５Ａに示したように、隣接する活性領域３３を相互に電気的に分離する役割を果たす。また、活性領域３３には、短軸（図５Ａ〜５Ｄにおける縦方向）と長軸（図５Ａ〜５Ｄにおける横方向）とがある。
次に、図４Ｂ及び図５Ｂに示したように、素子分離膜３２によって画定された活性領域３３上に感光膜（フォトレジスト膜）を塗布した後、露光及び現像によってパターニングすることにより、リセスマスク３４を形成する。このリセスマスク３４は、活性領域３３の一部をリセスし、リセス部の底部に位置する活性領域に階段状の構造を形成するためのエッチングマスクであり、素子分離膜３２をほぼ完全に覆い、活性領域３３のうち、ＳＮ接合領域及びチャネル領域をそれぞれ一部露出させる開口部３４Ａを備えている。
すなわち、リセスマスク３４は、素子分離膜３２をリセスしないようにする円形の開口部３４Ａを有しており、この開口部３４Ａは、素子分離膜もリセスする従来のライン／スペースタイプのリセスマスクとは異なるものである。
図４Ｃ及び図５Ｃに示したように、リセスマスク３４をエッチングバリヤとして、半導体基板３１のうち、開口部３４Ａ部に位置する露出部を所定の深さだけエッチングにより除去し、ホール状のリセス部３５を形成する。この時、リセス部３５の深さは、３０Å〜５００Åの範囲であることが好ましく、リセス部３５の側壁の角度αは、１０゜〜９０゜に調節することが好ましい。
上記のようにホール状のリセス部３５を形成した場合、それに続くＳＮ接合領域はウエル(well)／トレンチ型となり、後に形成されるゲート電極とＳＮ接合領域との間の接触面積が広くなる。
次に、図４Ｄ及び図５Ｄに示したように、リセスマスク３４を除去した後、全面にゲート酸化膜３６を形成し、ゲート酸化膜３６上にゲート電極用層及びゲートハードマスク用層を形成する。さらに、ゲートを形成するためのパターニングを行うことによって、ゲート電極３７、ゲートハードマスク３８の順に積層されたゲートパターンを形成する。
この時、ゲート電極３７は、リセス部３５内の一部から、リセス部３５の上端部外側の領域にわたって形成される。その結果、リセス部３５においては、ゲート電極３７の底部に階段状の段差が形成される。
さらに具体的に説明すると、ゲート電極３７の一方側は、底面が、リセス部３５の上端部外側の領域、すなわち活性領域３３の段差部のうち高い方の領域、ゲート電極３７の他方側は、底面がリセス部３５の底部に位置し、エッジ部が、リセス部３５のほぼ中心に位置している。
図５Ｄにおいて、リセス部３５の直径をＷ１、活性領域３３の短軸の幅をＷ２、ゲート電極３７の短軸の幅をＷ３、隣接するゲート電極３７間の間隔をＷ４と仮定すると、リセス部３５の直径Ｗ１は、活性領域３３の短軸の幅Ｗ２より大きく、リセス部３５の半径１／２Ｗ１は、ゲート電極３７の短軸の幅Ｗ３より小さい。例えば、活性領域３３の短軸の幅Ｗ２を９５ｎｍ、リセス部３５の直径Ｗ１を１１５ｎｍ、ゲート電極３７の短軸の幅Ｗ３を１０５ｎｍ、ゲート電極３７間の間隔Ｗ４を９５ｎｍに設定する。
さらに、ゲート電極３７のエッジ部が、リセス部３５のほぼ中心部に位置するようにする。
次いで、図４Ｅに示したように、ゲート電極３７、ゲートハードマスク３８の順に積層されたゲートパターンの両側壁に、酸化膜３９と窒化膜４０との２層で構成されたゲートスペーサを形成する。
次いで、イオン注入によりソース／ドレイン接合部、すなわち、ＳＮ接合部４１及びＢＬ接合部４２を形成する。
図６は、本発明の第２の実施の形態に係る半導体素子の構成を示す平面図である。図６に示したように、半導体基板３１の所定の領域に、素子分離膜３２によって活性領域３３が画定されている。また、第１の実施の形態と同様に、有効チャネル長を長くするためのリセス部３５Ａが形成されている。
リセス部３５Ａの直径Ｗ１１は、第１の実施の形態に係る半導体素子のリセス部３５の直径Ｗ１より小さい。例えば、第１の実施の形態に係る半導体素子のリセス部３５の直径Ｗ１が１１５ｎｍ、第２の実施の形態に係る半導体素子のリセス部３５Ａの直径Ｗ１１が９５ｎｍという関係にある。また、リセス部３５Ａの直径Ｗ１１は、活性領域３３の短軸の幅と同じ９５ｎｍである。
すなわち、リセス部３５Ａは、活性領域３３だけに形成されており、素子分離膜３２には、どの方向にもリセス部３５Ａが形成されない。一方、第１の実施の形態に係る半導体素子の場合には、ゲート電極３７の長軸方向には、リセス部３５が素子分離膜に形成されない。しかし、ゲート電極３７の短軸方向には、素子分離膜までリセス部３５Ａが形成されている。
図７は、本発明の第３の実施の形態に係る半導体素子の構成を示す平面図である。図７に示したように、半導体基板３１の所定の領域に、素子分離膜３２によって活性領域３３が画定され、第１の実施の形態に係る半導体素子の場合と同様に、有効チャネル長を長くするためのリセス部３５Ｂが形成されている。
リセス部３５Ｂの直径Ｗ２１は、第１、２の実施の形態に係る半導体素子のリセス部３５、３５Ａの直径Ｗ１、Ｗ１１より小さい。例えば、第１の実施の形態に係る半導体素子のリセス部３５の直径Ｗ１が１１５ｎｍ、第２の実施の形態に係る半導体素子のリセス部３５Ａの直径Ｗ１１が９５ｎｍであり、第３の実施の形態に係る半導体素子のリセス部３５Ｂの直径Ｗ２１が６０ｎｍという関係にある。また、リセス部３５Ｂの直径Ｗ２１は、活性領域３３の短軸の幅Ｗ２（例えば９５ｎｍ）より小さい。
すなわち、第３の実施の形態に係る半導体素子のリセス部３５Ｂは、直径Ｗ２１が活性領域３３の短軸の幅Ｗ２より小さく、素子分離膜３２には、リセス部３５Ｂが形成されないようになっている。
上記第１〜第３の実施の形態に係る半導体素子の場合には、ゲート電極３７の形状が直線（ライン）形の例を示したが、ゲート電極は、以下に示すようにウェーブ形の形態であってもよい。
図８は、本発明の第４の実施の形態に係る半導体素子の構成を示す平面図である。図８に示したように、半導体基板３１の所定の領域に、素子分離膜３２によって活性領域３３が画定され、第１の実施の形態に係る半導体素子の場合と同様に、有効チャネル長を長くするためのリセス部３５Ｃが形成されている。
リセス部３５Ｃの直径Ｗ３１は、第１の実施の形態に係る半導体素子のリセス部３５と形状及び直径Ｗ３１が同じである。例えば、第１の実施の形態に係る半導体素子のリセス部３５の直径Ｗ１、第４の実施の形態に係る半導体素子のリセス部３５Ｃの直径Ｗ３１が、いずれも１１５ｎｍである。
ただし、第４の実施の形態の場合には、第１〜第３の実施の形態の場合とは、ゲート電極３７Ａの形状が異なり、直線形ではなくウェーブ形となっている。すなわち、リセス部３５Ｃが位置する部分では、ゲート電極３７Ａの長軸方向のエッジ部がラウンド状に突出した形態、すなわちウェーブ形となっている。
このように、エッジ部がウェーブ形のゲート電極３７Ａの場合には、素子分離膜が形成される領域に通常発生するトポロジカルな段差がなくなり、ラウンド状のウェーブ形のゲートパターンを用いる場合の難点を解消することができる。
すなわち、ウェーブ形のゲートパターン（パッシングゲートと呼ばれる）の特性により、パターニングの際、ゲートパターン底部のトポロジー構造及びウェーブ形のマスクパターンを形成するための露光条件に起因する光の反射によって、通常、トップフォトレジスト層のレジンパターンに損傷またはノッチなどが発生する。また、ゲートのポリシリコン層がより深い領域に形成されるので、トレンチ型のリセス部上に予め施されるゲートのエッチングが、その他の領域におけるゲートのエッチングより、さらに遅くなる。そのために、パッシングゲートパターン部の向い側のゲートパターンの線幅が拡張され、ゲートの電気的特性が向上するという効果が得られる。
上記第１〜第４の実施の形態に係る半導体素子の場合には、リセス部３５、３５Ａ、３５Ｂ、３５Ｃが、ＢＬ接合領域を挟み、ＢＬ接合領域の両側に形成されたツインオメガゲート型セル（Twin Ω gate-Cell）となっている。すなわち、ツインオメガゲート型セルは、活性領域をリセスすることによって形成され、ＢＬ接合領域の両側に形成されたＳＮ接合領域はトレンチ型である。さらに、リセス部３５、３５Ａ、３５Ｂ、３５Ｃの中心部が、ゲート電極３７、３７Ａのエッジ部に、ほぼ位置するように配置されている。
図９は、従来の半導体素子（プレーナ型、ＳＴＡＲ型）及び本発明に係る半導体素子（ツインオメガ型）のリフレッシュ特性を比較したグラフである。なお、図９に示したリフレッシュ特性は、しきい値電圧０.９Ｖ（ｔＲＥＦ＠Ｖｔ=０.９Ｖ）の条件で測定した結果である。
図９に示されているように、本発明に係るツインオメガ型ゲート構造（OMEGA2）の場合には、従来のプレーナ型及びＳＴＡＲ型に比べて優れた特性を有しており、特にプレーナ型に対する特性の向上が顕著である。
図１０Ａ〜図１０Ｃは、各タイプのセル構造における電界分布を測定した結果を示す図であり、図１０Ａは従来のプレーナ型、図１０Ｂは従来のＳＴＡＲ型、図１０Ｃは、本発明に係るツインオメガ型の電界分布である。
図１０Ａ〜図１０Ｃに示されているように、プレーナ型では、電界（Emax）が６．８３Ｅ５（６.８３×１０５）で非常に高いが、ツインオメガ型では、電界（Emax）が６．６Ｅ５（６.６×１０５）でプレーナ型に比べて低い。一方、従来のＳＴＡＲ型は、電界（Emax）が６．４７Ｅ５（６.４７×１０５）であり、従来のプレーナ型より低く、本発明に係るツインオメガ型よりも低いことが確認された。
上述のように、電界分布に関しては従来のＳＴＡＲ型の方が、本発明に係るツインオメガ型より低いという特性を有するが、従来のＳＴＡＲ型には、ツインオメガ型に比べて工程マージンが不足するという短所がある。例えば、本発明に係るツインオメガ型の場合には、ホール状のリセス部を形成することによって、ストレージノードコンタクトの接触抵抗を減らすことができる。また、従来のＳＴＡＲ型の場合には、ライン／スペース形であるために、ゲートリーニング（Gate leaning）現象が発生するが、本発明に係るツインオメガ型では、ゲートの一部がリセス部に埋め込まれた構造であるため、ゲートリーニング現象が発生しないという長所がある。
図１１は、本発明の第５の実施の形態に係る半導体素子の構成を示す平面図である。図１１に示したように、半導体基板３１の所定の領域に、素子分離膜３２によって活性領域３３が画定されている。また、ホール状でトレンチ構造のリセス部３５Ｄが形成されており、リセス部３５Ｄは、ＢＬ接合領域及びそのＢＬ接合領域の両側に位置するチャネル領域にわたって形成されている。
すなわち、リセス部３５Ｄが、リセス部３５Ｄの両側に位置するゲート電極３７まで延びている。さらに詳細に説明すると、リセス部３５Ｄの一方側は、一方側のゲート電極３７とオーバーラップし、リセス部３５Ｄの他方側は、一方側のゲート電極３７と並んで延びている他方側のゲート電極３７とオーバーラップしている。
上述のように、ゲート電極３７間のＢＬ接合領域のみにリセス部３５Ｄが１つだけ形成された素子（以下、「シングルオメガゲート」と記す）の場合には、ツインオメガゲート構造の素子に比べて、フォトリソグラフィの際のパターニングが容易という特長がる。
図１２は、本発明の第５の実施の形態に係るシングルオメガゲート型の電界分布を示した図である。図１２に示されているように、シングルオメガゲート型の場合には、電界（Emax）が５．６５Ｅ５（５.６５×１０５）であり、ツインオメガゲート型に比べてさらに低いことが分かる。
本発明に係る半導体素子及びその製造方法は、上記実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で様々に改良、変更を行うことが可能であり、それらも本発明の技術的範囲に属する。
従来の技術に係るプレーナ型のノーマルＤＲＡＭセルの構造を示す図である。 従来の技術に係るＳＴＡＲ型セルの構造を示す断面図である。 図２に示したＳＴＡＲ型セルのリセス部を形成するのに用いられるリセスマスクを示す平面図である。 図３Ａに示したリセスマスクによってリセスされた領域の構造を示す断面図である。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造工程の各段階における素子の断面構造を示している。なお、図４Ａは、図５Ａに示したＩＸＡ−ＩＸＡ′線に沿った面における断面図ある。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造工程の各段階における素子の断面構造を示している。なお、図４Ｂは、図５Ｂに示したＩＸＢ−ＩＸＢ′線に沿った面における断面図ある。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造工程の各段階における素子の断面構造を示している。なお、図４Ｃは、図５Ｃに示したＩＸＣ−ＩＸＣ′線に沿った面における断面図ある。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造工程の各段階における素子の断面構造を示している。なお、図４Ｄは、図５Ｄに示したＩＸＤ−ＩＸＤ′線に沿った面における断面図ある。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造工程の各段階における素子の断面構造を示している。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための平面図であり、製造工程の各段階における素子の平面視構成を示している。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための平面図であり、製造工程の各段階における素子の平面視構成を示している。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための平面図であり、製造工程の各段階における素子の平面視構成を示している。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための平面図であり、製造工程の各段階における素子の平面視構成を示している。 本発明の第２の実施の形態に係る半導体素子の構成を示す平面図である。 本発明の第３の実施の形態に係る半導体素子の構成を示す平面図である。 本発明の第４の実施の形態に係る半導体素子の構成を示す平面図である。 従来の半導体素子（プレーナ型、ＳＴＡＲ型）及び本発明に係る半導体素子（ツインオメガ型）のリフレッシュ特性を比較したグラフである。 各タイプのセル構造における電界分布を測定した結果を示す図であり、従来のプレーナ型の電界分布である。 各タイプのセル構造における電界分布を測定した結果を示す図であり、従来のＳＴＡＲ型の電界分布である。 各タイプのセル構造における電界分布を測定した結果を示す図であり、本発明に係るツインオメガ型ゲート構造の電界分布を示している。 本発明の第５の実施の形態に係る半導体素子の構成を示す平面図である。 本発明の第５の実施の形態に係るシングルオメガ型ゲート構造の電界分布を示した図である。
符号の説明
３１ 半導体基板
３２ 素子分離膜
３３ 活性領域
３４ リセスマスク
３５、３５Ａ、３５Ｂ、３５Ｃ リセス部
３６ ゲート酸化膜
３７ ゲート電極
３８ ゲートハードマスク
４１ ＳＮ接合部
４２ ＢＬ接合部

Claims (16)

  1. ストレージノード接合領域、チャネル領域及びビットライン接合領域が画定された活性領域を有する半導体基板と、
    該半導体基板に形成され、前記活性領域と、隣接する活性領域とを相互に電気的に分離する素子分離膜と、
    前記ストレージノード接合領域及び前記チャネル領域を含む位置に形成されたホール状のリセス部と、
    前記リセス部の一部に埋め込まれ、前記チャネル領域上に、前記活性領域の長軸と交差する方向に形成されたライン状のゲートパターンと、
    前記ストレージノード接合領域に形成されたストレージノード接合部と
    を含むことを特徴とする半導体素子。
  2. 前記リセス部が、前記素子分離膜から所定の距離を隔てて形成されていることを特徴とする請求項１に記載の半導体素子。
  3. 前記リセス部の中心部が、前記ゲートパターンの一方側のエッジ部に位置していることを特徴とする請求項１に記載の半導体素子。
  4. 前記リセス部の直径が、前記活性領域の短軸の長さより長く、前記リセス部の半径が、前記ゲートパターンの線幅より小さいことを特徴とする請求項１に記載の半導体素子。
  5. 前記リセス部の直径が、前記活性領域の短軸の長さと同じで、前記リセス部の半径が、前記ゲートパターンの線幅より小さいことを特徴とする請求項１に記載の半導体素子。
  6. 前記リセス部の直径が、前記活性領域の短軸の長さより短く、前記リセス部の半径が、前記ゲートパターンの線幅より小さいことを特徴とする請求項１に記載の半導体素子。
  7. 前記ゲートパターンのエッジ部が、前記リセス部側でラウンド状に突出し、その他の領域ではライン形状に延びたウェーブ形であることを特徴とする請求項１〜請求項６のいずれかの項に記載の半導体素子。
  8. 半導体基板の所定の領域に素子分離膜を形成することにより、活性領域を画定するステップと、
    ストレージノード接合領域、チャネル領域及びビットライン接合領域に画定された前記活性領域の一部をエッチングにより除去し、前記ストレージノード接合領域及び前記チャネル領域を含む領域に、ホール状のリセス部を形成するステップと、
    前記リセス部を含む全面にゲート酸化膜を形成するステップと、
    前記リセス部によって形成された階段状のチャネル領域上のゲート酸化膜上に、ゲートパターンを形成するステップと、
    前記リセス部によって形成された階段状のストレージノード接合領域に、イオン注入によりストレージノード接合部を形成するステップと
    を含むことを特徴とする半導体素子の製造方法。
  9. 前記リセス部を、前記素子分離膜から所定の距離を隔てて、前記ストレージノード接合領域が階段状になるように形成することを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記リセス部の中心部が、前記ゲートパターンの一方側のエッジ部に位置するように、前記リセス部を形成することを特徴とする請求項８に記載の半導体素子の製造方法。
  11. 前記リセス部の直径が、前記活性領域の短軸の長さより長く、前記リセス部の半径が、前記ゲートパターンの線幅より小さいことを特徴とする請求項８に記載の半導体素子の製造方法。
  12. 前記リセス部の直径が、前記活性領域の短軸の長さと同じで、前記リセス部の半径が、前記ゲートパターンの線幅より小さいことを特徴とする請求項８に記載の半導体素子の製造方法。
  13. 前記リセス部の直径が、前記活性領域の短軸の長さより短く、前記リセス部の半径が、前記ゲートパターンの線幅より小さいことを特徴とする請求項８に記載の半導体素子の製造方法。
  14. 前記ゲートパターンを、前記リセス部側でエッジ部がラウンド状に突出し、その他の領域ではライン状に延びたウェーブ形に形成することを特徴とする請求項８〜請求項１３のいずれかの項に記載の半導体素子の製造方法。
  15. ストレージノード接合領域、チャネル領域及びビットライン接合領域が画定された活性領域を有する半導体基板と、
    該半導体基板に形成され、前記活性領域と、隣接した活性領域とを相互に電気的に分離する素子分離膜と、
    前記ビットライン接合領域及び該ビットライン接合領域の両側の前記チャネル領域を含む位置に形成されたホール状のリセス部と、
    前記リセス部の一部に埋め込まれ、前記チャネル領域上に、前記活性領域の長軸と交差する方向に形成されたライン状のゲートパターンと
    を含むことを特徴とする半導体素子。
  16. 前記リセス部の一方側が、前記ゲートパターンにオーバーラップし、前記リセス部の他方側が、前記一方側のゲートパターンと並んで延びた他方側のゲートパターンにオーバーラップしていることを特徴とする請求項１５に記載の半導体素子。
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