JP2001156639A - ディジタル／アナログ変換器 - Google Patents
ディジタル／アナログ変換器Info
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Abstract
(57)【要約】
【課題】 抵抗、トランジスタ等の特性のバラツキによ
って精度が悪化することを防止したＤ／Ａ変換器を提供
する。 【解決手段】 １２ビットの被変換データの上位８ビッ
トがデコーダ２１へ印加され、下位４ビットが電流加算
回路２２へ印加される。デコーダ２１は上位８ビットに
基づいてＦＥＴ・Ｆ０〜Ｆ２５５の内の１つを選択し、
抵抗ｒ０〜ｒ２５５の直列回路によって分割された電圧
の１つを演算増幅器４０へ印加する。一方、電流加算回
路２２のスイッチ３０〜３３は下位４ビットによって切
り替え制御され、ＦＥＴ３５〜３８がこれらのスイッチ
によってオン／オフ制御される。そしてオンとされたＦ
ＥＴの電流が合成され、抵抗ｒａに流れる。演算増幅器
４０は両電圧を合成して出力する。ここで、ＦＥＴ２４
とＦＥＴ３５〜３８がカレントミラー回路を構成し、こ
れにより、抵抗等のバラツキの影響を除去している。
って精度が悪化することを防止したＤ／Ａ変換器を提供
する。 【解決手段】 １２ビットの被変換データの上位８ビッ
トがデコーダ２１へ印加され、下位４ビットが電流加算
回路２２へ印加される。デコーダ２１は上位８ビットに
基づいてＦＥＴ・Ｆ０〜Ｆ２５５の内の１つを選択し、
抵抗ｒ０〜ｒ２５５の直列回路によって分割された電圧
の１つを演算増幅器４０へ印加する。一方、電流加算回
路２２のスイッチ３０〜３３は下位４ビットによって切
り替え制御され、ＦＥＴ３５〜３８がこれらのスイッチ
によってオン／オフ制御される。そしてオンとされたＦ
ＥＴの電流が合成され、抵抗ｒａに流れる。演算増幅器
４０は両電圧を合成して出力する。ここで、ＦＥＴ２４
とＦＥＴ３５〜３８がカレントミラー回路を構成し、こ
れにより、抵抗等のバラツキの影響を除去している。
Description
【０００１】
【発明の属する技術分野】この発明は、抵抗ストリング
型のディジタル／アナログ（以下、Ｄ／Ａという）変換
器に関する。
型のディジタル／アナログ（以下、Ｄ／Ａという）変換
器に関する。
【０００２】
【従来の技術】抵抗ストリング型のＤ／Ａ変換器は、同
一抵抗値の抵抗をシリーズに接続し、各抵抗の接続点の
電圧を被変換データに対応するアナログ電圧として出力
するため、被変換データのビット数が大きくなると、抵
抗の数も極めて多くなる。このため、特に、半導体集積
回路の狭いチップ内に作成する場合に抵抗による占有面
積が大きくなって極めて好ましくなく、ビット数によっ
ては作成不能となる。そこで、抵抗の数を少なくするた
め、被変換データの下位ビットに対応する電圧を電流加
算方式によって形成することが行われている。
一抵抗値の抵抗をシリーズに接続し、各抵抗の接続点の
電圧を被変換データに対応するアナログ電圧として出力
するため、被変換データのビット数が大きくなると、抵
抗の数も極めて多くなる。このため、特に、半導体集積
回路の狭いチップ内に作成する場合に抵抗による占有面
積が大きくなって極めて好ましくなく、ビット数によっ
ては作成不能となる。そこで、抵抗の数を少なくするた
め、被変換データの下位ビットに対応する電圧を電流加
算方式によって形成することが行われている。
【０００３】図３は、従来のこの種のＤ／Ａ変換器の構
成例を示す回路図である。この図において、符号ＤＩは
８ビットの被変換データが印加される入力端子であり、
この入力端子ＤＩへ印加された被変換データの上位６ビ
ット（第２ビット〜第７ビット）はデコーダ１へ印加さ
れ、下位２ビット（第１ビット、第０ビット）は電流加
算回路２へ印加される。ｒ０〜ｒ６３は、直列接続され
た同一抵抗値（Ｒ２）の抵抗である。符号３は演算増幅
器であり、その非反転入力端へは一定電圧Ｖｒｅｆが供
給され、反転入力端は抵抗ｒ０〜ｒ６３の中点Ｃに接続
され、出力端が抵抗ｒ６３の一端に接続されている。ま
た、抵抗ｒ０の一端は抵抗ｒｘを介して接地されてい
る。Ｆ０〜Ｆ６３はアナログスイッチとして用いられて
いるＦＥＴによるであり、デコーダ１の出力によってオ
ン／オフ制御される。
成例を示す回路図である。この図において、符号ＤＩは
８ビットの被変換データが印加される入力端子であり、
この入力端子ＤＩへ印加された被変換データの上位６ビ
ット（第２ビット〜第７ビット）はデコーダ１へ印加さ
れ、下位２ビット（第１ビット、第０ビット）は電流加
算回路２へ印加される。ｒ０〜ｒ６３は、直列接続され
た同一抵抗値（Ｒ２）の抵抗である。符号３は演算増幅
器であり、その非反転入力端へは一定電圧Ｖｒｅｆが供
給され、反転入力端は抵抗ｒ０〜ｒ６３の中点Ｃに接続
され、出力端が抵抗ｒ６３の一端に接続されている。ま
た、抵抗ｒ０の一端は抵抗ｒｘを介して接地されてい
る。Ｆ０〜Ｆ６３はアナログスイッチとして用いられて
いるＦＥＴによるであり、デコーダ１の出力によってオ
ン／オフ制御される。
【０００４】また、電流加算回路２において、５は基準
電圧Ｖ１が印加される端子、６は抵抗、７〜１１はＦＥ
Ｔである。ここで、抵抗６、ＦＥＴ７のシリーズ接続回
路とＦＥＴ８，９のシリーズ接続回路、抵抗６、ＦＥＴ
７のシリーズ接続回路とＦＥＴ１０，１１のシリーズ接
続回路は各々カレントミラー回路を構成しており、した
がって、ＦＥＴ８，９の回路およびＦＥＴ１０，１１の
回路に流れる電流ｉ１、ｉ０は各々抵抗６、ＦＥＴ７の
回路の電流ｉｒに比例した電流となる。また、ＦＥＴ
８，１０は各々被変換データの第１ビット、第０ビット
（ＬＳＢ）によってオン／オフ制御されるＦＥＴであ
る。
電圧Ｖ１が印加される端子、６は抵抗、７〜１１はＦＥ
Ｔである。ここで、抵抗６、ＦＥＴ７のシリーズ接続回
路とＦＥＴ８，９のシリーズ接続回路、抵抗６、ＦＥＴ
７のシリーズ接続回路とＦＥＴ１０，１１のシリーズ接
続回路は各々カレントミラー回路を構成しており、した
がって、ＦＥＴ８，９の回路およびＦＥＴ１０，１１の
回路に流れる電流ｉ１、ｉ０は各々抵抗６、ＦＥＴ７の
回路の電流ｉｒに比例した電流となる。また、ＦＥＴ
８，１０は各々被変換データの第１ビット、第０ビット
（ＬＳＢ）によってオン／オフ制御されるＦＥＴであ
る。
【０００５】符号１４は演算増幅器であり、ＦＥＴ０〜
ＦＥＴ６３の共通接続点が非反転入力端に供給され、Ｆ
ＥＴ８，１０の共通接続点が反転入力端に接続され、出
力端がアナログ出力端子ＤＯに接続され、また、出力端
と反転入力端間に帰還抵抗ｒａ（抵抗値Ｒ１）が挿入さ
れている。
ＦＥＴ６３の共通接続点が非反転入力端に供給され、Ｆ
ＥＴ８，１０の共通接続点が反転入力端に接続され、出
力端がアナログ出力端子ＤＯに接続され、また、出力端
と反転入力端間に帰還抵抗ｒａ（抵抗値Ｒ１）が挿入さ
れている。
【０００６】このような構成において、抵抗ｒ０〜ｒ６
３の中点Ｃの電圧は一定電圧Ｖｒｅｆと等しくなり、し
たがって、抵抗ｒ０〜ｒ６３には電圧Ｖｒｅｆによって
決まる一定電流ｉが流れる。この結果、抵抗ｒ０〜ｒ６
３の各々の電圧降下は、 ｉ×Ｒ２ となる。一方、ＦＥＴ１０がオン状態の時のＦＥＴ１１
の電流ｉ０は、 ｉ０×Ｒ１＝ｉ×Ｒ２／４ なる関係が成り立つようにＦＥＴ１１のゲート幅が予め
調整されている。同様に、ＦＥＴ８がオン状態の時のＦ
ＥＴ９の電流ｉ１は、 ｉ１×Ｒ１＝２×ｉ×Ｒ２／４ なる関係が成り立つようにＦＥＴ１１のゲート幅が予め
調整されている。
３の中点Ｃの電圧は一定電圧Ｖｒｅｆと等しくなり、し
たがって、抵抗ｒ０〜ｒ６３には電圧Ｖｒｅｆによって
決まる一定電流ｉが流れる。この結果、抵抗ｒ０〜ｒ６
３の各々の電圧降下は、 ｉ×Ｒ２ となる。一方、ＦＥＴ１０がオン状態の時のＦＥＴ１１
の電流ｉ０は、 ｉ０×Ｒ１＝ｉ×Ｒ２／４ なる関係が成り立つようにＦＥＴ１１のゲート幅が予め
調整されている。同様に、ＦＥＴ８がオン状態の時のＦ
ＥＴ９の電流ｉ１は、 ｉ１×Ｒ１＝２×ｉ×Ｒ２／４ なる関係が成り立つようにＦＥＴ１１のゲート幅が予め
調整されている。
【０００７】以上の結果、被変換データの下位２ビット
に対応する電流が抵抗ｒａに流れ、これにより、その下
位２ビットに対応する電圧が抵抗ｒａの両端に発生す
る。一方、被変換データの上位６ビットはデコーダ１に
よってデコードされ、そのデコード出力によってＦＥＴ
・Ｆ０〜Ｆ６３の内の１つがオンとされ、これにより、
オンとされたＦＥＴが接続されている抵抗ｒ０〜ｒ６３
の接続点の電圧が演算増幅器１４の非反転入力端へ供給
される。演算増幅器１４はその非反転入力端の電圧と抵
抗ｒａの電圧降下とを加算し、加算結果を変換後電圧と
して出力端子ＤＯへ出力する。
に対応する電流が抵抗ｒａに流れ、これにより、その下
位２ビットに対応する電圧が抵抗ｒａの両端に発生す
る。一方、被変換データの上位６ビットはデコーダ１に
よってデコードされ、そのデコード出力によってＦＥＴ
・Ｆ０〜Ｆ６３の内の１つがオンとされ、これにより、
オンとされたＦＥＴが接続されている抵抗ｒ０〜ｒ６３
の接続点の電圧が演算増幅器１４の非反転入力端へ供給
される。演算増幅器１４はその非反転入力端の電圧と抵
抗ｒａの電圧降下とを加算し、加算結果を変換後電圧と
して出力端子ＤＯへ出力する。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来のＤ／Ａ変換器は、抵抗ｒ０〜ｒ６３に流れる電流ｉ
と抵抗５、ＦＥＴ７の回路に流れる電流ｉｒが各々別の
回路によって決定されるようになっているため、抵抗、
トランジスタ等の特性の製造プロセスにおけるバラツキ
により、１ＬＳＢの電圧幅が上位６ビットと下位２ビッ
トで変わってしまう。例えば、ＦＥＴ７のしきい値Ｖｔ
のバラツキにより、電流ｉｒが変化すると、下位２ビッ
トの１ＬＳＢの電圧幅が変わってしまう。この結果、従
来のＤ／Ａ変換器は、特に、ビット数が多くなった時に
変換精度が悪くなる問題があった。
来のＤ／Ａ変換器は、抵抗ｒ０〜ｒ６３に流れる電流ｉ
と抵抗５、ＦＥＴ７の回路に流れる電流ｉｒが各々別の
回路によって決定されるようになっているため、抵抗、
トランジスタ等の特性の製造プロセスにおけるバラツキ
により、１ＬＳＢの電圧幅が上位６ビットと下位２ビッ
トで変わってしまう。例えば、ＦＥＴ７のしきい値Ｖｔ
のバラツキにより、電流ｉｒが変化すると、下位２ビッ
トの１ＬＳＢの電圧幅が変わってしまう。この結果、従
来のＤ／Ａ変換器は、特に、ビット数が多くなった時に
変換精度が悪くなる問題があった。
【０００９】この発明は、このような事情を考慮してな
されたもので、抵抗、トランジスタ等の特性のバラツキ
によって上位ビットと下位ビットの１ＬＳＢの電圧幅が
変化することがなく、したがって従来のものより変換精
度の高いＤ／Ａ変換器を提供することを目的としてい
る。
されたもので、抵抗、トランジスタ等の特性のバラツキ
によって上位ビットと下位ビットの１ＬＳＢの電圧幅が
変化することがなく、したがって従来のものより変換精
度の高いＤ／Ａ変換器を提供することを目的としてい
る。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、直列接続された複数の
抵抗と、被変換データの上位Ｍ（Ｍ：１より大きい整
数）ビットに基づいて前記抵抗の接続点の電圧を選択す
る選択手段と、前記抵抗に流れる電流に比例した大きさ
の電流であって、前記被変換データの下位Ｎ（Ｎ：１よ
り大きい整数）ビットに応じた電流を発生する電流出力
手段と、前記電流出力手段の出力電流を電圧に変換する
変換抵抗と、前記選択手段によって選択された電圧と前
記変換抵抗の両端電圧とを演算する演算回路とを具備す
ることを特徴としている。また、請求項２に記載の発明
は、請求項１に記載のディジタル／アナログ変換器にお
いて、前記電流出力手段が、前記直列接続された抵抗の
電流に比例し、かつ、前記被変換データの下位Ｎビット
の各々の重みづけに比例した電流を出力するＮ個のカレ
ントミラー回路であって、前記被変換データの下位Ｎビ
ットによってオン／オフ制御されるＮ個のカレントミラ
ー回路によって構成されていることを特徴とする。
めに、請求項１に記載の発明は、直列接続された複数の
抵抗と、被変換データの上位Ｍ（Ｍ：１より大きい整
数）ビットに基づいて前記抵抗の接続点の電圧を選択す
る選択手段と、前記抵抗に流れる電流に比例した大きさ
の電流であって、前記被変換データの下位Ｎ（Ｎ：１よ
り大きい整数）ビットに応じた電流を発生する電流出力
手段と、前記電流出力手段の出力電流を電圧に変換する
変換抵抗と、前記選択手段によって選択された電圧と前
記変換抵抗の両端電圧とを演算する演算回路とを具備す
ることを特徴としている。また、請求項２に記載の発明
は、請求項１に記載のディジタル／アナログ変換器にお
いて、前記電流出力手段が、前記直列接続された抵抗の
電流に比例し、かつ、前記被変換データの下位Ｎビット
の各々の重みづけに比例した電流を出力するＮ個のカレ
ントミラー回路であって、前記被変換データの下位Ｎビ
ットによってオン／オフ制御されるＮ個のカレントミラ
ー回路によって構成されていることを特徴とする。
【００１１】また、請求項３に記載の発明は、請求項１
に記載のディジタル／アナログ変換器において、前記電
流出力手段が、前記直列接続された抵抗に直列に挿入さ
れ、前記抵抗の電流を制御する制御トランジスタと、前
記制御トランジスタの制御端子の電圧と同じ電圧によっ
て制御され、前記制御トランジスタとカレントミラー回
路を構成し、前記被変換データの下位Ｎビットの重みづ
けに比例した電流を出力する第１〜第Ｎのトランジスタ
とから構成され、前記第１〜第Ｎのトランジスタが各々
前記被変換データの下位Ｎビットによってオン／オフ制
御されることを特徴とする。
に記載のディジタル／アナログ変換器において、前記電
流出力手段が、前記直列接続された抵抗に直列に挿入さ
れ、前記抵抗の電流を制御する制御トランジスタと、前
記制御トランジスタの制御端子の電圧と同じ電圧によっ
て制御され、前記制御トランジスタとカレントミラー回
路を構成し、前記被変換データの下位Ｎビットの重みづ
けに比例した電流を出力する第１〜第Ｎのトランジスタ
とから構成され、前記第１〜第Ｎのトランジスタが各々
前記被変換データの下位Ｎビットによってオン／オフ制
御されることを特徴とする。
【００１２】また、請求項４に記載の発明は、請求項１
〜請求項３のいずれかの項に記載のディジタル／アナロ
グ変換器において、前記選択手段が、前記被変換データ
の上位Ｍビットをデコードするデコーダと、前記デコー
ダの出力に基づいて前記複数の抵抗の接続点の電圧を選
択する複数のスイッチ手段とからなることを特徴とす
る。また、請求項５に記載の発明は、請求項１に記載の
ディジタル／アナログ変換器において、前記演算回路
が、前記選択手段の出力が第１入力端へ印加され、前記
電流出力手段の出力が第２入力端へ印加され、前記変換
抵抗がフィードバックループに挿入された演算増幅器で
あることを特徴とする。
〜請求項３のいずれかの項に記載のディジタル／アナロ
グ変換器において、前記選択手段が、前記被変換データ
の上位Ｍビットをデコードするデコーダと、前記デコー
ダの出力に基づいて前記複数の抵抗の接続点の電圧を選
択する複数のスイッチ手段とからなることを特徴とす
る。また、請求項５に記載の発明は、請求項１に記載の
ディジタル／アナログ変換器において、前記演算回路
が、前記選択手段の出力が第１入力端へ印加され、前記
電流出力手段の出力が第２入力端へ印加され、前記変換
抵抗がフィードバックループに挿入された演算増幅器で
あることを特徴とする。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明の
一実施形態について説明する。図１は同実施形態の構成
を示すブロック図である。この図において、符号ＤＩは
１２ビットの被変換データが印加される入力端子であ
り、この入力端子ＤＩへ印加された被変換データの上位
８ビット（第４ビット〜第１１ビット）はデコーダ２１
へ印加され、下位４ビット（第０ビット〜第３ビット）
は電流加算回路２２へ印加される。ｒ０〜ｒ２５５は、
直列接続された同一抵抗値（Ｒ２）の抵抗である。符号
２３は演算増幅器であり、その非反転入力端へは一定電
圧Ｖｒｅｆが供給され、反転入力端はシリーズ接続され
た抵抗ｒ０〜ｒ２５５の中点Ｃに接続され、出力端がＦ
ＥＴ２４のゲートに接続されている。ＦＥＴ２４は抵抗
ｒ０〜ｒ２５５に流れる電流を制御するもので、そのソ
ースが正電源ＶDDに接続され、そのドレインが抵抗ｒ０
の一端に接続されている。また、抵抗ｒ２５５の一端は
抵抗ｒｘを介して接地されている。
一実施形態について説明する。図１は同実施形態の構成
を示すブロック図である。この図において、符号ＤＩは
１２ビットの被変換データが印加される入力端子であ
り、この入力端子ＤＩへ印加された被変換データの上位
８ビット（第４ビット〜第１１ビット）はデコーダ２１
へ印加され、下位４ビット（第０ビット〜第３ビット）
は電流加算回路２２へ印加される。ｒ０〜ｒ２５５は、
直列接続された同一抵抗値（Ｒ２）の抵抗である。符号
２３は演算増幅器であり、その非反転入力端へは一定電
圧Ｖｒｅｆが供給され、反転入力端はシリーズ接続され
た抵抗ｒ０〜ｒ２５５の中点Ｃに接続され、出力端がＦ
ＥＴ２４のゲートに接続されている。ＦＥＴ２４は抵抗
ｒ０〜ｒ２５５に流れる電流を制御するもので、そのソ
ースが正電源ＶDDに接続され、そのドレインが抵抗ｒ０
の一端に接続されている。また、抵抗ｒ２５５の一端は
抵抗ｒｘを介して接地されている。
【００１４】Ｆ０〜Ｆ２５５はアナログスイッチとして
用いられているＦＥＴであり、デコーダ２１の出力によ
ってオン／オフ制御される。また、電流加算回路２２に
おいて、３０〜３３は半導体スイッチ、３５〜３８はＦ
ＥＴである。スイッチ３０〜３３の各第１接点が正電源
ＶDDに接続され、各第２接点が演算増幅器２３の出力端
に接続され、各共通端子がＦＥＴ３５〜３８のゲートに
接続されている。また、ＦＥＴ３５〜３８の各ソースは
正電源ＶDDに接続され、ドレインは共通接続されて演算
増幅器４０の反転入力端に接続されている。
用いられているＦＥＴであり、デコーダ２１の出力によ
ってオン／オフ制御される。また、電流加算回路２２に
おいて、３０〜３３は半導体スイッチ、３５〜３８はＦ
ＥＴである。スイッチ３０〜３３の各第１接点が正電源
ＶDDに接続され、各第２接点が演算増幅器２３の出力端
に接続され、各共通端子がＦＥＴ３５〜３８のゲートに
接続されている。また、ＦＥＴ３５〜３８の各ソースは
正電源ＶDDに接続され、ドレインは共通接続されて演算
増幅器４０の反転入力端に接続されている。
【００１５】スイッチ３０〜３３は各々、被変換データ
の第３ビット〜第０ビットによって切り替え制御される
もので、第３ビット〜第０ビットが”０”の時その共通
端子が第１接点に接続され、”１”の時その共通端子が
第２接点に接続される。ＦＥＴ３５〜３８は各々、その
ゲートが正電源ＶDDに接続されると、オフ状態となり、
一方、そのゲートが演算増幅器２３の出力端（すなわ
ち、ＦＥＴ２４のゲート）に接続されると、ＦＥＴ２４
とカレントミラー回路を構成する。すなわち、ＦＥＴ３
５〜３８は各々、そのゲートがＦＥＴ２４のゲートに接
続された時、抵抗ｒ０〜ｒ２５５に流れる電流ｉに比例
する電流が流れる。演算増幅器４０は、その非反転入力
端にＦＥＴ０〜ＦＥＴ２５５の共通接続点が接続され、
出力端がアナログ出力端子ＤＯに接続され、また、出力
端と反転入力端間に帰還抵抗ｒａ（抵抗値Ｒ１）が挿入
されている。
の第３ビット〜第０ビットによって切り替え制御される
もので、第３ビット〜第０ビットが”０”の時その共通
端子が第１接点に接続され、”１”の時その共通端子が
第２接点に接続される。ＦＥＴ３５〜３８は各々、その
ゲートが正電源ＶDDに接続されると、オフ状態となり、
一方、そのゲートが演算増幅器２３の出力端（すなわ
ち、ＦＥＴ２４のゲート）に接続されると、ＦＥＴ２４
とカレントミラー回路を構成する。すなわち、ＦＥＴ３
５〜３８は各々、そのゲートがＦＥＴ２４のゲートに接
続された時、抵抗ｒ０〜ｒ２５５に流れる電流ｉに比例
する電流が流れる。演算増幅器４０は、その非反転入力
端にＦＥＴ０〜ＦＥＴ２５５の共通接続点が接続され、
出力端がアナログ出力端子ＤＯに接続され、また、出力
端と反転入力端間に帰還抵抗ｒａ（抵抗値Ｒ１）が挿入
されている。
【００１６】このような構成において、抵抗ｒ０〜ｒ２
５５の中点Ｃの電圧は一定電圧Ｖｒｅｆと等しくなり、
したがって、抵抗ｒ０〜ｒ２５５には電圧Ｖｒｅｆによ
って決まる一定電流ｉが流れる。この結果、抵抗ｒ０〜
ｒ２５５の各々の電圧降下は、 ｉ×Ｒ２ となる。
５５の中点Ｃの電圧は一定電圧Ｖｒｅｆと等しくなり、
したがって、抵抗ｒ０〜ｒ２５５には電圧Ｖｒｅｆによ
って決まる一定電流ｉが流れる。この結果、抵抗ｒ０〜
ｒ２５５の各々の電圧降下は、 ｉ×Ｒ２ となる。
【００１７】一方、ＦＥＴ３５のゲートがＦＥＴ２４の
ゲートに接続された時、ＦＥＴ３５に流れる電流ｉ３
が、 ｉ３×Ｒ１＝８×（ｉ×Ｒ２／１６） なる関係が成り立つようにＦＥＴ３５のゲート幅が予め
調整されている。同様に、ＦＥＴ３６，３７，３８の各
ゲートがＦＥＴ２４のゲートに接続された時、ＦＥＴ３
６，３７，３８に流れる電流ｉ２，ｉ１，ｉ０がそれぞ
れ、 ｉ２×Ｒ１＝４×（ｉ×Ｒ２／１６） ｉ１×Ｒ１＝２×（ｉ×Ｒ２／１６） ｉ０×Ｒ１＝１×（ｉ×Ｒ２／１６） なる関係が成り立つようにＦＥＴ３６、３７．３８のゲ
ート幅が予め調整されている。
ゲートに接続された時、ＦＥＴ３５に流れる電流ｉ３
が、 ｉ３×Ｒ１＝８×（ｉ×Ｒ２／１６） なる関係が成り立つようにＦＥＴ３５のゲート幅が予め
調整されている。同様に、ＦＥＴ３６，３７，３８の各
ゲートがＦＥＴ２４のゲートに接続された時、ＦＥＴ３
６，３７，３８に流れる電流ｉ２，ｉ１，ｉ０がそれぞ
れ、 ｉ２×Ｒ１＝４×（ｉ×Ｒ２／１６） ｉ１×Ｒ１＝２×（ｉ×Ｒ２／１６） ｉ０×Ｒ１＝１×（ｉ×Ｒ２／１６） なる関係が成り立つようにＦＥＴ３６、３７．３８のゲ
ート幅が予め調整されている。
【００１８】以上の結果、被変換データの下位４ビット
に対応する電流が抵抗ｒａに流れ、これにより、その下
位４ビットに対応する電圧が抵抗ｒａの両端に発生す
る。例えば、下位４ビットが”１０１０”（１０）であ
った場合、スイッチ３０およびスイッチ３２の各共通端
子が各第２接点に接続され、これにより、ＦＥＴ３５，
３７に各々、 ｉ３＝８×（ｉ×Ｒ２／１６）／Ｒ１ ｉ１＝２×（ｉ×Ｒ２／１６）／Ｒ１ なる電流が流れる。この結果、抵抗ｒａに、 （ｉ３＋ｉ１）Ｒ１＝１０×（ｉ×Ｒ２／１６）・・・（１） なる電圧が発生する。すなわち、シリーズ接続された抵
抗ｒ０〜ｒ２５５の中の１個の抵抗の両端電圧の（１０
／１６）倍の電圧が抵抗ｒａの両端に発生する。このよ
うに、図１の構成によれば、被変換データの下位４ビッ
トのデータに対応する電圧を抵抗ｒａの両端に発生させ
る。
に対応する電流が抵抗ｒａに流れ、これにより、その下
位４ビットに対応する電圧が抵抗ｒａの両端に発生す
る。例えば、下位４ビットが”１０１０”（１０）であ
った場合、スイッチ３０およびスイッチ３２の各共通端
子が各第２接点に接続され、これにより、ＦＥＴ３５，
３７に各々、 ｉ３＝８×（ｉ×Ｒ２／１６）／Ｒ１ ｉ１＝２×（ｉ×Ｒ２／１６）／Ｒ１ なる電流が流れる。この結果、抵抗ｒａに、 （ｉ３＋ｉ１）Ｒ１＝１０×（ｉ×Ｒ２／１６）・・・（１） なる電圧が発生する。すなわち、シリーズ接続された抵
抗ｒ０〜ｒ２５５の中の１個の抵抗の両端電圧の（１０
／１６）倍の電圧が抵抗ｒａの両端に発生する。このよ
うに、図１の構成によれば、被変換データの下位４ビッ
トのデータに対応する電圧を抵抗ｒａの両端に発生させ
る。
【００１９】一方、被変換データの上位８ビットはデコ
ーダ２１によってデコードされ、そのデコード結果に従
ってＦＥＴ・Ｆ０〜Ｆ２５５の内の１つがオンとされ、
そのＦＥＴが接続されている抵抗接続点の電圧が演算増
幅器４０の非反転入力端へ供給される。例えば、被変換
データの上位８ビットが”０００００１００”（４）で
あった場合はＦＥＴ・Ｆ４がオンとなり抵抗ｒ３、ｒ４
の接続点の電圧が演算増幅器４０へ出力される。いま、
ＦＥＴ２４のドレインと抵抗ｒ０の接続点の電圧をＶ
ａ、抵抗ｒ２５５と抵抗ｒｘとの接続点の電圧をＶｂと
すると、抵抗ｒ３、ｒ４の接続点の電圧Ｖ４は、 Ｖ４＝Ｖａ−４×Ｒ２×（Ｖａ−Ｖｂ）／２５６×Ｒ２ ＝Ｖａ−４×ｉ×Ｒ２ ・・・（２） となる。
ーダ２１によってデコードされ、そのデコード結果に従
ってＦＥＴ・Ｆ０〜Ｆ２５５の内の１つがオンとされ、
そのＦＥＴが接続されている抵抗接続点の電圧が演算増
幅器４０の非反転入力端へ供給される。例えば、被変換
データの上位８ビットが”０００００１００”（４）で
あった場合はＦＥＴ・Ｆ４がオンとなり抵抗ｒ３、ｒ４
の接続点の電圧が演算増幅器４０へ出力される。いま、
ＦＥＴ２４のドレインと抵抗ｒ０の接続点の電圧をＶ
ａ、抵抗ｒ２５５と抵抗ｒｘとの接続点の電圧をＶｂと
すると、抵抗ｒ３、ｒ４の接続点の電圧Ｖ４は、 Ｖ４＝Ｖａ−４×Ｒ２×（Ｖａ−Ｖｂ）／２５６×Ｒ２ ＝Ｖａ−４×ｉ×Ｒ２ ・・・（２） となる。
【００２０】また、被変換データの下位４ビットを”０
０００”とし、上位８ビットのみを０，１，２，３，・
・・（１０進数表示）と変化させると、演算増幅器４０
へ出力される電圧は、 ０→Ｖａ １→Ｖａ−ｉ×Ｒ２ ２→Ｖａ−２ｉ×Ｒ２ ３→Ｖａ−３ｉ×Ｒ２ ・・・・・・・・・・ と変化し、下位４ビットが”００００”の場合、上記の
電圧がそのまま演算増幅器４０から出力される。すなわ
ち、下位４ビットを”００００”とした場合、上位８ビ
ットのデータが「０」から順次変化するに従い、出力端
子ＤＯの出力電圧が図２に破線Ｌ１にて示すように変化
する。
０００”とし、上位８ビットのみを０，１，２，３，・
・・（１０進数表示）と変化させると、演算増幅器４０
へ出力される電圧は、 ０→Ｖａ １→Ｖａ−ｉ×Ｒ２ ２→Ｖａ−２ｉ×Ｒ２ ３→Ｖａ−３ｉ×Ｒ２ ・・・・・・・・・・ と変化し、下位４ビットが”００００”の場合、上記の
電圧がそのまま演算増幅器４０から出力される。すなわ
ち、下位４ビットを”００００”とした場合、上位８ビ
ットのデータが「０」から順次変化するに従い、出力端
子ＤＯの出力電圧が図２に破線Ｌ１にて示すように変化
する。
【００２１】そして、上述した上位８ビットに対応する
電圧から前述した下位４ビットに対応する電圧（抵抗ｒ
ａの両端電圧）が演算増幅器４０において減算されて被
変換データに対応する電圧が形成され、出力端子ＤＯへ
出力される。例えば、被変換データが”０００００１０
０１０１０”であった場合、前述した（１）式および
（２）式から、出力電圧は、 Ｖａ−４×ｉ×Ｒ２−１０×（ｉ×Ｒ２／１６） となる。図２の階段状の実線Ｌ２は被変換データに対す
る変換後の出力電圧を示している。この図に示すよう
に、変換後電圧の最小電圧幅はｉ０×Ｒ１であり、ま
た、被変換データの下位４ビットが”１１１１”の時、
この下位４ビットに対応する電圧は、 （ｉ０＋ｉ１＋ｉ２＋ｉ３）×Ｒ１＝１５×ｉ０×Ｒ１ となる。
電圧から前述した下位４ビットに対応する電圧（抵抗ｒ
ａの両端電圧）が演算増幅器４０において減算されて被
変換データに対応する電圧が形成され、出力端子ＤＯへ
出力される。例えば、被変換データが”０００００１０
０１０１０”であった場合、前述した（１）式および
（２）式から、出力電圧は、 Ｖａ−４×ｉ×Ｒ２−１０×（ｉ×Ｒ２／１６） となる。図２の階段状の実線Ｌ２は被変換データに対す
る変換後の出力電圧を示している。この図に示すよう
に、変換後電圧の最小電圧幅はｉ０×Ｒ１であり、ま
た、被変換データの下位４ビットが”１１１１”の時、
この下位４ビットに対応する電圧は、 （ｉ０＋ｉ１＋ｉ２＋ｉ３）×Ｒ１＝１５×ｉ０×Ｒ１ となる。
【００２２】このように、上述した実施形態は上位８ビ
ットを抵抗ストリングによってアナログ電圧に変換し、
下位４ビットを電流加算によってアナログ電圧に変換
し、それらの電圧を合成して変換電圧を形成している。
ところで、上記の実施形態においては、ＦＥＴ３５〜３
８の電流ｉ３〜ｉ０が、抵抗ｒ０〜ｒ２５５のシリーズ
回路に流れる電流ｉと完全に比例する関係にある。この
結果、製造プロセスのバラツキ等の原因で電流ｉが変化
しても、１ＬＳＢの電圧幅は上位８ビットも下位４ビッ
トも変わらず、この結果、製造プロセスのバラツキに影
響されない精度の高いＤ／Ａ変換を行うことができる。
ットを抵抗ストリングによってアナログ電圧に変換し、
下位４ビットを電流加算によってアナログ電圧に変換
し、それらの電圧を合成して変換電圧を形成している。
ところで、上記の実施形態においては、ＦＥＴ３５〜３
８の電流ｉ３〜ｉ０が、抵抗ｒ０〜ｒ２５５のシリーズ
回路に流れる電流ｉと完全に比例する関係にある。この
結果、製造プロセスのバラツキ等の原因で電流ｉが変化
しても、１ＬＳＢの電圧幅は上位８ビットも下位４ビッ
トも変わらず、この結果、製造プロセスのバラツキに影
響されない精度の高いＤ／Ａ変換を行うことができる。
【００２３】但し、集積回路作成過程において、抵抗ｒ
０〜ｒ２５５と抵抗ｒａは、同じ材料（同じ不純物濃
度）で、かつ、同じ幅でレイアウトすることが必要であ
り、また、ＦＥＴ２４のゲート幅およびＦＥＴ３５〜３
７のゲート幅は、電流の最も少ないＦＥＴ３８のゲート
幅を単位としてレイアウトすることが必要である。
０〜ｒ２５５と抵抗ｒａは、同じ材料（同じ不純物濃
度）で、かつ、同じ幅でレイアウトすることが必要であ
り、また、ＦＥＴ２４のゲート幅およびＦＥＴ３５〜３
７のゲート幅は、電流の最も少ないＦＥＴ３８のゲート
幅を単位としてレイアウトすることが必要である。
【００２４】
【発明の効果】以上説明したように、この発明によれ
ば、直列接続された複数の抵抗と、被変換データの上位
Ｍ（Ｍ：１より大きい整数）ビットに基づいて抵抗の接
続点の電圧を選択する選択手段と、抵抗に流れる電流に
比例した大きさの電流であって、被変換データの下位Ｎ
（Ｎ：１より大きい整数）ビットに応じた電流を発生す
る電流出力手段と、電流出力手段の出力電流を電圧に変
換する変換抵抗と、選択手段によって選択された電圧と
変換抵抗の両端電圧とを演算する演算回路とを設けたの
で、抵抗、トランジスタ等の特性のバラツキによって上
位ビットと下位ビットの１ＬＳＢの電圧幅が変化するこ
とがなく、したがって従来のものより変換精度の高いＤ
／Ａ変換器を提供することができる。
ば、直列接続された複数の抵抗と、被変換データの上位
Ｍ（Ｍ：１より大きい整数）ビットに基づいて抵抗の接
続点の電圧を選択する選択手段と、抵抗に流れる電流に
比例した大きさの電流であって、被変換データの下位Ｎ
（Ｎ：１より大きい整数）ビットに応じた電流を発生す
る電流出力手段と、電流出力手段の出力電流を電圧に変
換する変換抵抗と、選択手段によって選択された電圧と
変換抵抗の両端電圧とを演算する演算回路とを設けたの
で、抵抗、トランジスタ等の特性のバラツキによって上
位ビットと下位ビットの１ＬＳＢの電圧幅が変化するこ
とがなく、したがって従来のものより変換精度の高いＤ
／Ａ変換器を提供することができる。
【図１】 この発明の一実施形態の構成を示すブロック
図である。
図である。
【図２】 同実施形態の動作を説明するための出力特性
図である。
図である。
【図３】 従来のＤ／Ａ変換器の構成例を示すブロック
図である。
図である。
２１…デコーダ、２２…電流加算回路、２４…ＦＥＴ、
３０〜３３…スイッチ、３５〜３８…ＦＥＴ、４０…演
算増幅器、Ｆ０〜Ｆ２５５…ＦＥＴ、ｒ０〜ｒ２５５、
ｒａ…抵抗
３０〜３３…スイッチ、３５〜３８…ＦＥＴ、４０…演
算増幅器、Ｆ０〜Ｆ２５５…ＦＥＴ、ｒ０〜ｒ２５５、
ｒａ…抵抗
Claims (5)
- 【請求項１】 直列接続された複数の抵抗と、 被変換データの上位Ｍ（Ｍ：１より大きい整数）ビット
に基づいて前記抵抗の接続点の電圧を選択する選択手段
と、 前記抵抗に流れる電流に比例した大きさの電流であっ
て、前記被変換データの下位Ｎ（Ｎ：１より大きい整
数）ビットに応じた電流を発生する電流出力手段と、 前記電流出力手段の出力電流を電圧に変換する変換抵抗
と、 前記選択手段によって選択された電圧と前記変換抵抗の
両端電圧とを演算する演算回路と、 を具備してなるディジタル／アナログ変換器。 - 【請求項２】 前記電流出力手段は、前記直列接続され
た抵抗の電流に比例し、かつ、前記被変換データの下位
Ｎビットの各々の重みづけに比例した電流を出力するＮ
個のカレントミラー回路であって、前記被変換データの
下位Ｎビットによってオン／オフ制御されるＮ個のカレ
ントミラー回路によって構成されていることを特徴とす
る請求項１に記載のディジタル／アナログ変換器。 - 【請求項３】 前記電流出力手段は、 前記直列接続された抵抗に直列に挿入され、前記抵抗の
電流を制御する制御トランジスタと、 前記制御トランジスタの制御端子の電圧と同じ電圧によ
って制御され、前記制御トランジスタとカレントミラー
回路を構成し、前記被変換データの下位Ｎビットの重み
づけに比例した電流を出力する第１〜第Ｎのトランジス
タと、 から構成され、前記第１〜第Ｎのトランジスタが各々前
記被変換データの下位Ｎビットによってオン／オフ制御
されることを特徴とする請求項１に記載のディジタル／
アナログ変換器。 - 【請求項４】 前記選択手段は、前記被変換データの上
位Ｍビットをデコードするデコーダと、前記デコーダの
出力に基づいて前記複数の抵抗の接続点の電圧を選択す
る複数のスイッチ手段とからなることを特徴とする請求
項１〜請求項３のいずれかの項に記載のディジタル／ア
ナログ変換器。 - 【請求項５】 前記演算回路は前記選択手段の出力が第
１入力端へ印加され、前記電流出力手段の出力が第２入
力端へ印加され、前記変換抵抗がフィードバックループ
に挿入された演算増幅器であることを特徴とする請求項
１に記載のディジタル／アナログ変換器。
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| US7116261B1 (en) * | 2005-05-09 | 2006-10-03 | Texas Instruments Incorporated | Method and apparatus for accurate inverse-linear voltage/current generator |
| JP2008160782A (ja) * | 2006-01-31 | 2008-07-10 | Matsushita Electric Ind Co Ltd | デジタル・アナログコンバータ |
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| CN101136635B (zh) * | 2007-09-04 | 2011-01-12 | 中国电子科技集团公司第二十四研究所 | 降低倒r-2r结构d/a转换器输出电流过冲的方法 |
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| CN102820763B (zh) * | 2012-08-15 | 2014-09-17 | 魏其萃 | 用于功率变换器脉宽控制的高精度脉宽除法实现方法 |
| CN102931995A (zh) * | 2012-11-26 | 2013-02-13 | 昆山北极光电子科技有限公司 | 一种低成本的数字模拟的快速转换方法 |
| US9231607B2 (en) * | 2014-02-26 | 2016-01-05 | Maxim Integrated Products, Inc. | Interconnect structures for minimizing clock and output timing skews in a high speed current steering DAC |
| CN106059590B (zh) * | 2016-05-26 | 2020-06-05 | 深圳市华星光电技术有限公司 | 数模转换电路以及数据源电路芯片 |
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|---|---|---|---|---|
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| US5283579A (en) * | 1992-03-06 | 1994-02-01 | Micro Power Systems, Inc. | Digital to analog converter having high multiplying bandwidth |
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