JPH0810832B2 - デイジタル―アナログ変換器 - Google Patents
デイジタル―アナログ変換器Info
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- JPH0810832B2 JPH0810832B2 JP62047734A JP4773487A JPH0810832B2 JP H0810832 B2 JPH0810832 B2 JP H0810832B2 JP 62047734 A JP62047734 A JP 62047734A JP 4773487 A JP4773487 A JP 4773487A JP H0810832 B2 JPH0810832 B2 JP H0810832B2
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
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- H03M1/66—Digital/analogue converters
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はディジタル信号をアナログ信号に変換する
ディジタル−アナログ変換器に関し、特にビデオ用信号
処理装置のように高速信号処理が必要な機器に使用され
るディジタル−アナログ変換器に関する。
ディジタル−アナログ変換器に関し、特にビデオ用信号
処理装置のように高速信号処理が必要な機器に使用され
るディジタル−アナログ変換器に関する。
（従来の技術） 従来、高速D/A（ディジタル−アナログ）変換器とし
ては、文献（日経エレクトロニクス、1986,2,24、No.38
9、第168頁乃至第170頁）に記載されているような電流
セグメント型のD/A変換器が知られている。
ては、文献（日経エレクトロニクス、1986,2,24、No.38
9、第168頁乃至第170頁）に記載されているような電流
セグメント型のD/A変換器が知られている。
第３図にそのD/A変換器を示す。このD/A変換器は、複
数の電流源Ａと、この各電流源にそれぞれ接続されるス
イッチＳとから構成され、例えばｎビットのディジタル
信号をアナログ信号に変換する場合には、電流源Ａとス
イッチＳの数はそれぞれ2n−１個となる。これは、ｎビ
ットのディジタル信号のデコード出力の数が2nであり、
ディジタル信号の各ビットが全て“0"の場合は全ての電
流源Ａを遮断する方式のためである。
数の電流源Ａと、この各電流源にそれぞれ接続されるス
イッチＳとから構成され、例えばｎビットのディジタル
信号をアナログ信号に変換する場合には、電流源Ａとス
イッチＳの数はそれぞれ2n−１個となる。これは、ｎビ
ットのディジタル信号のデコード出力の数が2nであり、
ディジタル信号の各ビットが全て“0"の場合は全ての電
流源Ａを遮断する方式のためである。
2n−１個の各スイッチＳは、ディジタル信号のデコー
ド結果に対応してそれぞれオン・オフ制御されるもので
あり、そのデコードした値の数だけスイッチＳがオンと
なる。したがって、出力電流Ioutの値は、ディジタル信
号の内容が１増加する毎に１個の電流源によって供給さ
れる電流値Ioのだけ増加される。
ド結果に対応してそれぞれオン・オフ制御されるもので
あり、そのデコードした値の数だけスイッチＳがオンと
なる。したがって、出力電流Ioutの値は、ディジタル信
号の内容が１増加する毎に１個の電流源によって供給さ
れる電流値Ioのだけ増加される。
また、破線の枠内に示すように抵抗Ｒを接続すれば、
ディジタル信号に対応した電圧出力Voutを得ることがで
きる。
ディジタル信号に対応した電圧出力Voutを得ることがで
きる。
しかしながら、このような構成のD/A変換器にあって
は、出力電流Ioutまたは電圧出力Voutの値が、デバイス
構造すなわち電流源Ａの電流値Io、または電流源Ａの電
流値Ioと抵抗R1の値とによって決定されてしまうため、
製造後にアナログ信号のフルスケール値を変更すること
は困難となる。このため、D/A変換器の用途は限定され
たものとなる。
は、出力電流Ioutまたは電圧出力Voutの値が、デバイス
構造すなわち電流源Ａの電流値Io、または電流源Ａの電
流値Ioと抵抗R1の値とによって決定されてしまうため、
製造後にアナログ信号のフルスケール値を変更すること
は困難となる。このため、D/A変換器の用途は限定され
たものとなる。
また、電流源Ａの電流値Ioは、温度変動や電源電圧V
ccの変動に伴って変化するため、アナログ出力が不安定
になり、高精度のD/A変化を行なうことは困難である。
ccの変動に伴って変化するため、アナログ出力が不安定
になり、高精度のD/A変化を行なうことは困難である。
そこで、最近では、変換制度を高めるために、第４図
に示すような制御回路を含むD/A変換器が提案されてい
る。このD/A変換器は、ディジタル信号がｎビットの場
合、第３図のD/A変換器と同様に、ディジタル信号のデ
コード出力によってオン・オフ制御される2n−１個のス
イッチＳと、これらのスイッチＳにそれぞれ接続され2n
−１個の電流源Ａとによって構成される電流セグメント
型のD/A変換器であるが、このD/A変換器にはさらに、電
流源Ａの電流値Ioを制御する制御回路11が設けられてい
る。
に示すような制御回路を含むD/A変換器が提案されてい
る。このD/A変換器は、ディジタル信号がｎビットの場
合、第３図のD/A変換器と同様に、ディジタル信号のデ
コード出力によってオン・オフ制御される2n−１個のス
イッチＳと、これらのスイッチＳにそれぞれ接続され2n
−１個の電流源Ａとによって構成される電流セグメント
型のD/A変換器であるが、このD/A変換器にはさらに、電
流源Ａの電流値Ioを制御する制御回路11が設けられてい
る。
2n−１個の電流源Ａに一端が共通接続されている抵抗
R1は、電流出力を電圧出力Voutに変換するためのもので
ある。
R1は、電流出力を電圧出力Voutに変換するためのもので
ある。
制御回路11は、電流源Aoと、抵抗R0と、電圧比較器C0
とによって構成される。電流源A0は前記電流源Ａと同一
構成のものである。電流源Aoと抵抗Roは、電源Vcc端子
と接地端子との間に直列接続されており、その接続点の
電位Voは比較器Coの一方の入力に供給される。この比較
器Coの他方の入力には基準電圧Vrefが供給されており、
VoとVrefとの差電圧に対応した電圧値が比較器C0から電
源Ao、Ａに電流制御信号としてそれぞれ供給される。
とによって構成される。電流源A0は前記電流源Ａと同一
構成のものである。電流源Aoと抵抗Roは、電源Vcc端子
と接地端子との間に直列接続されており、その接続点の
電位Voは比較器Coの一方の入力に供給される。この比較
器Coの他方の入力には基準電圧Vrefが供給されており、
VoとVrefとの差電圧に対応した電圧値が比較器C0から電
源Ao、Ａに電流制御信号としてそれぞれ供給される。
電流源Ａ、Aoとしては、例えばＰ型MOSトランジスタ
を用いることができる。このようにＰ型MOSトランジス
タを電流源として使用する場合には、通常はＰ型MOSト
ランジスタのゲートをそのドレインに接続するが、この
場合にはＰ型MOSFETのゲートには比較器Coの出力が供給
される。
を用いることができる。このようにＰ型MOSトランジス
タを電流源として使用する場合には、通常はＰ型MOSト
ランジスタのゲートをそのドレインに接続するが、この
場合にはＰ型MOSFETのゲートには比較器Coの出力が供給
される。
Ｐ型MOSトランジスタを電流源Ａ、Aoとして使用する
場合、Vrefは比較器ｏの反転入力に供給し、Voはその非
反転入力に供給する。このようにすれば、Vref＝Voとな
るような電流値Ioを得ることができる。この電流値I
oは、Vo＝Io・Roであることより、Io＝Vref/Roとなる。
場合、Vrefは比較器ｏの反転入力に供給し、Voはその非
反転入力に供給する。このようにすれば、Vref＝Voとな
るような電流値Ioを得ることができる。この電流値I
oは、Vo＝Io・Roであることより、Io＝Vref/Roとなる。
ディジタル信号のデコード出力により例えばｋ個（０
≦ｋ≦2n）のスイッチがオンになった時、出力電圧Vout
は、Vout＝ｋ・Io・R1であるが、前述の関係より、Vout
＝ｋ・R1・Vref/Roとなる。
≦ｋ≦2n）のスイッチがオンになった時、出力電圧Vout
は、Vout＝ｋ・Io・R1であるが、前述の関係より、Vout
＝ｋ・R1・Vref/Roとなる。
このように、このD/A変換器にあっては、出力電圧V
outをIoに関係なく、基準電圧Vrefと、抵抗Ro、R1によ
って決めることができる。
outをIoに関係なく、基準電圧Vrefと、抵抗Ro、R1によ
って決めることができる。
したがって、温度変動や電源電圧Vccの変動に影響さ
れず、精度の良い安定したD/A変換を行なうことが可能
となる。また、アナログ出力のフルスケール値も、基準
電圧Vrefを変化させることによって任意の値に容易に設
定可能となる。
れず、精度の良い安定したD/A変換を行なうことが可能
となる。また、アナログ出力のフルスケール値も、基準
電圧Vrefを変化させることによって任意の値に容易に設
定可能となる。
（発明が解決しようとする問題点） しかしながら、第４図のD/A変換器においては、第３
図の場合と同様に多くの素子数が必要とされるという問
題がある。すなわち、第３図、第４図のような従来の構
成では、例えば、８ビットのD/A変換器を構成する場合
に、28＝256個ものスイッチおよび電流源が必要とされ
ることになる。
図の場合と同様に多くの素子数が必要とされるという問
題がある。すなわち、第３図、第４図のような従来の構
成では、例えば、８ビットのD/A変換器を構成する場合
に、28＝256個ものスイッチおよび電流源が必要とされ
ることになる。
この発明はこのような点に鑑みてなされたもので、温
度変動や電源電圧変動に影響されない高精度のD/A変換
をより少ない素子数で実現できるディジタル−アナログ
変換器を提供することを目的とする。
度変動や電源電圧変動に影響されない高精度のD/A変換
をより少ない素子数で実現できるディジタル−アナログ
変換器を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段および作用） この発明によるディジタル−アナログ変換器は、第１
の電源電位供給端子と出力端子間に設けられた複数の電
流通路にそれぞれ対応して直列接続されている複数のス
イッチおよび複数の第１の電流源を備え、前記スイッチ
がディジタル信号の上位ａビットのデコード結果に基づ
いてオン・オフ制御されることにより前記上位ａビット
のディジタル値に対応するアナログ電流値を得る第１の
ディジタル−アナログ変換回路と、前記第１の電源電位
供給端子に一端が接続され、前記第１の電流源と同一構
成の第２の電流源と、前記第２の電流源の電流に応じた
電圧を発生する第１の抵抗と、この第１の抵抗によって
発生された電圧と基準電圧とを比較し、その比較結果に
基づいて前記第１および第２の電流源に流れる電流を制
御する第１の電流制御手段と、前記第１の電源電位供給
端子と前記出力端子間に設けられた複数の電流通路にそ
れぞれ対応して直列接続されている複数のスイッチおよ
び前記第１の電流源と同一構成の複数の第３の電流源を
備え、前記スイッチがディジタル信号の下位ｂビットの
デコード結果に基づいてオン・オフ制御されることによ
り前記下位ｂビットのディジタル値に対応するアナログ
電流値を得る第２のディジタル−アナログ変換回路と、
前記第１の電源電位供給端子に一端が接続され、前記第
１の電流源と同一構成の第４の電流源と、前記第１の抵
抗の抵抗値の2b倍の抵抗値を有し、前記第４の電流源の
電流に応じた電圧を発生する第２の抵抗と、この第２の
抵抗によって発生された電圧と前記基準電圧とを比較
し、その比較結果に基づいて前記第３および第４の電流
源に流れる電流を制御する第２の電流制御手段と、前記
第１および第２のディジタル変換回路の前記出力端子と
第２の電源電位供給端子間に設けられ、前記第１および
第２のディジタル変換回路のアナログ電流値に応じたア
ナログ出力電圧を発生する第３の抵抗とを具備すること
を第１の特徴とする。
の電源電位供給端子と出力端子間に設けられた複数の電
流通路にそれぞれ対応して直列接続されている複数のス
イッチおよび複数の第１の電流源を備え、前記スイッチ
がディジタル信号の上位ａビットのデコード結果に基づ
いてオン・オフ制御されることにより前記上位ａビット
のディジタル値に対応するアナログ電流値を得る第１の
ディジタル−アナログ変換回路と、前記第１の電源電位
供給端子に一端が接続され、前記第１の電流源と同一構
成の第２の電流源と、前記第２の電流源の電流に応じた
電圧を発生する第１の抵抗と、この第１の抵抗によって
発生された電圧と基準電圧とを比較し、その比較結果に
基づいて前記第１および第２の電流源に流れる電流を制
御する第１の電流制御手段と、前記第１の電源電位供給
端子と前記出力端子間に設けられた複数の電流通路にそ
れぞれ対応して直列接続されている複数のスイッチおよ
び前記第１の電流源と同一構成の複数の第３の電流源を
備え、前記スイッチがディジタル信号の下位ｂビットの
デコード結果に基づいてオン・オフ制御されることによ
り前記下位ｂビットのディジタル値に対応するアナログ
電流値を得る第２のディジタル−アナログ変換回路と、
前記第１の電源電位供給端子に一端が接続され、前記第
１の電流源と同一構成の第４の電流源と、前記第１の抵
抗の抵抗値の2b倍の抵抗値を有し、前記第４の電流源の
電流に応じた電圧を発生する第２の抵抗と、この第２の
抵抗によって発生された電圧と前記基準電圧とを比較
し、その比較結果に基づいて前記第３および第４の電流
源に流れる電流を制御する第２の電流制御手段と、前記
第１および第２のディジタル変換回路の前記出力端子と
第２の電源電位供給端子間に設けられ、前記第１および
第２のディジタル変換回路のアナログ電流値に応じたア
ナログ出力電圧を発生する第３の抵抗とを具備すること
を第１の特徴とする。
すなわち、このディジタル−アナログ変換器において
は、ディジタルアナログ変換回路が上位ビット用の第１
のディジタルアナログ変換回路と下位ビット用の第２の
ディジタルアナログ変換回路に分割されており、温度変
動や電源電圧変動に影響されない高精度のD/A変換を少
ない素子数で実現できるように構成されている。
は、ディジタルアナログ変換回路が上位ビット用の第１
のディジタルアナログ変換回路と下位ビット用の第２の
ディジタルアナログ変換回路に分割されており、温度変
動や電源電圧変動に影響されない高精度のD/A変換を少
ない素子数で実現できるように構成されている。
このため、例えば、８ビットのD/A変換器を構成する
場合には、例えば上位４ビット用の第１のディジタルア
ナログ変換回路と下位４ビット用の第２のディジタルア
ナログ変換回路とに分割することによって、上位ビット
用で必要となるのは24＝16個のスイッチおよび電流源で
済み、また、下位ビット用で必要となるもの24＝16個の
スイッチおよび電流源で済む。このため、合計32個のス
イッチおよび電流源で、８ビットのD/A変換器を構成す
ることができる。
場合には、例えば上位４ビット用の第１のディジタルア
ナログ変換回路と下位４ビット用の第２のディジタルア
ナログ変換回路とに分割することによって、上位ビット
用で必要となるのは24＝16個のスイッチおよび電流源で
済み、また、下位ビット用で必要となるもの24＝16個の
スイッチおよび電流源で済む。このため、合計32個のス
イッチおよび電流源で、８ビットのD/A変換器を構成す
ることができる。
しかも、上位ビット用の第１のディジタルアナログ変
換回路の各電流源の値を制御する第１の電流制御手段
と、下位ビット用の第２のディジタルアナログ変換回路
の各電流源の値を制御する第２の電流制御手段とで、同
一の基準電圧を利用しているので、その１つの基準電圧
の値の設定のみによって、出力電圧のフルスケール値を
容易に変更することができる。
換回路の各電流源の値を制御する第１の電流制御手段
と、下位ビット用の第２のディジタルアナログ変換回路
の各電流源の値を制御する第２の電流制御手段とで、同
一の基準電圧を利用しているので、その１つの基準電圧
の値の設定のみによって、出力電圧のフルスケール値を
容易に変更することができる。
また、この発明のディジタル−アナログ変換器は、第
１の電源電位供給端子と出力端子間に設けられた複数の
電流通路にそれぞれ対応して直列接続されている複数の
スイッチおよび複数の第１の電流源を備え、前記スイッ
チがディジタル信号の上位ａビットのデコード結果に基
づいてオン・オフ制御されることにより前記上位ａビッ
トのディジタル値に対応するアナログ電流値を得る第１
のディジタル−アナログ変換回路と、前記第１の電源電
位供給端子に一端が接続され、前記第１の電流源と同一
構成の第２の電流源と、前記第２の電流源の電流に応じ
た電圧を発生する第１の抵抗と、この第１の抵抗によっ
て発生された電圧と基準電圧とを比較し、その比較結果
に基づいて前記第１および第２の電流源に流れる電流を
制御する第１の電流制御手段と、前記第１の電源電位供
給端子と前記出力端子間に設けられた複数の電流通路に
それぞれ対応して直列接続されている複数のスイッチお
よび前記第１の電流源と同一構成の複数の第３の電流源
を備え、前記スイッチがディジタル信号の下位ｂビット
のデコード結果に基づいてオン・オフ制御されることに
より前記下位ｂビットのディジタル値に対応するアナロ
グ電流値を得る第２のディジタル−アナログ変換回路
と、前記第１の電源電位供給端子に一端が共通接続さ
れ、前記第１の電流源とそれぞれ同一構成の2b個の第４
の電流源と、前記第１の抵抗の抵抗値と同一の抵抗値を
有し、前記2b個の第４の電流源の電流の総和に応じた電
圧を発生する第２の抵抗と、この第２の抵抗によって発
生された電圧と前記基準電圧とを比較し、その比較結果
に基づいて前記第３および第４の電流源に流れる電流を
制御する第２の電流制御手段と、前記第１および第２の
ディジタル変換回路の前記出力端子と第２の電源電位供
給端子間に設けられ、前記第１および第２のディジタル
変換回路のアナログ電流値に応じたアナログ出力電圧を
発生する第３の抵抗とを具備することを第２の特徴とす
る。
１の電源電位供給端子と出力端子間に設けられた複数の
電流通路にそれぞれ対応して直列接続されている複数の
スイッチおよび複数の第１の電流源を備え、前記スイッ
チがディジタル信号の上位ａビットのデコード結果に基
づいてオン・オフ制御されることにより前記上位ａビッ
トのディジタル値に対応するアナログ電流値を得る第１
のディジタル−アナログ変換回路と、前記第１の電源電
位供給端子に一端が接続され、前記第１の電流源と同一
構成の第２の電流源と、前記第２の電流源の電流に応じ
た電圧を発生する第１の抵抗と、この第１の抵抗によっ
て発生された電圧と基準電圧とを比較し、その比較結果
に基づいて前記第１および第２の電流源に流れる電流を
制御する第１の電流制御手段と、前記第１の電源電位供
給端子と前記出力端子間に設けられた複数の電流通路に
それぞれ対応して直列接続されている複数のスイッチお
よび前記第１の電流源と同一構成の複数の第３の電流源
を備え、前記スイッチがディジタル信号の下位ｂビット
のデコード結果に基づいてオン・オフ制御されることに
より前記下位ｂビットのディジタル値に対応するアナロ
グ電流値を得る第２のディジタル−アナログ変換回路
と、前記第１の電源電位供給端子に一端が共通接続さ
れ、前記第１の電流源とそれぞれ同一構成の2b個の第４
の電流源と、前記第１の抵抗の抵抗値と同一の抵抗値を
有し、前記2b個の第４の電流源の電流の総和に応じた電
圧を発生する第２の抵抗と、この第２の抵抗によって発
生された電圧と前記基準電圧とを比較し、その比較結果
に基づいて前記第３および第４の電流源に流れる電流を
制御する第２の電流制御手段と、前記第１および第２の
ディジタル変換回路の前記出力端子と第２の電源電位供
給端子間に設けられ、前記第１および第２のディジタル
変換回路のアナログ電流値に応じたアナログ出力電圧を
発生する第３の抵抗とを具備することを第２の特徴とす
る。
すなわち、このディジタル−アナログ変換器において
は、ディジタルアナログ変換回路が上位ビット用の第１
のディジタルアナログ変換回路と下位ビット用の第２の
ディジタルアナログ変換回路に分割されており、温度変
動や電源電圧変動に影響されない高精度のD/A変換を少
ない素子数で実現でき、しかも、第４の電流源を2b個設
けることによって下位ビット側の発生電圧の重み付けを
しているので、重み付けの値を制度良く設定することが
できる。
は、ディジタルアナログ変換回路が上位ビット用の第１
のディジタルアナログ変換回路と下位ビット用の第２の
ディジタルアナログ変換回路に分割されており、温度変
動や電源電圧変動に影響されない高精度のD/A変換を少
ない素子数で実現でき、しかも、第４の電流源を2b個設
けることによって下位ビット側の発生電圧の重み付けを
しているので、重み付けの値を制度良く設定することが
できる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図にこの発明の一実施例に係わるD/A変換器を示
す。このD/A変換器は、ｎビットのディジタル信号を上
位ａビットと下位ｂビットに分けてそれぞれD/A変換を
行なう構成のものである。
す。このD/A変換器は、ｎビットのディジタル信号を上
位ａビットと下位ｂビットに分けてそれぞれD/A変換を
行なう構成のものである。
上位ａビット用のD/A変換部12には、上位ａビットの
デコード結果によってそれぞれオン・オフ制御される2a
−１個のスイッチＳと、これらのスイッチＳにそれぞれ
接続されている2a−１個の電流源Ａの他に、これらの電
流源Ａの電流値I1の値を制御する上位ビット用の制御回
路11aが設けられている。
デコード結果によってそれぞれオン・オフ制御される2a
−１個のスイッチＳと、これらのスイッチＳにそれぞれ
接続されている2a−１個の電流源Ａの他に、これらの電
流源Ａの電流値I1の値を制御する上位ビット用の制御回
路11aが設けられている。
同様に、下位ｂビット用のD/A変換部13にも、下位ｂ
ビットのデコード結果によってそれぞれオン・オフ制御
される2b−１個のスイッチＳと、これらのスイッチＳに
それぞれ接続されている2b−１個の電流源Ａの他に、こ
れらの電流源Ａの電流値I1の値を制御する下位ビット用
の制御回路11bが設けられている。
ビットのデコード結果によってそれぞれオン・オフ制御
される2b−１個のスイッチＳと、これらのスイッチＳに
それぞれ接続されている2b−１個の電流源Ａの他に、こ
れらの電流源Ａの電流値I1の値を制御する下位ビット用
の制御回路11bが設けられている。
制御回路11aは、電流源Aoと、抵抗Roと、電圧比較器C
oによって構成される。同様に、制御回路11bは、電流源
Ao1と、抵抗値が2b・Roとなるように重みづけされた抵
抗Ro1と、電圧比較器Co1によって構成される。電流源Ao
およびAo1はそれぞれ前記電流源Ａと同一構成のもので
ある。
oによって構成される。同様に、制御回路11bは、電流源
Ao1と、抵抗値が2b・Roとなるように重みづけされた抵
抗Ro1と、電圧比較器Co1によって構成される。電流源Ao
およびAo1はそれぞれ前記電流源Ａと同一構成のもので
ある。
このような構成のD/A変換器にあっては、電流源Ａの
電流値Io、I1が基準電圧Vrefに対応した値に制御される
ので、第４図と同様に精度の良い安定したD/A変換を行
なうことができると共に、素子数の低減を図ることがで
きる。例えば、８ビットのD/A変換器を構成する場合に
は、第４図の構成では、28＝256個ものスイッチおよび
電流源が必要とされることになる。一方、第１図の構成
においては、例えば上位４ビット用の第１のディジタル
アナログ変換回路と下位４ビット用の第２のディジタル
アナログ変換回路とに分割することによって、上位ビッ
ト用で必要となるのは24＝16個のスイッチおよび電流源
で済み、また、下位ビット用で必要となるのも24＝16個
のスイッチおよび電流源で済む。このため、合計32個の
スイッチおよび電流源で、８ビットのD/A変換器を構成
することができる。
電流値Io、I1が基準電圧Vrefに対応した値に制御される
ので、第４図と同様に精度の良い安定したD/A変換を行
なうことができると共に、素子数の低減を図ることがで
きる。例えば、８ビットのD/A変換器を構成する場合に
は、第４図の構成では、28＝256個ものスイッチおよび
電流源が必要とされることになる。一方、第１図の構成
においては、例えば上位４ビット用の第１のディジタル
アナログ変換回路と下位４ビット用の第２のディジタル
アナログ変換回路とに分割することによって、上位ビッ
ト用で必要となるのは24＝16個のスイッチおよび電流源
で済み、また、下位ビット用で必要となるのも24＝16個
のスイッチおよび電流源で済む。このため、合計32個の
スイッチおよび電流源で、８ビットのD/A変換器を構成
することができる。
また、制御回路11a,11bに共通のVrefを変化させるこ
とによってアナログ出力のフルスケール値を容易に設定
することができる。
とによってアナログ出力のフルスケール値を容易に設定
することができる。
第２図はこの発明の第２の実施例を示すもので、ｎビ
ットのディジタル信号を上位ａビットと下位ｂビットと
に分けてD/A変換器12と13とによってそれぞれD/A変換を
実行するのは第１図のD/A変換器と同様であるが、抵抗R
01の値を重みづけする代わりに2b個の電流源Ao1を並列
に用いたものである。
ットのディジタル信号を上位ａビットと下位ｂビットと
に分けてD/A変換器12と13とによってそれぞれD/A変換を
実行するのは第１図のD/A変換器と同様であるが、抵抗R
01の値を重みづけする代わりに2b個の電流源Ao1を並列
に用いたものである。
すなわち、下位側の制御回路11bには、電流源Ａと同
一構成の2b個の電流源Ao1と、抵抗値が制御回路11aの抵
抗Roの抵抗値と同一の抵抗値を持つ抵抗Ro1と、比較器C
o1が設けられる。2b個の電流源Ao1は、電源電圧Vcc端子
と抵抗Ro1との間に並列接続され、比較器Co1の出力によ
ってそれぞれ電流制御される。
一構成の2b個の電流源Ao1と、抵抗値が制御回路11aの抵
抗Roの抵抗値と同一の抵抗値を持つ抵抗Ro1と、比較器C
o1が設けられる。2b個の電流源Ao1は、電源電圧Vcc端子
と抵抗Ro1との間に並列接続され、比較器Co1の出力によ
ってそれぞれ電流制御される。
このように重み付けのために設けられた各電流源Ao1
の値は比較器Co1の出力によって制御されるので、第１
実施例のように抵抗値に重みづけをした場合よりも、安
定した電圧を比較回路Co1に供給することができる。
の値は比較器Co1の出力によって制御されるので、第１
実施例のように抵抗値に重みづけをした場合よりも、安
定した電圧を比較回路Co1に供給することができる。
尚、電流源Ａ、Ao、A01としては、Ｐ型MOSトランジス
タだけでなく、Ｎ型MOSトランジスタやバイポーラトラ
ンジスタを利用することもできる。また、その電流値を
制御できる構成であれば、複数の素子で電流源を構成し
てもよい。
タだけでなく、Ｎ型MOSトランジスタやバイポーラトラ
ンジスタを利用することもできる。また、その電流値を
制御できる構成であれば、複数の素子で電流源を構成し
てもよい。
また、出力抵抗R1を用いずアナログ信号を電流出力に
しても同様の効果が得られることはもちろんである。
しても同様の効果が得られることはもちろんである。
［発明の効果］ 以上のようにこの発明によれば、温度変動や電源電圧
の変動に影響されず、精度の良い安定したD/A変換を少
ない素子数で効率良く実現する。
の変動に影響されず、精度の良い安定したD/A変換を少
ない素子数で効率良く実現する。
第１図はこの発明の一実施例に係わるディジタル−アナ
ログ変換器を示す回路図、第２図はこの発明の他の実施
例に係わるディジタル−アナログ変換器を示す回路図、
第３図および第４図はそれぞれ従来のディジタル−アナ
ログ変換器を示す図である。 Ａ……電流源、Ｓ……スイッチ、Ro,R1……抵抗、Co…
…比較器、11……制御回路。
ログ変換器を示す回路図、第２図はこの発明の他の実施
例に係わるディジタル−アナログ変換器を示す回路図、
第３図および第４図はそれぞれ従来のディジタル−アナ
ログ変換器を示す図である。 Ａ……電流源、Ｓ……スイッチ、Ro,R1……抵抗、Co…
…比較器、11……制御回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅河 直樹 神奈川県川崎市川崎区東田町２番地11号 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭56−131227（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１の電源電位供給端子と出力端子間に設
けられた複数の電流通路にそれぞれ対応して直列接続さ
れている複数のスイッチおよび複数の第１の電流源を備
え、前記スイッチがディジタル信号の上位ａビットのデ
コード結果に基づいてオン・オフ制御されることにより
前記上位ａビットのディジタル値に対応するアナログ電
流値を得る第１のディジタル−アナログ変換回路と、前
記第１の電源電位供給端子に一端が接続され、前記第１
の電流源と同一構成の第２の電流源と、前記第２の電流
源の電流に応じた電圧を発生する第１の抵抗と、この第
１の抵抗によって発生された電圧と基準電圧とを比較
し、その比較結果に基づいて前記第１および第２の電流
源に流れる電流を制御する第１の電流制御手段と、 前記第１の電源電位供給端子と前記出力端子間に設けら
れた複数の電流通路にそれぞれ対応して直列接続されて
いる複数のスイッチおよび前記第１の電流源と同一構成
の複数の第３の電流源を備え、前記スイッチがディジタ
ル信号の下位ｂビットのデコード結果に基づいてオン・
オフ制御されることにより前記下位ｂビットのディジタ
ル値に対応するアナログ電流値を得る第２のディジタル
−アナログ変換回路と、前記第１の電源電位供給端子に
一端が接続され、前記第１の電流源と同一構成の第４の
電流源と、前記第１の抵抗の抵抗値の2b倍の抵抗値を有
し、前記第４の電流源の電流に応じた電圧を発生する第
２の抵抗と、この第２の抵抗によって発生された電圧と
前記基準電圧とを比較し、その比較結果に基づいて前記
第３および第４の電流源に流れる電流を制御する第２の
電流制御手段と、 前記第１および第２のディジタル変換回路の前記出力端
子と第２の電源電位供給端子間に設けられ、前記第１お
よび第２のディジタル変換回路のアナログ電流値に応じ
たアナログ出力電圧を発生する第３の抵抗とを具備する
ことを特徴とするディジタル−アナログ変換器。 - 【請求項２】第１の電源電位供給端子と出力端子間に設
けられた複数の電流通路にそれぞれ対応して直列接続さ
れている複数のスイッチおよび複数の第１の電流源を備
え、前記スイッチがディジタル信号の上位ａビットのデ
コード結果に基づいてオン・オフ制御されることにより
前記上位ａビットのディジタル値に対応するアナログ電
流値を得る第１のディジタル−アナログ変換回路と、前
記第１の電源電位供給端子に一端が接続され、前記第１
の電流源と同一構成の第２の電流源と、前記第２の電流
源の電流に応じた電圧を発生する第１の抵抗と、この第
１の抵抗によって発生された電圧と基準電圧とを比較
し、その比較結果に基づいて前記第１および第２の電流
源に流れる電流を制御する第１の電流制御手段と、 前記第１の電源電位供給端子と前記出力端子間に設けら
れた複数の電流通路にそれぞれ対応して直列接続されて
いる複数のスイッチおよび前記第１の電流源と同一構成
の複数の第３の電流源を備え、前記スイッチがディジタ
ル信号の下位ｂビットのデコード結果に基づいてオン・
オフ制御されることにより前記下位ｂビットのディジタ
ル値に対応するアナログ電流値を得る第２のディジタル
−アナログ変換回路と、前記第１の電源電位供給端子に
一端が共通接続され、前記第１の電流源とそれぞれ同一
構成の2b個の第４の電流源と、前記第１の抵抗の抵抗値
と同一の抵抗値を有し、前記2b個の第４の電流源の電流
の総和に応じた電圧を発生する第２の抵抗と、この第２
の抵抗によって発生された電圧と前記基準電圧とを比較
し、その比較結果に基づいて前記第３および第４の電流
源に流れる電流を制御する第２の電流制御手段と、 前記第１および第２のディジタル変換回路の前記出力端
子と第２の電源電位供給端子間に設けられ、前記第１お
よび第２のデイジタル変換回路のアナログ電流値に応じ
たアナログ出力電圧を発生する第３の抵抗とを具備する
ことを特徴とするディジタル−アナログ変換器。
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|---|---|---|---|
| JP62047734A JPH0810832B2 (ja) | 1987-03-04 | 1987-03-04 | デイジタル―アナログ変換器 |
| US07/162,264 US4827260A (en) | 1987-03-04 | 1988-02-29 | Digital-to-analog converter |
| DE3850982T DE3850982T2 (de) | 1987-03-04 | 1988-03-02 | Digital-Analogwandler. |
| EP88103205A EP0281116B1 (en) | 1987-03-04 | 1988-03-02 | Digital-to-analog converter |
| KR1019880002229A KR900008821B1 (ko) | 1987-03-04 | 1988-03-04 | 디지탈/아날로그변환기 |
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|---|---|---|---|
| JP62047734A JPH0810832B2 (ja) | 1987-03-04 | 1987-03-04 | デイジタル―アナログ変換器 |
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| JPS63215224A JPS63215224A (ja) | 1988-09-07 |
| JPH0810832B2 true JPH0810832B2 (ja) | 1996-01-31 |
Family
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| EP (1) | EP0281116B1 (ja) |
| JP (1) | JPH0810832B2 (ja) |
| KR (1) | KR900008821B1 (ja) |
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-
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- 1988-03-02 EP EP88103205A patent/EP0281116B1/en not_active Expired - Lifetime
- 1988-03-02 DE DE3850982T patent/DE3850982T2/de not_active Expired - Fee Related
- 1988-03-04 KR KR1019880002229A patent/KR900008821B1/ko not_active IP Right Cessation
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