JPH11163727A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH11163727A JPH11163727A JP32407697A JP32407697A JPH11163727A JP H11163727 A JPH11163727 A JP H11163727A JP 32407697 A JP32407697 A JP 32407697A JP 32407697 A JP32407697 A JP 32407697A JP H11163727 A JPH11163727 A JP H11163727A
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Abstract
(57)【要約】
【課題】相互コンダクタンスの不整合を補償して直線性
を改善することが可能なＤ／Ａ変換器を実現する。 【解決手段】 上位ビット用Ｄ／Ａ変換器と下位ビット
用Ｄ／Ａ変換器とを分離して、上位ビット用Ｄ／Ａ変換
器及び下位ビット用Ｄ／Ａ変換器の出力を加算して分解
能を上げるＤ／Ａ変換器において、上位ビットのディジ
タル入力信号をアナログ出力信号に変換する上位ビット
用Ｄ／Ａ変換器と、下位ビットのディジタル入力信号に
基づいて各々相互コンダクタンスを重み付けされた差動
回路を制御して下位ビットのディジタル入力信号を変換
すると共に、この変換出力を上位ビット用Ｄ／Ａ変換器
の出力と加算する下位ビット用Ｄ／Ａ変換器と、相互コ
ンダクタンスの比の不整合により下位ビット用Ｄ／Ａ変
換器に生じる差分電流を補償する補償電流出力信号を下
位ビットのディジタル入力信号に基づき発生させ下位ビ
ット用Ｄ／Ａ変換器に加算する補償電流発生手段とを設
ける。
を改善することが可能なＤ／Ａ変換器を実現する。 【解決手段】 上位ビット用Ｄ／Ａ変換器と下位ビット
用Ｄ／Ａ変換器とを分離して、上位ビット用Ｄ／Ａ変換
器及び下位ビット用Ｄ／Ａ変換器の出力を加算して分解
能を上げるＤ／Ａ変換器において、上位ビットのディジ
タル入力信号をアナログ出力信号に変換する上位ビット
用Ｄ／Ａ変換器と、下位ビットのディジタル入力信号に
基づいて各々相互コンダクタンスを重み付けされた差動
回路を制御して下位ビットのディジタル入力信号を変換
すると共に、この変換出力を上位ビット用Ｄ／Ａ変換器
の出力と加算する下位ビット用Ｄ／Ａ変換器と、相互コ
ンダクタンスの比の不整合により下位ビット用Ｄ／Ａ変
換器に生じる差分電流を補償する補償電流出力信号を下
位ビットのディジタル入力信号に基づき発生させ下位ビ
ット用Ｄ／Ａ変換器に加算する補償電流発生手段とを設
ける。
Description
【０００１】
【発明の属する技術分野】本発明は高分解能Ｄ／Ａ変換
器に関し、特に回路規模が小さく、多チャンネル入力型
のＤ／Ａ変換器の集積に有効なＤ／Ａ変換器に関する。
器に関し、特に回路規模が小さく、多チャンネル入力型
のＤ／Ａ変換器の集積に有効なＤ／Ａ変換器に関する。
【０００２】
【従来の技術】従来の高分解能Ｄ／Ａ変換器を構成する
方式としては「電流重み付けＤ／Ａ変換器」、「Ｒ−２
Ｒ型Ｄ／Ａ変換器」、「ＰＷＭ型Ｄ／Ａ変換器」若しく
は「ΣΔ型Ｄ／Ａ変換器」等が存在する。
方式としては「電流重み付けＤ／Ａ変換器」、「Ｒ−２
Ｒ型Ｄ／Ａ変換器」、「ＰＷＭ型Ｄ／Ａ変換器」若しく
は「ΣΔ型Ｄ／Ａ変換器」等が存在する。
【０００３】「電流重み付けＤ／Ａ変換器」及び「Ｒ−
２Ｒ型Ｄ／Ａ変換器」では高速に高分解能のアナログ出
力を出力することが可能で、一方、「ＰＷＭ型Ｄ／Ａ変
換器」及び「ΣΔ型Ｄ／Ａ変換器」では高精度素子が不
要で安価であると言った特徴がある。
２Ｒ型Ｄ／Ａ変換器」では高速に高分解能のアナログ出
力を出力することが可能で、一方、「ＰＷＭ型Ｄ／Ａ変
換器」及び「ΣΔ型Ｄ／Ａ変換器」では高精度素子が不
要で安価であると言った特徴がある。
【０００４】また、本願出願人の出願に係る「特願平８
−３１１８９２号」では上位ビット用Ｄ／Ａ変換器の出
力に下位ビット用Ｄ／Ａ変換器の出力を加算することに
より分解能を向上させるＤ／Ａ変換器が記載されてい
る。
−３１１８９２号」では上位ビット用Ｄ／Ａ変換器の出
力に下位ビット用Ｄ／Ａ変換器の出力を加算することに
より分解能を向上させるＤ／Ａ変換器が記載されてい
る。
【０００５】図３は前記出願に記載された従来例の一例
を示す構成回路図である。図３において１及び２は抵抗
アレイ、３及び４は「タップ方式」によるＤ／Ａ変換
器、５，６，７，８及び９はそれぞれ相互コンダクタン
スを重み付けした一対のトランジスタ及び定電流源から
構成される差動回路、１０は差動回路９と同一の相互コ
ンダクタンスを有する一対のトランジスタ、カスコード
トランジスタ及び定電流源から構成される差動回路、１
１は演算増幅器、１２ａ，１２ｂ，１２ｃ及び１２ｄは
スイッチ回路である。
を示す構成回路図である。図３において１及び２は抵抗
アレイ、３及び４は「タップ方式」によるＤ／Ａ変換
器、５，６，７，８及び９はそれぞれ相互コンダクタン
スを重み付けした一対のトランジスタ及び定電流源から
構成される差動回路、１０は差動回路９と同一の相互コ
ンダクタンスを有する一対のトランジスタ、カスコード
トランジスタ及び定電流源から構成される差動回路、１
１は演算増幅器、１２ａ，１２ｂ，１２ｃ及び１２ｄは
スイッチ回路である。
【０００６】また、１００，１０１及び１０２はそれぞ
れディジタル入力信号であり、１００が上位ビット、１
０１が中位ビット、１０２が下位ビットであり、１０３
がアナログ出力信号である。さらに、５〜１１及び１２
ａ〜１２ｄはＤ／Ａ変換器５０を構成している。
れディジタル入力信号であり、１００が上位ビット、１
０１が中位ビット、１０２が下位ビットであり、１０３
がアナログ出力信号である。さらに、５〜１１及び１２
ａ〜１２ｄはＤ／Ａ変換器５０を構成している。
【０００７】抵抗アレイ１の一端には基準電圧が印加さ
れ、抵抗アレイ１の他端は抵抗アレイ２の一端に接続さ
れ、抵抗アレイ２の他端は接地される。また、抵抗アレ
イ１の各タップ電圧は上位ビット用のＤ／Ａ変換器３
に、抵抗アレイ２の各タップ電圧は下位ビット用のＤ／
Ａ変換器４にそれぞれ接続される。
れ、抵抗アレイ１の他端は抵抗アレイ２の一端に接続さ
れ、抵抗アレイ２の他端は接地される。また、抵抗アレ
イ１の各タップ電圧は上位ビット用のＤ／Ａ変換器３
に、抵抗アレイ２の各タップ電圧は下位ビット用のＤ／
Ａ変換器４にそれぞれ接続される。
【０００８】Ｄ／Ａ変換器３の出力”Ｖｍａｉｎ”が差
動回路５〜９の一方の入力端子、スイッチ回路１２ａ〜
１２ｄの一方の入力端子にそれぞれ接続される。
動回路５〜９の一方の入力端子、スイッチ回路１２ａ〜
１２ｄの一方の入力端子にそれぞれ接続される。
【０００９】さらに、上位ビット用のＤ／Ａ変換器３の
出力として選択されたタップ電圧”Ｖｍａｉｎ”に隣接
するタップ電圧”Ｖ２ｎｄ”がスイッチ回路１２ａ〜１
２ｄの他方の入力端子に接続される。そして、スイッチ
回路１２ａ〜１２ｄの出力は差動回路６〜９の他方の入
力端子に接続される。
出力として選択されたタップ電圧”Ｖｍａｉｎ”に隣接
するタップ電圧”Ｖ２ｎｄ”がスイッチ回路１２ａ〜１
２ｄの他方の入力端子に接続される。そして、スイッチ
回路１２ａ〜１２ｄの出力は差動回路６〜９の他方の入
力端子に接続される。
【００１０】下位ビット用のＤ／Ａ変換器４の出力”Ｖ
３ｒｄ”は差動回路１０の一方の入力端子に接続され、
差動回路１０の他方の入力端子は接地される。
３ｒｄ”は差動回路１０の一方の入力端子に接続され、
差動回路１０の他方の入力端子は接地される。
【００１１】差動回路５の一方の出力は差動回路６，
７，８，９及び１０の一方の出力及び演算増幅器１１の
一方の入力端子にそれぞれ接続される。また、差動回路
５の他方の出力は差動回路６，７，８，９及び１０の他
方の出力及び演算増幅器１１の他方の入力端子にそれぞ
れ接続される。
７，８，９及び１０の一方の出力及び演算増幅器１１の
一方の入力端子にそれぞれ接続される。また、差動回路
５の他方の出力は差動回路６，７，８，９及び１０の他
方の出力及び演算増幅器１１の他方の入力端子にそれぞ
れ接続される。
【００１２】演算増幅器１１はアナログ出力信号１０３
を出力すると共に差動回路５の他方の入力端子に接続さ
れる。また、差動回路１０を構成するカスコードトラン
ジスタのゲートには上位ビットのＤ／Ａ変換器３の出
力”Ｖｍａｉｎ”が印加される。
を出力すると共に差動回路５の他方の入力端子に接続さ
れる。また、差動回路１０を構成するカスコードトラン
ジスタのゲートには上位ビットのＤ／Ａ変換器３の出
力”Ｖｍａｉｎ”が印加される。
【００１３】さらに、Ｄ／Ａ変換器３及び４にはディジ
タル入力信号１００及び１０２がそれぞれ接続され、デ
ィジタル入力信号１０１はそれぞれスイッチ回路１２ａ
〜１２ｄの制御端子に接続される。
タル入力信号１００及び１０２がそれぞれ接続され、デ
ィジタル入力信号１０１はそれぞれスイッチ回路１２ａ
〜１２ｄの制御端子に接続される。
【００１４】ここで、図３に示す従来例の動作を説明す
る。差動回路５，６，７，８及び９の相互コンダクタン
スはそれぞれ”１６”，”８”，”４”，”２”及び”
１”と重み付けられている。また、差動回路５はアナロ
グ出力信号１０３が負帰還されて１倍のバッファ回路と
して機能する。
る。差動回路５，６，７，８及び９の相互コンダクタン
スはそれぞれ”１６”，”８”，”４”，”２”及び”
１”と重み付けられている。また、差動回路５はアナロ
グ出力信号１０３が負帰還されて１倍のバッファ回路と
して機能する。
【００１５】差動回路６，７，８及び９の一方の入力端
子には”Ｖｍａｉｎ”が印加され、他方の入力端子には
スイッチ回路１２ａ〜１２ｄにより”Ｖｍａｉｎ”若し
くは”Ｖ２ｎｄ”が印加される。言い換えれば、差動回
路６〜９に印加される差動電圧は”０”若しくは”Ｖ２
ｎｄ−Ｖｍａｉｎ”となる。
子には”Ｖｍａｉｎ”が印加され、他方の入力端子には
スイッチ回路１２ａ〜１２ｄにより”Ｖｍａｉｎ”若し
くは”Ｖ２ｎｄ”が印加される。言い換えれば、差動回
路６〜９に印加される差動電圧は”０”若しくは”Ｖ２
ｎｄ−Ｖｍａｉｎ”となる。
【００１６】但し、差動回路５〜９の相互コンダクタン
スは互いに重み付けられているので差動電圧を相互コン
ダクタンスの比で割った電圧がアナログ出力信号１０３
に加算されることになる。
スは互いに重み付けられているので差動電圧を相互コン
ダクタンスの比で割った電圧がアナログ出力信号１０３
に加算されることになる。
【００１７】例えば、スイッチ回路１２ａ〜１２ｄ及び
Ｄ／Ａ変換器４により差動回路６〜１０の差動電圧が”
０”の場合、差動回路５は１倍のバッファ回路として動
作するので、アナログ出力信号１０３は一方の入力端子
に印加された”Ｖｍａｉｎ”となる。
Ｄ／Ａ変換器４により差動回路６〜１０の差動電圧が”
０”の場合、差動回路５は１倍のバッファ回路として動
作するので、アナログ出力信号１０３は一方の入力端子
に印加された”Ｖｍａｉｎ”となる。
【００１８】また、例えば、スイッチ回路１２ａにより
差動回路６の差動電圧が”Ｖ２ｎｄ−Ｖｍａｉｎ”とな
るとアナログ出力信号１０３は差動電圧を相互コンダク
タンスの比で割った電圧が加算され、 Ｖｍａｉｎ＋８／１６（Ｖ２ｎｄ−Ｖｍａｉｎ） ＝Ｖｍａｉｎ＋１／２（Ｖ２ｎｄ−Ｖｍａｉｎ） （１） となる。
差動回路６の差動電圧が”Ｖ２ｎｄ−Ｖｍａｉｎ”とな
るとアナログ出力信号１０３は差動電圧を相互コンダク
タンスの比で割った電圧が加算され、 Ｖｍａｉｎ＋８／１６（Ｖ２ｎｄ−Ｖｍａｉｎ） ＝Ｖｍａｉｎ＋１／２（Ｖ２ｎｄ−Ｖｍａｉｎ） （１） となる。
【００１９】すなわち、差動回路５〜９は前述のように
相互コンダクタンスの比率が”１／２”づつ変化して行
くので上位ビット用のＤ／Ａ変換器３の出力に中位ビッ
ト用のＤ／Ａ変換器５０の出力を加算することが可能に
なる。
相互コンダクタンスの比率が”１／２”づつ変化して行
くので上位ビット用のＤ／Ａ変換器３の出力に中位ビッ
ト用のＤ／Ａ変換器５０の出力を加算することが可能に
なる。
【００２０】例えば、スイッチ回路１２ａ〜１２ｄによ
り差動回路６〜９の差動電圧が”０”若しくは”Ｖ２ｎ
ｄ−Ｖｍａｉｎ”となるとアナログ出力信号１０３に
は、”０”〜”１５／１６（Ｖ２ｎｄ−Ｖｍａｉｎ）”
までの電圧が”１／１６（Ｖ２ｎｄ−Ｖｍａｉｎ）”刻
みで加算されることになる。
り差動回路６〜９の差動電圧が”０”若しくは”Ｖ２ｎ
ｄ−Ｖｍａｉｎ”となるとアナログ出力信号１０３に
は、”０”〜”１５／１６（Ｖ２ｎｄ−Ｖｍａｉｎ）”
までの電圧が”１／１６（Ｖ２ｎｄ−Ｖｍａｉｎ）”刻
みで加算されることになる。
【００２１】この場合、上位ビットのディジタル入力信
号１００の”６ビット”と中位ビットのディジタル入力
信号１０１の”４ビット”の合わせて”１０ビット”の
分解能を有することになる。但し、下位ビットに関する
動作にについては説明は省略する。
号１００の”６ビット”と中位ビットのディジタル入力
信号１０１の”４ビット”の合わせて”１０ビット”の
分解能を有することになる。但し、下位ビットに関する
動作にについては説明は省略する。
【００２２】この結果、上位ビット用のＤ／Ａ変換器の
出力に中位ビット用のＤ／Ａ変換器の出力を加算するこ
とにより分解能を向上させることが可能になる。
出力に中位ビット用のＤ／Ａ変換器の出力を加算するこ
とにより分解能を向上させることが可能になる。
【００２３】
【発明が解決しようとする課題】しかし、Ｄ／Ａ変換器
５０において直線性を維持するためにはＤ／Ａ変換器５
０を構成する差動回路５〜９の相互コンダクタンスの比
を前述のように一定に保つことが必要である。このため
には各差動回路５〜９の動作電圧が同一である必要があ
る。
５０において直線性を維持するためにはＤ／Ａ変換器５
０を構成する差動回路５〜９の相互コンダクタンスの比
を前述のように一定に保つことが必要である。このため
には各差動回路５〜９の動作電圧が同一である必要があ
る。
【００２４】差動回路６〜９に関しては差動電圧は”
０”若しくは”Ｖ２ｎｄ−Ｖｍａｉｎ”であるのに対し
て、差動回路５はアナログ出力信号１０３が帰還される
ので”０”〜”１５／１６（Ｖ２ｎｄ−Ｖｍａｉｎ）”
の範囲で変化してしまい差動回路５と差動回路６〜９と
の間で差動電圧の違いが生じる。
０”若しくは”Ｖ２ｎｄ−Ｖｍａｉｎ”であるのに対し
て、差動回路５はアナログ出力信号１０３が帰還される
ので”０”〜”１５／１６（Ｖ２ｎｄ−Ｖｍａｉｎ）”
の範囲で変化してしまい差動回路５と差動回路６〜９と
の間で差動電圧の違いが生じる。
【００２５】すなわち、この差動電圧の違いに起因して
相互コンダクタンスの比に不整合が生じてＤ／Ａ変換器
の直線性を悪化させてしまうと言った問題点があった。
特に、Ｄ／Ａ変換器の直線性が最も悪化するのは差動回
路５と差動回路６〜９の差動電圧の差が最も大きくなる
設定である。
相互コンダクタンスの比に不整合が生じてＤ／Ａ変換器
の直線性を悪化させてしまうと言った問題点があった。
特に、Ｄ／Ａ変換器の直線性が最も悪化するのは差動回
路５と差動回路６〜９の差動電圧の差が最も大きくなる
設定である。
【００２６】例えば、中位ビットのディジタル入力信号
１０１のコードが”１０００”の場合、差動回路５には
一方の入力端子に”Ｖｍａｉｎ”が他方の入力端子には
前述のように”Ｖｍａｉｎ＋１／２（Ｖ２ｎｄ−Ｖｍａ
ｉｎ）”が印加されるので差動電圧は”１／２（Ｖ２ｎ
ｄ−Ｖｍａｉｎ）”となる。一方、差動回路６，７，８
及び９の差動電圧は”Ｖ２ｎｄ−Ｖｍａｉｎ”、”
０”，”０”及び”０”である。
１０１のコードが”１０００”の場合、差動回路５には
一方の入力端子に”Ｖｍａｉｎ”が他方の入力端子には
前述のように”Ｖｍａｉｎ＋１／２（Ｖ２ｎｄ−Ｖｍａ
ｉｎ）”が印加されるので差動電圧は”１／２（Ｖ２ｎ
ｄ−Ｖｍａｉｎ）”となる。一方、差動回路６，７，８
及び９の差動電圧は”Ｖ２ｎｄ−Ｖｍａｉｎ”、”
０”，”０”及び”０”である。
【００２７】すなわち、差動回路５と差動回路６〜９の
差動電圧の差は互いに”１／２（Ｖ２ｎｄ−Ｖｍａｉ
ｎ）”と最大になり、Ｄ／Ａ変換器の直線性が最も悪化
していしまう。従って本発明が解決しようとする課題
は、相互コンダクタンスの不整合を補償して直線性を改
善することが可能なＤ／Ａ変換器を実現することにあ
る。
差動電圧の差は互いに”１／２（Ｖ２ｎｄ−Ｖｍａｉ
ｎ）”と最大になり、Ｄ／Ａ変換器の直線性が最も悪化
していしまう。従って本発明が解決しようとする課題
は、相互コンダクタンスの不整合を補償して直線性を改
善することが可能なＤ／Ａ変換器を実現することにあ
る。
【００２８】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、上位ビ
ット用Ｄ／Ａ変換器と下位ビット用Ｄ／Ａ変換器とを分
離して、前記上位ビット用Ｄ／Ａ変換器及び前記下位ビ
ット用Ｄ／Ａ変換器の出力を加算して分解能を上げるＤ
／Ａ変換器において、上位ビットのディジタル入力信号
をアナログ出力信号に変換する上位ビット用Ｄ／Ａ変換
器と、下位ビットのディジタル入力信号に基づいて各々
相互コンダクタンスを重み付けされた差動回路を制御し
て下位ビットのディジタル入力信号を変換すると共に、
この変換出力を前記上位ビット用Ｄ／Ａ変換器の出力と
加算する下位ビット用Ｄ／Ａ変換器と、前記相互コンダ
クタンスの比の不整合により前記下位ビット用Ｄ／Ａ変
換器に生じる差分電流を補償する補償電流出力信号を前
記下位ビットのディジタル入力信号に基づき発生させ前
記下位ビット用Ｄ／Ａ変換器に加算する補償電流発生手
段とを備えたことにより、相互コンダクタンスの不整合
を補償して直線性を改善することが可能になる。
るために、本発明のうち請求項１記載の発明は、上位ビ
ット用Ｄ／Ａ変換器と下位ビット用Ｄ／Ａ変換器とを分
離して、前記上位ビット用Ｄ／Ａ変換器及び前記下位ビ
ット用Ｄ／Ａ変換器の出力を加算して分解能を上げるＤ
／Ａ変換器において、上位ビットのディジタル入力信号
をアナログ出力信号に変換する上位ビット用Ｄ／Ａ変換
器と、下位ビットのディジタル入力信号に基づいて各々
相互コンダクタンスを重み付けされた差動回路を制御し
て下位ビットのディジタル入力信号を変換すると共に、
この変換出力を前記上位ビット用Ｄ／Ａ変換器の出力と
加算する下位ビット用Ｄ／Ａ変換器と、前記相互コンダ
クタンスの比の不整合により前記下位ビット用Ｄ／Ａ変
換器に生じる差分電流を補償する補償電流出力信号を前
記下位ビットのディジタル入力信号に基づき発生させ前
記下位ビット用Ｄ／Ａ変換器に加算する補償電流発生手
段とを備えたことにより、相互コンダクタンスの不整合
を補償して直線性を改善することが可能になる。
【００２９】請求項２記載の発明は、請求項１記載の発
明であるＤ／Ａ変換器において、前記補償電流発生手段
が、差動電圧差が最大になるように入力電圧が設定され
各々相互コンダクタンスを重み付けされた第１及び第２
の差動回路と、前記第１及び第２の差動回路の出力が入
力端子及び出力端子に接続され前記２つの出力の差分電
流を発生させる電流ミラー回路と、前記下位ビットのデ
ィジタル入力信号をデコードして出力制御信号を出力す
るデコード回路と、前記出力制御信号に基づきその増幅
率を変化させて前記差分電流を増幅して補償電流出力信
号として出力する電流増幅回路とから構成することによ
り、相互コンダクタンスの不整合を補償して直線性を改
善することが可能になる。
明であるＤ／Ａ変換器において、前記補償電流発生手段
が、差動電圧差が最大になるように入力電圧が設定され
各々相互コンダクタンスを重み付けされた第１及び第２
の差動回路と、前記第１及び第２の差動回路の出力が入
力端子及び出力端子に接続され前記２つの出力の差分電
流を発生させる電流ミラー回路と、前記下位ビットのデ
ィジタル入力信号をデコードして出力制御信号を出力す
るデコード回路と、前記出力制御信号に基づきその増幅
率を変化させて前記差分電流を増幅して補償電流出力信
号として出力する電流増幅回路とから構成することによ
り、相互コンダクタンスの不整合を補償して直線性を改
善することが可能になる。
【００３０】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るＤ／Ａ変換器の一実施例
を示す回路図であり、１〜１１，１２ａ〜１２ｄ，５
０，１００，１０１及び１０２は図３と同一符号を付し
てある。また、接続関係について図３に示す従来例と同
様の部分の説明は省略する。
説明する。図１は本発明に係るＤ／Ａ変換器の一実施例
を示す回路図であり、１〜１１，１２ａ〜１２ｄ，５
０，１００，１０１及び１０２は図３と同一符号を付し
てある。また、接続関係について図３に示す従来例と同
様の部分の説明は省略する。
【００３１】図１において１３及び１４は一対のトラン
ジスタ及び定電流源から構成される差動回路、１５は電
流ミラー回路、１６は電流ミラー回路等により構成され
る増幅率可変の電流増幅回路、１７はデコード回路，１
０３ａはアナログ出力信号、１０４は補償電流出力信号
である。また、１３〜１７は補償電流発生手段５１を構
成している。
ジスタ及び定電流源から構成される差動回路、１５は電
流ミラー回路、１６は電流ミラー回路等により構成され
る増幅率可変の電流増幅回路、１７はデコード回路，１
０３ａはアナログ出力信号、１０４は補償電流出力信号
である。また、１３〜１７は補償電流発生手段５１を構
成している。
【００３２】中位ビットのディジタル入力信号１０１は
デコード回路１７に接続され、デコード回路１７の出力
は電流増幅回路１６の制御端子に接続される。差動回路
１３及び１４の一方の入力端子は接地され、差動回路１
３及び１４の他方の入力端子には図１中”イ”及び”
ロ”に示すタップ電圧”Ｖ１”及び”Ｖ２”が接続され
る。
デコード回路１７に接続され、デコード回路１７の出力
は電流増幅回路１６の制御端子に接続される。差動回路
１３及び１４の一方の入力端子は接地され、差動回路１
３及び１４の他方の入力端子には図１中”イ”及び”
ロ”に示すタップ電圧”Ｖ１”及び”Ｖ２”が接続され
る。
【００３３】差動回路１３の一方の出力は電流ミラー回
路１５の入力端子に接続され、差動回路１４の一方の出
力は電流ミラー回路１５の出力端子及び電流増幅回路１
６の入力端子にそれぞれ接続される。また、差動回路１
３及び１４の他方の出力は接地される。（←★★この表
現で良いですか（特に電流ミラーの端子の名称）？★
★）
路１５の入力端子に接続され、差動回路１４の一方の出
力は電流ミラー回路１５の出力端子及び電流増幅回路１
６の入力端子にそれぞれ接続される。また、差動回路１
３及び１４の他方の出力は接地される。（←★★この表
現で良いですか（特に電流ミラーの端子の名称）？★
★）
【００３４】さらに、電流増幅回路１６の出力は補償電
流出力信号１０４として差動回路５のアナログ出力信号
１０３ａが帰還される側のトランジスタのドレインに接
続される。
流出力信号１０４として差動回路５のアナログ出力信号
１０３ａが帰還される側のトランジスタのドレインに接
続される。
【００３５】ここで、図１に示す実施例の動作を図２を
用いて説明する。図２はデコード回路１７の入力コード
と出力制御信号の関係を示す表である。差動回路１３及
び１４の相互コンダクタンスは差動回路５の相互コンダ
クタンスに対してそれぞれ”１”及び”２”と重み付け
られている。
用いて説明する。図２はデコード回路１７の入力コード
と出力制御信号の関係を示す表である。差動回路１３及
び１４の相互コンダクタンスは差動回路５の相互コンダ
クタンスに対してそれぞれ”１”及び”２”と重み付け
られている。
【００３６】また、抵抗アレイ１の各抵抗値は”８
Ｒ”、抵抗アレイ２は８本の抵抗から構成され各抵抗値
は”Ｒ”であるので、図１中”イ”に示すタップ電圧”
Ｖ１”は抵抗アレイ１の隣接するタップ間電圧の差電圧
に等しくなる。すなわち、図１中”イ”に示すタップ電
圧”Ｖ１”は”Ｖ２ｎｄ−Ｖｍａｉｎ”となる。
Ｒ”、抵抗アレイ２は８本の抵抗から構成され各抵抗値
は”Ｒ”であるので、図１中”イ”に示すタップ電圧”
Ｖ１”は抵抗アレイ１の隣接するタップ間電圧の差電圧
に等しくなる。すなわち、図１中”イ”に示すタップ電
圧”Ｖ１”は”Ｖ２ｎｄ−Ｖｍａｉｎ”となる。
【００３７】同様に、図１中”ロ”に示すタップ電圧”
Ｖ２”は図１中”イ”に示すタップ電圧”Ｖ１”を１／
２にした電圧に等しくなるので、図１中”ロ”に示すタ
ップ電圧”Ｖ２”は”１／２（Ｖ２ｎｄ−Ｖｍａｉ
ｎ）”となる。
Ｖ２”は図１中”イ”に示すタップ電圧”Ｖ１”を１／
２にした電圧に等しくなるので、図１中”ロ”に示すタ
ップ電圧”Ｖ２”は”１／２（Ｖ２ｎｄ−Ｖｍａｉ
ｎ）”となる。
【００３８】このため、差動回路１３及び１４の差動電
圧は”Ｖ２ｎｄ−Ｖｍａｉｎ”及び”１／２（Ｖ２ｎｄ
−Ｖｍａｉｎ）”となり、中位ビットのディジタル入力
信号１０１のコードが”１０００”の場合の差動回路６
及び５に生じる差動電圧と同様の関係になる。
圧は”Ｖ２ｎｄ−Ｖｍａｉｎ”及び”１／２（Ｖ２ｎｄ
−Ｖｍａｉｎ）”となり、中位ビットのディジタル入力
信号１０１のコードが”１０００”の場合の差動回路６
及び５に生じる差動電圧と同様の関係になる。
【００３９】差動回路１３及び１４の差動電圧の比は”
１：２”であり、相互コンダクタンスの比は”１：２”
であるので、差動回路１３及び１４の出力電流”Ｉ１”
及び”Ｉ２”は理想的には等しくなる。但し、両者の差
動電圧が異なるため”Ｉ１”及び”Ｉ２”は等しくなら
ず差分電流”Ｉ１−Ｉ２”が生じることになる。
１：２”であり、相互コンダクタンスの比は”１：２”
であるので、差動回路１３及び１４の出力電流”Ｉ１”
及び”Ｉ２”は理想的には等しくなる。但し、両者の差
動電圧が異なるため”Ｉ１”及び”Ｉ２”は等しくなら
ず差分電流”Ｉ１−Ｉ２”が生じることになる。
【００４０】この時、電流ミラー回路１５の入力端子に
は差動回路１３の出力電流である”Ｉ１”が印加され、
電流ミラー回路１５の出力端子には差動回路１４の出力
電流である”Ｉ２”が印加されているので、電流増幅回
路１６には前記差分電流”Ｉ１−Ｉ２”が印加されるこ
とになる。
は差動回路１３の出力電流である”Ｉ１”が印加され、
電流ミラー回路１５の出力端子には差動回路１４の出力
電流である”Ｉ２”が印加されているので、電流増幅回
路１６には前記差分電流”Ｉ１−Ｉ２”が印加されるこ
とになる。
【００４１】電流増幅回路１６はデコーダ回路１７の出
力制御信号により増幅率を変化させて補償電流出力信号
１０４として出力する。図２から分かるように、例え
ば、中位ビットのディジタル入力信号１０１のコード
が”００００”，”０００１”…”０１１１”及び”１
０００”であれば、増幅率をそれぞれ”０”，”１”
…”７”及び”８”として前記差分電流”Ｉ１−Ｉ２”
を増幅して補償電流出力信号１０４として出力する。
力制御信号により増幅率を変化させて補償電流出力信号
１０４として出力する。図２から分かるように、例え
ば、中位ビットのディジタル入力信号１０１のコード
が”００００”，”０００１”…”０１１１”及び”１
０００”であれば、増幅率をそれぞれ”０”，”１”
…”７”及び”８”として前記差分電流”Ｉ１−Ｉ２”
を増幅して補償電流出力信号１０４として出力する。
【００４２】また、例えば、中位ビットのディジタル入
力信号１０１のコードが”１００１”，”１０１０”
…”１１１０”及び”１１１１”であれば、増幅率をそ
れぞれ”７”，”６”…”２”及び”１”として前記差
分電流”Ｉ１−Ｉ２”を増幅して補償電流出力信号１０
４として出力する。
力信号１０１のコードが”１００１”，”１０１０”
…”１１１０”及び”１１１１”であれば、増幅率をそ
れぞれ”７”，”６”…”２”及び”１”として前記差
分電流”Ｉ１−Ｉ２”を増幅して補償電流出力信号１０
４として出力する。
【００４３】一方、中位ビットのディジタル入力信号１
０１のコードが”１０００”の場合前述のように差動回
路５と差動回路６〜９の差動電圧の差は互いに”１／２
（Ｖ２ｎｄ−Ｖｍａｉｎ）”となる。
０１のコードが”１０００”の場合前述のように差動回
路５と差動回路６〜９の差動電圧の差は互いに”１／２
（Ｖ２ｎｄ−Ｖｍａｉｎ）”となる。
【００４４】この時、差動回路６及び５の相互コンダク
タンスの比は”１：２”であり、差動回路６の”Ｖ２ｎ
ｄ”が印加された側のトランジスタの出力電流”Ｉ
１’”及び差動回路５のアナログ出力信号１０３ａが帰
還された側のトランジスタの出力電流”Ｉ２’”は理想
的には等しくなる。但し、実際には両者の差動電圧が異
なるため”Ｉ１’”及び”Ｉ２’”は等しくならず差分
電流”Ｉ１’−Ｉ２’”が生じることになる。
タンスの比は”１：２”であり、差動回路６の”Ｖ２ｎ
ｄ”が印加された側のトランジスタの出力電流”Ｉ
１’”及び差動回路５のアナログ出力信号１０３ａが帰
還された側のトランジスタの出力電流”Ｉ２’”は理想
的には等しくなる。但し、実際には両者の差動電圧が異
なるため”Ｉ１’”及び”Ｉ２’”は等しくならず差分
電流”Ｉ１’−Ｉ２’”が生じることになる。
【００４５】中位ビットのディジタル入力信号１０１の
コードが”１０００”であるので図２から補償電流出力
信号１０４は”８×（Ｉ１−Ｉ２）”として差動回路５
のアナログ出力信号１０３ａが帰還された側のトランジ
スタの出力電流に印加される。
コードが”１０００”であるので図２から補償電流出力
信号１０４は”８×（Ｉ１−Ｉ２）”として差動回路５
のアナログ出力信号１０３ａが帰還された側のトランジ
スタの出力電流に印加される。
【００４６】ここで、差動回路５と差動回路１４との相
互コンダクタンスの比は”１６：２”であり、両者の差
動電圧は”１／２（Ｖ２ｎｄ−Ｖｍａｉｎ）”と等しい
のでそれぞれの出力電流の関係は”Ｉ１’＝８×Ｉ１”
となる。同様に差動回路６と差動回路１３との出力電流
の関係は”Ｉ２’＝８×Ｉ２”となる。
互コンダクタンスの比は”１６：２”であり、両者の差
動電圧は”１／２（Ｖ２ｎｄ−Ｖｍａｉｎ）”と等しい
のでそれぞれの出力電流の関係は”Ｉ１’＝８×Ｉ１”
となる。同様に差動回路６と差動回路１３との出力電流
の関係は”Ｉ２’＝８×Ｉ２”となる。
【００４７】差動回路５のアナログ出力信号１０３ａが
帰還された側のトランジスタの出力電流”Ｉ２’”には
補償電流出力信号１０４が印加されるので、 Ｉ２’＋８×（Ｉ１−Ｉ２） ＝Ｉ２’＋Ｉ１’−Ｉ２’ ＝Ｉ１’ （２） となる。
帰還された側のトランジスタの出力電流”Ｉ２’”には
補償電流出力信号１０４が印加されるので、 Ｉ２’＋８×（Ｉ１−Ｉ２） ＝Ｉ２’＋Ｉ１’−Ｉ２’ ＝Ｉ１’ （２） となる。
【００４８】従って、差動回路５のアナログ出力信号１
０３ａが帰還された側のトランジスタの出力電流は差動
回路６の”Ｖ２ｎｄ”が印加された側のトランジスタの
出力電流”Ｉ１’”に等しくなる。言い換えれば、差動
回路５及び６の出力電流の差分電流が”０”になるので
相互コンダクタンスの不整合が補償されてＤ／Ａ変換機
の直線性が改善されることになる。
０３ａが帰還された側のトランジスタの出力電流は差動
回路６の”Ｖ２ｎｄ”が印加された側のトランジスタの
出力電流”Ｉ１’”に等しくなる。言い換えれば、差動
回路５及び６の出力電流の差分電流が”０”になるので
相互コンダクタンスの不整合が補償されてＤ／Ａ変換機
の直線性が改善されることになる。
【００４９】また、中位ビットのディジタル入力信号１
０１のコードが”１０００”以外の場合は電流増幅回路
１６はデコーダ回路１７からの出力制御信号に基づ
き、”１０００”と”００００”との間、及び”１００
０”と”１１１１”との間をそれぞれ直線近似して補償
電流出力信号１０４を発生させている。
０１のコードが”１０００”以外の場合は電流増幅回路
１６はデコーダ回路１７からの出力制御信号に基づ
き、”１０００”と”００００”との間、及び”１００
０”と”１１１１”との間をそれぞれ直線近似して補償
電流出力信号１０４を発生させている。
【００５０】この結果、Ｄ／Ａ変換器の直線性が最も悪
化する差動電圧の条件で動作する２つの差動回路を設け
てその差分電流を発生させ、中位ビット１０１のコード
に基づき増幅率を変化させて、それぞれ相互コンダクタ
ンスを重み付けした一対のトランジスタ及び定電流源か
ら構成される差動回路から構成されるＤ／Ａ変換器に加
算することにより、相互コンダクタンスの不整合を補償
して直線性を改善することが可能になる。
化する差動電圧の条件で動作する２つの差動回路を設け
てその差分電流を発生させ、中位ビット１０１のコード
に基づき増幅率を変化させて、それぞれ相互コンダクタ
ンスを重み付けした一対のトランジスタ及び定電流源か
ら構成される差動回路から構成されるＤ／Ａ変換器に加
算することにより、相互コンダクタンスの不整合を補償
して直線性を改善することが可能になる。
【００５１】なお、図１の説明に際しては上位ビットの
ディジタル入力信号１００，中位ビットのディジタル入
力信号１０１及び下位ビットのディジタル入力信号１０
２を変換するＤ／Ａ変換器３，５０及び４を例示した
が、勿論、Ｄ／Ａ変換器５０を下位ビット用のＤ／Ａ変
換器として用いても構わない。
ディジタル入力信号１００，中位ビットのディジタル入
力信号１０１及び下位ビットのディジタル入力信号１０
２を変換するＤ／Ａ変換器３，５０及び４を例示した
が、勿論、Ｄ／Ａ変換器５０を下位ビット用のＤ／Ａ変
換器として用いても構わない。
【００５２】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１及び請
求項２の発明によれば、Ｄ／Ａ変換器の直線性が最も悪
化する差動電圧の条件で動作する２つの差動回路を設け
てその差分電流を発生させ、下位ビットのコードに基づ
き増幅率を変化させて、下位ビット用のＤ／Ａ変換器に
加算することにより、相互コンダクタンスの不整合を補
償して直線性を改善することが可能になる。
本発明によれば次のような効果がある。請求項１及び請
求項２の発明によれば、Ｄ／Ａ変換器の直線性が最も悪
化する差動電圧の条件で動作する２つの差動回路を設け
てその差分電流を発生させ、下位ビットのコードに基づ
き増幅率を変化させて、下位ビット用のＤ／Ａ変換器に
加算することにより、相互コンダクタンスの不整合を補
償して直線性を改善することが可能になる。
【図１】本発明に係るＤ／Ａ変換器の一実施例を示す回
路図である。
路図である。
【図２】デコード回路の入力コードと出力制御信号の関
係を示す表である。
係を示す表である。
【図３】従来例の一例を示す構成回路図である。
１，２ 抵抗アレイ ３，４，５０ Ｄ／Ａ変換器 ５，６，７，８，９，１０，１３，１４ 差動回路 １１ 演算増幅器 １２ａ，１２ｂ，１２ｃ，１２ｄ スイッチ回路 １５ 電流ミラー回路 １６ 電流増幅回路 １７ デコード回路 ５１ 補償電流発生手段 １００，１０１，１０２ ディジタル入力信号 １０３，１０３ａ アナログ出力信号 １０４ 補償電流出力信号
Claims (2)
- 【請求項１】上位ビット用Ｄ／Ａ変換器と下位ビット用
Ｄ／Ａ変換器とを分離して、前記上位ビット用Ｄ／Ａ変
換器及び前記下位ビット用Ｄ／Ａ変換器の出力を加算し
て分解能を上げるＤ／Ａ変換器において、 上位ビットのディジタル入力信号をアナログ出力信号に
変換する上位ビット用Ｄ／Ａ変換器と、 下位ビットのディジタル入力信号に基づいて各々相互コ
ンダクタンスを重み付けされた差動回路を制御して下位
ビットのディジタル入力信号を変換すると共に、この変
換出力を前記上位ビット用Ｄ／Ａ変換器の出力と加算す
る下位ビット用Ｄ／Ａ変換器と、 前記相互コンダクタンスの比の不整合により前記下位ビ
ット用Ｄ／Ａ変換器に生じる差分電流を補償する補償電
流出力信号を前記下位ビットのディジタル入力信号に基
づき発生させ前記下位ビット用Ｄ／Ａ変換器に加算する
補償電流発生手段とを備えたことを特徴とするＤ／Ａ変
換器。 - 【請求項２】前記補償電流発生手段が、 差動電圧差が最大になるように入力電圧が設定され各々
相互コンダクタンスを重み付けされた第１及び第２の差
動回路と、 前記第１及び第２の差動回路の出力が入力端子及び出力
端子に接続され前記２つの出力の差分電流を発生させる
電流ミラー回路と、 前記下位ビットのディジタル入力信号をデコードして出
力制御信号を出力するデコード回路と、 前記出力制御信号に基づきその増幅率を変化させて前記
差分電流を増幅して補償電流出力信号として出力する電
流増幅回路とから構成されたことを特徴とする請求項１
記載のＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32407697A JPH11163727A (ja) | 1997-11-26 | 1997-11-26 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32407697A JPH11163727A (ja) | 1997-11-26 | 1997-11-26 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163727A true JPH11163727A (ja) | 1999-06-18 |
Family
ID=18161888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32407697A Pending JPH11163727A (ja) | 1997-11-26 | 1997-11-26 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163727A (ja) |
-
1997
- 1997-11-26 JP JP32407697A patent/JPH11163727A/ja active Pending
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