JP3513608B2 - ディジタル／アナログ・コンバータ - Google Patents
ディジタル／アナログ・コンバータInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
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- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、集積化に好適なデ
ィジタル／アナログ・コンバータ（以下、Ｄ／Ａコンバ
ータという）に関するものである。
ィジタル／アナログ・コンバータ（以下、Ｄ／Ａコンバ
ータという）に関するものである。
【０００２】
【従来の技術】図３は従来のＤ／Ａコンバータの動作原
理を示す回路の一例を示すものであり、抵抗のラダー回
路およびスイッチング回路で構成されている。図３にお
いて、２１は電圧Ｖを有する直流基準電圧源、３１１〜
３１７は抵抗値Ｒまたは２Ｒを有する抵抗、３３１、３
３２、３３３、３３４は入力されたビット情報によって
切り替わるスイッチ（Ｓ１，Ｓ２，……Ｓｎ）、３２
１、３２２、３２３、３２４は定電流源Ｉ、ＶoutはＤ
／Ａコンバータの出力電圧、７０は出力電圧Ｖoutが出
力される出力端子である。３４１，３４２，３４３，３
４４はディジタル入力信号が入力される入力端子であ
り、ｂ１，ｂ２，ｂｎ−１，ｂｎはそれぞれ入力端子３
４１，３４２，３４３，３４４に印加される２値ディジ
タル入力信号である。なお、スイッチＳ１，Ｓ２，……
Ｓｎは２値ディジタル入力信号ｂ１，ｂ２，ｂｎ−１，
……ｂｎが「１」のときにオンになり、２値ディジタル
入力信号ｂ１，ｂ２，ｂｎ−１，……ｂｎが「０」のと
きにオフになるように動作する。
理を示す回路の一例を示すものであり、抵抗のラダー回
路およびスイッチング回路で構成されている。図３にお
いて、２１は電圧Ｖを有する直流基準電圧源、３１１〜
３１７は抵抗値Ｒまたは２Ｒを有する抵抗、３３１、３
３２、３３３、３３４は入力されたビット情報によって
切り替わるスイッチ（Ｓ１，Ｓ２，……Ｓｎ）、３２
１、３２２、３２３、３２４は定電流源Ｉ、ＶoutはＤ
／Ａコンバータの出力電圧、７０は出力電圧Ｖoutが出
力される出力端子である。３４１，３４２，３４３，３
４４はディジタル入力信号が入力される入力端子であ
り、ｂ１，ｂ２，ｂｎ−１，ｂｎはそれぞれ入力端子３
４１，３４２，３４３，３４４に印加される２値ディジ
タル入力信号である。なお、スイッチＳ１，Ｓ２，……
Ｓｎは２値ディジタル入力信号ｂ１，ｂ２，ｂｎ−１，
……ｂｎが「１」のときにオンになり、２値ディジタル
入力信号ｂ１，ｂ２，ｂｎ−１，……ｂｎが「０」のと
きにオフになるように動作する。
【０００３】以下に、Ｄ／Ａコンバータの動作について
説明する。図３は、理想的なＤ／Ａコンバータの一例を
示す図である。まず、図３のアナログ電圧Ｖoutを求め
るにあたり、図４における各ノードのインピーダンスを
求める。図４はラダー回路の一例を示す図である。
説明する。図３は、理想的なＤ／Ａコンバータの一例を
示す図である。まず、図３のアナログ電圧Ｖoutを求め
るにあたり、図４における各ノードのインピーダンスを
求める。図４はラダー回路の一例を示す図である。
【０００４】図４において、
１）ラダー回路においては、Ｂ１点、Ｃ１点から右方向
を見たインピーダンスはいずれもＲとなる。 ２）ノードＡにおけるインピーダンスは、抵抗Ｒと抵抗
２Ｒとの並列回路と見なすことができるので以下のよう
に表わすことができる。 Ｒ／／２Ｒ＝（2/3）・Ｒ
を見たインピーダンスはいずれもＲとなる。 ２）ノードＡにおけるインピーダンスは、抵抗Ｒと抵抗
２Ｒとの並列回路と見なすことができるので以下のよう
に表わすことができる。 Ｒ／／２Ｒ＝（2/3）・Ｒ
【０００５】（i）上記結果から、図５に示すように入
力ディジタル信号ｂ１，ｂ２，ｂｎ−１，ｂｎが１，
０，０，０となったときの出力電圧を求める。図５にお
いては、ｂ１が「１」であるので、Ｓ１はオンになり、
ｂ２，…，ｂｎ−１，ｂｎは全て「０」であるので、Ｓ
２，…Ｓｎ−１，Ｓ４は全てオフになる。したがって、
抵抗３１１におけるＡ点と直流基準電圧源２１間の電圧
降下ＶＡは、 ＶＡ＝（2/3）・Ｒ・Ｉ となる。
力ディジタル信号ｂ１，ｂ２，ｂｎ−１，ｂｎが１，
０，０，０となったときの出力電圧を求める。図５にお
いては、ｂ１が「１」であるので、Ｓ１はオンになり、
ｂ２，…，ｂｎ−１，ｂｎは全て「０」であるので、Ｓ
２，…Ｓｎ−１，Ｓ４は全てオフになる。したがって、
抵抗３１１におけるＡ点と直流基準電圧源２１間の電圧
降下ＶＡは、 ＶＡ＝（2/3）・Ｒ・Ｉ となる。
【０００６】次に、Ｂ点以降における電圧降下ＶＢ、Ｖ
Ｃ、ＶＤは以下のようになる。 ここで、ＶＣ−１はＶＣのノード一つ前のノードの電圧
降下を示す。このように、各ノードの電圧は、ノードＢ
→ノードＣ→ノードＤに行くに従って１／２づつ減衰す
る。したがって、出力端子７０におけるアナログ出力電
圧Ｖoutを一般式で表わすと、（１）式のようになる。 Ｖout＝Ｖ−ＶＤ＝Ｖ−（1/2ｎ−１）・（2/3）・Ｒ・
Ｉ・ｂ１ …（１） ここで、ｎは１，２，３，…の正整数である。
Ｃ、ＶＤは以下のようになる。 ここで、ＶＣ−１はＶＣのノード一つ前のノードの電圧
降下を示す。このように、各ノードの電圧は、ノードＢ
→ノードＣ→ノードＤに行くに従って１／２づつ減衰す
る。したがって、出力端子７０におけるアナログ出力電
圧Ｖoutを一般式で表わすと、（１）式のようになる。 Ｖout＝Ｖ−ＶＤ＝Ｖ−（1/2ｎ−１）・（2/3）・Ｒ・
Ｉ・ｂ１ …（１） ここで、ｎは１，２，３，…の正整数である。
【０００７】（ii）次に、図６に示すように入力ディジ
タル信号ｂ１，ｂ２，ｂｎ−１，ｂnが０，１，０，０
となったときの出力電圧を求める。図６においては、ｂ
２が「１」であるので、Ｓ２はオンになり、ｂ１，
…，ｂｎ−１，ｂｎは全て「０」であるので、Ｓ１，…
Ｓｎ−１，Ｓnは全てオフになる。したがって、抵抗３
１３におけるＢ点と直流基準電圧源２１間の電圧降下Ｖ
Ｂは、ＶＢ＝（2/3）・Ｒ・Ｉとなる。
タル信号ｂ１，ｂ２，ｂｎ−１，ｂnが０，１，０，０
となったときの出力電圧を求める。図６においては、ｂ
２が「１」であるので、Ｓ２はオンになり、ｂ１，
…，ｂｎ−１，ｂｎは全て「０」であるので、Ｓ１，…
Ｓｎ−１，Ｓnは全てオフになる。したがって、抵抗３
１３におけるＢ点と直流基準電圧源２１間の電圧降下Ｖ
Ｂは、ＶＢ＝（2/3）・Ｒ・Ｉとなる。
【０００８】次に、Ｃ点以降における電圧降下ＶＣ、Ｖ
Ｄは以下のようになる。 ＶＣ＝1/2×ＶＣ−１ （ここで、ＶＣ−１はＣノードの１つ前のノードの電圧
を示す。） ＶＤ＝1/2×ＶＣ このように、各ノードの電圧は、ノードＣ→ノードＤに
行くに従って１／２づつ減衰する。したがって、出力端
子７０におけるアナログ出力電圧Ｖoutを一般式で表わ
すと、（２）式のようになる。 Ｖout＝Ｖ−（1/2ｎ−２）・（2/3）・Ｒ・Ｉ・ｂ２ …（２） ここで、ｎは１，２，３，…の正整数である。
Ｄは以下のようになる。 ＶＣ＝1/2×ＶＣ−１ （ここで、ＶＣ−１はＣノードの１つ前のノードの電圧
を示す。） ＶＤ＝1/2×ＶＣ このように、各ノードの電圧は、ノードＣ→ノードＤに
行くに従って１／２づつ減衰する。したがって、出力端
子７０におけるアナログ出力電圧Ｖoutを一般式で表わ
すと、（２）式のようになる。 Ｖout＝Ｖ−（1/2ｎ−２）・（2/3）・Ｒ・Ｉ・ｂ２ …（２） ここで、ｎは１，２，３，…の正整数である。
【０００９】（iii）次に、図７に示すように入力ディ
ジタル信号ｂ１，ｂ２，ｂｎ−１，ｂｎが０，０，１，
０となったときの出力電圧を求める。図７においては、
ｂ３が「１」であるので、Ｓｎ−１はオンになり、
ｂ１，ｂ２，ｂｎは全て「０」であるので、Ｓ１，Ｓ
２，Ｓnは全てオフになる。
ジタル信号ｂ１，ｂ２，ｂｎ−１，ｂｎが０，０，１，
０となったときの出力電圧を求める。図７においては、
ｂ３が「１」であるので、Ｓｎ−１はオンになり、
ｂ１，ｂ２，ｂｎは全て「０」であるので、Ｓ１，Ｓ
２，Ｓnは全てオフになる。
【００１０】したがって、抵抗３１５のノードＣ点と直
流基準電圧源２１間の電圧降下ＶＣは、 ＶＣ＝（2/3）・Ｒ・Ｉ となる。
流基準電圧源２１間の電圧降下ＶＣは、 ＶＣ＝（2/3）・Ｒ・Ｉ となる。
【００１１】次に、Ｄ点における電圧降下ＶＤは以下の
ようになる。 ＶＤ＝1/2×ＶＣ このように、各ノードの電圧は、ノードＣ→ノードＤに
行くに従って１／２づつ減衰する。したがって、出力端
子７０におけるアナログ出力電圧Ｖoutを一般式で表わ
すと、（３）式のようになる。Ｖout＝Ｖ−（ 1/
2 ｎ− 3 ）・（2/3）・Ｒ・Ｉ・ｂ３ …
（３）ここで、ｎは１，２，３，…の正整数である。
ようになる。 ＶＤ＝1/2×ＶＣ このように、各ノードの電圧は、ノードＣ→ノードＤに
行くに従って１／２づつ減衰する。したがって、出力端
子７０におけるアナログ出力電圧Ｖoutを一般式で表わ
すと、（３）式のようになる。Ｖout＝Ｖ−（ 1/
2 ｎ− 3 ）・（2/3）・Ｒ・Ｉ・ｂ３ …
（３）ここで、ｎは１，２，３，…の正整数である。
【００１２】（iv）次に、図８に示すように入力ディジ
タル信号ｂ１，ｂ２，ｂ３，ｂｎが０，０，０,１とな
ったときの出力電圧を求める。図８においては、ｂｎの
みが「１」であるので、Ｓｎはオンになり、ｂ１，
ｂ２，ｂ３は全て「０」であるので、Ｓ１，Ｓ２，Ｓ
ｎ−１は全てオフになる。したがって、抵抗３１７のノ
ードＣ点と直流基準電圧源２１間の電圧降下ＶＤは、 ＶＤ＝（2/3）・Ｒ・Ｉ となる。
タル信号ｂ１，ｂ２，ｂ３，ｂｎが０，０，０,１とな
ったときの出力電圧を求める。図８においては、ｂｎの
みが「１」であるので、Ｓｎはオンになり、ｂ１，
ｂ２，ｂ３は全て「０」であるので、Ｓ１，Ｓ２，Ｓ
ｎ−１は全てオフになる。したがって、抵抗３１７のノ
ードＣ点と直流基準電圧源２１間の電圧降下ＶＤは、 ＶＤ＝（2/3）・Ｒ・Ｉ となる。
【００１３】このように、各ノードの電圧は、ノードＣ
→ノードＤに行くに従って1/2づつ減衰する。したがっ
て、出力端子７０における出力電圧Ｖoutを一般式で表
わすと、（６）式のようになる。 Ｖout＝Ｖ−（1/2０）・（2/3）・Ｒ・Ｉ・ｂ
ｎ …（４）ここで、ｎは１，２，３，…の正整数である。
→ノードＤに行くに従って1/2づつ減衰する。したがっ
て、出力端子７０における出力電圧Ｖoutを一般式で表
わすと、（６）式のようになる。 Ｖout＝Ｖ−（1/2０）・（2/3）・Ｒ・Ｉ・ｂ
ｎ …（４）ここで、ｎは１，２，３，…の正整数である。
【００１４】以上の結果から出力電圧Ｖoutは（１）〜
（４）式を重ね合わせることによって得られる。 Ｖout ＝Ｖ−（2/3）・Ｒ・Ｉ・｛ｂｎ＋（1/2１）・ｂ
ｎ−１＋ ……＋（1/2ｎ−１）・ｂ１｝ ＝Ｖ−（2/3）・Ｒ・Ｉ・（1/2ｎ−１）・ ｛２ｎ−１・ｂｎ ＋ ２ｎ−２・ｂｎ−１ …＋２０
・ｂ１｝ …（６）
（４）式を重ね合わせることによって得られる。 Ｖout ＝Ｖ−（2/3）・Ｒ・Ｉ・｛ｂｎ＋（1/2１）・ｂ
ｎ−１＋ ……＋（1/2ｎ−１）・ｂ１｝ ＝Ｖ−（2/3）・Ｒ・Ｉ・（1/2ｎ−１）・ ｛２ｎ−１・ｂｎ ＋ ２ｎ−２・ｂｎ−１ …＋２０
・ｂ１｝ …（６）
【００１５】図９は、上述のディジタル信号ｂ１，
ｂ２，ｂ３，……ｂｎにおける、ｎの値を、例えば、４
とした場合（ｂ１，ｂ２，ｂ３，ｂ４）の入力ディジタ
ル信号とアナログ出力信号Ｖoutとの関係を図示したも
のである。
ｂ２，ｂ３，……ｂｎにおける、ｎの値を、例えば、４
とした場合（ｂ１，ｂ２，ｂ３，ｂ４）の入力ディジタ
ル信号とアナログ出力信号Ｖoutとの関係を図示したも
のである。
【００１６】図３に示すように、ディジタル信号ｂ１，
ｂ２，ｂ３，ｂ４の値の「０，０，０，０」の場合は、
スイッチＳ１，Ｓ２，Ｓ３，Ｓ４のいずれにも電流が流
れないので、出力電圧Ｖoutは直流基準電圧源２１の電
圧と同じＶになる。
ｂ２，ｂ３，ｂ４の値の「０，０，０，０」の場合は、
スイッチＳ１，Ｓ２，Ｓ３，Ｓ４のいずれにも電流が流
れないので、出力電圧Ｖoutは直流基準電圧源２１の電
圧と同じＶになる。
【００１７】次に、図５に示すように、ディジタル信号
ｂ１，ｂ２，ｂ３，ｂ４が「１，０，０，０」の場合
は、上述の（１）式に、ｎ＝４を代入して、 Ｖout＝Ｖ−（1/2４−１）・（2/3）・Ｒ・Ｉ
＝Ｖ−（1/8）ΔＶ
…（７） ここで、ΔＶ＝（2/3）Ｒ・Ｉで一定の電圧降下を示す
値である。
ｂ１，ｂ２，ｂ３，ｂ４が「１，０，０，０」の場合
は、上述の（１）式に、ｎ＝４を代入して、 Ｖout＝Ｖ−（1/2４−１）・（2/3）・Ｒ・Ｉ
＝Ｖ−（1/8）ΔＶ
…（７） ここで、ΔＶ＝（2/3）Ｒ・Ｉで一定の電圧降下を示す
値である。
【００１８】次に、図６に示すように、ディジタル信号
ｂ１，ｂ２，ｂ３，ｂ４が「０，１，０，０」の場合
は、上述の（２）式に、ｎ＝４を代入して、 Ｖout＝Ｖ−（1/2４−２）・（2/3）・Ｒ・Ｉ ＝Ｖ−（1/4）ΔＶ …（８） 次に、図７に示すように、ディジタル信号ｂ１，ｂ２，
ｂ３，ｂ４が「０，０，１，０」の場合は、上述の
（３）式に、ｎ＝４を代入して、 Ｖout＝Ｖ−（1/2ｎ−３）・（2/3）・Ｒ・Ｉ ＝Ｖ−（1/2）ΔＶ …（９） 次に、図８に示すように、ディジタル信号ｂ１，ｂ２，
ｂ３，ｂ４が「０，０，０，１」の場合は、上述の
（４）式に、ｎ＝４を代入して、 Ｖout＝Ｖ−（1/2０）・（2/3）・Ｒ・Ｉ ＝Ｖ−ΔＶ …（１０） さらに、例えば、ディジタル信号ｂ１，ｂ２，ｂ３，ｂ
４が「１，１，０，０」の場合は、上述の（７）式と
（８）式とを重畳して Ｖout＝Ｖ−（1/8）ΔＶ−（1/4）ΔＶ となる。
ｂ１，ｂ２，ｂ３，ｂ４が「０，１，０，０」の場合
は、上述の（２）式に、ｎ＝４を代入して、 Ｖout＝Ｖ−（1/2４−２）・（2/3）・Ｒ・Ｉ ＝Ｖ−（1/4）ΔＶ …（８） 次に、図７に示すように、ディジタル信号ｂ１，ｂ２，
ｂ３，ｂ４が「０，０，１，０」の場合は、上述の
（３）式に、ｎ＝４を代入して、 Ｖout＝Ｖ−（1/2ｎ−３）・（2/3）・Ｒ・Ｉ ＝Ｖ−（1/2）ΔＶ …（９） 次に、図８に示すように、ディジタル信号ｂ１，ｂ２，
ｂ３，ｂ４が「０，０，０，１」の場合は、上述の
（４）式に、ｎ＝４を代入して、 Ｖout＝Ｖ−（1/2０）・（2/3）・Ｒ・Ｉ ＝Ｖ−ΔＶ …（１０） さらに、例えば、ディジタル信号ｂ１，ｂ２，ｂ３，ｂ
４が「１，１，０，０」の場合は、上述の（７）式と
（８）式とを重畳して Ｖout＝Ｖ−（1/8）ΔＶ−（1/4）ΔＶ となる。
【００１９】さらに、例えば、ディジタル信号ｂ１，ｂ
２，ｂ３，ｂ４が「１，１，１，０」の場合は、上述の
（７）式、（８）式、（９）式とを重畳して Ｖout＝Ｖ−（1/8）ΔＶ−（1/4）ΔＶ−（1/2）ΔＶ …（１１） となる。
２，ｂ３，ｂ４が「１，１，１，０」の場合は、上述の
（７）式、（８）式、（９）式とを重畳して Ｖout＝Ｖ−（1/8）ΔＶ−（1/4）ΔＶ−（1/2）ΔＶ …（１１） となる。
【００２０】このような演算を繰り返し行うことによっ
て図１０に示すような階段状の出力電圧Ｖoutが得られ
る。図１０において、例えば、横軸のスイッチＳ１，Ｓ
２，……Ｓｎの組み合わせが（０，０，０，０）のとき
は、縦軸のアナログ電圧はＶとなる。また、横軸のスイ
ッチＳ１，Ｓ２，……Ｓｎの組み合わせが（０，１，
０，０）のときは、縦軸のアナログ電圧はＶ−ΔＶとな
る（縦軸の各段の電圧をΔＶとする）。さらに、横軸の
スイッチＳ１，Ｓ２，……Ｓｎの組み合わせが（１，
１，１，１）のときは、縦軸のアナログ電圧は最低電圧
ＶＬとなる。スイッチの段数を多くすることによって、
スムーズなアナログ電圧が得られる。なお、スイッチの
段数をどの程度にするかはシステムによって決まるもの
である。図１０において、丸印はスイッチがオンになる
ことを意味し、無印はスイッチがオフになることを意味
している。各スイッチのオンオフはスイッチ状態の下部
の２進数ディジタル値と対応している。
て図１０に示すような階段状の出力電圧Ｖoutが得られ
る。図１０において、例えば、横軸のスイッチＳ１，Ｓ
２，……Ｓｎの組み合わせが（０，０，０，０）のとき
は、縦軸のアナログ電圧はＶとなる。また、横軸のスイ
ッチＳ１，Ｓ２，……Ｓｎの組み合わせが（０，１，
０，０）のときは、縦軸のアナログ電圧はＶ−ΔＶとな
る（縦軸の各段の電圧をΔＶとする）。さらに、横軸の
スイッチＳ１，Ｓ２，……Ｓｎの組み合わせが（１，
１，１，１）のときは、縦軸のアナログ電圧は最低電圧
ＶＬとなる。スイッチの段数を多くすることによって、
スムーズなアナログ電圧が得られる。なお、スイッチの
段数をどの程度にするかはシステムによって決まるもの
である。図１０において、丸印はスイッチがオンになる
ことを意味し、無印はスイッチがオフになることを意味
している。各スイッチのオンオフはスイッチ状態の下部
の２進数ディジタル値と対応している。
【００２１】図９は図３の従来のＤ／Ａコンバータを実
際のＩＣ回路で実現した一例を示す図である。図９にお
いて、２１および２２はそれぞれ直流基準電圧源（それ
ぞれ電圧Ｖおよび電圧Ｖref）、４３〜５３はそれぞれ
抵抗（抵抗値Ｒ、２ＲまたはＲＥ）、（Ｑ1a，Ｑ１
ｂ），（Ｑ2a，Ｑ2b）…（Ｑna，Ｑnb）はそれぞれ各対
毎に図３におけるスイッチＳ１、Ｓ２、……Ｓｎに対応
するスイッチングトランジスタである。７０はアナログ
出力電圧Ｖoutが出力される出力端子である。１１，１
２，１３，１４はディジタル入力信号が入力される入力
端子であり、ｂ１，ｂ２，ｂｎ−１，ｂｎはそれぞれ入
力端子１１，１２，１３，１４に印加される２値ディジ
タル入力信号、ＶoutはＤ／Ａコンバータのアナログ出
力電圧である。
際のＩＣ回路で実現した一例を示す図である。図９にお
いて、２１および２２はそれぞれ直流基準電圧源（それ
ぞれ電圧Ｖおよび電圧Ｖref）、４３〜５３はそれぞれ
抵抗（抵抗値Ｒ、２ＲまたはＲＥ）、（Ｑ1a，Ｑ１
ｂ），（Ｑ2a，Ｑ2b）…（Ｑna，Ｑnb）はそれぞれ各対
毎に図３におけるスイッチＳ１、Ｓ２、……Ｓｎに対応
するスイッチングトランジスタである。７０はアナログ
出力電圧Ｖoutが出力される出力端子である。１１，１
２，１３，１４はディジタル入力信号が入力される入力
端子であり、ｂ１，ｂ２，ｂｎ−１，ｂｎはそれぞれ入
力端子１１，１２，１３，１４に印加される２値ディジ
タル入力信号、ＶoutはＤ／Ａコンバータのアナログ出
力電圧である。
【００２２】入力端子１１，１２，１３，１４にはディ
ジタル信号ｂ１，ｂ２，……ｂｎのビット情報が入力さ
れる。このビット情報としては、「１またはハイ」また
は「０またはロー」の２進数論理電圧が用いられる。例
えば、ｂ１＝１のとき、トランジスタＱ1bのベースに印
加される電圧Ｖｂ１と直流基準電圧源Ｖrefの関係をＶ
ｂ１≫Ｖrefとすると、トランジスタＱ1bはオン、トラ
ンジスタＱ1aはオフとなり、トランジスタＱ1aには電流
が流れない。
ジタル信号ｂ１，ｂ２，……ｂｎのビット情報が入力さ
れる。このビット情報としては、「１またはハイ」また
は「０またはロー」の２進数論理電圧が用いられる。例
えば、ｂ１＝１のとき、トランジスタＱ1bのベースに印
加される電圧Ｖｂ１と直流基準電圧源Ｖrefの関係をＶ
ｂ１≫Ｖrefとすると、トランジスタＱ1bはオン、トラ
ンジスタＱ1aはオフとなり、トランジスタＱ1aには電流
が流れない。
【００２３】また、ｂ１＝０のとき、トランジスタＱ1b
のベースに印加される電圧Ｖb1と直流基準電圧源Ｖref
の関係をＶb1≪Ｖrefとすると、トランジスタＱ1bはオ
フ、トランジスタＱ1aはオンとなり、トランジスタＱ1a
に電流ＩＣが流れる。
のベースに印加される電圧Ｖb1と直流基準電圧源Ｖref
の関係をＶb1≪Ｖrefとすると、トランジスタＱ1bはオ
フ、トランジスタＱ1aはオンとなり、トランジスタＱ1a
に電流ＩＣが流れる。
【００２４】このように、トランジスタＱ1aがオンとな
るときは、図３においてスイッチングＳ１がオンとなる
ことと等しいので、図９中のＡ点の電圧は図３と同様に ＶＡ＝（2/3）・Ｒ・Ｉ となる。
るときは、図３においてスイッチングＳ１がオンとなる
ことと等しいので、図９中のＡ点の電圧は図３と同様に ＶＡ＝（2/3）・Ｒ・Ｉ となる。
【００２５】ディジタル信号ｂ２、ｂ３、……ｂｎも同
様にディジタル電圧「１」または「０」が印加され、各
トランジスタＱ1a，Ｑ2a，…Ｑnaを流れる電流ＩＣをＩ
と置き換えると、図３の場合と同様に、上記（６）式を
得ることができる。
様にディジタル電圧「１」または「０」が印加され、各
トランジスタＱ1a，Ｑ2a，…Ｑnaを流れる電流ＩＣをＩ
と置き換えると、図３の場合と同様に、上記（６）式を
得ることができる。
【００２６】一般に、トランジスタはベース電流ＩＢが
流れ、そのベース電流ＩＢとコレクタ電流ＩＣの関係は ＩＣ／ＩＢ＝ｈＦＥ となることが知られている。したがって、スイッチング
トランジスタＱ1aのコレクタに流れる電流ＩＣは次式で
表すことができる。
流れ、そのベース電流ＩＢとコレクタ電流ＩＣの関係は ＩＣ／ＩＢ＝ｈＦＥ となることが知られている。したがって、スイッチング
トランジスタＱ1aのコレクタに流れる電流ＩＣは次式で
表すことができる。
【００２７】
ＩＣ＝（Ｖref−ＶＢＥ）・ｈＦＥ／｛ＲＥ・（１＋ｈＦＥ）｝ …（１２
）
ＩＣ＝Ｉとし（１２）式を（６）式に代入すると、
Ｖout＝Ｖ−（2/3）・Ｒ・（1/2ｎ−１）・［（Ｖref−ＶＢＥ）・
ｈＦＥ／｛ＲＥ・（１＋ｈＦＥ）｝］・
｛２ｎ−１・ｂｎ＋２ｎ−２・ｂｎ−１＋………＋２０・ｂ１｝ …（１
３）
となる。
【００２８】（１３）式にはｈＦＥ／｛ＲＥ・（１＋ｈ
ＦＥ）｝の項があるため、出力電圧Ｖoutはトランジス
タのｈＦＥ依存性があり、製造上のばらつきや温度変化
に対して設計値どおりの出力電圧Ｖoutを得ることが困
難であるという問題点があった。
ＦＥ）｝の項があるため、出力電圧Ｖoutはトランジス
タのｈＦＥ依存性があり、製造上のばらつきや温度変化
に対して設計値どおりの出力電圧Ｖoutを得ることが困
難であるという問題点があった。
【００２９】図１１は、Ｄ／Ａコンバータにおけるディ
ジタルビット入力と出力アナログ電圧Ｖoutのグラフの
温度特性を示す図である。上に説明したように、従来の
Ｄ／Ａコンバータの構成によれば、出力電圧Ｖoutはト
ランジスタのｈＦＥ に依存するために、温度が変化した
場合、例えば、温度がＴ゜Ｃで動作していたＤ／Ａコン
バータが温度がＴ１゜Ｃに変化した場合、同じディジタ
ル入力値に対して温度Ｔ゜Ｃにおける出力電圧Ｖoutよ
りも低い出力電圧が得られることになる。
ジタルビット入力と出力アナログ電圧Ｖoutのグラフの
温度特性を示す図である。上に説明したように、従来の
Ｄ／Ａコンバータの構成によれば、出力電圧Ｖoutはト
ランジスタのｈＦＥ に依存するために、温度が変化した
場合、例えば、温度がＴ゜Ｃで動作していたＤ／Ａコン
バータが温度がＴ１゜Ｃに変化した場合、同じディジタ
ル入力値に対して温度Ｔ゜Ｃにおける出力電圧Ｖoutよ
りも低い出力電圧が得られることになる。
【００３０】さらに、トランジスタのｈＦＥは製造上の
ばらつきによって変化するために、製造ロットが異なる
とトランジスタのｈＦＥが異なるために、同じ温度でＤ
／Ａコンバータを動作させた場合でも各Ｄ／Ａコンバー
タ毎に出力電圧Ｖoutが異なるという欠点があった。
ばらつきによって変化するために、製造ロットが異なる
とトランジスタのｈＦＥが異なるために、同じ温度でＤ
／Ａコンバータを動作させた場合でも各Ｄ／Ａコンバー
タ毎に出力電圧Ｖoutが異なるという欠点があった。
【００３１】
【発明が解決しようとする課題】本発明は上記の問題点
を改善するものであり、従来のＤ／Ａコンバータ回路に
抵抗とトランジスタとから構成される制御回路とオペア
ンプを追加し、上記制御回路の出力と基準直流電源をオ
ペアンプで比較し、そのオペアンプの出力を制御回路の
入力とＤ／Ａコンバータに供給することによって、トラ
ンジスタのｈＦＥに依存しないＤ／Ａコンバータを提供
するものである。
を改善するものであり、従来のＤ／Ａコンバータ回路に
抵抗とトランジスタとから構成される制御回路とオペア
ンプを追加し、上記制御回路の出力と基準直流電源をオ
ペアンプで比較し、そのオペアンプの出力を制御回路の
入力とＤ／Ａコンバータに供給することによって、トラ
ンジスタのｈＦＥに依存しないＤ／Ａコンバータを提供
するものである。
【００３２】
【課題を解決するための手段】請求項１に係るＤ／Ａコ
ンバータは、第１の直流電源と、一端がこの第１の直流
基準電圧源に接続される抵抗要素からなるラダー回路
と、このラダー回路の前記第１の直流基準 電圧源が接続
されていない方の各ノードに接続される複数のスイッチ
ング素子と、第１の電極が抵抗を介して第１の直流基準
電圧源に接続され、第２の電極が抵抗を介して接地され
る、複数のスイッチング素子と同じ特性を有するトラン
ジスタと、トランジスタの第１の電極が非反転端子に接
続され、第２の直流基準電圧源が反転端子に接続される
オペアンプとを備え、そのオペアンプの出力端子は前記
トランジスタの第３の電極および複数のスイッチング素
子の第３の電極に共通に接続され、複数のスイッチング
素子を複数のディジタルビット入力によってオンオフす
ることによって、最終段のスイッチング素子の第１の電
極からアナログ出力を得るように構成される。
ンバータは、第１の直流電源と、一端がこの第１の直流
基準電圧源に接続される抵抗要素からなるラダー回路
と、このラダー回路の前記第１の直流基準 電圧源が接続
されていない方の各ノードに接続される複数のスイッチ
ング素子と、第１の電極が抵抗を介して第１の直流基準
電圧源に接続され、第２の電極が抵抗を介して接地され
る、複数のスイッチング素子と同じ特性を有するトラン
ジスタと、トランジスタの第１の電極が非反転端子に接
続され、第２の直流基準電圧源が反転端子に接続される
オペアンプとを備え、そのオペアンプの出力端子は前記
トランジスタの第３の電極および複数のスイッチング素
子の第３の電極に共通に接続され、複数のスイッチング
素子を複数のディジタルビット入力によってオンオフす
ることによって、最終段のスイッチング素子の第１の電
極からアナログ出力を得るように構成される。
【００３３】請求項２に係るＤ／Ａコンバータは、一端
が第１の直流基準電圧源に接続され、他端がアナログ出
力端子に接続される抵抗要素からなるラダー回路の第１
の直流基準電圧源でない方の各ノードに複数の第１のス
イッチング素子を接続し、第１のスイッチング素子は第
２のスイッチング素子と第３のスイッチング素子から構
成され、第２のスイッチング素子は、第１の電極がラダ
ー回路の各段のノードに接続され、第２の電極が抵抗を
介して接地され、第３の電極には制御電圧が印加され、
第３のスイッチング素子は、第１の電極が直接に第１の
直流基準電圧源に接続され、第２の電極が第２のスイッ
チング素子の第２の電極に共通接続され、第３の電極に
はディジタル入力が入力されるＤ／Ａコンバータにおい
て、第１の電極が抵抗を介して第１の直流基準電圧源に
接続され、第２の電極が抵抗を介して接地されるトラン
ジスタと、トランジスタの第１の電極が非反転端子に接
続され、第２の直流基準電圧源が反転端子に接続される
オペアンプを含み、そのオペアンプの出力端子はトラン
ジスタの第３の電極および複数の第２のスイッチング素
子の第３の電極に共通に接続される制御電圧発生回路を
有し、第３のスイッチング素子を介して複数の第２のス
イッチング素子を複数のディジタルビット入力によって
オンオフすることによって、最終段の第２のスイッチン
グ素子の第１の電極からアナログ出力を得るように構成
される。
が第１の直流基準電圧源に接続され、他端がアナログ出
力端子に接続される抵抗要素からなるラダー回路の第１
の直流基準電圧源でない方の各ノードに複数の第１のス
イッチング素子を接続し、第１のスイッチング素子は第
２のスイッチング素子と第３のスイッチング素子から構
成され、第２のスイッチング素子は、第１の電極がラダ
ー回路の各段のノードに接続され、第２の電極が抵抗を
介して接地され、第３の電極には制御電圧が印加され、
第３のスイッチング素子は、第１の電極が直接に第１の
直流基準電圧源に接続され、第２の電極が第２のスイッ
チング素子の第２の電極に共通接続され、第３の電極に
はディジタル入力が入力されるＤ／Ａコンバータにおい
て、第１の電極が抵抗を介して第１の直流基準電圧源に
接続され、第２の電極が抵抗を介して接地されるトラン
ジスタと、トランジスタの第１の電極が非反転端子に接
続され、第２の直流基準電圧源が反転端子に接続される
オペアンプを含み、そのオペアンプの出力端子はトラン
ジスタの第３の電極および複数の第２のスイッチング素
子の第３の電極に共通に接続される制御電圧発生回路を
有し、第３のスイッチング素子を介して複数の第２のス
イッチング素子を複数のディジタルビット入力によって
オンオフすることによって、最終段の第２のスイッチン
グ素子の第１の電極からアナログ出力を得るように構成
される。
【００３４】請求項３に係るＤ／Ａコンバータは、第１
の直流電圧源と、一端がこの第１の直流基準電圧源に接
続される抵抗要素からなるラダー回路と、このラダー回
路の前記第１の直流基準電圧源が接続されてない方の各
ノードに接続される複数のスイッチング素子と、複数の
スイッチング素子中の最終段のスイッチング素子の第１
の電極が非反転端子に接続され、第２の直流基準電圧源
が反転端子に接続されるオペアンプと、第１の電極が抵
抗を介して第１の直流基準電圧源に接続され、第２の電
極が抵抗を介して接地される、前記複数のスイッチング
素子と同じ特性を有するトランジスタとを備え、そのオ
ペアンプの出力端子は複数のスイッチング素子の第３の
電極および前記トランジスタの第３の電極に共通に接続
され、複数のスイッチング素子を複数のディジタルビッ
ト入力によってオンオフすることによって、前記トラン
ジスタの第１の電極からアナログ出力を得るこように構
成される。
の直流電圧源と、一端がこの第１の直流基準電圧源に接
続される抵抗要素からなるラダー回路と、このラダー回
路の前記第１の直流基準電圧源が接続されてない方の各
ノードに接続される複数のスイッチング素子と、複数の
スイッチング素子中の最終段のスイッチング素子の第１
の電極が非反転端子に接続され、第２の直流基準電圧源
が反転端子に接続されるオペアンプと、第１の電極が抵
抗を介して第１の直流基準電圧源に接続され、第２の電
極が抵抗を介して接地される、前記複数のスイッチング
素子と同じ特性を有するトランジスタとを備え、そのオ
ペアンプの出力端子は複数のスイッチング素子の第３の
電極および前記トランジスタの第３の電極に共通に接続
され、複数のスイッチング素子を複数のディジタルビッ
ト入力によってオンオフすることによって、前記トラン
ジスタの第１の電極からアナログ出力を得るこように構
成される。
【００３５】請求項４に係るＤ／Ａコンバータは、一端
が第１の直流基準電圧源に接続される抵抗要素からなる
ラダー回路の第１の直流基準電圧源でない方の各ノード
は複数の第１のスイッチング素子に接続され、第１のス
イッチング素子は第２のスイッチング素子と第３のスイ
ッチング素子から構成され、第２のスイッチング素子
は、第１の電極がラダー回路の各ノードに接続され、第
２の電極が抵抗を介して接地され、第３の電極には制御
電圧が印加され、第３のスイッチング素子は、第１の電
極が直接に第１の直流基準電圧源に接続され、第２の電
極が第２のスイッチング素子の第２の電極に共通接続さ
れ、第３の電極はディジタル入力が入力されるＤ／Ａコ
ンバータにおいて、最終段の第２のスイッチング素子の
第１の電極が非反転端子に接続され、第２の直流基準電
圧源が反転端子に接続されるオペアンプと、第１の電極
が抵抗を介して第１の直流基準電圧源に接続され、第２
の電極が抵抗を介して接地されるトランジスタとを備
え、そのオペアンプの出力端子は、複数の第２のスイッ
チング素子の第３の電極およびトランジスタの第３の電
極に共通に接続され、第３のスイッチング素子を介して
複数の第２のスイッチング素子を複数のディジタルビッ
ト入力によってオンオフすることによって、トランジス
タの第１の電極からアナログ出力を得るように構成され
る。
が第１の直流基準電圧源に接続される抵抗要素からなる
ラダー回路の第１の直流基準電圧源でない方の各ノード
は複数の第１のスイッチング素子に接続され、第１のス
イッチング素子は第２のスイッチング素子と第３のスイ
ッチング素子から構成され、第２のスイッチング素子
は、第１の電極がラダー回路の各ノードに接続され、第
２の電極が抵抗を介して接地され、第３の電極には制御
電圧が印加され、第３のスイッチング素子は、第１の電
極が直接に第１の直流基準電圧源に接続され、第２の電
極が第２のスイッチング素子の第２の電極に共通接続さ
れ、第３の電極はディジタル入力が入力されるＤ／Ａコ
ンバータにおいて、最終段の第２のスイッチング素子の
第１の電極が非反転端子に接続され、第２の直流基準電
圧源が反転端子に接続されるオペアンプと、第１の電極
が抵抗を介して第１の直流基準電圧源に接続され、第２
の電極が抵抗を介して接地されるトランジスタとを備
え、そのオペアンプの出力端子は、複数の第２のスイッ
チング素子の第３の電極およびトランジスタの第３の電
極に共通に接続され、第３のスイッチング素子を介して
複数の第２のスイッチング素子を複数のディジタルビッ
ト入力によってオンオフすることによって、トランジス
タの第１の電極からアナログ出力を得るように構成され
る。
【００３６】請求項５に係るＤ／Ａコンバータにおいて
は、スイッチング素子およびトランジスタはバイポーラ
トランジスタで構成され、第１の電極はコレクタ、第２
の電極はエミッタおよび第３の電極はベースであるよう
に構成される。
は、スイッチング素子およびトランジスタはバイポーラ
トランジスタで構成され、第１の電極はコレクタ、第２
の電極はエミッタおよび第３の電極はベースであるよう
に構成される。
【００３７】請求項６に係るＤ／Ａコンバータにおいて
は、スイッチング素子およびトランジスタはＭＯＳトラ
ンジスタで構成され、第１の電極はドレーン、第２の電
極はソースおよび第３の電極はゲートであるように構成
される。
は、スイッチング素子およびトランジスタはＭＯＳトラ
ンジスタで構成され、第１の電極はドレーン、第２の電
極はソースおよび第３の電極はゲートであるように構成
される。
【００３８】
【発明の実施の形態】実施の形態１．
図１は、本発明の実施の形態１の構成を示す図である。
図１において、２１および２２はそれぞれ直流基準電圧
源（それぞれ電圧Ｖおよび電圧Ｖref）、３０はオペア
ンプ、Ｑｒはトランジスタ、ＲｒおよびＲＥｒは抵抗で
ある。４３〜５３はそれぞれ抵抗（抵抗値Ｒ、２Ｒおよ
びＲＥ）、Ｑ1a，Ｑ1b，Ｑ2a，Ｑ2b…Ｑna，Ｑnbはスイ
ッチングトランジスタ、ｂ１，ｂ２，……ｂnはビット
情報入力端子、７０は出力端子である。１１０は制御回
路、４１,４２はそれぞれ抵抗（抵抗値ＲｒおよびＲ
Ｅｒ）、Ｑｒはトランジスタである。図１において、図
９の従来のＤ／Ａコンバータと同じ構成部分には同一記
号を付し、説明を省略する。
図１において、２１および２２はそれぞれ直流基準電圧
源（それぞれ電圧Ｖおよび電圧Ｖref）、３０はオペア
ンプ、Ｑｒはトランジスタ、ＲｒおよびＲＥｒは抵抗で
ある。４３〜５３はそれぞれ抵抗（抵抗値Ｒ、２Ｒおよ
びＲＥ）、Ｑ1a，Ｑ1b，Ｑ2a，Ｑ2b…Ｑna，Ｑnbはスイ
ッチングトランジスタ、ｂ１，ｂ２，……ｂnはビット
情報入力端子、７０は出力端子である。１１０は制御回
路、４１,４２はそれぞれ抵抗（抵抗値ＲｒおよびＲ
Ｅｒ）、Ｑｒはトランジスタである。図１において、図
９の従来のＤ／Ａコンバータと同じ構成部分には同一記
号を付し、説明を省略する。
【００３９】図１において、制御回路１１０中のトラン
ジスタＱｒのエミッタは抵抗ＲＥｒを介して接地され
る。トランジスタＱｒのコレクタは抵抗Ｒｒを介して直
流基準電圧源２１に接続され、かつオペアンプ３０の非
反転入力端子にも接続される。電圧Ｖrefを有する直流
基準電圧源２２は、上記のオペアンプ３０の反転入力端
子に接続される。オペアンプ３０の出力はトランジスタ
ＱｒのベースおよびＤ／Ａコンバータを構成するトラン
ジスタＱ1a，Ｑ2a………，Ｑnaの各ベースに接続され
る。
ジスタＱｒのエミッタは抵抗ＲＥｒを介して接地され
る。トランジスタＱｒのコレクタは抵抗Ｒｒを介して直
流基準電圧源２１に接続され、かつオペアンプ３０の非
反転入力端子にも接続される。電圧Ｖrefを有する直流
基準電圧源２２は、上記のオペアンプ３０の反転入力端
子に接続される。オペアンプ３０の出力はトランジスタ
ＱｒのベースおよびＤ／Ａコンバータを構成するトラン
ジスタＱ1a，Ｑ2a………，Ｑnaの各ベースに接続され
る。
【００４０】トランジスタＱ1a，Ｑ2a………Ｑnaの各コ
レクタはそれぞれ抵抗４３，４６，４９，５２を介して
直流基準電圧源２１に接続され、その各エミッタは抵抗
ＲＥを介して接地される。トランジスタＱ1b，Ｑ2b……
…Ｑnbのコレクタはそれぞれ直流基準電圧源２１に接続
され、その各エミッタはトランジスタＱ1a，Ｑ2a………
Ｑnaのエミッタと共通に抵抗ＲＥを介して接地され、そ
の各ベースはそれぞれディジタル入力端子ｂ１，ｂ２，
ｂｎ−１，ｂｎに接続され、２値ディジタル入力信号
「１」または「０」のいずかが入力される。
レクタはそれぞれ抵抗４３，４６，４９，５２を介して
直流基準電圧源２１に接続され、その各エミッタは抵抗
ＲＥを介して接地される。トランジスタＱ1b，Ｑ2b……
…Ｑnbのコレクタはそれぞれ直流基準電圧源２１に接続
され、その各エミッタはトランジスタＱ1a，Ｑ2a………
Ｑnaのエミッタと共通に抵抗ＲＥを介して接地され、そ
の各ベースはそれぞれディジタル入力端子ｂ１，ｂ２，
ｂｎ−１，ｂｎに接続され、２値ディジタル入力信号
「１」または「０」のいずかが入力される。
【００４１】このような構成においては、オペアンプ３
０においては、トランジスタＱｒのコレクタ（Ｅ点）の
コレクタ電圧Ｖ２が直流基準電圧源Ｖrefと等しくなる
ように、オペアンプ３０の出力電圧Ｖ３が変動する。オ
ペアンプ３０の出力電圧Ｖ３はＤ／Ａコンバータを構成
するトランジスタＱ1a，Ｑ2a………Ｑnaの全てのベース
に供給される。
０においては、トランジスタＱｒのコレクタ（Ｅ点）の
コレクタ電圧Ｖ２が直流基準電圧源Ｖrefと等しくなる
ように、オペアンプ３０の出力電圧Ｖ３が変動する。オ
ペアンプ３０の出力電圧Ｖ３はＤ／Ａコンバータを構成
するトランジスタＱ1a，Ｑ2a………Ｑnaの全てのベース
に供給される。
【００４２】以下に、本発明のＤ／Ａコンバータにおい
てアナログ出力電圧Ｖoutはどのようにして求められる
かについて説明する。図１において出力電圧Ｖoutを算
出するにあたり、まずトランジスタＱｒのコレクタ電流
ＩＣｒを求める。オペアンプ３０の出力電圧Ｖ３は以下
のように求められる。 Ｖ３＝Ａ（Ｖ２−Ｖref） したがって、オペアンプ３０の非反転端子の電圧Ｖ２
は、 Ｖ２＝（Ｖ３／Ａ）＋Ｖref のように得られる。
てアナログ出力電圧Ｖoutはどのようにして求められる
かについて説明する。図１において出力電圧Ｖoutを算
出するにあたり、まずトランジスタＱｒのコレクタ電流
ＩＣｒを求める。オペアンプ３０の出力電圧Ｖ３は以下
のように求められる。 Ｖ３＝Ａ（Ｖ２−Ｖref） したがって、オペアンプ３０の非反転端子の電圧Ｖ２
は、 Ｖ２＝（Ｖ３／Ａ）＋Ｖref のように得られる。
【００４３】ここで、オペアンプ３０の増幅率Ａを無限
大（Ａ＝∞）と仮定すると、上式から、 Ｖ２＝Ｖref となる。また、Ｖ２は直流基準電圧源２１からトランジ
スタＱｒを流れる電流ＩＣｒによる抵抗Ｒｒの電圧降下
を引いた値であるから、Ｖ２＝Ｖ−Ｒｒ・ＩＣｒ この式を変形して、Ｖ２＝Ｖrefを上の式に代入しＩ
Ｃｒを求めると、 Ｖ−Ｖref＝Ｒｒ・ＩＣｒ したがって、 ＩＣｒ＝（Ｖ−Ｖref）／Ｒｒ …（１４） ここで、Ａはオペアンプ３０の増幅率、Ｖは直流基準電
圧源２１の電圧である。
大（Ａ＝∞）と仮定すると、上式から、 Ｖ２＝Ｖref となる。また、Ｖ２は直流基準電圧源２１からトランジ
スタＱｒを流れる電流ＩＣｒによる抵抗Ｒｒの電圧降下
を引いた値であるから、Ｖ２＝Ｖ−Ｒｒ・ＩＣｒ この式を変形して、Ｖ２＝Ｖrefを上の式に代入しＩ
Ｃｒを求めると、 Ｖ−Ｖref＝Ｒｒ・ＩＣｒ したがって、 ＩＣｒ＝（Ｖ−Ｖref）／Ｒｒ …（１４） ここで、Ａはオペアンプ３０の増幅率、Ｖは直流基準電
圧源２１の電圧である。
【００４４】（１４）式より、トランジスタＱｒのコレ
クタ電流ＩＣｒはトランジスタＱｒのｈＦＥに依存せ
ず、抵抗にのみに支配されることがわかる。
クタ電流ＩＣｒはトランジスタＱｒのｈＦＥに依存せ
ず、抵抗にのみに支配されることがわかる。
【００４５】一方、オペアンプ３０の出力電圧Ｖ３は、
Ｄ／Ａコンバータを構成するトランジスタＱ1a，Ｑ2a…
……Ｑnaの各ベースに供給されるため、トランジスタＱ
1a，Ｑ2a………Ｑnaのコレクタに流れる電流ＩＣはトラ
ンジスタＱｒのコレクタ電流ＩＣｒに比例する。その比
例定数をαとすると、コレクタ電流ＩＣｒは以下の（１
５）式のように表わされる。ＩＣ＝α・ＩＣｒ
…（１５）従って、
ＩＣ＝Ｉと置くと、（６）式、（１４）式よりＤ／Ａコ
ンバータの出力電圧Ｖoutは次式となる。 Ｖout ＝Ｖ−（2/3）・Ｒ・Ｉ・（1/2ｎ−１）・ ｛２ｎ−１・ｂｎ＋２ｎ−２・ｂｎ−１＋………＋２０・ｂ１｝ ＝Ｖ−（2/3）・Ｒ・α・（Ｖ−Ｖref）／ｒ・（1/2ｎ−１）・ ｛２ｎ−１・ｂｎ＋２ｎ−１・ｂｎ−１＋………＋２０・ｂ１ ｝ ＝Ｖ−（2/3）・α・（Ｖ−Ｖref）・（Ｒ／Ｒｒ）・（1/2ｎ−１） ｛２ｎ−１・ｂｎ＋２ｎ−２・ｂｎ−１＋………＋２０・ｂ１｝ …（１６） 抵抗ＲとＲｒを同一特性のもの（例えば、同じ拡散で構
成）を使用することによって、製造上のばらつきおよび
温度係数は同一方向となる。従って（Ｒ／Ｒｒ）は一定
となる。
Ｄ／Ａコンバータを構成するトランジスタＱ1a，Ｑ2a…
……Ｑnaの各ベースに供給されるため、トランジスタＱ
1a，Ｑ2a………Ｑnaのコレクタに流れる電流ＩＣはトラ
ンジスタＱｒのコレクタ電流ＩＣｒに比例する。その比
例定数をαとすると、コレクタ電流ＩＣｒは以下の（１
５）式のように表わされる。ＩＣ＝α・ＩＣｒ
…（１５）従って、
ＩＣ＝Ｉと置くと、（６）式、（１４）式よりＤ／Ａコ
ンバータの出力電圧Ｖoutは次式となる。 Ｖout ＝Ｖ−（2/3）・Ｒ・Ｉ・（1/2ｎ−１）・ ｛２ｎ−１・ｂｎ＋２ｎ−２・ｂｎ−１＋………＋２０・ｂ１｝ ＝Ｖ−（2/3）・Ｒ・α・（Ｖ−Ｖref）／ｒ・（1/2ｎ−１）・ ｛２ｎ−１・ｂｎ＋２ｎ−１・ｂｎ−１＋………＋２０・ｂ１ ｝ ＝Ｖ−（2/3）・α・（Ｖ−Ｖref）・（Ｒ／Ｒｒ）・（1/2ｎ−１） ｛２ｎ−１・ｂｎ＋２ｎ−２・ｂｎ−１＋………＋２０・ｂ１｝ …（１６） 抵抗ＲとＲｒを同一特性のもの（例えば、同じ拡散で構
成）を使用することによって、製造上のばらつきおよび
温度係数は同一方向となる。従って（Ｒ／Ｒｒ）は一定
となる。
【００４６】従って（１６）式において、Ｄ／Ａコンバ
ータのアナログ出力電圧Ｖou tは直流基準電圧源Ｖ、Ｖ
refのみで決まり、トランジスタのｈＦＥに依存しない
値になることがわかる。
ータのアナログ出力電圧Ｖou tは直流基準電圧源Ｖ、Ｖ
refのみで決まり、トランジスタのｈＦＥに依存しない
値になることがわかる。
【００４７】図１１は、従来のＤ／Ａコンバータにおけ
るディジタルビット入力と出力アナログ電圧Ｖoutの温
度特性を示すと共に、本発明のＤ／Ａコンバータにおけ
るディジタルビット入力と出力アナログ電圧Ｖoutの温
度特性をも示す図である。上に説明したように、本発明
のＤ／Ａコンバータの構成によれば、出力電圧Ｖoutは
トランジスタのｈＦＥに依存しないために、温度が変化
した場合、例えば、温度がＴ゜Ｃで動作していたＤ／Ａ
コンバータが温度がＴ１゜Ｃに変化した場合でも、温度
Ｔ゜Ｃにおける出力電圧Ｖoutとほぼ同様の出力電圧が
得られる。
るディジタルビット入力と出力アナログ電圧Ｖoutの温
度特性を示すと共に、本発明のＤ／Ａコンバータにおけ
るディジタルビット入力と出力アナログ電圧Ｖoutの温
度特性をも示す図である。上に説明したように、本発明
のＤ／Ａコンバータの構成によれば、出力電圧Ｖoutは
トランジスタのｈＦＥに依存しないために、温度が変化
した場合、例えば、温度がＴ゜Ｃで動作していたＤ／Ａ
コンバータが温度がＴ１゜Ｃに変化した場合でも、温度
Ｔ゜Ｃにおける出力電圧Ｖoutとほぼ同様の出力電圧が
得られる。
【００４８】さらに、トランジスタのｈＦＥは製造上の
ばらつきによって変化する場合でも、上述のように、本
発明における出力電圧ＶoutはトランジスタのｈＦＥの
影響をうけないので、Ｄ／Ａコンバータを用いた装置に
おいてそのＤ／Ａコンバータを取り替えた場合でもアナ
ログ出力電圧Ｖoutはほとんど変化しない利点がある。
ばらつきによって変化する場合でも、上述のように、本
発明における出力電圧ＶoutはトランジスタのｈＦＥの
影響をうけないので、Ｄ／Ａコンバータを用いた装置に
おいてそのＤ／Ａコンバータを取り替えた場合でもアナ
ログ出力電圧Ｖoutはほとんど変化しない利点がある。
【００４９】図１における直流基準電圧源２１、２２
は、例えば、図１２のようなバンドギャップ基準電圧発
生回路によって提供できる。図１２において、４０１，
４０２，４０３は抵抗、４２１，４２２は電圧源、Ｑ１
０，Ｑ１１，Ｑ１２はトランジスタ、４１０は定電流
源、４３０は直流基準電圧源の出力端子である。図１２
において、その出力電圧Ｖrefは以下のような式で表わ
される。 Ｖref＝（Ｒ２／Ｒ３）・（ｋＴ／ｑ）・ｌｎ（ｎ・Ｒ２／Ｒ１）＋ＶＢＥ３ 上記の式において、（ｋＴ／ｑ）は一定の値であるの
で、ＶrefはＲ２／Ｒ３およびＲ２／Ｒ１およびＶ
ＢＥ３によって決定される。Ｒ２／Ｒ３およびＲ２／Ｒ
１は、これらの抵抗素子を同じ基板上に形成すると、基
板の温度係数がおなじであるために、温度による抵抗変
動成分が打ち消される。さらに、ＶＢＥ３はトランジス
タＱ１１のベース・エミッタ間電圧であり、一定値であ
るので、Ｖrefは一定の値が得られる。このバンドギャ
ップ基準電圧発生回路は定電圧電源として公知の回路で
あるのでこれ以上の説明は省略する。
は、例えば、図１２のようなバンドギャップ基準電圧発
生回路によって提供できる。図１２において、４０１，
４０２，４０３は抵抗、４２１，４２２は電圧源、Ｑ１
０，Ｑ１１，Ｑ１２はトランジスタ、４１０は定電流
源、４３０は直流基準電圧源の出力端子である。図１２
において、その出力電圧Ｖrefは以下のような式で表わ
される。 Ｖref＝（Ｒ２／Ｒ３）・（ｋＴ／ｑ）・ｌｎ（ｎ・Ｒ２／Ｒ１）＋ＶＢＥ３ 上記の式において、（ｋＴ／ｑ）は一定の値であるの
で、ＶrefはＲ２／Ｒ３およびＲ２／Ｒ１およびＶ
ＢＥ３によって決定される。Ｒ２／Ｒ３およびＲ２／Ｒ
１は、これらの抵抗素子を同じ基板上に形成すると、基
板の温度係数がおなじであるために、温度による抵抗変
動成分が打ち消される。さらに、ＶＢＥ３はトランジス
タＱ１１のベース・エミッタ間電圧であり、一定値であ
るので、Ｖrefは一定の値が得られる。このバンドギャ
ップ基準電圧発生回路は定電圧電源として公知の回路で
あるのでこれ以上の説明は省略する。
【００５０】実施の形態２．
図２は本発明における実施の形態２のＤ／Ａコンバータ
を示す。Ｑoはトランジスタ、ＲＥ’、ＲLは抵抗、Ｖou
tはＤ／Ａコンバータのアナログ出力電圧である。図２
において、図１と同じ構成部分には同一記号を付し、説
明を省略する。
を示す。Ｑoはトランジスタ、ＲＥ’、ＲLは抵抗、Ｖou
tはＤ／Ａコンバータのアナログ出力電圧である。図２
において、図１と同じ構成部分には同一記号を付し、説
明を省略する。
【００５１】図２において、トランジスタＱnaのコレク
タ端子はオペアンプ３０の非反転入力端子に接続され
る。電圧Ｖrefを有する直流基準電圧源２２はオペアン
プ３０の反転入力端子に接続される。オペアンプ３０の
出力端子はＤ／Ａコンバータを構成するトランジスタＱ
1a，Ｑ2a………Ｑnaの各ベース電極に供給される。オペ
アンプ３０の出力電圧Ｖ４は、トランジスタＱoのベー
スにも供給される。７０は出力電圧Ｖoutが出力される
出力端子である。１１，１２，１３，１４はディジタル
入力信号が入力される入力端子であり、ｂ１，ｂ２，ｂ
３，ｂｎはそれぞれ入力端子１１，１２，１３，１４に
印加される２値ディジタル入力信号である。
タ端子はオペアンプ３０の非反転入力端子に接続され
る。電圧Ｖrefを有する直流基準電圧源２２はオペアン
プ３０の反転入力端子に接続される。オペアンプ３０の
出力端子はＤ／Ａコンバータを構成するトランジスタＱ
1a，Ｑ2a………Ｑnaの各ベース電極に供給される。オペ
アンプ３０の出力電圧Ｖ４は、トランジスタＱoのベー
スにも供給される。７０は出力電圧Ｖoutが出力される
出力端子である。１１，１２，１３，１４はディジタル
入力信号が入力される入力端子であり、ｂ１，ｂ２，ｂ
３，ｂｎはそれぞれ入力端子１１，１２，１３，１４に
印加される２値ディジタル入力信号である。
【００５２】トランジスタＱ1a，Ｑ2a………Ｑnaは各コ
レクタはそれぞれ抵抗４３、４６、４９、５２を介して
直流基準電圧源２１に接続され、トランジスタＱ1a，Ｑ
2a………Ｑnaの各エミッタは抵抗ＲＥを介して接地され
る。トランジスタＱ1b，Ｑ2b………Ｑnbのコレクタはそ
れぞれ直流基準電圧源２１に接続され、トランジスタＱ
1b，Ｑ2b………ＱnbのエミッタはトランジスタＱ1a，Ｑ
2a………Ｑnaのエミッタと共通に抵抗ＲＥを介して接地
される。トランジスタＱ1b，Ｑ2b………Ｑnbのベースは
それぞれディジタル入力端子１１〜１４に接続され、２
値ディジタル入力信号「１」または「０」のいずかが入
力される。
レクタはそれぞれ抵抗４３、４６、４９、５２を介して
直流基準電圧源２１に接続され、トランジスタＱ1a，Ｑ
2a………Ｑnaの各エミッタは抵抗ＲＥを介して接地され
る。トランジスタＱ1b，Ｑ2b………Ｑnbのコレクタはそ
れぞれ直流基準電圧源２１に接続され、トランジスタＱ
1b，Ｑ2b………ＱnbのエミッタはトランジスタＱ1a，Ｑ
2a………Ｑnaのエミッタと共通に抵抗ＲＥを介して接地
される。トランジスタＱ1b，Ｑ2b………Ｑnbのベースは
それぞれディジタル入力端子１１〜１４に接続され、２
値ディジタル入力信号「１」または「０」のいずかが入
力される。
【００５３】なお、トランジスタＱ1a，Ｑ2a………Ｑna
は２値ディジタル入力信号ｂ１，ｂ２，……ｂｎが
「１」のときにオンになり、２値ディジタル入力信号ｂ
１，ｂ２，……ｂｎが「０」のときにオフになるように
動作する。
は２値ディジタル入力信号ｂ１，ｂ２，……ｂｎが
「１」のときにオンになり、２値ディジタル入力信号ｂ
１，ｂ２，……ｂｎが「０」のときにオフになるように
動作する。
【００５４】このような構成におけるオペアンプ３０に
おいては、トランジスタＱnaのコレクタ（Ｄ点）のコレ
クタ電圧Ｖ ０ は直流基準電圧源Ｖrefと等しくなるよう
に、オペアンプ３０の出力電圧Ｖ４が変動する。オペア
ンプ３０の出力電圧Ｖ４はＤ／Ａコンバータを構成する
トランジスタＱ1a，Ｑ2a………Ｑnaの全てのベースに供
給される。
おいては、トランジスタＱnaのコレクタ（Ｄ点）のコレ
クタ電圧Ｖ ０ は直流基準電圧源Ｖrefと等しくなるよう
に、オペアンプ３０の出力電圧Ｖ４が変動する。オペア
ンプ３０の出力電圧Ｖ４はＤ／Ａコンバータを構成する
トランジスタＱ1a，Ｑ2a………Ｑnaの全てのベースに供
給される。
【００５５】トランジスタＱoのコレクタは抵抗ＲLを介
して直流基準電圧源２１に接続され、そのエミッタは抵
抗ＲＥ’を介して接地される。
して直流基準電圧源２１に接続され、そのエミッタは抵
抗ＲＥ’を介して接地される。
【００５６】オペアンプ３０を図２のように接続するこ
とによって、トランジスタＱnaの出力端子電圧Ｖoを直
流基準電圧源Ｖrefと等しくなるように、オペアンプ３
０の出力電圧Ｖ４は制御される。このオペアンプ３０の
出力電圧Ｖ４はトランジスタＱoのベースにも供給され
る。
とによって、トランジスタＱnaの出力端子電圧Ｖoを直
流基準電圧源Ｖrefと等しくなるように、オペアンプ３
０の出力電圧Ｖ４は制御される。このオペアンプ３０の
出力電圧Ｖ４はトランジスタＱoのベースにも供給され
る。
【００５７】以下、図２において、Ｄ／Ａコンバータの
出力電圧Ｖoutを算出する。まず、オペアンプ３０の出
力電圧Ｖ４を求める。トランジスタＱnaの出力電圧Ｖo
はオペアンプ３０の非反転端子にフィードバックされ、
それによって、トランジスタＱnaの出力電圧Ｖoは直流
基準電圧源Ｖre fと等しくなるように制御される。した
がって、（１７）式が成立する。 Ｖo＝Ｖref …（１７） （１３）式に（１７）式を代入し、Ｖref＝Ｖ４と置く
と Ｖo＝Ｖref＝Ｖ−（2/3）・Ｒ・（1/2ｎ−１）・ ［（Ｖ４−ＶＢＥ）・ｈＦＥ／｛Ｒ ' Ｅ ・（１＋ｈＦＥ）｝］・ ｛２ｎ−１・ｂｎ＋２ｎ−２・ｂｎ−１＋………＋２０・ｂ１｝） …（ １８） よって、オペアンプ３０の出力電圧Ｖ４は（１８）式を
変形して（１９）式のように得られる。 Ｖ４＝（3/2）・２ｎ−１・（Ｖ−Ｖref）・（Ｒ ' Ｅ ／Ｒ）・ ｛（１＋ｈＦＥ）／ ｈＦＥ｝／ Ｂ ＋ ＶＢＥ …（１９） ここで、Ｂ＝２ｎ−１・ｂｎ＋２ｎ−２・ｂｎ−１＋…
……＋２０・ｂ１
出力電圧Ｖoutを算出する。まず、オペアンプ３０の出
力電圧Ｖ４を求める。トランジスタＱnaの出力電圧Ｖo
はオペアンプ３０の非反転端子にフィードバックされ、
それによって、トランジスタＱnaの出力電圧Ｖoは直流
基準電圧源Ｖre fと等しくなるように制御される。した
がって、（１７）式が成立する。 Ｖo＝Ｖref …（１７） （１３）式に（１７）式を代入し、Ｖref＝Ｖ４と置く
と Ｖo＝Ｖref＝Ｖ−（2/3）・Ｒ・（1/2ｎ−１）・ ［（Ｖ４−ＶＢＥ）・ｈＦＥ／｛Ｒ ' Ｅ ・（１＋ｈＦＥ）｝］・ ｛２ｎ−１・ｂｎ＋２ｎ−２・ｂｎ−１＋………＋２０・ｂ１｝） …（ １８） よって、オペアンプ３０の出力電圧Ｖ４は（１８）式を
変形して（１９）式のように得られる。 Ｖ４＝（3/2）・２ｎ−１・（Ｖ−Ｖref）・（Ｒ ' Ｅ ／Ｒ）・ ｛（１＋ｈＦＥ）／ ｈＦＥ｝／ Ｂ ＋ ＶＢＥ …（１９） ここで、Ｂ＝２ｎ−１・ｂｎ＋２ｎ−２・ｂｎ−１＋…
……＋２０・ｂ１
【００５８】一方、トランジスタＱoのコレクタ電流Ｉ
ｏは（１２）式において、ＩＣ＝Ｉｏ、Ｖref＝Ｖ４と
して、次式で表せる。 Ｉo＝（Ｖ４−ＶＢＥ）・ｈＦＥ／｛Ｒ ' Ｅ ・（１＋ｈＦＥ）｝ …（２０） （２０）式に（１９）式を代入すると Ｉo＝（１／ＲＥ’）・｛（3/2）・２ｎ−１・（Ｖ−Ｖref）・ （ＲＥ’／Ｒ）・（（１＋ｈＦＥ）／ｈＦＥ）／Ｂ ＋ＶＢＥ−ＶＢＥ｝ ・ｈＦＥ／｛ＲＥ’・（１＋ｈＦＥ）｝ ＝（3/2）・２ｎ−１・（Ｖ−Ｖref）・（１／Ｒ）・（１／Ｂ） …（２１） したがって、Ｄ／Ａコンバータのアナログ出力端子電圧
Ｖoutは Ｖout＝Ｖ−ＲL・Ｉｏ …（２２） （２２）式に（２１）式に代入すると Ｖout ＝Ｖ−ＲL・Ｉｏ ＝Ｖ−（3/2）・２ｎ−１・（Ｖ−Ｖref）・ （ＲL／Ｒ）・（１／Ｂ） ＝Ｖ−（3/2）・２ｎ−１・（Ｖ−Ｖref）・（ＲL／Ｒ）・ ｛１／（２ｎ−１・ｂｎ＋２ｎ−２・ｂｎ−１＋………＋２０・ｂ１）｝ …（２３） （２３）式において、抵抗ＲとＲLを同一特性のもの
（例えば、同じ拡散）で構成することによって、製造上
のばらつきおよび温度係数は同一方向となる。従って
（ＲL／Ｒ）は一定となる。従って（２３）式は、直流
基準電圧源Ｖ、Ｖrefのみで決まるため、出力端子電圧
ＶoutはトランジスタのｈＦＥに依存しない値となるこ
とがわかる。
ｏは（１２）式において、ＩＣ＝Ｉｏ、Ｖref＝Ｖ４と
して、次式で表せる。 Ｉo＝（Ｖ４−ＶＢＥ）・ｈＦＥ／｛Ｒ ' Ｅ ・（１＋ｈＦＥ）｝ …（２０） （２０）式に（１９）式を代入すると Ｉo＝（１／ＲＥ’）・｛（3/2）・２ｎ−１・（Ｖ−Ｖref）・ （ＲＥ’／Ｒ）・（（１＋ｈＦＥ）／ｈＦＥ）／Ｂ ＋ＶＢＥ−ＶＢＥ｝ ・ｈＦＥ／｛ＲＥ’・（１＋ｈＦＥ）｝ ＝（3/2）・２ｎ−１・（Ｖ−Ｖref）・（１／Ｒ）・（１／Ｂ） …（２１） したがって、Ｄ／Ａコンバータのアナログ出力端子電圧
Ｖoutは Ｖout＝Ｖ−ＲL・Ｉｏ …（２２） （２２）式に（２１）式に代入すると Ｖout ＝Ｖ−ＲL・Ｉｏ ＝Ｖ−（3/2）・２ｎ−１・（Ｖ−Ｖref）・ （ＲL／Ｒ）・（１／Ｂ） ＝Ｖ−（3/2）・２ｎ−１・（Ｖ−Ｖref）・（ＲL／Ｒ）・ ｛１／（２ｎ−１・ｂｎ＋２ｎ−２・ｂｎ−１＋………＋２０・ｂ１）｝ …（２３） （２３）式において、抵抗ＲとＲLを同一特性のもの
（例えば、同じ拡散）で構成することによって、製造上
のばらつきおよび温度係数は同一方向となる。従って
（ＲL／Ｒ）は一定となる。従って（２３）式は、直流
基準電圧源Ｖ、Ｖrefのみで決まるため、出力端子電圧
ＶoutはトランジスタのｈＦＥに依存しない値となるこ
とがわかる。
【００５９】
【発明の効果】請求項１に係るＤ／Ａコンバータは、第
１の直流電源と、一端がこの第１の直流基準電圧源に接
続される抵抗要素からなるラダー回路と、このラダー回
路の前記第１の直流基準電圧源が接続されていない方の
各ノードに接続される複数のスイッチング素子と、第１
の電極が抵抗を介して第１の直流基準電圧源に接続さ
れ、第２の電極が抵抗を介して接地される、複数のスイ
ッチング素子と同じ特性を有するトランジスタと、トラ
ンジスタの第１の電極が非反転端子に接続され、第２の
直流基準電圧源が反転端子に接続されるオペアンプとを
備え、そのオペアンプの出力端子は前記トランジスタの
第３の電極および複数のスイッチング素子の第３の電極
に共通に接続されるので、製造上のばらつきおよび温度
変化に対して安定なＤ／Ａコンバータを提供することが
できる。
１の直流電源と、一端がこの第１の直流基準電圧源に接
続される抵抗要素からなるラダー回路と、このラダー回
路の前記第１の直流基準電圧源が接続されていない方の
各ノードに接続される複数のスイッチング素子と、第１
の電極が抵抗を介して第１の直流基準電圧源に接続さ
れ、第２の電極が抵抗を介して接地される、複数のスイ
ッチング素子と同じ特性を有するトランジスタと、トラ
ンジスタの第１の電極が非反転端子に接続され、第２の
直流基準電圧源が反転端子に接続されるオペアンプとを
備え、そのオペアンプの出力端子は前記トランジスタの
第３の電極および複数のスイッチング素子の第３の電極
に共通に接続されるので、製造上のばらつきおよび温度
変化に対して安定なＤ／Ａコンバータを提供することが
できる。
【００６０】請求項２に係るＤ／Ａコンバータは、抵抗
要素からなるラダー回路の各ノードに複数の第２のスイ
ッチング素子と第３のスイッチング素子から構成され、
第２のスイッチング素子の制御電極には制御電圧が印加
され、第３のスイッチング素子の制御電極にはディジタ
ル入力が入力されるＤ／Ａコンバータにおいて、Ｄ／Ａ
コンバータを構成する抵抗とトランジスタとからなる回
路と同様に抵抗とトランジスタとからなる制御回路とオ
ペアンプを有し、そのオペアンプの出力端子はトランジ
スタの制御電極および複数の第２のスイッチング素子の
制御電極に共通に接続される制御電圧発生回路を有する
ので、製造上のばらつきおよび温度変化に対して安定な
Ｄ／Ａコンバータを提供することができる。
要素からなるラダー回路の各ノードに複数の第２のスイ
ッチング素子と第３のスイッチング素子から構成され、
第２のスイッチング素子の制御電極には制御電圧が印加
され、第３のスイッチング素子の制御電極にはディジタ
ル入力が入力されるＤ／Ａコンバータにおいて、Ｄ／Ａ
コンバータを構成する抵抗とトランジスタとからなる回
路と同様に抵抗とトランジスタとからなる制御回路とオ
ペアンプを有し、そのオペアンプの出力端子はトランジ
スタの制御電極および複数の第２のスイッチング素子の
制御電極に共通に接続される制御電圧発生回路を有する
ので、製造上のばらつきおよび温度変化に対して安定な
Ｄ／Ａコンバータを提供することができる。
【００６１】請求項３に係るＤ／Ａコンバータは、第１
の直流電圧源と、一端がこの第１の直流基準電圧源に接
続される抵抗要素からなるラダー回路と、このラダー回
路の前記第１の直流基準電圧源が接続されてない方の各
ノードに接続される複数のスイッチング素子と、複数の
スイッチング素子中の最終段のスイッチング素子の第１
の電極が非反転端子に接続され、第２の直流基準電圧源
が反転端子に接続されるオペアンプと、第１の電極が抵
抗を介して第１の直流基準電圧源に接続され、第２の電
極が抵抗を介して接地される、前記複数のスイッチング
素子と同じ特性を有するトランジスタとを備え、そのオ
ペアンプの出力端子は複数のスイッチング素子の第３の
電極および前記トランジスタの第３の電極に共通に接続
されるので、製造上のばらつきおよび温度変化に対して
安定なＤ／Ａコンバータを提供することができる。
の直流電圧源と、一端がこの第１の直流基準電圧源に接
続される抵抗要素からなるラダー回路と、このラダー回
路の前記第１の直流基準電圧源が接続されてない方の各
ノードに接続される複数のスイッチング素子と、複数の
スイッチング素子中の最終段のスイッチング素子の第１
の電極が非反転端子に接続され、第２の直流基準電圧源
が反転端子に接続されるオペアンプと、第１の電極が抵
抗を介して第１の直流基準電圧源に接続され、第２の電
極が抵抗を介して接地される、前記複数のスイッチング
素子と同じ特性を有するトランジスタとを備え、そのオ
ペアンプの出力端子は複数のスイッチング素子の第３の
電極および前記トランジスタの第３の電極に共通に接続
されるので、製造上のばらつきおよび温度変化に対して
安定なＤ／Ａコンバータを提供することができる。
【００６２】請求項４に係るＤ／Ａコンバータは、抵抗
要素からなるラダー回路の各ノードに複数の第２のスイ
ッチング素子と第３のスイッチング素子から構成され、
第２のスイッチング素子の制御電極には制御電圧が印加
され、第３のスイッチング素子の制御電極にはディジタ
ル入力が入力されるＤ／Ａコンバータにおいて、Ｄ／Ａ
コンバータを構成する抵抗とトランジスタとからなる回
路と同様に抵抗とトランジスタとからなる制御回路とオ
ペアンプを有し、第２のスイッチング素子のコレクタ電
極が非反転端子に接続され、第２の直流基準電圧源が反
転端子に接続されるオペアンプと、コレクタ電極が抵抗
を介して第１の直流基準電圧源に接続され、エミッタ電
極が抵抗を介して接地されるトランジスタとを備え、そ
のオペアンプの出力端子は、複数の第２のスイッチング
素子の制御電極およびトランジスタの制御電極に共通に
接続されるので、製造上のばらつきおよび温度変化に対
して安定なＤ／Ａコンバータを提供することができる。
要素からなるラダー回路の各ノードに複数の第２のスイ
ッチング素子と第３のスイッチング素子から構成され、
第２のスイッチング素子の制御電極には制御電圧が印加
され、第３のスイッチング素子の制御電極にはディジタ
ル入力が入力されるＤ／Ａコンバータにおいて、Ｄ／Ａ
コンバータを構成する抵抗とトランジスタとからなる回
路と同様に抵抗とトランジスタとからなる制御回路とオ
ペアンプを有し、第２のスイッチング素子のコレクタ電
極が非反転端子に接続され、第２の直流基準電圧源が反
転端子に接続されるオペアンプと、コレクタ電極が抵抗
を介して第１の直流基準電圧源に接続され、エミッタ電
極が抵抗を介して接地されるトランジスタとを備え、そ
のオペアンプの出力端子は、複数の第２のスイッチング
素子の制御電極およびトランジスタの制御電極に共通に
接続されるので、製造上のばらつきおよび温度変化に対
して安定なＤ／Ａコンバータを提供することができる。
【００６３】請求項５に係るＤ／Ａコンバータにおいて
は、スイッチング素子およびトランジスタはバイポーラ
トランジスタで構成されるので、Ｄ／Ａコンバータの製
造が容易となり、かつ製造上のばらつきおよび温度変化
に対して安定なＤ／Ａコンバータを提供することができ
る。
は、スイッチング素子およびトランジスタはバイポーラ
トランジスタで構成されるので、Ｄ／Ａコンバータの製
造が容易となり、かつ製造上のばらつきおよび温度変化
に対して安定なＤ／Ａコンバータを提供することができ
る。
【００６４】請求項６に係るＤ／Ａコンバータにおいて
は、スイッチング素子およびトランジスタはＭＯＳトラ
ンジスタで構成されるので、Ｄ／Ａコンバータの製造が
容易となり、かつ製造上のばらつきおよび温度変化に対
して安定なＤ／Ａコンバータを提供することができる。
は、スイッチング素子およびトランジスタはＭＯＳトラ
ンジスタで構成されるので、Ｄ／Ａコンバータの製造が
容易となり、かつ製造上のばらつきおよび温度変化に対
して安定なＤ／Ａコンバータを提供することができる。
【図１】 本発明の実施の形態１のＤ／Ａコンバータを
示す図である。
示す図である。
【図２】 本発明の実施の形態２のＤ／Ａコンバータを
示す図である。
示す図である。
【図３】 Ｄ／Ａコンバータの動作論理を説明するため
の図である。
の図である。
【図４】 図３における各ノードのインピーダンスを求
めるための図である。
めるための図である。
【図５】 Ｄ／Ａコンバータの動作論理を説明するため
の図である。
の図である。
【図６】 Ｄ／Ａコンバータの動作論理を説明するため
の図である。
の図である。
【図７】 Ｄ／Ａコンバータの動作論理を説明するため
の図である。
の図である。
【図８】 Ｄ／Ａコンバータの動作論理を説明するため
の図である。
の図である。
【図９】 図３のＤ／Ａコンバータを実際のＩＣ回路で
実現した一例を示す図である。
実現した一例を示す図である。
【図１０】 Ｄ／Ａコンバータにおけるディジタルビッ
ト入力と出力アナログ電圧Ｖoutとの関係を示す図であ
る。
ト入力と出力アナログ電圧Ｖoutとの関係を示す図であ
る。
【図１１】 Ｄ／Ａコンバータにおけるディジタルビッ
ト入力と出力アナログ電圧Ｖoutとの温度特性を示す図
である。
ト入力と出力アナログ電圧Ｖoutとの温度特性を示す図
である。
【図１２】 Ｄ／Ａコンバータ中で用いられる直流基準
電圧源の一例を示す図である。
電圧源の一例を示す図である。
１１〜１４…ディジタル入力端子、２１〜２２…直流基
準電圧源、３０…オペアンプ、４１〜５５…抵抗、７０
…出力端子、１００，２００…Ｄ／Ａコンバータ、１１
０…制御回路、Ｑｒ，Ｑ０…トランジスタ、Ｑ1a，Ｑ1
b，Ｑ2a，Ｑ2b，Ｑna，Ｑnb…スイッチングトランジス
タ
準電圧源、３０…オペアンプ、４１〜５５…抵抗、７０
…出力端子、１００，２００…Ｄ／Ａコンバータ、１１
０…制御回路、Ｑｒ，Ｑ０…トランジスタ、Ｑ1a，Ｑ1
b，Ｑ2a，Ｑ2b，Ｑna，Ｑnb…スイッチングトランジス
タ
Claims (6)
- 【請求項１】 第１の直流電源と、 一端がこの第１の直流基準電圧源に接続される抵抗要素
からなるラダー回路と、このラダー回路の前記第１の直
流基準電圧源が接続されていない方の各ノードに接続さ
れる複数のスイッチング素子と、 第 １の電極が抵抗を介して前記第１の直流基準電圧源に
接続され、第２の電極が抵抗を介して接地される、前記
複数のスイッチング素子と同じ特性を有するトランジス
タと、 前記トランジスタの第１の電極が非反転端子に接続さ
れ、第２の直流基準電圧源が反転端子に接続されるオペ
アンプとを備え、 前記 オペアンプの出力端子は前記トランジスタの第３の
電極および前記複数のスイッチング素子の第３の電極に
共通に接続され、 前記の複数のスイッチング素子を複数のディジタルビッ
ト入力によってオンオフすることによって、最終段のス
イッチング素子の第１の電極からアナログ出力を得るこ
とを特徴とするディジタル／アナログ・コンバータ。 - 【請求項２】 一端が第１の直流基準電圧源に接続さ
れ、他端がアナログ出力端子に接続される抵抗要素から
なるラダー回路の第１の直流基準電圧源でない方の各ノ
ードに複数の第１のスイッチング素子を接続し、前記第
１のスイッチング素子は第２のスイッチング素子と第３
のスイッチング素子から構成され、前記第２のスイッチ
ング素子は、第１の電極が前記ラダー回路の各段のノー
ドに接続され、第２の電極が抵抗を介して接地され、第
３の電極には制御電圧が印加され、前記第３のスイッチ
ング素子は、第１の電極が直接に第１の直流基準電圧源
に接続され、第２の電極が前記第２のスイッチング素子
の第２の電極に共通接続され、第３の電極にはディジタ
ル入力が入力されるディジタル／アナログ・コンバータ
において、 第１の電極が抵抗を介して第１の直流基準電圧源に接続
され、第２の電極が抵抗を介して接地されるトランジス
タと、前記トランジスタの第１の電極が非反転端子に接
続され、第２の直流基準電圧源が反転端子に接続される
オペアンプを含み、そのオペアンプの出力端子は前記ト
ランジスタの第３の電極および複数の第２のスイッチン
グ素子の第３の電極に共通に接続される制御電圧発生回
路を有し、 第３のスイッチング素子を介して前記の複数の第２のス
イッチング素子を複数のディジタルビット入力によって
オンオフすることによって、最終段の第２のスイッチン
グ素子の第１の電極からアナログ出力を得ることを有す
ることを特徴とするディジタル／アナログ・コンバー
タ。 - 【請求項３】 第１の直流電圧源と、 一端がこの第１の直流基準電圧源に接続される抵抗要素
からなるラダー回路と、 このラダー回路の前記第１の直流基準電圧源が接続され
てない方の各ノードに接続される複数のスイッチング素
子と、 前記複数のスイッチング素子中の 最終段のスイッチング
素子の第１の電極が非反転端子に接続され、第２の直流
基準電圧源が反転端子に接続されるオペアンプと、第１
の電極が抵抗を介して前記第１の直流基準電圧源に接続
され、第２の電極が抵抗を介して接地される、前記複数
のスイッチング素子と同じ特性を有するトランジスタと
を備え、 前記 オペアンプの出力端子は前記複数のスイッチング素
子の第３の電極および前記トランジスタの第３の電極に
共通に接続され、 前記の複数のスイッチング素子を複数のディジタルビッ
ト入力によってオンオフすることによって、前記トラン
ジスタの第１の電極からアナログ出力を得ることを特徴
とするディジタル／アナログ・コンバータ。 - 【請求項４】 一端が第１の直流基準電圧源に接続され
る抵抗要素からなるラダー回路の第１の直流基準電圧源
でない方の各ノードは複数の第１のスイッチング素子に
接続され、前記第１のスイッチング素子は第２のスイッ
チング素子と第３のスイッチング素子から構成され、前
記第２のスイッチング素子は、第１の電極が前記ラダー
回路の各ノードに接続され、第２の電極が抵抗を介して
接地され、第３の電極には制御電圧が印加され、前記第
３のスイッチング素子は、第１の電極が直接に第１の直
流基準電圧源に接続され、第２の電極が前記第２のスイ
ッチング素子の第２の電極に共通接続され、第３の電極
はディジタル入力が入力されるディジタル／アナログ・
コンバータにおいて、最終段の 第２のスイッチング素子の第１の電極が非反転
端子に接続され、第２の直流基準電圧源が反転端子に接
続されるオペアンプと、第１の電極が抵抗を介して第１
の直流基準電圧源に接続され、第２の電極が抵抗を介し
て接地されるトランジスタとを備え、 そのオペアンプの出力端子は、複数の第２のスイッチン
グ素子中の最終段の第３の電極および前記トランジスタ
の第３の電極に共通に接続され、第３のスイッチング素
子を介して前記の複数の第２のスイッチング素子を複数
のディジタルビット入力によってオンオフすることによ
って、前記トランジスタの第１の電極からアナログ出力
を得ることを特徴とするディジタル／アナログ・コンバ
ータ。 - 【請求項５】 請求項１〜４のいずれかに記載のディジ
タル／アナログ・コンバータにおいて、前記スイッチン
グ素子およびトランジスタはバイポーラトランジスタで
構成され、前記第１の電極はコレクタ、第２の電極はエ
ミッタおよび第３の電極はベースであることを特徴とす
るディジタル／アナログ・コンバータ。 - 【請求項６】 請求項１〜４のいずれかに記載のディジ
タル／アナログ・コンバータにおいて、前記スイッチン
グ素子およびトランジスタはＭＯＳトランジスタで構成
され、前記第１の電極はドレーン、第２の電極はソース
および第３の電極はゲートであることを特徴とするディ
ジタル／アナログ・コンバータ。
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