JP2000232347A - ゲート回路及びゲート回路制御方法 - Google Patents
ゲート回路及びゲート回路制御方法Info
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- JP2000232347A JP2000232347A JP11029970A JP2997099A JP2000232347A JP 2000232347 A JP2000232347 A JP 2000232347A JP 11029970 A JP11029970 A JP 11029970A JP 2997099 A JP2997099 A JP 2997099A JP 2000232347 A JP2000232347 A JP 2000232347A
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Abstract
(57)【要約】
【課題】ゲート型半導体素子を破壊することなくスイッ
チング期間を短くするゲート駆動回路を提供する。 【解決手段】ゲート型半導体素子５と、ゲート型半導体
素子５に第１のオンゲート電流を供給する第１のオンゲ
ート回路と、第１のオンゲート電流を供給開始してから
所定時間経過後、ゲート型半導体素子５に第２のオンゲ
ート電流を供給開始する第２のオンゲート回路とを具備
するゲート回路。
チング期間を短くするゲート駆動回路を提供する。 【解決手段】ゲート型半導体素子５と、ゲート型半導体
素子５に第１のオンゲート電流を供給する第１のオンゲ
ート回路と、第１のオンゲート電流を供給開始してから
所定時間経過後、ゲート型半導体素子５に第２のオンゲ
ート電流を供給開始する第２のオンゲート回路とを具備
するゲート回路。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳゲート素子を
破壊することなくミラー期間即ちスイッチング期間を短
くするゲート回路を提供する。
破壊することなくミラー期間即ちスイッチング期間を短
くするゲート回路を提供する。
【０００２】
【従来の技術】現在、電力を利用する多くの分野におい
て、パワーエレクトロニクス技術が導入されるようにな
っている。このパワーエレクトロニクスの中心的な技術
分野は、パワー半導体デバイスのスイッチング機能を用
いた電力の変換と制御であり、電力の効率的な活用を主
目的としている。
て、パワーエレクトロニクス技術が導入されるようにな
っている。このパワーエレクトロニクスの中心的な技術
分野は、パワー半導体デバイスのスイッチング機能を用
いた電力の変換と制御であり、電力の効率的な活用を主
目的としている。
【０００３】中でも、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や
ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ ｉ
ｎｓｌａｔｉｏｎ Ｇａｔｅ ｂｉｐｏｌａｒ Ｔｒａ
ｎｓｉｓｔｏｒ）などＭＯＳゲート型半導体素子はます
ます高耐圧、大電流化が進んでおり、これらに伴って更
なる大電力の変換と制御が可能となっている。
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や
ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ ｉ
ｎｓｌａｔｉｏｎ Ｇａｔｅ ｂｉｐｏｌａｒ Ｔｒａ
ｎｓｉｓｔｏｒ）などＭＯＳゲート型半導体素子はます
ます高耐圧、大電流化が進んでおり、これらに伴って更
なる大電力の変換と制御が可能となっている。
【０００４】図５は、ＭＯＳゲート型半導体素子を利用
した従来のゲート回路を示したものである。
した従来のゲート回路を示したものである。
【０００５】図５において、例えば、高圧のＩＧＢＴあ
るいはＩＥＧＴ等であるＭＯＳゲート型半導体素子５の
ゲート端子Ｇには、ゲート電圧を制御する制御回路が接
続されている。当該ゲート電圧制御回路は、ゲート端子
Ｇに対して、オンゲート抵抗５３（１０Ω程度）とダイ
オード５４との直列部と、オフゲート抵抗５５（１０Ω
程度）とダイオード５６との直列部との並列接続を介し
て、オンゲート電源５８（１５Ｖ）及びオフゲート電源
５９（１５Ｖ）に接続されている。オンゲート用スイッ
チ５１若しくはオフゲート用スイッチ５２は、ゲート端
子Ｇに対してそれぞれオンゲート電源５８若しくはオフ
ゲート電源５９をＯＮ／ＯＦＦするためのスイッチ部で
ある。
るいはＩＥＧＴ等であるＭＯＳゲート型半導体素子５の
ゲート端子Ｇには、ゲート電圧を制御する制御回路が接
続されている。当該ゲート電圧制御回路は、ゲート端子
Ｇに対して、オンゲート抵抗５３（１０Ω程度）とダイ
オード５４との直列部と、オフゲート抵抗５５（１０Ω
程度）とダイオード５６との直列部との並列接続を介し
て、オンゲート電源５８（１５Ｖ）及びオフゲート電源
５９（１５Ｖ）に接続されている。オンゲート用スイッ
チ５１若しくはオフゲート用スイッチ５２は、ゲート端
子Ｇに対してそれぞれオンゲート電源５８若しくはオフ
ゲート電源５９をＯＮ／ＯＦＦするためのスイッチ部で
ある。
【０００６】次に、上記構成である従来のゲート回路の
動作を、図５および図６（ａ）、（ｂ）を用いて説明す
る。
動作を、図５および図６（ａ）、（ｂ）を用いて説明す
る。
【０００７】図６（ａ）は、図５に示したゲート回路の
動作時におけるゲートＧ・エミッタＥ間電圧Ｖｇｅの時
間的変化を示す図である。また、図６（ｂ）は、図５に
示したゲート回路の動作時におけるコレクタ・エミッタ
間電圧すなわち主回路電圧Ｖｃｅ及びコレクタ・エミッ
タ間電流Ｉｃの時間的変化を示す図である。
動作時におけるゲートＧ・エミッタＥ間電圧Ｖｇｅの時
間的変化を示す図である。また、図６（ｂ）は、図５に
示したゲート回路の動作時におけるコレクタ・エミッタ
間電圧すなわち主回路電圧Ｖｃｅ及びコレクタ・エミッ
タ間電流Ｉｃの時間的変化を示す図である。
【０００８】まず時刻ｔ０において、オンゲート用スイ
ッチ５１が閉じてオンゲート電流が供給されると、ゲー
トＧ・エミッタＥ間電圧Ｖｇｅは増加し始め、時刻ｔ１
まで増加を続ける。
ッチ５１が閉じてオンゲート電流が供給されると、ゲー
トＧ・エミッタＥ間電圧Ｖｇｅは増加し始め、時刻ｔ１
まで増加を続ける。
【０００９】そして、時刻ｔ１においてゲートＧ・エミ
ッタＥ間電圧Ｖｇｅがミラー電圧に達するとともに主回
路電圧Ｖｃｅが低下し始め、さらに、コレクタ電流Ｉｃ
が上昇し始める。
ッタＥ間電圧Ｖｇｅがミラー電圧に達するとともに主回
路電圧Ｖｃｅが低下し始め、さらに、コレクタ電流Ｉｃ
が上昇し始める。
【００１０】ゲートＧ・エミッタＥ間電圧Ｖｇｅは、時
刻ｔ１からｔ２まで（この期間を以下、オン側スイッチ
ング期間Δｔｍｎと呼ぶ）ミラー電圧による一定値をも
ち、スイッチングを行う。
刻ｔ１からｔ２まで（この期間を以下、オン側スイッチ
ング期間Δｔｍｎと呼ぶ）ミラー電圧による一定値をも
ち、スイッチングを行う。
【００１１】一方、ＭＯＳゲート型半導体素子５をオフ
させるときは、時刻ｔ３でオフゲート用スイッチ５２を
閉じてオフゲート電圧とオフゲート抵抗５５の関係で決
まるオフゲート電流を流す。
させるときは、時刻ｔ３でオフゲート用スイッチ５２を
閉じてオフゲート電圧とオフゲート抵抗５５の関係で決
まるオフゲート電流を流す。
【００１２】ゲートＧ・エミッタＥ間電圧Ｖｇｅは、時
刻ｔ４からｔ５まで（この期間を以下、オフ側スイッチ
ング期間Δｔｍｆと呼ぶ）ミラー電圧による一定値をも
ち、スイッチングを行う。
刻ｔ４からｔ５まで（この期間を以下、オフ側スイッチ
ング期間Δｔｍｆと呼ぶ）ミラー電圧による一定値をも
ち、スイッチングを行う。
【００１３】一方、ＭＯＳゲート型半導体素子１の電流
Ｉｃは、時刻ｔ５から減少し始める。
Ｉｃは、時刻ｔ５から減少し始める。
【００１４】
【発明が解決しようとする課題】しかしながら、高圧の
ＩＧＢＴやＩＥＧＴ等ゲート容量の大きなＭＯＳゲート
型半導体素子５の場合、ゲート信号を送ってから実際に
ターンオン、ターンオフするまでの時間、すなわち、オ
ン側スイッチング期間Δｔｍｎ及びオフ側スイッチング
期間Δｔｍｆは非常に長くかかってしまい、制御のため
の時間が狭められる欠点が生じてきた。具体的な値の例
としては低圧のＩＧＢＴなら２、３μｓですむが、高圧
のＩＧＢＴやＩＥＧＴでは１０μｓ程度かかる場合があ
り、ゲートがトレンチ構造になるとさらに時間を要する
ことになる。
ＩＧＢＴやＩＥＧＴ等ゲート容量の大きなＭＯＳゲート
型半導体素子５の場合、ゲート信号を送ってから実際に
ターンオン、ターンオフするまでの時間、すなわち、オ
ン側スイッチング期間Δｔｍｎ及びオフ側スイッチング
期間Δｔｍｆは非常に長くかかってしまい、制御のため
の時間が狭められる欠点が生じてきた。具体的な値の例
としては低圧のＩＧＢＴなら２、３μｓですむが、高圧
のＩＧＢＴやＩＥＧＴでは１０μｓ程度かかる場合があ
り、ゲートがトレンチ構造になるとさらに時間を要する
ことになる。
【００１５】また、単にオンゲート抵抗５３やオフゲー
ト抵抗５４の抵抗値を従来の抵抗値より小さくして、こ
の時間を短くしようとすると、ターンオン時のｄＩｃ／
ｄｔが非常に大きくなり、ＩＧＢＴやＩＥＧＴは破壊さ
れる。さらに、ターンオフ時にはｄＶｃｅ／ｄｔが非常
に大きくなり、ＩＧＢＴやＩＥＧＴは破壊されることに
なる。
ト抵抗５４の抵抗値を従来の抵抗値より小さくして、こ
の時間を短くしようとすると、ターンオン時のｄＩｃ／
ｄｔが非常に大きくなり、ＩＧＢＴやＩＥＧＴは破壊さ
れる。さらに、ターンオフ時にはｄＶｃｅ／ｄｔが非常
に大きくなり、ＩＧＢＴやＩＥＧＴは破壊されることに
なる。
【００１６】
【課題を解決するための手段】本発明は、上記事情に鑑
みてなされたもので、ＭＯＳゲート素子を破壊すること
なくミラー期間即ちスイッチング期間を短くするゲート
回路を提供することを目的とし、以下の（１）〜（５）
の特徴を具備するものである。
みてなされたもので、ＭＯＳゲート素子を破壊すること
なくミラー期間即ちスイッチング期間を短くするゲート
回路を提供することを目的とし、以下の（１）〜（５）
の特徴を具備するものである。
【００１７】（１）本発明は、ゲート型半導体素子と、
前記ゲート型半導体素子に第１のオンゲート電流を供給
する第１のオンゲート回路と、第１のオンゲート電流供
給開始後前記ゲート型半導体素子に第２のオンゲート電
流を供給開始する第２のオンゲート回路とを具備するゲ
ート回路である。
前記ゲート型半導体素子に第１のオンゲート電流を供給
する第１のオンゲート回路と、第１のオンゲート電流供
給開始後前記ゲート型半導体素子に第２のオンゲート電
流を供給開始する第２のオンゲート回路とを具備するゲ
ート回路である。
【００１８】このような構成によれば、主電流第１のオ
ンゲート電流が流れた後第２のオンゲート電流が流れる
ので、ゲート型半導体素子の主回路電圧が急峻に変化す
る期間では第１のオンゲート電流のみ供給し、スイッチ
ング期間では第１のオンゲート電流に加えて第２のオン
ゲート電流を供給することが可能となる。
ンゲート電流が流れた後第２のオンゲート電流が流れる
ので、ゲート型半導体素子の主回路電圧が急峻に変化す
る期間では第１のオンゲート電流のみ供給し、スイッチ
ング期間では第１のオンゲート電流に加えて第２のオン
ゲート電流を供給することが可能となる。
【００１９】その結果、ゲート型半導体素子を破壊せず
スイッチング期間を短縮でき、ゲート回路の制御性を向
上させることができる。
スイッチング期間を短縮でき、ゲート回路の制御性を向
上させることができる。
【００２０】前記ゲート回路において、前記第１のオン
ゲート電流の供給開始と第２のオンゲート電流の供給開
始に、第１のオンゲート電流の供給開始から前記ゲート
型半導体素子のゲート電圧が基準電圧に達するまでの時
間以上の時間差を生じさせる遅延手段をさらに具備する
ことが好ましい。
ゲート電流の供給開始と第２のオンゲート電流の供給開
始に、第１のオンゲート電流の供給開始から前記ゲート
型半導体素子のゲート電圧が基準電圧に達するまでの時
間以上の時間差を生じさせる遅延手段をさらに具備する
ことが好ましい。
【００２１】このような構成によれば、第１のオンゲー
ト電流の供給によりゲート電圧がミラー電圧に達した後
第２のオンゲート電流を供給するので、ゲート型半導体
素子を破壊せずスイッチング期間を短縮でき、ゲート回
路の制御性を向上させることができる。
ト電流の供給によりゲート電圧がミラー電圧に達した後
第２のオンゲート電流を供給するので、ゲート型半導体
素子を破壊せずスイッチング期間を短縮でき、ゲート回
路の制御性を向上させることができる。
【００２２】前記ゲート回路において、前記ゲート回路
は、第１のオンゲート電流による前記ゲート型半導体素
子のゲート電圧を検出する検出手段と、前記検出手段に
より検出するゲート電圧が基準電圧に達してから第２の
オンゲート電流を供給開始する制御手段とをさらに具備
することが好ましい。
は、第１のオンゲート電流による前記ゲート型半導体素
子のゲート電圧を検出する検出手段と、前記検出手段に
より検出するゲート電圧が基準電圧に達してから第２の
オンゲート電流を供給開始する制御手段とをさらに具備
することが好ましい。
【００２３】このような構成によれば、前記遅延手段
は、ゲート電圧に基づいて時間差を生じさせるから、ス
イッチング電圧に変動がある場合においてもゲート型半
導体素子を破壊しないタイミングで第２のオンゲート電
流を供給することができる。
は、ゲート電圧に基づいて時間差を生じさせるから、ス
イッチング電圧に変動がある場合においてもゲート型半
導体素子を破壊しないタイミングで第２のオンゲート電
流を供給することができる。
【００２４】その結果、ゲート型半導体素子を破壊せず
スイッチング期間を短縮でき、ゲート回路の制御性を向
上させることができる。
スイッチング期間を短縮でき、ゲート回路の制御性を向
上させることができる。
【００２５】（２）本発明は、ゲート型半導体素子と、
前記ゲート型半導体素子に対して最初のオンゲート電流
と他の複数のオンゲート電流を供給するオンゲート回路
と、最初のオンゲート電流の供給開始と他の複数のオン
ゲート電流の供給開始に、最初のオンゲート電流の供給
開始から前記ゲート型半導体素子のゲート電圧が基準電
圧に達するまでの時間以上の時間差を生じさせる遅延手
段をさらに具備するゲート回路である。
前記ゲート型半導体素子に対して最初のオンゲート電流
と他の複数のオンゲート電流を供給するオンゲート回路
と、最初のオンゲート電流の供給開始と他の複数のオン
ゲート電流の供給開始に、最初のオンゲート電流の供給
開始から前記ゲート型半導体素子のゲート電圧が基準電
圧に達するまでの時間以上の時間差を生じさせる遅延手
段をさらに具備するゲート回路である。
【００２６】このような構成によれば、最初のオンゲー
ト電流が流れた後他の複数の各オンゲート電流を供給す
るので、ゲート型半導体素子の主回路電圧が急峻に変化
する期間では最初のオンゲート電流のみ供給し、スイッ
チング期間では最初のオンゲート電流に加えて複数のオ
ンゲート電流を供給することが可能となる。
ト電流が流れた後他の複数の各オンゲート電流を供給す
るので、ゲート型半導体素子の主回路電圧が急峻に変化
する期間では最初のオンゲート電流のみ供給し、スイッ
チング期間では最初のオンゲート電流に加えて複数のオ
ンゲート電流を供給することが可能となる。
【００２７】その結果、ゲート型半導体素子を破壊せず
スイッチング期間を短縮でき、ゲート回路の制御性を向
上させることができる。
スイッチング期間を短縮でき、ゲート回路の制御性を向
上させることができる。
【００２８】また、本発明は、ゲート型半導体素子と、
前記ゲート型半導体素子に対して最初のオンゲート電流
と他の複数のオンゲート電流を供給するオンゲート回路
と、最初のゲート電流による前記ゲート型半導体素子の
ゲート電圧を検出する検出手段と、前記検出手段により
検出するゲート電圧が基準電圧に達してから他の複数の
ゲート電流を供給開始する制御手段とを具備するゲート
回路であってもよい。
前記ゲート型半導体素子に対して最初のオンゲート電流
と他の複数のオンゲート電流を供給するオンゲート回路
と、最初のゲート電流による前記ゲート型半導体素子の
ゲート電圧を検出する検出手段と、前記検出手段により
検出するゲート電圧が基準電圧に達してから他の複数の
ゲート電流を供給開始する制御手段とを具備するゲート
回路であってもよい。
【００２９】このような構成によれば、最初のオンゲー
ト電流によりゲート電圧がスイッチング電圧に達した後
他の複数の各オンゲート電流を供給するので、ゲート型
半導体素子を破壊せずスイッチング期間を短縮でき、ゲ
ート回路の制御性を向上させることができる。
ト電流によりゲート電圧がスイッチング電圧に達した後
他の複数の各オンゲート電流を供給するので、ゲート型
半導体素子を破壊せずスイッチング期間を短縮でき、ゲ
ート回路の制御性を向上させることができる。
【００３０】（３）本発明は、ゲート型半導体素子と、
前記ゲート型半導体素子に第１のオフゲート電流を供給
する第１のオフゲート回路と、第１のオフゲート電流供
給開始後前記ゲート型半導体素子に第２のオフゲート電
流を供給開始する第２のオフゲート回路とを具備するゲ
ート回路である。
前記ゲート型半導体素子に第１のオフゲート電流を供給
する第１のオフゲート回路と、第１のオフゲート電流供
給開始後前記ゲート型半導体素子に第２のオフゲート電
流を供給開始する第２のオフゲート回路とを具備するゲ
ート回路である。
【００３１】このような構成によれば、主電流第１のオ
フゲート電流が流れた後第２のオフゲート電流が流れる
ので、ゲート型半導体素子の主回路電圧が急峻に変化す
る期間では第１のオフゲート電流のみ供給し、スイッチ
ング期間では第１のオフゲート電流に加えて第２のオフ
ゲート電流を供給することが可能となる。
フゲート電流が流れた後第２のオフゲート電流が流れる
ので、ゲート型半導体素子の主回路電圧が急峻に変化す
る期間では第１のオフゲート電流のみ供給し、スイッチ
ング期間では第１のオフゲート電流に加えて第２のオフ
ゲート電流を供給することが可能となる。
【００３２】その結果、ゲート型半導体素子を破壊せず
スイッチング期間を短縮でき、ゲート回路の制御性を向
上させることができる。
スイッチング期間を短縮でき、ゲート回路の制御性を向
上させることができる。
【００３３】前記ゲート回路は、前記第１のオフゲート
電流の供給開始と第２のオフゲート電流の供給開始に、
第１のオフゲート電流の供給開始から前記ゲート型半導
体素子のゲート電圧が基準電圧以下になるまでの時間以
内の時間差を生じさせる遅延手段をさらに具備すること
が好ましい。
電流の供給開始と第２のオフゲート電流の供給開始に、
第１のオフゲート電流の供給開始から前記ゲート型半導
体素子のゲート電圧が基準電圧以下になるまでの時間以
内の時間差を生じさせる遅延手段をさらに具備すること
が好ましい。
【００３４】このような構成によれば、第１のオフゲー
ト電流によりゲート電圧がスイッチング電圧に達した後
第２のオフゲート電流を供給するので、ゲート型半導体
素子を破壊せずスイッチング期間を短縮でき、ゲート回
路の制御性を向上させることができる。
ト電流によりゲート電圧がスイッチング電圧に達した後
第２のオフゲート電流を供給するので、ゲート型半導体
素子を破壊せずスイッチング期間を短縮でき、ゲート回
路の制御性を向上させることができる。
【００３５】前記ゲート回路は、前記ゲート回路は、オ
フ前記ゲート型半導体素子のゲート電圧を検出する検出
手段と、前記検出手段により検出するゲート電圧が基準
電圧になったとき第２のオフゲート電流を供給開始する
制御手段とを具備することが好ましい。
フ前記ゲート型半導体素子のゲート電圧を検出する検出
手段と、前記検出手段により検出するゲート電圧が基準
電圧になったとき第２のオフゲート電流を供給開始する
制御手段とを具備することが好ましい。
【００３６】このような構成によれば、前記制御手段
は、ゲート電圧に基づいて第２オンゲート電流の供給を
開始するから、スイッチング電圧に変動がある場合にお
いてもゲート型半導体素子を破壊しないタイミングで第
２のオフゲート電流を供給することができる。
は、ゲート電圧に基づいて第２オンゲート電流の供給を
開始するから、スイッチング電圧に変動がある場合にお
いてもゲート型半導体素子を破壊しないタイミングで第
２のオフゲート電流を供給することができる。
【００３７】その結果、ゲート型半導体素子を破壊せず
スイッチング期間を短縮でき、ゲート回路の制御性を向
上させることができる。
スイッチング期間を短縮でき、ゲート回路の制御性を向
上させることができる。
【００３８】（４）本発明は、ゲート型半導体素子と、
前記ゲート型半導体素子に対して最初のオフゲート電流
と他の複数のオフゲート電流を供給するオフゲート回路
と、最初のオフゲート電流の供給開始と他の複数のオフ
ゲート電流の供給開始に、最初のオフゲート電流の供給
開始から前記ゲート型半導体素子のゲート電圧が基準電
圧以下になるまでの時間以内の時間差を生じさせる遅延
手段をさらに具備するゲート回路である。
前記ゲート型半導体素子に対して最初のオフゲート電流
と他の複数のオフゲート電流を供給するオフゲート回路
と、最初のオフゲート電流の供給開始と他の複数のオフ
ゲート電流の供給開始に、最初のオフゲート電流の供給
開始から前記ゲート型半導体素子のゲート電圧が基準電
圧以下になるまでの時間以内の時間差を生じさせる遅延
手段をさらに具備するゲート回路である。
【００３９】このような構成によれば、最初のオフゲー
ト電流が流れた後複数の各オフゲート電流を供給するの
で、ゲート型半導体素子の主回路電圧が急峻に変化する
期間では最初のオフゲート電流のみ供給し、スイッチン
グ期間では最初のオフゲート電流に加えて複数のオフゲ
ート電流を供給することが可能となる。
ト電流が流れた後複数の各オフゲート電流を供給するの
で、ゲート型半導体素子の主回路電圧が急峻に変化する
期間では最初のオフゲート電流のみ供給し、スイッチン
グ期間では最初のオフゲート電流に加えて複数のオフゲ
ート電流を供給することが可能となる。
【００４０】その結果、ゲート型半導体素子を破壊せず
スイッチング期間を短縮でき、ゲート回路の制御性を向
上させることができる。
スイッチング期間を短縮でき、ゲート回路の制御性を向
上させることができる。
【００４１】また、本発明は、ゲート型半導体素子と、
前記ゲート型半導体素子に対して最初のオフゲート電流
と他の複数のオフゲート電流を供給するオフゲート回路
と、最初のゲート電流による前記ゲート型半導体素子の
ゲート電圧を検出する検出手段と、前記検出手段により
検出するゲート電圧が基準電圧以下になったとき他の複
数のゲート電流を供給開始する制御手段とを具備するゲ
ート回路であってもよい。
前記ゲート型半導体素子に対して最初のオフゲート電流
と他の複数のオフゲート電流を供給するオフゲート回路
と、最初のゲート電流による前記ゲート型半導体素子の
ゲート電圧を検出する検出手段と、前記検出手段により
検出するゲート電圧が基準電圧以下になったとき他の複
数のゲート電流を供給開始する制御手段とを具備するゲ
ート回路であってもよい。
【００４２】このような構成によれば、最初のオフゲー
ト電流の増加により生じた過電流が流れた後スイッチン
グ期間において複数の各オフゲート電流を供給するの
で、ゲート型半導体素子を破壊せずスイッチング期間を
短縮でき、ゲート回路の制御性を向上させることができ
る。
ト電流の増加により生じた過電流が流れた後スイッチン
グ期間において複数の各オフゲート電流を供給するの
で、ゲート型半導体素子を破壊せずスイッチング期間を
短縮でき、ゲート回路の制御性を向上させることができ
る。
【００４３】（５）本発明は、ゲート型半導体素子を有
するゲート回路の制御方法であって、前記ゲート型半導
体素子に第１のオンゲート回路により第１のオンゲート
電流を供給し、前記第１のオンゲート電流の供給により
前記ゲート型半導体素子のゲート電圧が基準値に達した
後第２のオンゲート回路により第２のオンゲート電流を
供給するゲート回路制御方法である。
するゲート回路の制御方法であって、前記ゲート型半導
体素子に第１のオンゲート回路により第１のオンゲート
電流を供給し、前記第１のオンゲート電流の供給により
前記ゲート型半導体素子のゲート電圧が基準値に達した
後第２のオンゲート回路により第２のオンゲート電流を
供給するゲート回路制御方法である。
【００４４】このような構成によれば、主電流第１のオ
ンゲート電流の増加によって生じた過電流が流れた後ス
イッチング期間中に第２のオンゲート電流が流れるの
で、ゲート型半導体素子を破壊せずスイッチング期間を
短縮でき、ゲート回路の制御性を向上させることができ
る。
ンゲート電流の増加によって生じた過電流が流れた後ス
イッチング期間中に第２のオンゲート電流が流れるの
で、ゲート型半導体素子を破壊せずスイッチング期間を
短縮でき、ゲート回路の制御性を向上させることができ
る。
【００４５】また、本発明は、ゲート型半導体素子を有
するゲート回路の制御方法であって、前記ゲート型半導
体素子に第１のオフゲート回路により第１のオフゲート
電流を供給し、前記第１のオフゲート電流の供給により
前記ゲート型半導体素子のゲート電圧が基準値に達した
後第２のオフゲート回路により第２のオフゲート電流を
供給するゲート回路制御方法である。
するゲート回路の制御方法であって、前記ゲート型半導
体素子に第１のオフゲート回路により第１のオフゲート
電流を供給し、前記第１のオフゲート電流の供給により
前記ゲート型半導体素子のゲート電圧が基準値に達した
後第２のオフゲート回路により第２のオフゲート電流を
供給するゲート回路制御方法である。
【００４６】このような構成によれば、主電流第１のオ
フゲート電流の増加によって生じた過電流が流れた後ス
イッチング期間中に第２のオフゲート電流が流れるの
で、ゲート型半導体素子を破壊せずスイッチング期間を
短縮でき、ゲート回路の制御性を向上させることができ
る。
フゲート電流の増加によって生じた過電流が流れた後ス
イッチング期間中に第２のオフゲート電流が流れるの
で、ゲート型半導体素子を破壊せずスイッチング期間を
短縮でき、ゲート回路の制御性を向上させることができ
る。
【００４７】
【発明の実施の形態】以下、本発明の第１実施形態〜第
３実施形態を図面に従って説明する。
３実施形態を図面に従って説明する。
【００４８】（第１実施形態）図１は、第１実施形態に
係るゲート回路１の概略構成を示している。
係るゲート回路１の概略構成を示している。
【００４９】図１において、ゲート型半導体素子５のゲ
ート端子Ｇにはスイッチング制御回路１０１が接続され
ている。このスイッチング制御回路１０１は、オン側ダ
イオード１０、第１オンゲート抵抗１１（１０Ω）、第
２オンゲート抵抗１２（５Ω）、第１オンゲート用スイ
ッチ１３、第１オンゲート用スイッチ１３、オンゲート
電源１５（１５Ｖ）から成るオン側回路部と、オフ側ダ
イオード２０、第１オフゲート抵抗２１（１０Ω）、第
２オフゲート抵抗２２（５Ω）、第１オフゲート用スイ
ッチ２３、第２オフゲート用スイッチ２４、オフゲート
電源２５（１５Ｖ）から成るオフ側回路部とを並列接続
した構成になっている。
ート端子Ｇにはスイッチング制御回路１０１が接続され
ている。このスイッチング制御回路１０１は、オン側ダ
イオード１０、第１オンゲート抵抗１１（１０Ω）、第
２オンゲート抵抗１２（５Ω）、第１オンゲート用スイ
ッチ１３、第１オンゲート用スイッチ１３、オンゲート
電源１５（１５Ｖ）から成るオン側回路部と、オフ側ダ
イオード２０、第１オフゲート抵抗２１（１０Ω）、第
２オフゲート抵抗２２（５Ω）、第１オフゲート用スイ
ッチ２３、第２オフゲート用スイッチ２４、オフゲート
電源２５（１５Ｖ）から成るオフ側回路部とを並列接続
した構成になっている。
【００５０】オン側回路部において、オンゲート電源１
５の正極に対して、第１オンゲート用スイッチ１３と第
１オンゲート抵抗１１の直列部と第１オンゲート用スイ
ッチ１３と第２オンゲート抵抗１２の直列部とが並列に
接続されている。そして、第１オンゲート抵抗１１の抵
抗値は、第２オンゲート抵抗１２の抵抗値の２倍である
ことより、第１オンゲート用スイッチ１３を閉じた場
合、ゲート端子Ｇには第１オンゲート用スイッチ１３を
閉じた場合と比較して１／２のオンゲート電流が供給さ
れる構成になっている。
５の正極に対して、第１オンゲート用スイッチ１３と第
１オンゲート抵抗１１の直列部と第１オンゲート用スイ
ッチ１３と第２オンゲート抵抗１２の直列部とが並列に
接続されている。そして、第１オンゲート抵抗１１の抵
抗値は、第２オンゲート抵抗１２の抵抗値の２倍である
ことより、第１オンゲート用スイッチ１３を閉じた場
合、ゲート端子Ｇには第１オンゲート用スイッチ１３を
閉じた場合と比較して１／２のオンゲート電流が供給さ
れる構成になっている。
【００５１】オフ側回路部においては、オフゲート電源
２５の負極に対して、第１オフゲート用スイッチ２３と
第１オフゲート抵抗２１の直列部と第２オフゲート用ス
イッチ２４と第２オフゲート抵抗２２の直列部とが並列
に接続されている。第１オフゲート抵抗２１の抵抗値
は、第２オフゲート抵抗２２の抵抗値の２倍であるか
ら、第１オンゲート用スイッチ１３を閉じた場合、ゲー
ト端子Ｇには第１オンゲート用スイッチ１３を閉じた場
合と比較して１／２のオフゲート電流が供給される。
２５の負極に対して、第１オフゲート用スイッチ２３と
第１オフゲート抵抗２１の直列部と第２オフゲート用ス
イッチ２４と第２オフゲート抵抗２２の直列部とが並列
に接続されている。第１オフゲート抵抗２１の抵抗値
は、第２オフゲート抵抗２２の抵抗値の２倍であるか
ら、第１オンゲート用スイッチ１３を閉じた場合、ゲー
ト端子Ｇには第１オンゲート用スイッチ１３を閉じた場
合と比較して１／２のオフゲート電流が供給される。
【００５２】第１スイッチング制御回路１０１は、ゲー
ト信号発振装置１０２によって駆動のタイミングを制御
される。当該ゲート信号発振回路１０２は、遅延回路２
７、ワンショットマルチバイブレータ回路２８を具備し
ている。
ト信号発振装置１０２によって駆動のタイミングを制御
される。当該ゲート信号発振回路１０２は、遅延回路２
７、ワンショットマルチバイブレータ回路２８を具備し
ている。
【００５３】ゲート信号発振器２６は、第１オンゲート
用スイッチ１３と第２オンゲート用スイッチ１５及び第
１オフゲート用スイッチ２３と第２オフゲート用スイッ
チ２４に対してＯＮ／ＯＦＦ信号を発振する発振器であ
る。第２オンゲート用スイッチ１５に対しては、遅延回
路２７を介してＯＮ／ＯＦＦ信号を供給するようになっ
ており、当該遅延回路２７により、ゲート信号発振器２
６からのＯＮ／ＯＦＦ信号は、後述する所定の時間Ｔ１
だけ遅れて供給される。
用スイッチ１３と第２オンゲート用スイッチ１５及び第
１オフゲート用スイッチ２３と第２オフゲート用スイッ
チ２４に対してＯＮ／ＯＦＦ信号を発振する発振器であ
る。第２オンゲート用スイッチ１５に対しては、遅延回
路２７を介してＯＮ／ＯＦＦ信号を供給するようになっ
ており、当該遅延回路２７により、ゲート信号発振器２
６からのＯＮ／ＯＦＦ信号は、後述する所定の時間Ｔ１
だけ遅れて供給される。
【００５４】また、第１オフゲート用スイッチ２３及び
第２オフゲート用スイッチ２４に対しては、ＯＮ／ＯＦ
Ｆ信号は、否定演算を行う論理回路２９を介して供給さ
れる。従って、オン側回路のスイッチとはＯＮ／ＯＦＦ
が逆転した信号が供給される。
第２オフゲート用スイッチ２４に対しては、ＯＮ／ＯＦ
Ｆ信号は、否定演算を行う論理回路２９を介して供給さ
れる。従って、オン側回路のスイッチとはＯＮ／ＯＦＦ
が逆転した信号が供給される。
【００５５】さらに、第２オフゲート用スイッチ２４に
対しては、ワンショットマルチバイブレータ回路２８を
介しており、後述する所定時間幅Ｔ２のＯＮ／ＯＦＦパ
ルス信号が供給される。
対しては、ワンショットマルチバイブレータ回路２８を
介しており、後述する所定時間幅Ｔ２のＯＮ／ＯＦＦパ
ルス信号が供給される。
【００５６】図２（ａ）は、図１に示したゲート回路の
動作時におけるゲート端子ＧのゲートＧ・エミッタＥ間
電圧Ｖｇｅの時間的変化を示す図であり、図２（ｂ）
は、第１オンゲート用スイッチ１３、第１オンゲート用
スイッチ１３、第１オフゲート用スイッチ２３、第２オ
フゲート用スイッチ２４の各スイッチのタイミングチャ
ートである。また、図２（ｃ）は、図１に示したゲート
回路の動作時におけるコレクタ・エミッタ間電圧すなわ
ち主回路電圧Ｖｃｅ及びコレクタ・エミッタ間電流Ｉｃ
の時間的変化を示す図である。
動作時におけるゲート端子ＧのゲートＧ・エミッタＥ間
電圧Ｖｇｅの時間的変化を示す図であり、図２（ｂ）
は、第１オンゲート用スイッチ１３、第１オンゲート用
スイッチ１３、第１オフゲート用スイッチ２３、第２オ
フゲート用スイッチ２４の各スイッチのタイミングチャ
ートである。また、図２（ｃ）は、図１に示したゲート
回路の動作時におけるコレクタ・エミッタ間電圧すなわ
ち主回路電圧Ｖｃｅ及びコレクタ・エミッタ間電流Ｉｃ
の時間的変化を示す図である。
【００５７】次に、図１及び図２を参照して、以下図１
に示したゲート回路の動作説明を行う。
に示したゲート回路の動作説明を行う。
【００５８】まず、ターンオン動作について説明する。
【００５９】図２（ａ）において、ゲート信号発振装置
からの所定のＯＮ／ＯＦＦ信号により、時刻ｔ０で第１
オンゲート用スイッチ１３が閉じてゲート型半導体素子
５に対し第１オンゲート電流を供給する。
からの所定のＯＮ／ＯＦＦ信号により、時刻ｔ０で第１
オンゲート用スイッチ１３が閉じてゲート型半導体素子
５に対し第１オンゲート電流を供給する。
【００６０】時刻ｔ１でゲートＧ・エミッタＥ電圧Ｖｇ
ｅはミラー電圧に達して一定値となる。一方、主回路電
圧Ｖｃｅは低下し始め、Ｉｃは急峻に上昇する。
ｅはミラー電圧に達して一定値となる。一方、主回路電
圧Ｖｃｅは低下し始め、Ｉｃは急峻に上昇する。
【００６１】遅延回路２７により、第１オンゲート用ス
イッチ１３は時刻ｔ０から時間Ｔ１後に閉じた状態とな
り、さらなる第２オンゲート電流をゲート型半導体素子
５に供給する。
イッチ１３は時刻ｔ０から時間Ｔ１後に閉じた状態とな
り、さらなる第２オンゲート電流をゲート型半導体素子
５に供給する。
【００６２】ゲートＧ・エミッタＥ電圧Ｖｇｅは、時刻
ｔ２にミラー電圧より上昇し、ミラー期間すなわちスイ
ッチング期間Δｔｍｎを終えて制御を開始する。
ｔ２にミラー電圧より上昇し、ミラー期間すなわちスイ
ッチング期間Δｔｍｎを終えて制御を開始する。
【００６３】なお、遅延回路２７により遅延させる時間
Ｔ１は、Ｔ１≧ｔ１−ｔ０であるものとする。
Ｔ１は、Ｔ１≧ｔ１−ｔ０であるものとする。
【００６４】このような構成によれば、第１オンゲート
電流のみでなく、第２オンゲート電流も供給されるの
で、第１オンゲート電流のみである従来技術と比較し
て、スイッチング期間Δｔｍｎを大幅に短縮することが
できる。
電流のみでなく、第２オンゲート電流も供給されるの
で、第１オンゲート電流のみである従来技術と比較し
て、スイッチング期間Δｔｍｎを大幅に短縮することが
できる。
【００６５】また、第１ゲート電流の供給によるゲート
Ｇ・エミッタＥ電圧Ｖｇｅの増加期間が過ぎた後、第２
オンゲート電流の供給を開始するので、コレクタ電流Ｉ
ｃの急峻な時間変化によるゲート型半導体素子５を破壊
することなくスイッチング期間Δｔｍｎを短縮すること
ができる。その結果、ゲート回路の制御性を向上させる
ことができる。
Ｇ・エミッタＥ電圧Ｖｇｅの増加期間が過ぎた後、第２
オンゲート電流の供給を開始するので、コレクタ電流Ｉ
ｃの急峻な時間変化によるゲート型半導体素子５を破壊
することなくスイッチング期間Δｔｍｎを短縮すること
ができる。その結果、ゲート回路の制御性を向上させる
ことができる。
【００６６】次にターンオフ動作について説明する。
【００６７】時刻ｔ３において、ゲート信号発振器２６
からの所定のゲートＯＮ／ＯＦＦ信号により第１オフゲ
ート用スイッチ２４が閉じて第１オフゲート電流が供給
される。同時に、ワンショットマルチバイブレータ回路
２８により第２オフゲート用スイッチ２３も設定時間Ｔ
２だけ閉じて第２オフゲート電流が供給される。
からの所定のゲートＯＮ／ＯＦＦ信号により第１オフゲ
ート用スイッチ２４が閉じて第１オフゲート電流が供給
される。同時に、ワンショットマルチバイブレータ回路
２８により第２オフゲート用スイッチ２３も設定時間Ｔ
２だけ閉じて第２オフゲート電流が供給される。
【００６８】なお、設定時間Ｔ２は、時刻ｔ４をゲート
オフ側のスイッチング期間終了時として、Ｔ２≦ｔ４−
ｔ３であるとする。この範囲であるのは、第２オフゲー
ト電流の供給が時刻ｔ３から時刻ｔ４まででなければ、
主回路電圧Ｖｃｅの急峻な時間変化によりゲート型半導
体素子５を破壊してしまうからである。
オフ側のスイッチング期間終了時として、Ｔ２≦ｔ４−
ｔ３であるとする。この範囲であるのは、第２オフゲー
ト電流の供給が時刻ｔ３から時刻ｔ４まででなければ、
主回路電圧Ｖｃｅの急峻な時間変化によりゲート型半導
体素子５を破壊してしまうからである。
【００６９】時刻ｔ４において、第２オフゲート用スイ
ッチ２３を開き、第２オフゲート電流の供給を終了す
る。
ッチ２３を開き、第２オフゲート電流の供給を終了す
る。
【００７０】さらに、時刻ｔ５において、第１オフゲー
ト用スイッチ２４を開き、ゲート回路１のＯＮ／ＯＦＦ
動作の１サイクルを終了する。
ト用スイッチ２４を開き、ゲート回路１のＯＮ／ＯＦＦ
動作の１サイクルを終了する。
【００７１】このような構成によれば、第１オフゲート
電流に加えて第２オフゲート電流も供給されるので、オ
フ側のミラー期間Δｔｍｆを短縮することができる。
電流に加えて第２オフゲート電流も供給されるので、オ
フ側のミラー期間Δｔｍｆを短縮することができる。
【００７２】また、ゲートＧ・エミッタＥ電圧Ｖｇｅの
減少が始まる時刻ｔ４までに第２オフゲート用スイッチ
２３は開放されるから、高ｄｖ／ｄｔによるゲート型半
導体素子５の破壊を防止することができる。その結果、
ゲート回路の制御性を向上させることができる。
減少が始まる時刻ｔ４までに第２オフゲート用スイッチ
２３は開放されるから、高ｄｖ／ｄｔによるゲート型半
導体素子５の破壊を防止することができる。その結果、
ゲート回路の制御性を向上させることができる。
【００７３】（第２の実施形態）第１実施形態では、１
つのオンゲート電源１５またはオフゲート電源に対して
２つのオンゲート抵抗またはオフゲート抵抗を接続する
ことにより、第１、第２のオンゲート電流若しくはオフ
ゲート電流を供給する構成であった。
つのオンゲート電源１５またはオフゲート電源に対して
２つのオンゲート抵抗またはオフゲート抵抗を接続する
ことにより、第１、第２のオンゲート電流若しくはオフ
ゲート電流を供給する構成であった。
【００７４】一方、第２の実施形態におけるゲート回路
２は、１つのオンゲート抵抗またはオフゲート抵抗に対
して２つのオンゲート電源またはオフゲート電源を設け
て、第１、第２のオンゲート電流若しくはオフゲート電
流を供給するものである。
２は、１つのオンゲート抵抗またはオフゲート抵抗に対
して２つのオンゲート電源またはオフゲート電源を設け
て、第１、第２のオンゲート電流若しくはオフゲート電
流を供給するものである。
【００７５】図３は、第２実施形態に係るゲート回路２
の概略構成図である。図１と同一の構成要素には、同符
号を付してその説明は省略する。
の概略構成図である。図１と同一の構成要素には、同符
号を付してその説明は省略する。
【００７６】図３において、ゲート型半導体素子５のゲ
ート端子Ｇには、第２スイッチング制御回路３０１が接
続されている。この第２スイッチング制御回路は、第１
オンゲート電流を供給するオンゲート電源１５（１５
Ｖ）、ダイオード３２、第１オンゲート用スイッチ１３
から成る直列部と、第２オンゲート電流を供給する第２
オンゲート電源３１（２０Ｖ）、ダイオード３４、第２
オンゲート用スイッチ１５から成る直列部とを並列接続
したオン側電源部と、第１オフゲート電流を供給する第
１オフゲート電源２５（１５Ｖ）、ダイオード３５、第
１オフゲート用スイッチ２４から成る直列部と、第２オ
フゲート電流を供給する第２オフゲート電源３６（２０
Ｖ）、ダイオード３７、第２オフゲート用スイッチ２３
から成る直列部とを並列接続したオフ側電源部を具備し
ている。
ート端子Ｇには、第２スイッチング制御回路３０１が接
続されている。この第２スイッチング制御回路は、第１
オンゲート電流を供給するオンゲート電源１５（１５
Ｖ）、ダイオード３２、第１オンゲート用スイッチ１３
から成る直列部と、第２オンゲート電流を供給する第２
オンゲート電源３１（２０Ｖ）、ダイオード３４、第２
オンゲート用スイッチ１５から成る直列部とを並列接続
したオン側電源部と、第１オフゲート電流を供給する第
１オフゲート電源２５（１５Ｖ）、ダイオード３５、第
１オフゲート用スイッチ２４から成る直列部と、第２オ
フゲート電流を供給する第２オフゲート電源３６（２０
Ｖ）、ダイオード３７、第２オフゲート用スイッチ２３
から成る直列部とを並列接続したオフ側電源部を具備し
ている。
【００７７】オン側電源部からの電圧は、第１オンゲー
ト抵抗１１のみを介してゲート端子Ｇに供給される。本
第２の実施形態においては、オンゲート抵抗は１つのみ
であるが、オンゲート電源が２つ存在するので、ゲート
端子Ｇに対して２種類のオンゲート電流が供給可能であ
る。すなわち、本ゲート回路２は、第１オンゲート電源
１５と第２オンゲート電源３１の電圧比が３：４である
ことより、電流比も３：４である第１オンゲート電流と
第２オンゲート電流をゲート端子Ｇに対して供給でき
る。
ト抵抗１１のみを介してゲート端子Ｇに供給される。本
第２の実施形態においては、オンゲート抵抗は１つのみ
であるが、オンゲート電源が２つ存在するので、ゲート
端子Ｇに対して２種類のオンゲート電流が供給可能であ
る。すなわち、本ゲート回路２は、第１オンゲート電源
１５と第２オンゲート電源３１の電圧比が３：４である
ことより、電流比も３：４である第１オンゲート電流と
第２オンゲート電流をゲート端子Ｇに対して供給でき
る。
【００７８】オフ側電源部からの電圧も第１オフゲート
抵抗２１のみを介してゲート端子Ｇに供給されるが、オ
ン側と同様にオフゲート電源が２つ存在するので、電流
比が３：４である第１オンゲート電流と第２オンゲート
電流の供給が可能である。
抵抗２１のみを介してゲート端子Ｇに供給されるが、オ
ン側と同様にオフゲート電源が２つ存在するので、電流
比が３：４である第１オンゲート電流と第２オンゲート
電流の供給が可能である。
【００７９】なお、ゲート回路２を駆動するゲート信号
発振装置は、図１（ｂ）に示したゲート信号発振装置１
０２と同様であるとする。
発振装置は、図１（ｂ）に示したゲート信号発振装置１
０２と同様であるとする。
【００８０】また、ゲート回路２の動作時におけるゲー
トＧ・エミッタＥ間電圧Ｖｇｅの時間変化、第１オンゲ
ート用スイッチ１３、第２オンゲート用スイッチ１４、
第１オフゲート用スイッチ２３、第２オフゲート用スイ
ッチ２４の各スイッチのタイミングチャート、主回路電
圧Ｖｃｅ及びコレクタ・エミッタ間電流Ｉｃの時間的変
化はぞれぞれ図２（ａ）、（ｂ）、（ｃ）と同様であ
る。
トＧ・エミッタＥ間電圧Ｖｇｅの時間変化、第１オンゲ
ート用スイッチ１３、第２オンゲート用スイッチ１４、
第１オフゲート用スイッチ２３、第２オフゲート用スイ
ッチ２４の各スイッチのタイミングチャート、主回路電
圧Ｖｃｅ及びコレクタ・エミッタ間電流Ｉｃの時間的変
化はぞれぞれ図２（ａ）、（ｂ）、（ｃ）と同様であ
る。
【００８１】次に、図３、図１（ｂ）、図２（ａ）、
（ｂ）、（ｃ）を参照して、以下ゲート回路２の動作説
明を行う。
（ｂ）、（ｃ）を参照して、以下ゲート回路２の動作説
明を行う。
【００８２】まず、ターンオン動作について説明する。
【００８３】図２（ａ）において、ゲート信号発振装置
１０２からの所定のＯＮ／ＯＦＦ信号により、時刻ｔ０
で第１オンゲート用スイッチ１３が閉じてゲート端子Ｇ
に対し第１オンゲート電源からの第１オンゲート電流を
供給する。
１０２からの所定のＯＮ／ＯＦＦ信号により、時刻ｔ０
で第１オンゲート用スイッチ１３が閉じてゲート端子Ｇ
に対し第１オンゲート電源からの第１オンゲート電流を
供給する。
【００８４】時刻ｔ１でゲートＧ・エミッタＥ電圧Ｖｇ
ｅはミラー電圧に達して一定値となる。一方、主回路電
圧Ｖｃｅは低下し始め、Ｉｃは急峻に上昇する。
ｅはミラー電圧に達して一定値となる。一方、主回路電
圧Ｖｃｅは低下し始め、Ｉｃは急峻に上昇する。
【００８５】遅延回路２７により、第１オンゲート用ス
イッチ１３は時刻ｔ０から時間Ｔ１後に閉じた状態とな
り、さらなる第２オンゲート電流をゲート型半導体素子
５に供給する。
イッチ１３は時刻ｔ０から時間Ｔ１後に閉じた状態とな
り、さらなる第２オンゲート電流をゲート型半導体素子
５に供給する。
【００８６】ゲートＧ・エミッタＥ電圧Ｖｇｅは、時刻
ｔ２にミラー電圧より上昇し、ミラー期間すなわちスイ
ッチング期間Δｔｍｎを終えて制御を開始する。
ｔ２にミラー電圧より上昇し、ミラー期間すなわちスイ
ッチング期間Δｔｍｎを終えて制御を開始する。
【００８７】なお、遅延回路２７により遅延させる時間
Ｔ１は、第１の実施形態と同様、Ｔ １≧ｔ１−ｔ０であ
る。この範囲であるのは、時刻ｔ０から時間ｔ１−ｔ０
経過後であれば、コレクタ電流Ｉｃの急峻な時間変化に
よるゲート型半導体素子５の破壊を防止できるからであ
る。
Ｔ１は、第１の実施形態と同様、Ｔ １≧ｔ１−ｔ０であ
る。この範囲であるのは、時刻ｔ０から時間ｔ１−ｔ０
経過後であれば、コレクタ電流Ｉｃの急峻な時間変化に
よるゲート型半導体素子５の破壊を防止できるからであ
る。
【００８８】このような構成によれば、第１の実施形態
と同様、第１オンゲート電流に加えて第２オンゲート電
流も供給でき、スイッチング期間Δｔｍｎを大幅に短縮
することができる。
と同様、第１オンゲート電流に加えて第２オンゲート電
流も供給でき、スイッチング期間Δｔｍｎを大幅に短縮
することができる。
【００８９】また、第１オンゲート電流の供給開始から
Ｔ１後に第２オンゲート電流の供給を開始するので、ゲ
ート型半導体素子５を破壊することなくスイッチング期
間Δｔｍｎを短縮することができる。その結果、ゲート
回路の制御性を向上させることができる。
Ｔ１後に第２オンゲート電流の供給を開始するので、ゲ
ート型半導体素子５を破壊することなくスイッチング期
間Δｔｍｎを短縮することができる。その結果、ゲート
回路の制御性を向上させることができる。
【００９０】次にターンオフ動作について説明する。
【００９１】時刻ｔ３において、ゲート信号発振器２６
からの所定のゲートＯＮ／ＯＦＦ信号により第１オフゲ
ート用スイッチ２４が閉じて、第１オフゲート電源２５
により第１オフゲート電流が供給される。同時に、ワン
ショットマルチバイブレータ回路２８により第２オフゲ
ート用スイッチ２３も設定時間Ｔ２だけ閉じて、第２オ
フゲート電源３６により第２オフゲート電流が供給され
る。
からの所定のゲートＯＮ／ＯＦＦ信号により第１オフゲ
ート用スイッチ２４が閉じて、第１オフゲート電源２５
により第１オフゲート電流が供給される。同時に、ワン
ショットマルチバイブレータ回路２８により第２オフゲ
ート用スイッチ２３も設定時間Ｔ２だけ閉じて、第２オ
フゲート電源３６により第２オフゲート電流が供給され
る。
【００９２】なお、設定時間Ｔ２は、時刻ｔ４をゲート
オフ側のスイッチング期間終了時として、Ｔ２≦ｔ４−
ｔ３であるとする。この範囲であるのは、第１の実施形
態と同様、時刻ｔ０から時間ｔ４−ｔ３以内であれば、
主回路電圧Ｖｃｅの急峻な時間変化によるゲート型半導
体素子５の破壊を防止できるからである。
オフ側のスイッチング期間終了時として、Ｔ２≦ｔ４−
ｔ３であるとする。この範囲であるのは、第１の実施形
態と同様、時刻ｔ０から時間ｔ４−ｔ３以内であれば、
主回路電圧Ｖｃｅの急峻な時間変化によるゲート型半導
体素子５の破壊を防止できるからである。
【００９３】時刻ｔ４において、第２オフゲート用スイ
ッチ２３を開き、第２オフゲート電流の供給を終了す
る。
ッチ２３を開き、第２オフゲート電流の供給を終了す
る。
【００９４】さらに、時刻ｔ５において、第１オフゲー
ト用スイッチ２４を開き、ゲート回路１のＯＮ／ＯＦＦ
動作の１サイクルを終了する。
ト用スイッチ２４を開き、ゲート回路１のＯＮ／ＯＦＦ
動作の１サイクルを終了する。
【００９５】このような構成によれば、第１の実施形態
と同様、第１オフゲート電流に加えて第２オフゲート電
流も供給でき、スイッチング期間Δｔｍｆを大幅に短縮
することができる。
と同様、第１オフゲート電流に加えて第２オフゲート電
流も供給でき、スイッチング期間Δｔｍｆを大幅に短縮
することができる。
【００９６】また、第１オフゲート電流の供給開始から
Ｔ２後に第２オフゲート電流の供給を開始するので、ｄ
Ｖｃｅ／ｄｔ効果によりゲート型半導体素子５を破壊す
ることなくスイッチング期間Δｔｍｆを短縮することが
できる。その結果、ゲート回路の制御性を向上させるこ
とができる。
Ｔ２後に第２オフゲート電流の供給を開始するので、ｄ
Ｖｃｅ／ｄｔ効果によりゲート型半導体素子５を破壊す
ることなくスイッチング期間Δｔｍｆを短縮することが
できる。その結果、ゲート回路の制御性を向上させるこ
とができる。
【００９７】（第３の実施形態）第１、第２の実施形態
においては、遅延回路２７及びワンショットマルチバイ
ブレータ回路２８にあらかじめ所定の時間Ｔ１、Ｔ２を
設定することによって、第１オンゲート電流と第２オン
ゲート電流の供給開始及び第１オフゲート電流と第２オ
フゲート電流の供給終了に時間差を生じさせる構成であ
った。
においては、遅延回路２７及びワンショットマルチバイ
ブレータ回路２８にあらかじめ所定の時間Ｔ１、Ｔ２を
設定することによって、第１オンゲート電流と第２オン
ゲート電流の供給開始及び第１オフゲート電流と第２オ
フゲート電流の供給終了に時間差を生じさせる構成であ
った。
【００９８】一方、第３の実施形態におけるゲート回路
８は、ゲートＧ・エミッタＥ電圧Ｖｇｅを検出しオン側
ミラー期間Δｔｍｎの開始時及び終了時を判断して、第
１オンゲート電流と第２オンゲート電流の供給開始及び
第１オフゲート電流と第２オフゲート電流の供給終了に
時間差を生じさせる構成である。
８は、ゲートＧ・エミッタＥ電圧Ｖｇｅを検出しオン側
ミラー期間Δｔｍｎの開始時及び終了時を判断して、第
１オンゲート電流と第２オンゲート電流の供給開始及び
第１オフゲート電流と第２オフゲート電流の供給終了に
時間差を生じさせる構成である。
【００９９】図４は、第３の実施形態に係るゲート回路
３の概略構成図である。図１と同一の構成要素には、同
符号を付してその説明は省略する。
３の概略構成図である。図１と同一の構成要素には、同
符号を付してその説明は省略する。
【０１００】図４において、ゲート型半導体素子５のゲ
ート端子Ｇに接続されたスイッチング制御部は、図１に
示したスイッチング制御部１０１と同様の構成である。
ート端子Ｇに接続されたスイッチング制御部は、図１に
示したスイッチング制御部１０１と同様の構成である。
【０１０１】ゲート信号発振装置３０２は、ゲートＧ・
エミッタＥ電圧Ｖｇｅを検出する電圧検出回路４０と、
ゲートＧ・エミッタＥ電圧Ｖｇｅが基準電圧Ｖｇｍに達
したかどうかを判断するオン側比較器４１と、ゲートＧ
・エミッタＥ電圧Ｖｇｅが基準電圧Ｖｇｍ以下になった
かどうかを判断するオフ側比較器４２と、当該オン側比
較器４１とオフ側比較器４２の比較値に基づいてゲート
ＯＮ／ＯＦＦ信号を発振するゲート信号発振器２６を具
備している。
エミッタＥ電圧Ｖｇｅを検出する電圧検出回路４０と、
ゲートＧ・エミッタＥ電圧Ｖｇｅが基準電圧Ｖｇｍに達
したかどうかを判断するオン側比較器４１と、ゲートＧ
・エミッタＥ電圧Ｖｇｅが基準電圧Ｖｇｍ以下になった
かどうかを判断するオフ側比較器４２と、当該オン側比
較器４１とオフ側比較器４２の比較値に基づいてゲート
ＯＮ／ＯＦＦ信号を発振するゲート信号発振器２６を具
備している。
【０１０２】なお、基準電圧Ｖｇｍは、ミラー電圧を設
定するものとする。
定するものとする。
【０１０３】また、４３、４４は否定演算を行う論理回
路であり、４５、４６は積算を行う論理回路である。
路であり、４５、４６は積算を行う論理回路である。
【０１０４】次に、図４を参照して、以下ゲート回路３
の動作説明を行う。
の動作説明を行う。
【０１０５】まず、ターンオン動作について説明する。
【０１０６】ゲート信号発振装置１０２からの所定のＯ
Ｎ／ＯＦＦ信号により、第１オンゲート用スイッチ１３
が閉じてゲート端子Ｇに第１オンゲート電流を供給す
る。そして、第１オンゲート電流によるゲートＧ・エミ
ッタＥ電圧Ｖｇｅの変化は、電圧検出回路４０によって
検出される。
Ｎ／ＯＦＦ信号により、第１オンゲート用スイッチ１３
が閉じてゲート端子Ｇに第１オンゲート電流を供給す
る。そして、第１オンゲート電流によるゲートＧ・エミ
ッタＥ電圧Ｖｇｅの変化は、電圧検出回路４０によって
検出される。
【０１０７】ゲートＧ・エミッタＥ電圧Ｖｇｅがミラー
電圧Ｖｇｍに達した時、オン側比較器４１は、オン側ス
イッチング期間Δｔｍｎの開始と判断して第２オンゲー
ト用スイッチ１４を閉じる。そして、第２オンゲート電
流がゲート型半導体素子５に供給される。
電圧Ｖｇｍに達した時、オン側比較器４１は、オン側ス
イッチング期間Δｔｍｎの開始と判断して第２オンゲー
ト用スイッチ１４を閉じる。そして、第２オンゲート電
流がゲート型半導体素子５に供給される。
【０１０８】このような構成によれば、ゲートＧ・エミ
ッタＥ電圧Ｖｇｅがミラー電圧に達したことを検出した
後第２オンゲート電流をゲート型半導体素子５に供給す
るので、ｄＩｃ／ｄｔ効果による素子破壊を確実に避け
てオン側スイッチング期間Δｔｍｎを短縮することがで
きる。
ッタＥ電圧Ｖｇｅがミラー電圧に達したことを検出した
後第２オンゲート電流をゲート型半導体素子５に供給す
るので、ｄＩｃ／ｄｔ効果による素子破壊を確実に避け
てオン側スイッチング期間Δｔｍｎを短縮することがで
きる。
【０１０９】次に、ターンオフ動作について説明する。
【０１１０】ゲート信号発振装置１０２からの所定のＯ
Ｎ／ＯＦＦ信号により、第１オフゲート用スイッチ２３
が閉じてゲート端子Ｇに第１オフゲート電流を供給す
る。同時に、第２オフゲート用スイッチ２４が閉じてゲ
ート端子Ｇに第２オフゲート電流を供給する。そして、
双方のオフゲート電流によるゲートＧ・エミッタＥ電圧
Ｖｇｅの変化は、電圧検出回路４０によって検出され
る。
Ｎ／ＯＦＦ信号により、第１オフゲート用スイッチ２３
が閉じてゲート端子Ｇに第１オフゲート電流を供給す
る。同時に、第２オフゲート用スイッチ２４が閉じてゲ
ート端子Ｇに第２オフゲート電流を供給する。そして、
双方のオフゲート電流によるゲートＧ・エミッタＥ電圧
Ｖｇｅの変化は、電圧検出回路４０によって検出され
る。
【０１１１】電圧検出回路４０によって検出されるゲー
トＧ・エミッタＥ電圧Ｖｇｅがミラー電圧Ｖｇｍ以下に
なった時、オフ側比較器４２は、オフ側スイッチング期
間Δｔｍｆの終了と判断して、第２オフゲート用スイッ
チ２４を閉じる。そして、以後第１オンゲート電流のみ
ゲート型半導体素子５に供給される。
トＧ・エミッタＥ電圧Ｖｇｅがミラー電圧Ｖｇｍ以下に
なった時、オフ側比較器４２は、オフ側スイッチング期
間Δｔｍｆの終了と判断して、第２オフゲート用スイッ
チ２４を閉じる。そして、以後第１オンゲート電流のみ
ゲート型半導体素子５に供給される。
【０１１２】このような構成によれば、ゲートＧ・エミ
ッタＥ電圧Ｖｇｅがミラー電圧以下になって第２オンゲ
ート電流の供給を終了するから、確実にｄＩｃ／ｄｔ効
果によるゲート型半導体素子５の破壊を避けてオン側ス
イッチング期間Δｔｍｆを短縮することができる。ま
た、第１、第２の実施形態では必要であったＴ１、Ｔ２
の時間設定の手間を省くことができる。
ッタＥ電圧Ｖｇｅがミラー電圧以下になって第２オンゲ
ート電流の供給を終了するから、確実にｄＩｃ／ｄｔ効
果によるゲート型半導体素子５の破壊を避けてオン側ス
イッチング期間Δｔｍｆを短縮することができる。ま
た、第１、第２の実施形態では必要であったＴ１、Ｔ２
の時間設定の手間を省くことができる。
【０１１３】以上、本発明を第１の実施形態〜第３の実
施形態に基いて説明したが、上記実施形態に限定される
ものではなく、例えば以下に示す（１）、（２）のよう
に、その要旨を変更しない範囲で種々変形可能である。
施形態に基いて説明したが、上記実施形態に限定される
ものではなく、例えば以下に示す（１）、（２）のよう
に、その要旨を変更しない範囲で種々変形可能である。
【０１１４】（１）第１、第２の実施形態においては、
第１オン／オフゲート電流に対して、さらに第２オン／
オフゲート電流を供給しスイッチング期間を短縮する構
成であった。
第１オン／オフゲート電流に対して、さらに第２オン／
オフゲート電流を供給しスイッチング期間を短縮する構
成であった。
【０１１５】これに対し、さらにスイッチング期間の短
縮効果を得るために、第１オン／オフゲート電流に対し
て、所定時間後若しくは所定時間内に複数のオン／オフ
ゲート電流を供給しスイッチング期間を短縮する構成で
あっってもよい。
縮効果を得るために、第１オン／オフゲート電流に対し
て、所定時間後若しくは所定時間内に複数のオン／オフ
ゲート電流を供給しスイッチング期間を短縮する構成で
あっってもよい。
【０１１６】このような構成によれば、ゲート型半導体
素子を破壊せず、さらにスイッチング時間を短縮するこ
とが可能である。
素子を破壊せず、さらにスイッチング時間を短縮するこ
とが可能である。
【０１１７】（２）第３の実施形態においては、ゲート
Ｇ・エミッタＥ電圧Ｖｇｅと基準電圧との比較に基づい
て第２オン／オフゲート電流供給の開始／終了を判断し
たが、コレクタ電流Ｉｃ、主回路電圧Ｖｃｅに基づいて
判断する構成であっても同様の効果を期待できる。
Ｇ・エミッタＥ電圧Ｖｇｅと基準電圧との比較に基づい
て第２オン／オフゲート電流供給の開始／終了を判断し
たが、コレクタ電流Ｉｃ、主回路電圧Ｖｃｅに基づいて
判断する構成であっても同様の効果を期待できる。
【０１１８】
【発明の効果】本発明を用いれば高圧のＭＯＳゲート素
子である高圧ＩＧＢＴやＩＥＧＴをターンオン時のｄｉ
／ｄｔ破壊やターンオフ時のｄｖ／ｄｔ破壊を防止しな
がらミラー期間を大幅に短縮できる。
子である高圧ＩＧＢＴやＩＥＧＴをターンオン時のｄｉ
／ｄｔ破壊やターンオフ時のｄｖ／ｄｔ破壊を防止しな
がらミラー期間を大幅に短縮できる。
【図１】第１の実施形態に係るゲート回路１の概略構成
図。
図。
【図２】（ａ）は、第１の実施形態に係るゲート回路の
動作時における主回路電圧Ｖｇｅの時間的変化を示す
図。（ｂ）は、第１の実施形態に係る第１オンゲート用
スイッチ、第１オンゲート用スイッチ、第１オフゲート
用スイッチ、第２オフゲート用スイッチの各スイッチの
タイミングチャート。（ｃ）は、第１の実施形態に係る
ゲート回路の動作時における主回路電圧Ｖｃｅ及びコレ
クタ・エミッタ間電流Ｉｃの時間的変化を示す図。
動作時における主回路電圧Ｖｇｅの時間的変化を示す
図。（ｂ）は、第１の実施形態に係る第１オンゲート用
スイッチ、第１オンゲート用スイッチ、第１オフゲート
用スイッチ、第２オフゲート用スイッチの各スイッチの
タイミングチャート。（ｃ）は、第１の実施形態に係る
ゲート回路の動作時における主回路電圧Ｖｃｅ及びコレ
クタ・エミッタ間電流Ｉｃの時間的変化を示す図。
【図３】第２の実施形態に係るゲート回路の概略構成
図。
図。
【図４】第３の実施形態に係るゲート回路の概略構成
図。
図。
【図５】ゲート型半導体素子を使用した従来のゲート回
路の概略構成図。
路の概略構成図。
【図６】（ａ）は、従来のゲート回路の動作時における
主回路電圧Ｖｇｅの時間的変化を示す図。（ｂ）は、第
１の実施形態に係るゲート回路の動作時における主回路
電圧Ｖｃｅ及びコレクタ・エミッタ間電流Ｉｃの時間的
変化を示す図。
主回路電圧Ｖｇｅの時間的変化を示す図。（ｂ）は、第
１の実施形態に係るゲート回路の動作時における主回路
電圧Ｖｃｅ及びコレクタ・エミッタ間電流Ｉｃの時間的
変化を示す図。
１…第１の実施形態に係るゲート回路 １０１…第１の実施形態に係るスイッチング制御回路 １０２…第１の実施形態に係るゲート信号発振装置 ２…第２の実施形態に係るゲート回路 ３…第３の実施形態に係るゲート回路 ３０１…第３の実施形態に係るスイッチング制御回路 ３０２…第３の実施形態に係るゲート信号発振装置 ５…ゲート型半導体素子 １０…オン側ダイオード １１…オンゲート抵抗 １２…オンゲート抵抗 １３…オンゲート用スイッチ １４…オンゲート用スイッチ １５…オンゲート電源 ２０…オフ側ダイオード ２１…オフゲート抵抗 ２２…オフゲート抵抗 ２３…オフゲート用スイッチ ２４…オフゲート用スイッチ ２５…オフゲート電源 ２６…ゲート信号発振器 ２７…遅延回路 ２８…ワンショットマルチバイブレータ回路 ２９…論理回路 ３１…オンゲート電源 ３２…ダイオード ３４…ダイオード ３５…ダイオード ３６…オフゲート電源 ３７…ダイオード ４０…電圧検出回路 ４１…オン側比較器 ４２…オフ側比較器
Claims (12)
- 【請求項１】 ゲート型半導体素子と、 前記ゲート型半導体素子に第１のオンゲート電流を供給
する第１のオンゲート回路と、 第１のオンゲート電流供給開始後前記ゲート型半導体素
子に第２のオンゲート電流を供給開始する第２のオンゲ
ート回路と、 を具備するゲート回路。 - 【請求項２】 請求項１記載のゲート回路において、 前記第１のオンゲート電流の供給開始と第２のオンゲー
ト電流の供給開始に、第１のオンゲート電流の供給開始
から前記ゲート型半導体素子のゲート電圧が基準電圧に
達するまでの時間以上の時間差を生じさせる遅延手段を
さらに具備するゲート回路。 - 【請求項３】 請求項１記載のゲート回路において、 前記ゲート回路は、前記ゲート型半導体素子のゲート電
圧を検出する検出手段と、 前記検出手段により検出するゲート電圧が基準電圧に達
してから第２のオンゲート電流を供給開始する制御手段
と、 をさらに具備するゲート回路。 - 【請求項４】 ゲート型半導体素子と、 前記ゲート型半導体素子に対して最初のオンゲート電流
と他の複数のオンゲート電流を供給するオンゲート回路
と、 最初のオンゲート電流の供給開始と他の複数のオンゲー
ト電流の供給開始に、最初のオンゲート電流の供給開始
から前記ゲート型半導体素子のゲート電圧が基準電圧に
達するまでの時間以上の時間差を生じさせる遅延手段を
さらに具備するゲート回路。 - 【請求項５】 ゲート型半導体素子と、 前記ゲート型半導体素子に対して最初のオンゲート電流
と他の複数のオンゲート電流を供給するオンゲート回路
と、 最初のゲート電流による前記ゲート型半導体素子のゲー
ト電圧を検出する検出手段と、 前記検出手段により検出するゲート電圧が基準電圧に達
してから他の複数のゲート電流を供給開始する制御手段
と、 を具備するゲート回路。 - 【請求項６】 ゲート型半導体素子と、 前記ゲート型半導体素子に第１のオフゲート電流を供給
する第１のオフゲート回路と、 第１のオフゲート電流供給開始後前記ゲート型半導体素
子に第２のオフゲート電流を供給開始する第２のオフゲ
ート回路と、 を具備するゲート回路。 - 【請求項７】 請求項６記載のゲート回路において、 前記第１のオフゲート電流の供給開始と第２のオフゲー
ト電流の供給開始に、第１のオフゲート電流の供給開始
から前記ゲート型半導体素子のゲート電圧が基準電圧以
下になるまでの時間以内の時間差を生じさせる遅延手段
をさらに具備するゲート回路。 - 【請求項８】 請求項６記載のゲート回路において、 前記ゲート回路は、前記ゲート型半導体素子のゲート電
圧を検出する検出手段と、 前記検出手段により検出するゲート電圧が基準電圧以下
になったとき第２のオフゲート電流を供給開始する制御
手段と、 を具備するゲート回路。 - 【請求項９】 ゲート型半導体素子と、 前記ゲート型半導体素子に対して最初のオフゲート電流
と他の複数のオフゲート電流を供給するオフゲート回路
と、 最初のオフゲート電流の供給開始と他の複数のオフゲー
ト電流の供給開始に、最初のオフゲート電流の供給開始
から前記ゲート型半導体素子のゲート電圧が基準電圧以
下になるまでの時間以内の時間差を生じさせる遅延手段
をさらに具備するゲート回路。 - 【請求項１０】 ゲート型半導体素子と、 前記ゲート型半導体素子に対して最初のオフゲート電流
と他の複数のオフゲート電流を供給するオフゲート回路
と、 最初のゲート電流による前記ゲート型半導体素子のゲー
ト電圧を検出する検出手段と、 前記検出手段により検出するゲート電圧が基準電圧に達
してから他の複数のゲート電流を供給開始する制御手段
と、 を具備するゲート回路。 - 【請求項１１】 ゲート型半導体素子を有するゲート回
路の制御方法であって、 前記ゲート型半導体素子に第１のオンゲート回路により
第１のオンゲート電流を供給し、 前記第１のオンゲート電流の供給により前記ゲート型半
導体素子のゲート電圧が基準値に達した後第２のオンゲ
ート回路により第２のオンゲート電流を供給するゲート
回路制御方法。 - 【請求項１２】 ゲート型半導体素子を有するゲート回
路の制御方法であって、 前記ゲート型半導体素子に第１のオフゲート回路により
第１のオフゲート電流を供給し、 前記第１のオフゲート電流の供給により前記ゲート型半
導体素子のゲート電圧が基準値以下になったとき第２の
オフゲート回路により第２のオフゲート電流を供給する
ゲート回路制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11029970A JP2000232347A (ja) | 1999-02-08 | 1999-02-08 | ゲート回路及びゲート回路制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11029970A JP2000232347A (ja) | 1999-02-08 | 1999-02-08 | ゲート回路及びゲート回路制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232347A true JP2000232347A (ja) | 2000-08-22 |
Family
ID=12290833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11029970A Pending JP2000232347A (ja) | 1999-02-08 | 1999-02-08 | ゲート回路及びゲート回路制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000232347A (ja) |
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