JP2005218068A

JP2005218068A - 半導体スイッチング回路

Info

Publication number: JP2005218068A
Application number: JP2004026072A
Authority: JP
Inventors: Kosuke Takada; 幸輔高田
Original assignee: Nippon Precision Circuits Inc
Current assignee: Nippon Precision Circuits Inc
Priority date: 2004-02-02
Filing date: 2004-02-02
Publication date: 2005-08-11

Abstract

【課題】ノイズの減少とスイッチング速度の高速化を両立した半導体スイッチング回路を提供する。
【課題の解決手段】半導体スイッチング回路１はプリバッファ６とゲート電荷引き抜き回路７からなり、プリバッファ６はオン状態になると出力トランジスタＭＰ２のゲート電荷を引き抜くトランジスタＭＮ１を備え、このトランジスタＭＮ１と出力トランジスタＭＰ２のゲートとの間には、トランジスタＭＮ１と並列に、第２のゲート電荷を引き抜くトランジスタＭＮ２を、プリバッファ６の入力端の電圧と、出力トランジスタＭＰ２のゲート電圧とに基づいてオンオフ制御するよう設け、トランジスタＭＮ１がオン状態にあり、かつ、出力トランジスタＭＰ２のゲート電圧が閾値を超えて生じるゲート電圧変化がおさまった後に、トランジスタＭＮ２をオン動作して、出力トランジスタＭＰ２のゲート電荷を両トランジスタＭＮ１，ＭＮ２で引き抜く。
【選択図】図２

Description

本発明は、電界効果型出力トランジスタのゲートにプリバッファを介して電圧を印加することにより、前記電界効果型出力トランジスタをオンオフ制御するスイッチング回路に関する。

一般に、スイッチング回路の出力段において発生するノイズは、その主な原因は寄生インダクタで、出力トランジスタのオンオフ動作にともない発生する。このノイズの大きさは、時間当たりの電流変化に比例するので、オンオフ切替速度が速いほどノイズは大きくなる。したがって、出力トランジスタの立ち上がり時間と立ち下がり時間を大きくすれば、時間当たりの電流変化を小さくできるので、ノイズを小さくすることができる。しかし、出力トランジスタの立ち上がり時間と立ち下がり時間を大きくすると、フルオンする時間が短くなるので、スイッチング損失が大きくなって、効率が低下する。例えば従来、ノイズの減少を図るために、電界効果型出力トランジスタのゲートとプリバッファの間に抵抗を挿入する構成が知られているが、この構成では、電界効果型出力トランジスタのスイッチング速度が遅くなり、効率が低下することになる。

従来、ノイズ減少とスイッチング速度の高速化を両立するための回路構成としては、半導体集積回路において、一つのデータ信号を受けて、電源電圧と同じかそれ以下の電圧値でかつ異なるタイミングの複数のパルスを発生させる多段階電圧制御型プリドライバ回路と、このプリドライバ回路の出力にゲート電極が接続されるバッファＭＯＳトランジスタと、このバッファＭＯＳトランジスタのゲート以外の電極の一つと電源電圧間に接続した負荷手段を有するドライバ回路とからなり、まず電源電圧より低い電圧パルスでバッファＭＯＳトランジスタのゲートを駆動して、ノイズを低く抑え、出力電圧が変化した後に遅延回路を通してさらに高い電圧パルスをバッファＭＯＳトランジスタのゲートに印加するものが知られている。
特開平５−６７９６０号公報

しかし、この従来の回路においては、スイッチング開始時に低電圧でバッファＭＯＳトランジスタを駆動してノイズの発生を抑制し、出力端から電荷を引き抜いて出力電圧を下げ、出力端のスイッチングによるノイズがおさまった後に遅延回路を介して高いゲート電圧をかけるので、電荷の抜けが遅く、ノイズがおさまるまでに時間がかかり、ノイズ減少とスイッチング速度の高速化の両立は未だ不十分であるという問題点があった。本発明は、このような従来の問題点を解消した半導体スイッチング回路を提供することを目的とする。

この目的を達成するため、本発明に係る半導体スイッチング回路は、電界効果型出力トランジスタのゲートにプリバッファを介して電圧を印加することにより、前記電界効果型出力トランジスタをオンオフ制御するスイッチング回路であって、前記電界効果型出力トランジスタのゲート電圧をフィードバックし、このゲート電圧が閾値を超えて生じる前記電界効果型出力トランジスタのゲート−ドレイン間容量によるゲート電圧変化がおさまる迄は前記プリバッファの出力抵抗が大きくなり、前記ゲート電圧変化がおさまった後は前記出力抵抗が小さくなるよう構成したものである。

より具体的な構成としては、プリバッファはオン状態になると電界効果型出力トランジスタのゲート電荷を引き抜くスイッチング素子を備え、このスイッチング素子と前記電界効果型出力トランジスタのゲートとの間には、このスイッチング素子と並列に、このスイッチング素子がオン状態にあり、かつ、前記電界効果型出力トランジスタのゲート電圧が閾値を超えて生じる前記電界効果型出力トランジスタのゲート−ドレイン間容量によるゲート電圧変化がおさまった後に、オン動作して前記電界効果型出力トランジスタのゲート電荷を引き抜く第２のスイッチング素子を設けたものである。

また、第２のスイッチング素子を、プリバッファの入力端の電圧と、電界効果型出力トランジスタのゲート電圧とに基づいてオンオフ制御するよう構成してもよい。

上述の第２のスイッチング素子を複数、互いに並列に設けて、電界効果型出力トランジスタ側のスイッチング素子がプリバッファ側のスイッチング素子よりも早くオン動作しないように構成すると好適であり、また、これらの電界効果型出力トランジスタのゲート電荷を引き抜く各スイッチング素子を電界効果型トランジスタで構成すると好適である。

本発明の半導体スイッチング回路によれば、電界効果型出力トランジスタのゲート電荷の抜けが早くなり、ノイズがおさまるまでの時間が短くなって、ノイズの減少とスイッチング速度の高速化の両立が可能になるという効果を奏する。第２のスイッチング素子のオンオフ制御を、プリバッファの入力端の電圧と、電界効果型出力トランジスタのゲート電圧とに基づいて行う場合には、電源電圧、出力電圧等が変化し、スイッチングの状態が変化しても、電界効果型出力トランジスタのゲート電圧が閾値付近での時間あたりの電流変化を確実に下げることができるという効果を奏する。

以下、本発明の好適な実施形態を添付図面に基づいて説明する。はじめに、ＤＣ−ＤＣコンバータに適用した第１の実施形態を図１〜図３に基づいて説明する。全体を示すブロック図である図１に示すように、コンパレータ１の出力端がノア回路２とナンド回路３の各一方の入力端に接続し、前記ノア回路２の他方の入力端はＮチャネル電界効果型出力トランジスタＭＮ３（以下出力トランジスタＭＮ３という）のゲートに接続し、前記ナンド回路３の他方の入力端はＰチャネル電界効果型出力トランジスタＭＰ２（以下出力トランジスタＭＰ２という）のゲートに接続している。

ノア回路２の出力端は、インバータからなる３段のプリバッファ４，５，６を介して、出力トランジスタＭＰ２のゲートに接続している。３段目のプリバッファ６は後述するように、出力トランジスタＭＰ２のゲート電荷を引き抜くスイッチング素子である電界効果型トランジスタを有し、また、前記プリバッファ６と並列に、後述するように、第２のゲート電荷を引き抜くスイッチング素子である電界効果型トランジスタを備えたゲート電荷引き抜き回路７を設けている。前記プリバッファ６と前記ゲート電荷引き抜き回路７でスイッチング回路１１を構成する。

一方、ナンド回路３の出力端は、インバータからなる３段のプリバッファ１２，１３，１４を介して、出力トランジスタＭＮ３のゲートに接続している。３段目のプリバッファ１４は後述するように、出力トランジスタＭＮ３のゲート電荷を引き抜くスイッチング素子である電界効果型トランジスタを有し、また、前記プリバッファ１４と並列に、後述するように、第２のゲート電荷を引き抜くスイッチング素子である電界効果型トランジスタを備えたゲート電荷引き抜き回路１５を設けている。前記プリバッファ１４と前記ゲート電荷引き抜き回路１５でスイッチング回路１６を構成する。

ここで、スイッチング回路１１の詳細を図２に基づいて説明する。３段目のプリバッファ６は、並列に接続したＰチャネル電界効果型トランジスタＭＰ１（以下トランジスタＭＰ１という）とＮチャネル電界効果型トランジスタＭＮ１（以下トランジスタＭＮ１という）とからなり、互いのゲート同士を接続して入力端としてプリバッファ５の出力端に接続し、互いのドレイン同士を接続して出力端として出力トランジスタＭＰ２のゲートに接続している。トランジスタＭＰ１のソースは電源に接続する一方、トランジスタＭＮ１のソースは接地し、このトランジスタＭＮ１のオン動作によって出力トランジスタＭＰ２のゲート電荷を引き抜くよう構成している。

プリバッファ６と並列に設けたゲート電荷引き抜き回路７は、オン状態になると出力トランジスタＭＰ２のゲート電荷を引き抜く第２の電界効果型トランジスタＭＮ２（以下トランジスタＭＮ２という）と、このトランジスタＭＮ２を前記プリバッファ６の入力端の電圧と、前記出力トランジスタＭＰ２のゲート電圧とに基づいてオンオフする駆動制御回路とからなる。

ゲート電荷引き抜き回路７は、トランジスタＭＮ２のドレインをプリバッファ６の出力端と出力トランジスタＭＰ２のゲートとの間に接続し、前記トランジスタＭＮ２のソースは接地する一方、そのゲートにはインバータ８の出力端を接続している。前記インバータ８の入力端はナンド回路９の出力端に接続し、このナンド回路９の一方の入力端にはインバータ１０を介して前記出力トランジスタＭＰ２のゲートを接続し、他方の入力端には前記プリバッファ６の入力端を接続している。

次に、スイッチング回路１６について説明する。図１に示すように、３段目のプリバッファ１４は、図示していないが、上述したプリバッファ６と同様に、オン動作によって出力トランジスタＭＮ３のゲート電荷を引き抜く電界効果型トランジスタを備えている。また、ゲート電荷引き抜き回路１５は、上述したゲート電荷引き抜き回路７と同様に、前記プリバッファ１４と並列に、オン状態になると出力トランジスタＭＮ３のゲート電荷を引き抜く第２の電界効果型トランジスタ（図示せず）と、この第２の電界効果型トランジスタを前記プリバッファ１４の入力端の電圧と、前記出力トランジスタＭＮ３のゲート電圧とに基づいてオンオフする駆動制御回路とからなる。このように、スイッチング回路１６は、出力トランジスタＭＮ３のゲート電荷を引き抜くためのもので、その構成は、上述した出力トランジスタＭＰ２に対するスイッチング回路１１に対応するものであるから、詳細な説明は省略する。

なお、図１に示すように、出力トランジスタＭＰ２と出力トランジスタＭＮ３は、コンパレータ１の出力に応じて、いずれか一方がオン動作して出力するもので、出力トランジスタＭＰ２がオンすると電源電圧、出力トランジスタＭＮ３がオンすると接地電圧を出力する。そして、各出力トランジスタＭＰ２，ＭＮ３の出力は、インダクタ１７を介して取り出される。１８は負荷容量、１９，２０は負荷抵抗、２１はアンプ、２２は電源電池である。

続いて、スイッチング回路１１，１６の動作を説明するが、これらスイッチング回路１１，１６の動作は基本的に同様なので、スイッチング回路１１の動作についてのみ説明する。コンパレータ１の出力が“Ｈ”から“Ｌ”に変化すると、ノア回路２の出力は“Ｈ”となり、プリバッファ５の出力（図２でＡ点の出力）も“Ｈ”となる。したがって、トランジスタＭＰ１はオフとなり、トランジスタＭＮ１はオンとなり、出力トランジスタＭＰ２のゲート電荷を前記トランジスタＭＮ１のドライブ能力によって引き抜き始める（図３(1)参照）。前記出力トランジスタＭＰ２のゲート電圧が閾値を超えると、前記出力トランジスタＭＰ２がオン状態となり、そのドレイン側の電位が上昇し、ゲート−ドレイン間容量によってゲート電圧も上昇する（図３(2)参照）。

この上昇したゲート電圧がゲート容量とプリバッファ６の出力抵抗で決まる時定数で落ち始め、インバータ１０の閾値電圧に達するとこのインバータ１０の出力（図２でＢ点の出力）が“Ｈ”となり、ナンド回路９の出力は“Ｌ”、インバータ８の出力（図２でＣ点の出力）は“Ｈ”となり、トランジスタＭＮ２がオン状態になる。トランジスタＭＮ１，ＭＮ２がともにオン状態となることによって、プリバッファ６の出力抵抗は小さくなり、出力トランジスタＭＰ２のゲート電荷は急激に引き抜かれる。なお、前記トランジスタＭＮ２が存在しない場合には、出力トランジスタＭＰ２のゲート電荷の抜けは、図３(3)に破線で示すように遅くなる。

このように、出力トランジスタＭＰ２がオン状態となって、そのドレイン側の電位が上昇するとともに、ゲート−ドレイン間容量によりゲート電圧が上昇する間（図３(2)参照）は、ノイズが発生するので、トランジスタＭＮ１だけでゲート電荷を引き抜いて、時間当たりの電流変化を少なくしてノイズの発生を抑制し、前記ゲート電圧の上昇がおさまった後に、トランジスタＭＮ２をオンして、二つのトランジスタＭＮ１，ＭＮ２で出力トランジスタＭＰ２のゲート電荷を急激に引き抜いて、スイッチング動作の高速化を可能にする。

続いて、本発明の第２の実施形態を図４に基づいて説明する。本実施形態が上述した第１の実施形態と異なる点は、出力トランジスタＭＰ２，ＭＮ３のゲート電荷を引き抜くための第３のスイッチング素子として電界効果型トランジスタを追加したところだけである。他の構成については、対応する構成要素に上述の第１の実施形態と同一の符号を付するに止め、その説明は省略する。また、図４は出力トランジスタＭＰ２側についてのみを図示し、出力トランジスタＭＮ３側については図示省略している。

ゲート電荷引き抜き回路２７は、第３のスイッチング素子である電界効果型トランジスタＭＮ４（以下トランジスタＭＮ４という）のドレインをトランジスタＭＮ２のドレインと出力トランジスタＭＰ２のゲートとの間に接続し、前記トランジスタＭＮ４のソースは接地する一方、そのゲートにはインバータ２８の出力端を接続している。前記インバータ２８の入力端はナンド回路２９の出力端に接続し、このナンド回路２９の一方の入力端にはインバータ３０を介して前記出力トランジスタＭＰ２のゲートを接続し、他方の入力端にはプリバッファ６の入力端を接続している。

本実施形態にあっては、インバータ３０の閾値をインバータ１０の閾値以下に設定して、トランジスタＭＮ４がトランジスタＭＮ２よりも早くオン動作しないよう構成している。第３のスイッチング素子であるトランジスタＭＮ４を備えたゲート電荷引き抜き回路２７を設けることによって、より多段階でプリバッファ６の出力抵抗を変化させることが可能となり、スイッチング動作の高速化がより向上する。

なお、本発明は上述した各実施形態に限定されるものではなく、出力トランジスタＭＰ２のゲート電荷を引き抜くスイッチング素子を４個以上設けてもよいものである。また本発明を、ＤＣ−ＤＣコンバータ以外にも適用可能であることはいうまでもない。

第１の実施形態の全体構成を示すブロック図。要部であるスイッチング回路を示すブロック図。ゲート電荷の引き抜き動作を示すタイミングチャート。第２の実施形態を一部省略して示すブロック図。

符号の説明

ＭＰ１Ｐチャネル電界効果型トランジスタ
ＭＰ２Ｐチャネル電界効果型出力トランジスタ
ＭＮ１，２，４Ｎチャネル電界効果型トランジスタ
ＭＮ３Ｎチャネル電界効果型出力トランジスタ
１コンパレータ
２ノア回路
３，９，２９ナンド回路
４，５，６，１２，１３，１４プリバッファ
７，１５，２７電荷引き抜き回路
８，１０，３０インバータ
１１，１６スイッチング回路

Claims

電界効果型出力トランジスタのゲートにプリバッファを介して電圧を印加することにより、前記電界効果型出力トランジスタをオンオフ制御するスイッチング回路であって、
前記電界効果型出力トランジスタのゲート電圧をフィードバックし、このゲート電圧が閾値を超えて生じる前記電界効果型出力トランジスタのゲート−ドレイン間容量によるゲート電圧変化がおさまる迄は前記プリバッファの出力抵抗が大きくなり、前記ゲート電圧変化がおさまった後は前記出力抵抗が小さくなるよう構成した
ことを特徴とする半導体スイッチング回路。
電界効果型出力トランジスタのゲートにプリバッファを介して電圧を印加することにより、前記電界効果型出力トランジスタをオンオフ制御するスイッチング回路であって、
前記プリバッファはオン状態になると前記電界効果型出力トランジスタのゲート電荷を引き抜くスイッチング素子を備え、このスイッチング素子と前記電界効果型出力トランジスタのゲートとの間には、このスイッチング素子と並列に、このスイッチング素子がオン状態にあり、かつ、前記電界効果型出力トランジスタのゲート電圧が閾値を超えて生じる前記電界効果型出力トランジスタのゲート−ドレイン間容量によるゲート電圧変化がおさまった後に、オン動作して前記電界効果型出力トランジスタのゲート電荷を引き抜く第２のスイッチング素子を設けた
ことを特徴とする半導体スイッチング回路。
電界効果型出力トランジスタのゲートにプリバッファを介して電圧を印加することにより、前記電界効果型出力トランジスタをオンオフ制御するスイッチング回路であって、
前記プリバッファはオン状態になると前記電界効果型出力トランジスタのゲート電荷を引き抜くスイッチング素子を備え、このスイッチング素子と並列に、オン状態になると前記電界効果型出力トランジスタのゲート電荷を引き抜く第２のスイッチング素子を設け、この第２のスイッチング素子は、前記プリバッファの入力端の電圧と、前記電界効果型出力トランジスタのゲート電圧とに基づいてオンオフ制御される
ことを特徴とする半導体スイッチング回路。
第２のスイッチング素子を複数、互いに並列に設けて、電界効果型出力トランジスタ側のスイッチングが、プリバッファ側のスイッチング素子よりも早くオン動作しないように構成したことを特徴とする請求項２または請求項３記載の半導体スイッチング回路。
電界効果型出力トランジスタのゲート電荷を引き抜く各スイッチング素子が電界効果型トランジスタであることを特徴とする請求項２〜請求項４のいずれか１項記載の半導体スイッチング回路。