JP3526164B2 - 半導体記憶装置のレイアウト構造 - Google Patents
半導体記憶装置のレイアウト構造Info
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- JP3526164B2 JP3526164B2 JP05501597A JP5501597A JP3526164B2 JP 3526164 B2 JP3526164 B2 JP 3526164B2 JP 05501597 A JP05501597 A JP 05501597A JP 5501597 A JP5501597 A JP 5501597A JP 3526164 B2 JP3526164 B2 JP 3526164B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＲＡＭ（スタ
ティック・ランダム・アクセス・メモリ）等の半導体記
憶装置における複数のセルのレイアウト技術に関するも
のである。
ティック・ランダム・アクセス・メモリ）等の半導体記
憶装置における複数のセルのレイアウト技術に関するも
のである。
【０００２】
【従来の技術】高抵抗負荷型のＳＲＡＭセルのレイアウ
ト構造の平面図を、図１３，図１４に示す。同レイアウ
トは、「J.R.Pfiester etc. " A symmetric Vss cross
-underbitcell technology for 64Mb SRAMs ",IEEE IED
M94,PP.623〜626,'94」に開示されているものである。
同図１３に示すように、フィールドＦＬＰ、ゲートベリ
ッドコンタクトＧＫＰ、ゲート用の第１層目のポリシリ
コン配線層１ＧＰ、第１ベリッドコンタクト１ＢＰ、Ｇ
ＮＤ線用の第２層目のポリシリコン配線層２ＧＰが配置
されており、これにより、アクセストランジスタＡＴｒ
Ｐ１、ＡＴｒＰ２用のワード線、ドライバトランジスタ
ＤＴｒＰ１，ＤＴｒＰ２のゲート層、ＧＮＤ線が形成さ
れる。尚、フィールドＦＬＰと第１層目のポリシリコン
配線層１ＧＰとが交差する領域Ｒαは、不純物をゲート
形成前に注入することで、低抵抗化されている。
ト構造の平面図を、図１３，図１４に示す。同レイアウ
トは、「J.R.Pfiester etc. " A symmetric Vss cross
-underbitcell technology for 64Mb SRAMs ",IEEE IED
M94,PP.623〜626,'94」に開示されているものである。
同図１３に示すように、フィールドＦＬＰ、ゲートベリ
ッドコンタクトＧＫＰ、ゲート用の第１層目のポリシリ
コン配線層１ＧＰ、第１ベリッドコンタクト１ＢＰ、Ｇ
ＮＤ線用の第２層目のポリシリコン配線層２ＧＰが配置
されており、これにより、アクセストランジスタＡＴｒ
Ｐ１、ＡＴｒＰ２用のワード線、ドライバトランジスタ
ＤＴｒＰ１，ＤＴｒＰ２のゲート層、ＧＮＤ線が形成さ
れる。尚、フィールドＦＬＰと第１層目のポリシリコン
配線層１ＧＰとが交差する領域Ｒαは、不純物をゲート
形成前に注入することで、低抵抗化されている。
【０００３】更に図１４に示すように、第２ベリッドコ
ンタクト２Ｂ、ＶCC線用の第３層目のポリシリコン配線
層３ＧＰ、ビット線やバービット線とのコンタクト用の
コンタクトホールＣＨＰ、ビット線及びバービット線用
のアルミ層ＡＬＰ、バーＡＬＰが配置されており、これ
により、高抵抗及びＶCC線（不純物注入の有無で両者を
作り分ける）と、ｂｉｔ線／バーｂｉｔ線とが形成され
る。両図１３，１４中、符号ＣＲＰは、一つのセル枠を
示す。
ンタクト２Ｂ、ＶCC線用の第３層目のポリシリコン配線
層３ＧＰ、ビット線やバービット線とのコンタクト用の
コンタクトホールＣＨＰ、ビット線及びバービット線用
のアルミ層ＡＬＰ、バーＡＬＰが配置されており、これ
により、高抵抗及びＶCC線（不純物注入の有無で両者を
作り分ける）と、ｂｉｔ線／バーｂｉｔ線とが形成され
る。両図１３，１４中、符号ＣＲＰは、一つのセル枠を
示す。
【０００４】以上のレイアウト構造により、高抵抗負荷
型のＳＲＡＭの回路（図１参照）を半導体基板上に実現
することができる。
型のＳＲＡＭの回路（図１参照）を半導体基板上に実現
することができる。
【０００５】本レイアウトは、対称性が良いことから、
以下の利点を有する。即ち、 もし各パターンが左右，上下にずれると、それはトラ
ンジスタの特性に重大な影響を及ぼすこととなるが、本
レイアウトでは、対称的に各パターンが形成されている
ので、その分、安定的にセルが動作しうる。
以下の利点を有する。即ち、 もし各パターンが左右，上下にずれると、それはトラ
ンジスタの特性に重大な影響を及ぼすこととなるが、本
レイアウトでは、対称的に各パターンが形成されている
ので、その分、安定的にセルが動作しうる。
【０００６】又、各パターンの形状が基本的に直線的
であることから、プロセス上の安定性が良いという利点
がある。というのは、横断面形状が四角形のパターン
は、これを容易に形成することができるが、もしパター
ンの横断面形状が非四角形の場合には、正確にそのよう
なパターンを形成するのが困難になるところ、本レイア
ウトでは、そのような非四角形のパターンが少ないから
である。
であることから、プロセス上の安定性が良いという利点
がある。というのは、横断面形状が四角形のパターン
は、これを容易に形成することができるが、もしパター
ンの横断面形状が非四角形の場合には、正確にそのよう
なパターンを形成するのが困難になるところ、本レイア
ウトでは、そのような非四角形のパターンが少ないから
である。
【０００７】更に、ワード線１ＧＰ（アクセストラン
ジスタのゲート）及びドライバトランジスタのゲートの
長手方向が共に同一方向である、即ち、ワード線１ＧＰ
とドライバトランジスタ用ゲート層とが共にワード線方
向に平行に直線的に延びていることから、製造時のゲー
ト長の制御性が良く、安定したトランジスタ特性を得る
ことができるという利点がある。というのは、ゲートパ
ターンはフォトリソグラフィ工程によって形成される
が、その際、長方形状のマスクパターンに対して、レジ
ストパターンは、下地フィールドパターンからの光の反
射による影響を受けて、どうしても丸くなって、しか
も、その形状が安定しないのが現実である。しかし、本
レイアウトのように、下地フィールドパターンに対しゲ
ート層とワード線１ＧＰとが同一方向に直線的に延びて
いるときには、そのような丸まりによる影響を少なくす
ることができる。
ジスタのゲート）及びドライバトランジスタのゲートの
長手方向が共に同一方向である、即ち、ワード線１ＧＰ
とドライバトランジスタ用ゲート層とが共にワード線方
向に平行に直線的に延びていることから、製造時のゲー
ト長の制御性が良く、安定したトランジスタ特性を得る
ことができるという利点がある。というのは、ゲートパ
ターンはフォトリソグラフィ工程によって形成される
が、その際、長方形状のマスクパターンに対して、レジ
ストパターンは、下地フィールドパターンからの光の反
射による影響を受けて、どうしても丸くなって、しか
も、その形状が安定しないのが現実である。しかし、本
レイアウトのように、下地フィールドパターンに対しゲ
ート層とワード線１ＧＰとが同一方向に直線的に延びて
いるときには、そのような丸まりによる影響を少なくす
ることができる。
【０００８】
【発明が解決しようとする課題】しかし、図１３，図１
４に例示した従来のレイアウト構造には、次のような問
題点を、もたらしている。
４に例示した従来のレイアウト構造には、次のような問
題点を、もたらしている。
【０００９】その第一の問題点とは、上記技術では、各
層のポリシリコン配線層（１ＧＰ、２ＧＰ、３ＧＰ）及
びアルミ配線層ＡＬＰ，バーＡＬＰを、即ち、３層分の
ポリシリコン配線層と１層分のメタル配線層の合計４層
分の配線層を半導体基板上に形成する必要があるが、こ
れでは、必然的にプロセスが長くなり、装置のコストア
ップをもたらしてしまうということである。
層のポリシリコン配線層（１ＧＰ、２ＧＰ、３ＧＰ）及
びアルミ配線層ＡＬＰ，バーＡＬＰを、即ち、３層分の
ポリシリコン配線層と１層分のメタル配線層の合計４層
分の配線層を半導体基板上に形成する必要があるが、こ
れでは、必然的にプロセスが長くなり、装置のコストア
ップをもたらしてしまうということである。
【００１０】その第２の問題点とは、上記レイアウトで
は、その多くのパターンが直線的に形成されてはいる
が、ＶCC線用の第３層目のポリシリコン配線層３Ｇにつ
いては、図１４に示すように、なお、非直線的な形状部
分が設けられている点にある。図１４に点線で囲んだポ
リシリコン配線層３ＧＰの角ばった部分３ＧＲが、それ
である。かかる形状は、例えば図１５（ａ），（ｂ）の
平面図に模式的に示すように、レジストパターンＲＰ２
のレイアウトパターンＲＰ１との不一致をもたらす。上
記部分３ＧＲは、実際には、図１５（ｂ）のように、レ
ジストがフォトグラフィ工程時に完全に抜けずに残留し
てしまう結果、レジストパターンＲＰ２は丸まった形状
となってしまう。こうなると、図１４の高抵抗部３ＧＰ
の制御性が著しく低下してしまうこととなる。というの
は、第３層目のポリシリコン配線層３ＧＰの直線的に延
びた高抵抗部形成部分３ＧＨＲに何シート分の面積があ
るかによって、そこに形成されるべき高抵抗の値を予め
予測してレイアウト設計を行っているにも拘わらず、図
１５で示したように高抵抗部形成部分３ＧＨＲの隅が丸
まってしまい、実質的に同部３ＧＨＲの直線部分が減少
してしまうと、高抵抗部３ＧＰの抵抗値が予測値よりも
減少して、その値が実際にはいか程になるのか、製造時
には全く予測しえなくなってしまうからである。この点
が、なお解決すべき問題点として、従来のレイアウト構
造には残っているのである。
は、その多くのパターンが直線的に形成されてはいる
が、ＶCC線用の第３層目のポリシリコン配線層３Ｇにつ
いては、図１４に示すように、なお、非直線的な形状部
分が設けられている点にある。図１４に点線で囲んだポ
リシリコン配線層３ＧＰの角ばった部分３ＧＲが、それ
である。かかる形状は、例えば図１５（ａ），（ｂ）の
平面図に模式的に示すように、レジストパターンＲＰ２
のレイアウトパターンＲＰ１との不一致をもたらす。上
記部分３ＧＲは、実際には、図１５（ｂ）のように、レ
ジストがフォトグラフィ工程時に完全に抜けずに残留し
てしまう結果、レジストパターンＲＰ２は丸まった形状
となってしまう。こうなると、図１４の高抵抗部３ＧＰ
の制御性が著しく低下してしまうこととなる。というの
は、第３層目のポリシリコン配線層３ＧＰの直線的に延
びた高抵抗部形成部分３ＧＨＲに何シート分の面積があ
るかによって、そこに形成されるべき高抵抗の値を予め
予測してレイアウト設計を行っているにも拘わらず、図
１５で示したように高抵抗部形成部分３ＧＨＲの隅が丸
まってしまい、実質的に同部３ＧＨＲの直線部分が減少
してしまうと、高抵抗部３ＧＰの抵抗値が予測値よりも
減少して、その値が実際にはいか程になるのか、製造時
には全く予測しえなくなってしまうからである。この点
が、なお解決すべき問題点として、従来のレイアウト構
造には残っているのである。
【００１１】その第三の問題点とは、図１６に模式的に
示すように、第２ベリッドコンタクト２Ｂに対するカバ
ーマージンＡ，第３層目のポリシリコン配線層３ＧＰの
抜き寸法Ｃ，及び同層３ＧＰとコンタクトールＣＨＰと
の分離マージンＤを取る必要があるので、、ＶCC配線と
してのポリシリコン配線層３ＧＰの幅Ｗが小さくなって
しまう。そのため、ＶCC配線の抵抗が大きくなり、そこ
で電位差が生じ、正確に電源電位ＶCCを供給することが
できなくなるという点である。
示すように、第２ベリッドコンタクト２Ｂに対するカバ
ーマージンＡ，第３層目のポリシリコン配線層３ＧＰの
抜き寸法Ｃ，及び同層３ＧＰとコンタクトールＣＨＰと
の分離マージンＤを取る必要があるので、、ＶCC配線と
してのポリシリコン配線層３ＧＰの幅Ｗが小さくなって
しまう。そのため、ＶCC配線の抵抗が大きくなり、そこ
で電位差が生じ、正確に電源電位ＶCCを供給することが
できなくなるという点である。
【００１２】その第四の問題点とは、本来、極めて低抵
抗の配線層であるべきＧＮＤ配線層の抵抗値が増大して
しまう点である。というのは、ゲート線ないしワード線
は、その低抵抗化のために、例えば、ＷＳｉ／ポリＳｉ
のように複合的に構成されているのであるが、このよう
な構成を上記目的のためにＧＮＤ配線層にも適用するの
が一般的であり、従来のレイアウトでも、そうなされて
いる。しかし、そのようにすると、従来のレイアウトで
は、第１層目の配線層１ＧＰの上方にＧＮＤ線用の第２
層目の配線層２ＧＰを形成しているため、接続孔の段差
が大きくなり、第１ベリッドコンタクト１ＢＰの深さが
勢い深くなってしまい、そこに無視できない程のプラグ
抵抗を発生させてしまうのである。この点は、後程、よ
り詳しく述べられるであろう。
抗の配線層であるべきＧＮＤ配線層の抵抗値が増大して
しまう点である。というのは、ゲート線ないしワード線
は、その低抵抗化のために、例えば、ＷＳｉ／ポリＳｉ
のように複合的に構成されているのであるが、このよう
な構成を上記目的のためにＧＮＤ配線層にも適用するの
が一般的であり、従来のレイアウトでも、そうなされて
いる。しかし、そのようにすると、従来のレイアウトで
は、第１層目の配線層１ＧＰの上方にＧＮＤ線用の第２
層目の配線層２ＧＰを形成しているため、接続孔の段差
が大きくなり、第１ベリッドコンタクト１ＢＰの深さが
勢い深くなってしまい、そこに無視できない程のプラグ
抵抗を発生させてしまうのである。この点は、後程、よ
り詳しく述べられるであろう。
【００１３】この発明の主眼点は、従来のレイアウト構
造のもつ上述の利点〜を維持しつつ、かかる第一か
ら第四までの問題点を全て克服可能とすることにある。
造のもつ上述の利点〜を維持しつつ、かかる第一か
ら第四までの問題点を全て克服可能とすることにある。
【００１４】加えて、本発明は、新規なＳＲＡＭセルの
回路を効率良く実現できるレイアウト構造を提供するこ
とをも、重要な目的としている。
回路を効率良く実現できるレイアウト構造を提供するこ
とをも、重要な目的としている。
【００１５】更に、本発明は、フィールド形状を適正化
して、各セル内のトランジスタに実際に要求される性能
等を満足させること、更には、そのような効果を全て満
足させる際にセルの小型化にも配慮することを、副次的
な目的としている。
して、各セル内のトランジスタに実際に要求される性能
等を満足させること、更には、そのような効果を全て満
足させる際にセルの小型化にも配慮することを、副次的
な目的としている。
【００１６】
【００１７】
【００１８】
【００１９】
【課題を解決するための手段】請求項１
に係る発明は、
第１導電型の下地層と、前記下地層の表面上及び前記下
地層内に、第１方向及び前記第１方向に垂直な第２方向
に沿って形成された複数のセルとを備え、前記複数のセ
ルの各々は、同一のレイアウトとなる様に前記第１方向
及び前記第２方向に並進的に配置されていると共に、前
記複数のセルの各々の前記レイアウトは当該セルの中心
点からみて点対称となる様に形成されている、半導体記
憶装置のレイアウト構造であって、前記下地層の前記表
面上に前記複数のセルの各々の層間絶縁膜として形成さ
れた絶縁層と、前記層間絶縁膜上に前記第１方向に沿っ
て互いに対置するように形成された、前記第１方向上に
一列に配置されている前記複数のセルに共通な第１及び
第２ビット線配線層とを更に備えており、前記複数のセ
ルの各々は、前記下地層の前記表面上及び前記下地層内
の内で、前記第１ビット線配線層の直下に位置する、当
該セルが形成されるセル枠内にのみ、前記第１方向に沿
って形成された第１素子形成領域と、前記下地層の前記
表面上及び前記下地層内の内で、前記第２ビット線配線
層の直下に位置する、当該セルが形成されるセル枠内に
のみ、前記第１方向に沿って前記第１素子形成領域に対
置する様に形成された第２素子形成領域とを備えてお
り、前記複数のセルの内の任意のセルと前記第１方向に
隣接するものをそれぞれ第１及び第２隣接セルとして定
義すると、前記複数のセルの各々は、前記第１素子形成
領域内の前記下地層の前記表面内及び前記下地層内に、
前記第１隣接セル側から順次に島状に形成された、第２
導電型の拡散層を有する第１，第２，第３拡散層形成領
域と、前記第２素子形成領域内の前記下地層の前記表面
内及び前記下地層内に、前記第２隣接セル側から順次に
島状に形成された、前記第２導電型の拡散層を有する第
４，第５，第６拡散層形成領域と、前記絶縁層内に形成
されて、前記第１隣接セル側の前記第１素子形成領域の
端部に形成された前記第１拡散層形成領域と前記第１ビ
ット線配線層とを電気的に接続する第１コンタクトホー
ル部と、前記絶縁層内に形成されて、前記第２隣接セル
側の前記第２素子形成領域の端部に形成された前記第４
拡散層形成領域と前記第２ビット線配線層とを電気的に
接続する第２コンタクトホール部とを、備えることを特
徴とする。
第１導電型の下地層と、前記下地層の表面上及び前記下
地層内に、第１方向及び前記第１方向に垂直な第２方向
に沿って形成された複数のセルとを備え、前記複数のセ
ルの各々は、同一のレイアウトとなる様に前記第１方向
及び前記第２方向に並進的に配置されていると共に、前
記複数のセルの各々の前記レイアウトは当該セルの中心
点からみて点対称となる様に形成されている、半導体記
憶装置のレイアウト構造であって、前記下地層の前記表
面上に前記複数のセルの各々の層間絶縁膜として形成さ
れた絶縁層と、前記層間絶縁膜上に前記第１方向に沿っ
て互いに対置するように形成された、前記第１方向上に
一列に配置されている前記複数のセルに共通な第１及び
第２ビット線配線層とを更に備えており、前記複数のセ
ルの各々は、前記下地層の前記表面上及び前記下地層内
の内で、前記第１ビット線配線層の直下に位置する、当
該セルが形成されるセル枠内にのみ、前記第１方向に沿
って形成された第１素子形成領域と、前記下地層の前記
表面上及び前記下地層内の内で、前記第２ビット線配線
層の直下に位置する、当該セルが形成されるセル枠内に
のみ、前記第１方向に沿って前記第１素子形成領域に対
置する様に形成された第２素子形成領域とを備えてお
り、前記複数のセルの内の任意のセルと前記第１方向に
隣接するものをそれぞれ第１及び第２隣接セルとして定
義すると、前記複数のセルの各々は、前記第１素子形成
領域内の前記下地層の前記表面内及び前記下地層内に、
前記第１隣接セル側から順次に島状に形成された、第２
導電型の拡散層を有する第１，第２，第３拡散層形成領
域と、前記第２素子形成領域内の前記下地層の前記表面
内及び前記下地層内に、前記第２隣接セル側から順次に
島状に形成された、前記第２導電型の拡散層を有する第
４，第５，第６拡散層形成領域と、前記絶縁層内に形成
されて、前記第１隣接セル側の前記第１素子形成領域の
端部に形成された前記第１拡散層形成領域と前記第１ビ
ット線配線層とを電気的に接続する第１コンタクトホー
ル部と、前記絶縁層内に形成されて、前記第２隣接セル
側の前記第２素子形成領域の端部に形成された前記第４
拡散層形成領域と前記第２ビット線配線層とを電気的に
接続する第２コンタクトホール部とを、備えることを特
徴とする。
【００２０】請求項２に係る発明は、請求項１に記載の
半導体記憶装置のレイアウト構造において、前記絶縁層
内で、前記任意のセルの前記第１コンタクトホール部と
前記任意のセルの前記第１隣接セルの前記第２コンタク
トホール部との間に位置する、前記下地層の前記表面上
に於いて、前記第２方向に沿って形成されており、当該
任意のセルを含む前記第２方向に配列した前記複数のセ
ルに共通のグランド電位を供給するグランド配線層を、
更に備えることを特徴とする。
半導体記憶装置のレイアウト構造において、前記絶縁層
内で、前記任意のセルの前記第１コンタクトホール部と
前記任意のセルの前記第１隣接セルの前記第２コンタク
トホール部との間に位置する、前記下地層の前記表面上
に於いて、前記第２方向に沿って形成されており、当該
任意のセルを含む前記第２方向に配列した前記複数のセ
ルに共通のグランド電位を供給するグランド配線層を、
更に備えることを特徴とする。
【００２１】請求項３に係る発明は、請求項２に記載の
半導体記憶装置のレイアウト構造において、前記複数の
セルの各々の前記第１素子形成領域の前記第２隣接セル
側の端部及び前記第２素子形成領域の前記第１隣接セル
側の端部に形成されている前記第３及び第６拡散層形成
領域の各々と、その近傍に位置する前記グランド配線層
の一つとは、直接に互いに電気的に接続されていること
を特徴とする。
半導体記憶装置のレイアウト構造において、前記複数の
セルの各々の前記第１素子形成領域の前記第２隣接セル
側の端部及び前記第２素子形成領域の前記第１隣接セル
側の端部に形成されている前記第３及び第６拡散層形成
領域の各々と、その近傍に位置する前記グランド配線層
の一つとは、直接に互いに電気的に接続されていること
を特徴とする。
【００２２】請求項４に係る発明は、請求項３に記載の
半導体記憶装置のレイアウト構造において、前記複数の
セルの各々は、前記第１及び第２拡散層形成領域をその
第１及び第２電極層とする第１アクセストランジスタ
と、前記第４及び第５拡散層形成領域をその第１及び第
２電極層とする第２アクセストランジスタとを備え、前
記半導体記憶装置は、前記任意のセルの前記第１アクセ
ストランジスタのワード線として、当該セル枠内の、前
記第１素子形成領域においては前記第１及び第２拡散層
形成領域で挟まれた前記下地層の前記表面上の前記絶縁
層内にあり、前記第２素子形成領域においては前記第６
拡散層形成領域上の前記絶縁層内にあり、前記第１及び
第２素子形成領域以外の部分においては前記下地層の前
記表面上の前記絶縁層内にあり、前記第２方向に沿って
各セルをまたがるように、前記グランド配線層と同一材
料により形成された第１ワード線配線層と、前記任意の
セルの前記第２アクセストランジスタのワード線とし
て、当該セル枠内の、前記第１素子形成領域における前
記第３拡散層形成領域上の前記絶縁層内、前記第２素子
形成領域においては前記第４及び第５拡散層形成領域で
挟まれた前記下地層の前記表面上の前記絶縁層内及びに
あり、前記第１にあり及び第２素子形成領域以外の部分
においては前記下地層の前記表面上の前記絶縁層内にあ
り、前記第２方向に沿って各セルをまたがるように、前
記グランド配線層と同一材料により形成された第２ワー
ド線配線層とを、更に備えることを特徴とする。
半導体記憶装置のレイアウト構造において、前記複数の
セルの各々は、前記第１及び第２拡散層形成領域をその
第１及び第２電極層とする第１アクセストランジスタ
と、前記第４及び第５拡散層形成領域をその第１及び第
２電極層とする第２アクセストランジスタとを備え、前
記半導体記憶装置は、前記任意のセルの前記第１アクセ
ストランジスタのワード線として、当該セル枠内の、前
記第１素子形成領域においては前記第１及び第２拡散層
形成領域で挟まれた前記下地層の前記表面上の前記絶縁
層内にあり、前記第２素子形成領域においては前記第６
拡散層形成領域上の前記絶縁層内にあり、前記第１及び
第２素子形成領域以外の部分においては前記下地層の前
記表面上の前記絶縁層内にあり、前記第２方向に沿って
各セルをまたがるように、前記グランド配線層と同一材
料により形成された第１ワード線配線層と、前記任意の
セルの前記第２アクセストランジスタのワード線とし
て、当該セル枠内の、前記第１素子形成領域における前
記第３拡散層形成領域上の前記絶縁層内、前記第２素子
形成領域においては前記第４及び第５拡散層形成領域で
挟まれた前記下地層の前記表面上の前記絶縁層内及びに
あり、前記第１にあり及び第２素子形成領域以外の部分
においては前記下地層の前記表面上の前記絶縁層内にあ
り、前記第２方向に沿って各セルをまたがるように、前
記グランド配線層と同一材料により形成された第２ワー
ド線配線層とを、更に備えることを特徴とする。
【００２３】請求項５に係る発明は、請求項１乃至４の
何れかに記載の半導体記憶装置のレイアウト構造におい
て、前記任意のセルの前記第１コンタクトホール部と前
記任意のセルの前記第１隣接セルの前記第２コンタクト
ホール部との間に位置する、前記絶縁層内に、前記第２
方向に沿って形成されており、当該任意のセルを含む前
記第２方向に配列した前記複数のセルに共通の電源電位
を供給する電源電位配線層を、更に備えることを特徴と
する。
何れかに記載の半導体記憶装置のレイアウト構造におい
て、前記任意のセルの前記第１コンタクトホール部と前
記任意のセルの前記第１隣接セルの前記第２コンタクト
ホール部との間に位置する、前記絶縁層内に、前記第２
方向に沿って形成されており、当該任意のセルを含む前
記第２方向に配列した前記複数のセルに共通の電源電位
を供給する電源電位配線層を、更に備えることを特徴と
する。
【００２４】請求項６に係る発明は、請求項５に記載の
半導体記憶装置のレイアウト構造において、前記複数の
セルの各々は、当該セルの前記第２コンタクトホール部
と当該セルの前記第２隣接セルの前記第１コンタクトホ
ール部との間に形成されている、前記電源電位配線層の
一つは、前記第１素子形成領域上に位置する当該電源電
位配線層の部分から前記絶縁層内を前記第１方向に向け
て延長形成され、途中に第１抵抗部を有する第１抵抗部
層と、当該セルの前記第１コンタクトホール部と当該セ
ルの前記第１隣接セルの前記第２コンタクトホール部と
の間に形成されている、前記電源電位配線層の一つは、
前記第２素子形成領域上に位置する当該電源電位配線層
の部分から前記絶縁層内を前記第１方向に向けて延長形
成され、途中に第２抵抗部を有する第２抵抗部層とを更
に備えていることを特徴とする。
半導体記憶装置のレイアウト構造において、前記複数の
セルの各々は、当該セルの前記第２コンタクトホール部
と当該セルの前記第２隣接セルの前記第１コンタクトホ
ール部との間に形成されている、前記電源電位配線層の
一つは、前記第１素子形成領域上に位置する当該電源電
位配線層の部分から前記絶縁層内を前記第１方向に向け
て延長形成され、途中に第１抵抗部を有する第１抵抗部
層と、当該セルの前記第１コンタクトホール部と当該セ
ルの前記第１隣接セルの前記第２コンタクトホール部と
の間に形成されている、前記電源電位配線層の一つは、
前記第２素子形成領域上に位置する当該電源電位配線層
の部分から前記絶縁層内を前記第１方向に向けて延長形
成され、途中に第２抵抗部を有する第２抵抗部層とを更
に備えていることを特徴とする。
【００２５】請求項７に係る発明は、請求項６に記載の
半導体記憶装置のレイアウト構造において、前記複数の
セルの各々は、前記第１及び第２素子形成領域にまたが
って前記第２方向に沿って形成されており、前記第１素
子形成領域内では前記第２及び第３拡散層形成領域によ
って挟まれた前記下地層の前記表面の直上の前記絶縁膜
内に形成され、前記第２素子形成領域内では前記第５拡
散層形成領域と直接に電気的に接続されており、前記グ
ランド配線層と同一材料から成る、第１ドライバトラン
ジスタ用のゲート電極層と、前記第１及び第２素子形成
領域にまたがって前記第２方向に沿って形成されてお
り、前記第２素子形成領域内では前記第５及び第６拡散
層形成領域によって挟まれた前記下地層の前記表面の直
上の前記絶縁膜内に形成され、前記第１素子形成領域内
では前記第２拡散層形成領域と直接に電気的に接続され
ており、前記グランド配線層と同一材料から成る、第２
ドライバトランジスタ用のゲート電極層と、前記第１素
子形成領域内の前記第２ドライバトランジスタ用のゲー
ト電極層の直上の前記絶縁層内の位置に形成され、当該
位置まで延長形成されている前記第１高抵抗部層の端部
と前記第２ドライバトランジスタ用のゲート電極層とを
電気的に接続する第１ベリッドコンタクト部と、前記第
２素子形成領域内の前記第１ドライバトランジスタ用の
ゲート電極層の直上の前記絶縁層内の位置に形成され、
当該位置まで延長形成されている前記第２高抵抗部層の
端部と前記第１ドライバトランジスタ用のゲート電極層
とを電気的に接続する第２ベリッドコンタクト部とを、
備えていることを特徴とする。
半導体記憶装置のレイアウト構造において、前記複数の
セルの各々は、前記第１及び第２素子形成領域にまたが
って前記第２方向に沿って形成されており、前記第１素
子形成領域内では前記第２及び第３拡散層形成領域によ
って挟まれた前記下地層の前記表面の直上の前記絶縁膜
内に形成され、前記第２素子形成領域内では前記第５拡
散層形成領域と直接に電気的に接続されており、前記グ
ランド配線層と同一材料から成る、第１ドライバトラン
ジスタ用のゲート電極層と、前記第１及び第２素子形成
領域にまたがって前記第２方向に沿って形成されてお
り、前記第２素子形成領域内では前記第５及び第６拡散
層形成領域によって挟まれた前記下地層の前記表面の直
上の前記絶縁膜内に形成され、前記第１素子形成領域内
では前記第２拡散層形成領域と直接に電気的に接続され
ており、前記グランド配線層と同一材料から成る、第２
ドライバトランジスタ用のゲート電極層と、前記第１素
子形成領域内の前記第２ドライバトランジスタ用のゲー
ト電極層の直上の前記絶縁層内の位置に形成され、当該
位置まで延長形成されている前記第１高抵抗部層の端部
と前記第２ドライバトランジスタ用のゲート電極層とを
電気的に接続する第１ベリッドコンタクト部と、前記第
２素子形成領域内の前記第１ドライバトランジスタ用の
ゲート電極層の直上の前記絶縁層内の位置に形成され、
当該位置まで延長形成されている前記第２高抵抗部層の
端部と前記第１ドライバトランジスタ用のゲート電極層
とを電気的に接続する第２ベリッドコンタクト部とを、
備えていることを特徴とする。
【００２６】請求項８に係る発明は、請求項１又は４に
記載の半導体記憶装置のレイアウト構造において、前記
複数のセルの各々は、前記第１及び第２コンタクトホー
ル部の各々の底面を成す前記第１及び第４拡散層形成領
域のそれぞれの表面から当該拡散層内部に向けて形成さ
れた前記第１導電型の別の拡散層を備えることを特徴と
する。
記載の半導体記憶装置のレイアウト構造において、前記
複数のセルの各々は、前記第１及び第２コンタクトホー
ル部の各々の底面を成す前記第１及び第４拡散層形成領
域のそれぞれの表面から当該拡散層内部に向けて形成さ
れた前記第１導電型の別の拡散層を備えることを特徴と
する。
【００２７】請求項１０に係る発明は、第１導電型の下
地層と、前記下地層の表面上及び前記下地層内に、第１
方向及び前記第１方向に垂直な第２方向に沿って形成さ
れた複数のセルとを備え、前記複数のセルの各々は、同
一のレイアウトとなる様に前記第１方向及び前記第２方
向に並進的に配置されていると共に、前記複数のセルの
各々の前記レイアウトは当該セルの中心点からみて点対
称となる様に形成されている、半導体記憶装置のレイア
ウト構造であって、前記下地層の前記表面上に前記複数
のセルの各々の層間絶縁膜として形成された絶縁層と、
前記層間絶縁膜上に前記第１方向に沿って互いに対置す
るように形成された、前記第１方向上に一列に配置され
ている前記複数のセルに共通な第１及び第２ビット線配
線層とを更に備えており、前記複数のセルの各々は、前
記下地層の前記表面上及び前記下地層内の内で、前記第
１ビット線配線層の直下に位置する、当該セルが形成さ
れるセル枠内にのみ、前記第１方向に沿って形成された
第１素子形成領域と、前記下地層の前記表面上及び前記
下地層内の内で、前記第２ビット線配線層の直下に位置
する、当該セルが形成されるセル枠内にのみ、前記第１
方向に沿って前記第１素子形成領域に対置する様に形成
された第２素子形成領域とを備えており、前記第１方向
と前記第２方向とを含む平面に平行な横断面に関する、
前記第１及び第２素子形成領域のそれぞれの形状の幅
が、前記第１方向及び前記第１方向と逆の方向に沿って
狭まるように設定されていることを特徴とする。
地層と、前記下地層の表面上及び前記下地層内に、第１
方向及び前記第１方向に垂直な第２方向に沿って形成さ
れた複数のセルとを備え、前記複数のセルの各々は、同
一のレイアウトとなる様に前記第１方向及び前記第２方
向に並進的に配置されていると共に、前記複数のセルの
各々の前記レイアウトは当該セルの中心点からみて点対
称となる様に形成されている、半導体記憶装置のレイア
ウト構造であって、前記下地層の前記表面上に前記複数
のセルの各々の層間絶縁膜として形成された絶縁層と、
前記層間絶縁膜上に前記第１方向に沿って互いに対置す
るように形成された、前記第１方向上に一列に配置され
ている前記複数のセルに共通な第１及び第２ビット線配
線層とを更に備えており、前記複数のセルの各々は、前
記下地層の前記表面上及び前記下地層内の内で、前記第
１ビット線配線層の直下に位置する、当該セルが形成さ
れるセル枠内にのみ、前記第１方向に沿って形成された
第１素子形成領域と、前記下地層の前記表面上及び前記
下地層内の内で、前記第２ビット線配線層の直下に位置
する、当該セルが形成されるセル枠内にのみ、前記第１
方向に沿って前記第１素子形成領域に対置する様に形成
された第２素子形成領域とを備えており、前記第１方向
と前記第２方向とを含む平面に平行な横断面に関する、
前記第１及び第２素子形成領域のそれぞれの形状の幅
が、前記第１方向及び前記第１方向と逆の方向に沿って
狭まるように設定されていることを特徴とする。
【００２８】請求項１１に係る発明は、請求項１０に記
載の半導体記憶装置のレイアウト構造において、前記横
断面に関する前記第１及び第２素子形成領域の各々の形
状は、前記第１方向について点対称となる様に設定され
ていることを特徴とする。
載の半導体記憶装置のレイアウト構造において、前記横
断面に関する前記第１及び第２素子形成領域の各々の形
状は、前記第１方向について点対称となる様に設定され
ていることを特徴とする。
【００２９】請求項９に係る発明は、請求項８に記載の
半導体装置のレイアウト構造において、前記第３及び第
６拡散層形成領域は、共に、トランジスタのソース／ド
レイン領域となる２つの前記第２導電型の別の拡散層を
備えることを特徴とする。
半導体装置のレイアウト構造において、前記第３及び第
６拡散層形成領域は、共に、トランジスタのソース／ド
レイン領域となる２つの前記第２導電型の別の拡散層を
備えることを特徴とする。
【００３０】
（実施の形態１）図１は、本実施の形態１の半導体記憶
装置が実現すべきＳＲＡＭの回路を示すものであり、従
来より知られた高抵抗負荷型のＳＲＡＭの回路に関す
る。各記号は、次の通りである。即ち、ＢＩＴ，バーＢ
ＩＴは、各々ビット線（第１ビット線）、バービット線
（第２ビット線）を、ＡＴｒ１，ＡＴｒ２は各々第１及
び第２アクセストランジスタを、Ｗはワード線を、Ｖcc
は高電源電位を、ＧＮＤはグランド電位を、Ｒ１，Ｒ２
は各々第１，第２高抵抗を、ＤＴｒ１，ＤＴｒ２は各々
第１及び第２ドライバトランジスタを、Ｎ１〜Ｎ５は、
後述するレイアウト構造上の各接続孔に対応したノード
を、各々示す。なお、「高抵抗」とは、大きな抵抗値を
有する負荷抵抗を意味する。
装置が実現すべきＳＲＡＭの回路を示すものであり、従
来より知られた高抵抗負荷型のＳＲＡＭの回路に関す
る。各記号は、次の通りである。即ち、ＢＩＴ，バーＢ
ＩＴは、各々ビット線（第１ビット線）、バービット線
（第２ビット線）を、ＡＴｒ１，ＡＴｒ２は各々第１及
び第２アクセストランジスタを、Ｗはワード線を、Ｖcc
は高電源電位を、ＧＮＤはグランド電位を、Ｒ１，Ｒ２
は各々第１，第２高抵抗を、ＤＴｒ１，ＤＴｒ２は各々
第１及び第２ドライバトランジスタを、Ｎ１〜Ｎ５は、
後述するレイアウト構造上の各接続孔に対応したノード
を、各々示す。なお、「高抵抗」とは、大きな抵抗値を
有する負荷抵抗を意味する。
【００３１】図２及び図３は、図１のＳＲＡＭを実現す
るための本実施の形態に係るレイアウト構造を示す平面
図である。又、図４は、図２及び図３中に示したＡ−
Ａ’線についての第１フィールドの縦断面図である。第
２フィールドに関する縦断面図は、図４に示した構造を
反転したものになる。これらの図中、Ｄ１は第１方向
（ビット線方向）を、Ｄ２は第１方向Ｄ１に垂直な第２
方向（ワード線方向）を、各々示す。また、これらの図
中に付した記号ＡＴｒ１，ＡＴｒ２，ＤＴｒ１，ＤＴｒ
２は、図１に対応する各トランジスタの形成領域、特に
チャネル領域とその上のゲート酸化膜領域及びゲート電
極領域であることを示している。
るための本実施の形態に係るレイアウト構造を示す平面
図である。又、図４は、図２及び図３中に示したＡ−
Ａ’線についての第１フィールドの縦断面図である。第
２フィールドに関する縦断面図は、図４に示した構造を
反転したものになる。これらの図中、Ｄ１は第１方向
（ビット線方向）を、Ｄ２は第１方向Ｄ１に垂直な第２
方向（ワード線方向）を、各々示す。また、これらの図
中に付した記号ＡＴｒ１，ＡＴｒ２，ＤＴｒ１，ＤＴｒ
２は、図１に対応する各トランジスタの形成領域、特に
チャネル領域とその上のゲート酸化膜領域及びゲート電
極領域であることを示している。
【００３２】記号１Ｇ（Ｇ）は、ＧＮＤ線用のＷＳｉ／
ポリシリコン配線層を、１Ｇ（Ｗ）はワード線用のＷＳ
ｉ／ポリシリコン配線層を、各々示すが、これらの配線
層１Ｇ（Ｇ），１Ｇ（Ｗ）はいずれも同一工程で生成さ
れる第１層目の配線層であるので、これらを総称すると
きには、第１層目の（ＷＳｉ／ポリシリコン）配線層１
Ｇと呼ぶことにする。ここで、ＷＳｉ／ポリシリコン配
線層としているのは、ワード線（従って、ＧＮＤ線）の
配線抵抗の低抵抗化のためである。又、記号２Ｇは、高
電位電源Ｖcc配線用のポリシリコン配線層であり、第２
層目の（ポリシリコン）配線層とも呼ぶ。
ポリシリコン配線層を、１Ｇ（Ｗ）はワード線用のＷＳ
ｉ／ポリシリコン配線層を、各々示すが、これらの配線
層１Ｇ（Ｇ），１Ｇ（Ｗ）はいずれも同一工程で生成さ
れる第１層目の配線層であるので、これらを総称すると
きには、第１層目の（ＷＳｉ／ポリシリコン）配線層１
Ｇと呼ぶことにする。ここで、ＷＳｉ／ポリシリコン配
線層としているのは、ワード線（従って、ＧＮＤ線）の
配線抵抗の低抵抗化のためである。又、記号２Ｇは、高
電位電源Ｖcc配線用のポリシリコン配線層であり、第２
層目の（ポリシリコン）配線層とも呼ぶ。
【００３３】接続孔ＧＫは、各セルについて、３種の接
続孔ＧＫ１〜ＧＫ３から成る。即ち、第１接続孔ＧＫ１
は、第１フィールドＦＬ１（又はＮ型拡散層１０）と第
２ドライバトランジスタＤＴｒ２のゲート配線層１１と
の接続孔である。又、第２接続孔ＧＫ２は、第２フィー
ルドＦＬ２（又はＮ型拡散層１０）と第１ドライバトラ
ンジスタＤＴｒ１のゲート配線層１２との接続孔であ
る。又、第３接続孔ＧＫ３は、対応するフィールドＦＬ
（又はＮ型拡散層１０）と第１層目のＧＮＤ配線層１Ｇ
（Ｇ）との接続孔である。
続孔ＧＫ１〜ＧＫ３から成る。即ち、第１接続孔ＧＫ１
は、第１フィールドＦＬ１（又はＮ型拡散層１０）と第
２ドライバトランジスタＤＴｒ２のゲート配線層１１と
の接続孔である。又、第２接続孔ＧＫ２は、第２フィー
ルドＦＬ２（又はＮ型拡散層１０）と第１ドライバトラ
ンジスタＤＴｒ１のゲート配線層１２との接続孔であ
る。又、第３接続孔ＧＫ３は、対応するフィールドＦＬ
（又はＮ型拡散層１０）と第１層目のＧＮＤ配線層１Ｇ
（Ｇ）との接続孔である。
【００３４】又、第１及び第２コンタクトホールＣＨ
１，ＣＨ２は、対応するフィールドＦＬ（又はＮ型拡散
層１０）と第３層目のビット線用アルミニウム配線層Ｂ
ＩＴ，バーＢＩＴとのコンタクトホールである。これら
のコンタクトホールＣＨ１，ＣＨ２を総称するときに
は、コンタクトホールＣＨと呼ぶ。尚、コンタクトホー
ルＣＨと当該ホールＣＨを埋めるプラグ層とを総称し
て、「コンタクト部」と定義する。
１，ＣＨ２は、対応するフィールドＦＬ（又はＮ型拡散
層１０）と第３層目のビット線用アルミニウム配線層Ｂ
ＩＴ，バーＢＩＴとのコンタクトホールである。これら
のコンタクトホールＣＨ１，ＣＨ２を総称するときに
は、コンタクトホールＣＨと呼ぶ。尚、コンタクトホー
ルＣＨと当該ホールＣＨを埋めるプラグ層とを総称し
て、「コンタクト部」と定義する。
【００３５】上記接続孔ＧＫ１〜ＧＫ３，コンタクトホ
ールＣＨと、図１の各ノードＮ１〜Ｎ５との対応関係
は、次の通りである。即ち、ノードＮ１が第１コンタク
トホールＣＨ１に，ノードＮ２が第２コンタクトホール
ＣＨ２に，ノードＮ３が第１接続孔ＧＫ１に，ノードＮ
４が第２接続孔ＧＫ２に，ノードＮ５が第３接続孔ＧＫ
３に、それぞれ対応している。
ールＣＨと、図１の各ノードＮ１〜Ｎ５との対応関係
は、次の通りである。即ち、ノードＮ１が第１コンタク
トホールＣＨ１に，ノードＮ２が第２コンタクトホール
ＣＨ２に，ノードＮ３が第１接続孔ＧＫ１に，ノードＮ
４が第２接続孔ＧＫ２に，ノードＮ５が第３接続孔ＧＫ
３に、それぞれ対応している。
【００３６】又、第１，第２フィールドＦＬ１，ＦＬ２
を総称して、フィールドＦＬと定義する。ここで、「フ
ィールド」とは、いわゆる「素子形成領域」に該当す
る。以下では、この意味で、フィールドＦＬという用語
を用いている。
を総称して、フィールドＦＬと定義する。ここで、「フ
ィールド」とは、いわゆる「素子形成領域」に該当す
る。以下では、この意味で、フィールドＦＬという用語
を用いている。
【００３７】又、記号ＣＲは、１つのセル枠を示す。
【００３８】又、図３中に示した符号１００は、第１導
電型（ここでは、Ｐ型）の半導体基板又はウエルであ
り、「下地層」とも称する。尚、Ｎ型は、ここでは第２
導電型にあたる。
電型（ここでは、Ｐ型）の半導体基板又はウエルであ
り、「下地層」とも称する。尚、Ｎ型は、ここでは第２
導電型にあたる。
【００３９】又、図４中のＩＦ１，ＩＦ２はそれぞれ第
１及び第２層間絶縁膜（例えば、ＳｉＯ2膜）であり、
これらを総称して、層間絶縁膜ＩＦと称す。
１及び第２層間絶縁膜（例えば、ＳｉＯ2膜）であり、
これらを総称して、層間絶縁膜ＩＦと称す。
【００４０】又、図４中の高抵抗部Ｒ１，Ｒ２は、図１
中の高抵抗負荷Ｒ１，Ｒ２の形成領域部分を示してお
り、これらは、それぞれ、高電源電位Ｖccの配線層２Ｇ
の一部分、即ち、第１方向Ｄ１に沿って下地表面に平行
に延長された高抵抗形成層２Ｇ１，２Ｇ２中において、
不純物が注入されない領域を形成することにより形成さ
れる。この点は、従来の技術と同様である。
中の高抵抗負荷Ｒ１，Ｒ２の形成領域部分を示してお
り、これらは、それぞれ、高電源電位Ｖccの配線層２Ｇ
の一部分、即ち、第１方向Ｄ１に沿って下地表面に平行
に延長された高抵抗形成層２Ｇ１，２Ｇ２中において、
不純物が注入されない領域を形成することにより形成さ
れる。この点は、従来の技術と同様である。
【００４１】又、図３中の記号ＡＬ，バーＡＬは、それ
ぞれ、図１のビット線（ＢＩＴ），バービット線（バー
ＢＩＴ）に対応した、第３層目のアルミニウム配線層で
ある。
ぞれ、図１のビット線（ＢＩＴ），バービット線（バー
ＢＩＴ）に対応した、第３層目のアルミニウム配線層で
ある。
【００４２】又、記号１Ｂ１，１Ｂ２は、それぞれ第１
及び第２ベリッドコンタクトを示しており、これらを総
称してベリッドコンタクト１Ｂとも称す。尚、ベリッド
コンタクト１Ｂとその中に形成されるプラグ層（図４，
図５（ｂ）参照）を一体的に総称して、「ベリッドコン
タクト部」と定義する。
及び第２ベリッドコンタクトを示しており、これらを総
称してベリッドコンタクト１Ｂとも称す。尚、ベリッド
コンタクト１Ｂとその中に形成されるプラグ層（図４，
図５（ｂ）参照）を一体的に総称して、「ベリッドコン
タクト部」と定義する。
【００４３】又、図４中において、第１コンタクトホー
ルＣＨ１に接続した拡散層１０とＧＮＤ配線層１Ｇ
（Ｇ）との間に介在するものは、ゲート酸化膜に相当す
る絶縁膜である。
ルＣＨ１に接続した拡散層１０とＧＮＤ配線層１Ｇ
（Ｇ）との間に介在するものは、ゲート酸化膜に相当す
る絶縁膜である。
【００４４】本実施の形態では、既述の図２〜図４より
明らかな通り、１つのセル枠ＣＲ内には、島状に分布し
て下地層１００の表面内及び下地層１００内に、６個の
Ｎ型の拡散層１０が形成されている。これらの拡散層１
０に番号を付けて区別して定義するならば、次の通りで
ある。即ち、図４において、第１フィールドＦＬ内の第
１隣接セル側の第１コンタクトホールに接続した第１ア
クセストランジスタＡＴｒ１の第１電極層をなす拡散層
１０は「第１拡散層形成領域」と、その右側の第１アク
セストランジスタＡＴｒ１の第２電極層及び第１ドライ
バトランジスタＤＴｒ１の第１電極層をなす拡散層１０
を「第２拡散層形成領域」と、第１ドライバトランジス
タＤＴｒ１の第２電極層をなし、且つ第３接続孔ＧＫ３
でグランド配線層１Ｇ（Ｇ）に直接に接続した拡散層１
０を「第３拡散層形成領域」と、定義する。他方、第２
フィールドＦＬ２では、第２隣接セル側の第２コンタク
トホールＣＨ２と接続され且つ第２アクセストランジス
タＡＴｒ２の第１電極層をなす拡散層１０を「第４拡散
層形成領域」と、上記トランジスタＡＴｒ２の第２電極
層であり且つ第２ドライバトランジスタＤＴｒ２の第１
電極層でもある拡散層１０を「第５拡散層形成領域」
と、上記トランジスタＤＴｒ２の第２電極であり且つ第
１隣接セル側の接続孔ＧＫ３において直接にグランド配
線層１Ｇ（Ｇ）と接続された拡散層１０を「第６拡散層
形成領域」と、定義する。
明らかな通り、１つのセル枠ＣＲ内には、島状に分布し
て下地層１００の表面内及び下地層１００内に、６個の
Ｎ型の拡散層１０が形成されている。これらの拡散層１
０に番号を付けて区別して定義するならば、次の通りで
ある。即ち、図４において、第１フィールドＦＬ内の第
１隣接セル側の第１コンタクトホールに接続した第１ア
クセストランジスタＡＴｒ１の第１電極層をなす拡散層
１０は「第１拡散層形成領域」と、その右側の第１アク
セストランジスタＡＴｒ１の第２電極層及び第１ドライ
バトランジスタＤＴｒ１の第１電極層をなす拡散層１０
を「第２拡散層形成領域」と、第１ドライバトランジス
タＤＴｒ１の第２電極層をなし、且つ第３接続孔ＧＫ３
でグランド配線層１Ｇ（Ｇ）に直接に接続した拡散層１
０を「第３拡散層形成領域」と、定義する。他方、第２
フィールドＦＬ２では、第２隣接セル側の第２コンタク
トホールＣＨ２と接続され且つ第２アクセストランジス
タＡＴｒ２の第１電極層をなす拡散層１０を「第４拡散
層形成領域」と、上記トランジスタＡＴｒ２の第２電極
層であり且つ第２ドライバトランジスタＤＴｒ２の第１
電極層でもある拡散層１０を「第５拡散層形成領域」
と、上記トランジスタＤＴｒ２の第２電極であり且つ第
１隣接セル側の接続孔ＧＫ３において直接にグランド配
線層１Ｇ（Ｇ）と接続された拡散層１０を「第６拡散層
形成領域」と、定義する。
【００４５】図２〜図４に示した本実施の形態の半導体
記憶装置のレイアウト構造の特徴点は、既述した図１
３，図１４の従来例と比較して述べれば、次の通りであ
る。
記憶装置のレイアウト構造の特徴点は、既述した図１
３，図１４の従来例と比較して述べれば、次の通りであ
る。
【００４６】即ち、 その第１は、従来、上下方向に
隣接する各セルで兼用していたコンタクトホールＣＨ及
びフィールドＦＬを、隣り合う上下の各セルで分離する
こととして、隣り合う各セルを、第１及び第２方向Ｄ
１，Ｄ２のいずれについても、並進的な配置の構成とし
たことにある。これにより、各セルは、各セル固有の、
２つのコンタクトホールＣＨ１，ＣＨ２と２つのフィー
ルドＦＬ１，ＦＬ２とを有する。
隣接する各セルで兼用していたコンタクトホールＣＨ及
びフィールドＦＬを、隣り合う上下の各セルで分離する
こととして、隣り合う各セルを、第１及び第２方向Ｄ
１，Ｄ２のいずれについても、並進的な配置の構成とし
たことにある。これにより、各セルは、各セル固有の、
２つのコンタクトホールＣＨ１，ＣＨ２と２つのフィー
ルドＦＬ１，ＦＬ２とを有する。
【００４７】 その第２の特徴点とは、上記の構成
の採用により生じた、当該セルの第１コンタクトホール
ＣＨ１と上側の隣接セル（第１隣接セルと称す）の第２
コンタクトホールＣＨ２との間の、下地層１００の表面
上の領域と、当該セルの第２コンタクトホールＣＨ２と
下側の隣接セル（第２隣接セルと称す）の第１コンタク
トホールＣＨ１との間の、下地層１００の表面上の領域
とに、従来ではワード線用としてのみ用いられていたに
すぎなかった第１層目のＷＳｉ／ポリシリコン配線層１
Ｇを、ＧＮＤ線用配線層（単にＧＮＤ配線層と称す）１
Ｇ（Ｇ）として配設した点にある。ここで、第１層目の
配線層を記号１Ｇとして総称的に称す。第１層目の配線
層１Ｇは、従来技術と同様にワード線用配線層１Ｇ
（Ｗ）としても用いられるものであるため、図１のワー
ド線Ｗの遅延（アクセストランジスタの寄生容量とワー
ド線の抵抗成分とによる遅延）を抑制するために、小さ
な抵抗値の配線層とする必要がある。そのために、配線
層１Ｇ（Ｗ）は、ＷＳｉ／ポリシリコン配線層として形
成されている。従って、本実施の形態では、この配線層
１Ｇ（Ｗ）と同一工程で、しかも当該配線層１Ｇ（Ｗ）
と同一材料を用いてＧＮＤ配線層１Ｇ（Ｇ）を形成して
いるので、ＧＮＤ配線層１Ｇ（Ｇ）は低抵抗配線層とな
る。しかも、本実施の形態は、従来技術の利点、即ち、
両層１Ｇ（Ｇ）、１Ｇ（Ｗ）はワード線方向Ｄ２に平行
に直線的に配設されている点をも、そのまま有してい
る。
の採用により生じた、当該セルの第１コンタクトホール
ＣＨ１と上側の隣接セル（第１隣接セルと称す）の第２
コンタクトホールＣＨ２との間の、下地層１００の表面
上の領域と、当該セルの第２コンタクトホールＣＨ２と
下側の隣接セル（第２隣接セルと称す）の第１コンタク
トホールＣＨ１との間の、下地層１００の表面上の領域
とに、従来ではワード線用としてのみ用いられていたに
すぎなかった第１層目のＷＳｉ／ポリシリコン配線層１
Ｇを、ＧＮＤ線用配線層（単にＧＮＤ配線層と称す）１
Ｇ（Ｇ）として配設した点にある。ここで、第１層目の
配線層を記号１Ｇとして総称的に称す。第１層目の配線
層１Ｇは、従来技術と同様にワード線用配線層１Ｇ
（Ｗ）としても用いられるものであるため、図１のワー
ド線Ｗの遅延（アクセストランジスタの寄生容量とワー
ド線の抵抗成分とによる遅延）を抑制するために、小さ
な抵抗値の配線層とする必要がある。そのために、配線
層１Ｇ（Ｗ）は、ＷＳｉ／ポリシリコン配線層として形
成されている。従って、本実施の形態では、この配線層
１Ｇ（Ｗ）と同一工程で、しかも当該配線層１Ｇ（Ｗ）
と同一材料を用いてＧＮＤ配線層１Ｇ（Ｇ）を形成して
いるので、ＧＮＤ配線層１Ｇ（Ｇ）は低抵抗配線層とな
る。しかも、本実施の形態は、従来技術の利点、即ち、
両層１Ｇ（Ｇ）、１Ｇ（Ｗ）はワード線方向Ｄ２に平行
に直線的に配設されている点をも、そのまま有してい
る。
【００４８】 第三の特徴点は、ＧＮＤ配線層１Ｇ
（Ｇ）とフィールドＦＬ（又はＮ型拡散層１０）との接
続孔には、第２及び第１ドライバトランジスタＤＴｒ
２，ＤＴｒ１のゲート電極層１１，１２と対応するフィ
ールドＦＬ１，ＦＬ２とを接続している第１，第２接続
孔ＧＫ１，ＧＫ２を利用して形成している点にある。こ
の接続孔は、上述の第３接続孔ＧＫ３である。これらの
接続孔ＧＫ１〜ＧＫ３は同一工程で作られる。これによ
り、第３接続孔ＧＫ３での段差は、ゲート酸化膜厚分
（〜１０nm程度）だけとなり、従来技術の場合の接続孔
１ＢＰ（段差１００nm〜１５０nm）と比べて１ケタ程度
小さいので、低段差になる。本発明での段差は、殆ど無
視しうる値である。これにより、本実施の形態では、上
記接続孔ＧＫ３内のプラグ抵抗が著しく小さくなるの
で、より小さな抵抗値、即ち、低抵抗を有するコンタク
ト抵抗が得られる（図５（ａ），（ｂ）参照（但し、本
図は、簡略化して描かれている））。この点をより具体
的に言えば、次の通りである。
（Ｇ）とフィールドＦＬ（又はＮ型拡散層１０）との接
続孔には、第２及び第１ドライバトランジスタＤＴｒ
２，ＤＴｒ１のゲート電極層１１，１２と対応するフィ
ールドＦＬ１，ＦＬ２とを接続している第１，第２接続
孔ＧＫ１，ＧＫ２を利用して形成している点にある。こ
の接続孔は、上述の第３接続孔ＧＫ３である。これらの
接続孔ＧＫ１〜ＧＫ３は同一工程で作られる。これによ
り、第３接続孔ＧＫ３での段差は、ゲート酸化膜厚分
（〜１０nm程度）だけとなり、従来技術の場合の接続孔
１ＢＰ（段差１００nm〜１５０nm）と比べて１ケタ程度
小さいので、低段差になる。本発明での段差は、殆ど無
視しうる値である。これにより、本実施の形態では、上
記接続孔ＧＫ３内のプラグ抵抗が著しく小さくなるの
で、より小さな抵抗値、即ち、低抵抗を有するコンタク
ト抵抗が得られる（図５（ａ），（ｂ）参照（但し、本
図は、簡略化して描かれている））。この点をより具体
的に言えば、次の通りである。
【００４９】図５（ａ）の従来例に示す通り、従来技術
のレイアウト構造では、エッチングストップ用の層間絶
縁膜ＩＦＰ（ＳｉＯ2）の膜厚には、１００〜１５０nm
が必要である。このため、接続孔１ＢＰの深さを浅くす
るのには限界がある。従って、本来、ＧＮＤ配線層２Ｇ
Ｐの電位は０Ｖであるべきなのに、同部１ＢＰの段差に
おけるプラグ抵抗により電位差が生じ、セルの安定性が
損なわれるという問題点があった。
のレイアウト構造では、エッチングストップ用の層間絶
縁膜ＩＦＰ（ＳｉＯ2）の膜厚には、１００〜１５０nm
が必要である。このため、接続孔１ＢＰの深さを浅くす
るのには限界がある。従って、本来、ＧＮＤ配線層２Ｇ
Ｐの電位は０Ｖであるべきなのに、同部１ＢＰの段差に
おけるプラグ抵抗により電位差が生じ、セルの安定性が
損なわれるという問題点があった。
【００５０】これに対して、図５（ｂ）に拡大化して示
す本発明のレイアウト構造によれば、ＧＮＤ線にはＷＳ
ｉ／ポリＳｉ構造のワード線配線層１Ｇ（Ｗ）が用いら
れているので、ＧＮＤ配線層１Ｇ（Ｇ）自身の低抵抗化
と、接続孔ＧＫ３での無視できる程度までのプラグ抵抗
の低下との相乗効果によって、極めて低抵抗なＧＮＤ配
線を実現できる。
す本発明のレイアウト構造によれば、ＧＮＤ線にはＷＳ
ｉ／ポリＳｉ構造のワード線配線層１Ｇ（Ｗ）が用いら
れているので、ＧＮＤ配線層１Ｇ（Ｇ）自身の低抵抗化
と、接続孔ＧＫ３での無視できる程度までのプラグ抵抗
の低下との相乗効果によって、極めて低抵抗なＧＮＤ配
線を実現できる。
【００５１】以上の新規なレイアウト構造の採用によ
り、従来では４層配線（１ＧＰ，２ＧＰ，３ＧＰ，ＡＬ
Ｐ（バーＡＬＰ））を必要としていたのに対して、本実
施の形態では、３層配線（１Ｇ，２Ｇ，ＡＬ（バーＡ
Ｌ））だけとなり、第４層目の配線層の形成を不要とす
ると共に、接続孔の数でも、従来の４種類（ＧＫＰ，１
ＢＰ，２Ｂ，ＣＨＰ）から３種類（ＧＫ，１Ｂ，ＣＨ）
へと減少させることが可能となる。これにより、本実施
の形態のレイアウト構造は、従来のレイアウト構造の上
述した利点〜をそっくり維持したままで、配線層と
接続孔の数を減らして、著しい低コスト化を図ることが
できる。即ち、ワード線配線層１Ｇ（Ｗ）（各アクセス
トランジスタＡＴｒ１，ＡＴｒ２のゲート）、各ドライ
バトランジスタＤＴｒ１，ＤＴｒ２のゲート層１２，１
１，及びＧＮＤ配線層１Ｇ（Ｇ）の長手方向（第２方向
Ｄ２）が全て同一（平行化）であるので、既述したよう
に、ゲート長の制御が良く、且つＧＮＤ配線層の形状の
制御性も好ましくなるので、安定したトランジスタ特性
及び安定した小さな抵抗値を有するＧＮＤ配線層が得ら
れる。
り、従来では４層配線（１ＧＰ，２ＧＰ，３ＧＰ，ＡＬ
Ｐ（バーＡＬＰ））を必要としていたのに対して、本実
施の形態では、３層配線（１Ｇ，２Ｇ，ＡＬ（バーＡ
Ｌ））だけとなり、第４層目の配線層の形成を不要とす
ると共に、接続孔の数でも、従来の４種類（ＧＫＰ，１
ＢＰ，２Ｂ，ＣＨＰ）から３種類（ＧＫ，１Ｂ，ＣＨ）
へと減少させることが可能となる。これにより、本実施
の形態のレイアウト構造は、従来のレイアウト構造の上
述した利点〜をそっくり維持したままで、配線層と
接続孔の数を減らして、著しい低コスト化を図ることが
できる。即ち、ワード線配線層１Ｇ（Ｗ）（各アクセス
トランジスタＡＴｒ１，ＡＴｒ２のゲート）、各ドライ
バトランジスタＤＴｒ１，ＤＴｒ２のゲート層１２，１
１，及びＧＮＤ配線層１Ｇ（Ｇ）の長手方向（第２方向
Ｄ２）が全て同一（平行化）であるので、既述したよう
に、ゲート長の制御が良く、且つＧＮＤ配線層の形状の
制御性も好ましくなるので、安定したトランジスタ特性
及び安定した小さな抵抗値を有するＧＮＤ配線層が得ら
れる。
【００５２】また、上下方向に隣接したセル同士のコン
タクトホールＣＨ間に生じた領域（余地領域）に、更に
第２層目のポリシリコン配線層２Ｇ（ＶCC配線）を配設
することが可能となる。このため、図３に示すように、
ＶCC配線をなす、第２層目の配線層２Ｇの主部２ＧＭ
は、従来技術の図１５で指摘したような、角部が丸まっ
たりする現象を発生させることなく、ほぼ直線形状に形
成されると共に、各フィールドＦＬ上の主部２ＧＭの部
分から第１方向Ｄ１に下地表面に平行に張り出した（第
１，第２）高抵抗部層２Ｇ１，２Ｇ２を、当該配線層２
Ｇの主部２ＧＭ（ＶCC配線）に対してほぼ直角の角度で
交差するように形成することができ、ＶCC配線をなす主
部２ＧＭ及び高抵抗部層２Ｇ１，２Ｇ２を安定した形状
として得ることが可能となる。即ち、上記安定形状の達
成より、同部２Ｇ１，２Ｇ２には何シート分の領域を形
成できるか、製造時に正確に予測することができ、設計
通りの高抵抗負荷Ｒ１，Ｒ２を高抵抗部層２Ｇ１，２Ｇ
２の該当部分に作ることが可能となる。
タクトホールＣＨ間に生じた領域（余地領域）に、更に
第２層目のポリシリコン配線層２Ｇ（ＶCC配線）を配設
することが可能となる。このため、図３に示すように、
ＶCC配線をなす、第２層目の配線層２Ｇの主部２ＧＭ
は、従来技術の図１５で指摘したような、角部が丸まっ
たりする現象を発生させることなく、ほぼ直線形状に形
成されると共に、各フィールドＦＬ上の主部２ＧＭの部
分から第１方向Ｄ１に下地表面に平行に張り出した（第
１，第２）高抵抗部層２Ｇ１，２Ｇ２を、当該配線層２
Ｇの主部２ＧＭ（ＶCC配線）に対してほぼ直角の角度で
交差するように形成することができ、ＶCC配線をなす主
部２ＧＭ及び高抵抗部層２Ｇ１，２Ｇ２を安定した形状
として得ることが可能となる。即ち、上記安定形状の達
成より、同部２Ｇ１，２Ｇ２には何シート分の領域を形
成できるか、製造時に正確に予測することができ、設計
通りの高抵抗負荷Ｒ１，Ｒ２を高抵抗部層２Ｇ１，２Ｇ
２の該当部分に作ることが可能となる。
【００５３】以上により、高抵抗部層２Ｇ１，２Ｇ２に
おける安定した高抵抗値（Ｒ１，Ｒ２）の実現化を達成
することができる。
おける安定した高抵抗値（Ｒ１，Ｒ２）の実現化を達成
することができる。
【００５４】加えて、従来の技術（図１４）では接続孔
２ＢとコンタクトホールＣＨＰ間に設けていた第３層目
の配線層３ＧＰ（ＶCC配線）が本実施の形態ではなくな
ったので、その分だけ、本発明では、接続孔１Ｂに対す
る第２層目の配線層２Ｇの余裕度Ａ（図３）を充分に取
ることができるという利点も得られる。
２ＢとコンタクトホールＣＨＰ間に設けていた第３層目
の配線層３ＧＰ（ＶCC配線）が本実施の形態ではなくな
ったので、その分だけ、本発明では、接続孔１Ｂに対す
る第２層目の配線層２Ｇの余裕度Ａ（図３）を充分に取
ることができるという利点も得られる。
【００５５】以上より、本実施の形態では、各セルを第
１方向Ｄ１に対しても並進的に配置し、各セル内のレイ
アウト構成を図２に示す中心点ＩＰを中心に点対称と
し、隣接セルから独立したフィールドＦＬとコンタクト
ホールＣＨとを各セルが２個有することとしている。こ
れにより、（１）プロセス、配線層、接続孔の削減化に
よる低コスト化、（２）ＧＮＤ配線層の低抵抗化、
（３）ＧＮＤコンタクト（プラグ抵抗）の低抵抗化，
（４） Ｖcc配線層自体の抵抗の安定化、（５）高抵抗
部（Ｒ１，Ｒ２）の安定化、（６）接続孔１Ｂのカバー
マージン（余裕度Ａ）の拡大化、（７）第１層目の配線
層１Ｇの寸法制御性の向上化を、達成することができ
る。
１方向Ｄ１に対しても並進的に配置し、各セル内のレイ
アウト構成を図２に示す中心点ＩＰを中心に点対称と
し、隣接セルから独立したフィールドＦＬとコンタクト
ホールＣＨとを各セルが２個有することとしている。こ
れにより、（１）プロセス、配線層、接続孔の削減化に
よる低コスト化、（２）ＧＮＤ配線層の低抵抗化、
（３）ＧＮＤコンタクト（プラグ抵抗）の低抵抗化，
（４） Ｖcc配線層自体の抵抗の安定化、（５）高抵抗
部（Ｒ１，Ｒ２）の安定化、（６）接続孔１Ｂのカバー
マージン（余裕度Ａ）の拡大化、（７）第１層目の配線
層１Ｇの寸法制御性の向上化を、達成することができ
る。
【００５６】（実施の形態２）図６に示す回路構成は、
本願出願人の出願に係る特願平８−３２５６９９号の発
明（平成８年１２月５日出願）において示されている新
規な（非公知の）ＳＲＡＭの回路である。図６の構成の
ＳＲＡＭは、「スタック型」と呼ばれるものであり、
第１ビット線ＢＩＴと第１アクセストランジスタＡＴｒ
１の一方のソース／ドレイン領域との間、及び第２ビッ
ト線バーＢＩＴと第２アクセストランジスタＡＴｒ２の
一方のソース／ドレイン領域との間に、それぞれ、ＰＮ
Ｐ型の第１，第２バイポーラトランジスタＢＴｒ１，Ｂ
Ｔｒ２を設けると共に、第１及び第２アクセストラン
ジスタＡＴｒ１，ＡＴｒ２のゲートを、それぞれ第１及
び第２ワード線ＷＬ１、ＷＬ２に接続し、更に、第１
ドライバトランジスタＤＴｒ１の他方のソース／ドレイ
ン領域とＧＮＤとの間、及び第２ドライバトランジスタ
ＤＴｒ２の他方のソース／ドレイン領域とＧＮＤとの間
に、それぞれＮ型の第１，第２ＭＯＳトランジスタＭＴ
ｒ１，ＭＴｒ２を設け、トランジスタＭＴｒ１，ＭＴｒ
２のゲートをそれぞれ第２及び第１ワード線ＷＬ２，Ｗ
Ｌ１に接続することとしている。
本願出願人の出願に係る特願平８−３２５６９９号の発
明（平成８年１２月５日出願）において示されている新
規な（非公知の）ＳＲＡＭの回路である。図６の構成の
ＳＲＡＭは、「スタック型」と呼ばれるものであり、
第１ビット線ＢＩＴと第１アクセストランジスタＡＴｒ
１の一方のソース／ドレイン領域との間、及び第２ビッ
ト線バーＢＩＴと第２アクセストランジスタＡＴｒ２の
一方のソース／ドレイン領域との間に、それぞれ、ＰＮ
Ｐ型の第１，第２バイポーラトランジスタＢＴｒ１，Ｂ
Ｔｒ２を設けると共に、第１及び第２アクセストラン
ジスタＡＴｒ１，ＡＴｒ２のゲートを、それぞれ第１及
び第２ワード線ＷＬ１、ＷＬ２に接続し、更に、第１
ドライバトランジスタＤＴｒ１の他方のソース／ドレイ
ン領域とＧＮＤとの間、及び第２ドライバトランジスタ
ＤＴｒ２の他方のソース／ドレイン領域とＧＮＤとの間
に、それぞれＮ型の第１，第２ＭＯＳトランジスタＭＴ
ｒ１，ＭＴｒ２を設け、トランジスタＭＴｒ１，ＭＴｒ
２のゲートをそれぞれ第２及び第１ワード線ＷＬ２，Ｗ
Ｌ１に接続することとしている。
【００５７】本実施の形態では、図６の新規なＳＲＡＭ
回路の構成を更に改良することを目的としているのでは
なく、図６の回路を半導体基板上に実現するときのレイ
アウト技術の提供を実現することに主眼がある。特に、
本実施の形態は、実施の形態１として開示したレイアウ
ト構造をそっくりそのまま利用して、図１の回路のＳＲ
ＡＭのみならず、図６の回路のＳＲＡＭをも実現できる
ことを、主張しようとするものである。
回路の構成を更に改良することを目的としているのでは
なく、図６の回路を半導体基板上に実現するときのレイ
アウト技術の提供を実現することに主眼がある。特に、
本実施の形態は、実施の形態１として開示したレイアウ
ト構造をそっくりそのまま利用して、図１の回路のＳＲ
ＡＭのみならず、図６の回路のＳＲＡＭをも実現できる
ことを、主張しようとするものである。
【００５８】従って、図６の回路の動作については、こ
こでは詳述しない。ただし、図６の回路の動作の特徴を
一言するならば、次の通りである。即ち、バイポーラト
ランジスタＢＴｒ１，ＢＴｒ２は、当該セルの記憶情報
に応じて、対応するビット線ＢＩＴ，バーＢＩＴの電位
レベルを駆動し、その結果、低電源電圧でも高速にデー
タを読み出すことが可能となる。
こでは詳述しない。ただし、図６の回路の動作の特徴を
一言するならば、次の通りである。即ち、バイポーラト
ランジスタＢＴｒ１，ＢＴｒ２は、当該セルの記憶情報
に応じて、対応するビット線ＢＩＴ，バーＢＩＴの電位
レベルを駆動し、その結果、低電源電圧でも高速にデー
タを読み出すことが可能となる。
【００５９】今、既述した図２，図３のレイアウト構造
を参照して考えると、各コンタクトホールＣＨの底面
をなす半導体基板ないし下地層１００の表面からその下
方に位置するＮ型の拡散層１０の一部分にまで、Ｐ型の
エミッタ層（第１導電型の別の拡散層）を形成するなら
ば、上記Ｎ型の拡散層１０と更にその下のＰ型の半導体
基板１００とをそれぞれベース層及びコレクタ層として
用いることができるので、これによって、図６のＰＮＰ
型のトランジスタＢＴｒ１，ＢＴｒ２を実現することが
できる。しかも、図２の未使用となっている領域Ｒβ
を、図６のＭＯＳトランジスタＭＴｒ１，ＭＴｒ２の形
成用に用いることができる。そのためには、領域Ｒβ直
下の第３拡散層形成領域を一つのＮ型拡散層とせずに、
当該領域をＰ型の下地層を介して２つのＮ型拡散層に分
割すれば良い。従って、図２，図３のレイアウトに対し
て上記改良，を施すだけで、図６の回路のＳＲＡＭ
を容易に実際のデバイスとして実現することができる。
即ち、図６の回路のＳＲＡＭは、８個のトランジスタと
２個の高抵抗とから成り、これは、４個のトランジスタ
と２個の高抵抗とから成る図１の回路のＳＲＡＭと比較
して、トランジスタの使用数が２倍になっているにも拘
わらず、図２〜図４のレイアウト構造を基本的に図６の
回路用のレイアウト構造としても採用し、それに上記修
正，を加えるのみで、セルサイズ及び配線数・接続
孔数を全く変えることなく、極めて効率的に、図６に示
すＳＲＡＭのセルを半導体基板１００上及び半導体基板
１００内にレイアウトすることができるのである。勿
論、実施の形態１で述べたレイアウト上の効果の全て
は、ここでも同様に得られる。
を参照して考えると、各コンタクトホールＣＨの底面
をなす半導体基板ないし下地層１００の表面からその下
方に位置するＮ型の拡散層１０の一部分にまで、Ｐ型の
エミッタ層（第１導電型の別の拡散層）を形成するなら
ば、上記Ｎ型の拡散層１０と更にその下のＰ型の半導体
基板１００とをそれぞれベース層及びコレクタ層として
用いることができるので、これによって、図６のＰＮＰ
型のトランジスタＢＴｒ１，ＢＴｒ２を実現することが
できる。しかも、図２の未使用となっている領域Ｒβ
を、図６のＭＯＳトランジスタＭＴｒ１，ＭＴｒ２の形
成用に用いることができる。そのためには、領域Ｒβ直
下の第３拡散層形成領域を一つのＮ型拡散層とせずに、
当該領域をＰ型の下地層を介して２つのＮ型拡散層に分
割すれば良い。従って、図２，図３のレイアウトに対し
て上記改良，を施すだけで、図６の回路のＳＲＡＭ
を容易に実際のデバイスとして実現することができる。
即ち、図６の回路のＳＲＡＭは、８個のトランジスタと
２個の高抵抗とから成り、これは、４個のトランジスタ
と２個の高抵抗とから成る図１の回路のＳＲＡＭと比較
して、トランジスタの使用数が２倍になっているにも拘
わらず、図２〜図４のレイアウト構造を基本的に図６の
回路用のレイアウト構造としても採用し、それに上記修
正，を加えるのみで、セルサイズ及び配線数・接続
孔数を全く変えることなく、極めて効率的に、図６に示
すＳＲＡＭのセルを半導体基板１００上及び半導体基板
１００内にレイアウトすることができるのである。勿
論、実施の形態１で述べたレイアウト上の効果の全て
は、ここでも同様に得られる。
【００６０】そのようなレイアウト構造の（図２のＡ−
Ａ’線に関する）縦断面図を、図７に示す。
Ａ’線に関する）縦断面図を、図７に示す。
【００６１】図７の内で、ＰＮＰ型のトランジスタＢＴ
ｒ１の形成領域部分Ｒγを、図８に拡大して示す。その
内、図８（ａ）は、比較のために、仮に図１３，図１４
に示した従来のレイアウト技術を用いて図６のＰＮＰ型
トランジスタを実現しようとした場合に出来上がるであ
ろう構造を示しており、図８（ｂ）は、本発明の適用例
である。図８（ａ），（ｂ）より、仮に従来のレイアウ
トを適用しようとしても、その場合には隣接するセルと
当該セルとが同一のベース領域を兼用することとなって
しまうので、根本的に図６の回路を実現することができ
ないことが、理解されうるであろう。
ｒ１の形成領域部分Ｒγを、図８に拡大して示す。その
内、図８（ａ）は、比較のために、仮に図１３，図１４
に示した従来のレイアウト技術を用いて図６のＰＮＰ型
トランジスタを実現しようとした場合に出来上がるであ
ろう構造を示しており、図８（ｂ）は、本発明の適用例
である。図８（ａ），（ｂ）より、仮に従来のレイアウ
トを適用しようとしても、その場合には隣接するセルと
当該セルとが同一のベース領域を兼用することとなって
しまうので、根本的に図６の回路を実現することができ
ないことが、理解されうるであろう。
【００６２】尚、本実施の形態では、第１ＭＯＳトラン
ジスタＭＴｒ１の第１，第２電極層（１０）とその間の
チャネル部分（１００）とをあわせた全体が、「第３拡
散層形成領域」に該当する。同じく、「第６拡散層形成
領域」は、第２ＭＯＳトランジスタＭＴｒ２の第１，第
２電極層（１０）とチャネル部分（１００）とを含む概
念である。
ジスタＭＴｒ１の第１，第２電極層（１０）とその間の
チャネル部分（１００）とをあわせた全体が、「第３拡
散層形成領域」に該当する。同じく、「第６拡散層形成
領域」は、第２ＭＯＳトランジスタＭＴｒ２の第１，第
２電極層（１０）とチャネル部分（１００）とを含む概
念である。
【００６３】（付記）本実施の形態１，２では、図１及
び図６の負荷素子を高抵抗Ｒ１，Ｒ２で実現している
が、これに代えて、負荷素子をＭＯＳＦＥＴで実現して
も良いし、ポリシリコン層を更に形成することで薄膜ト
ランジスタ（ＴＦＴ）で上記負荷素子を形成するように
してもよい。この場合には、高抵抗Ｒ１，Ｒ２に代わる
高抵抗部分は、ＴＦＴのチャネル領域及びソース／ドレ
イン領域となる。
び図６の負荷素子を高抵抗Ｒ１，Ｒ２で実現している
が、これに代えて、負荷素子をＭＯＳＦＥＴで実現して
も良いし、ポリシリコン層を更に形成することで薄膜ト
ランジスタ（ＴＦＴ）で上記負荷素子を形成するように
してもよい。この場合には、高抵抗Ｒ１，Ｒ２に代わる
高抵抗部分は、ＴＦＴのチャネル領域及びソース／ドレ
イン領域となる。
【００６４】又、図６の回路では、Ｎ型のＭＯＳトラン
ジスタとＰＮＰ型のトランジスタとを用いる場合のレイ
アウト構造としているが、これに代えて、Ｐ型のＭＯＳ
トランジスタとＮＰＮ型のトランジスタとの組合せで上
記図６の回路を構成する場合のレイアウト構造にも、本
発明を適用することができる。
ジスタとＰＮＰ型のトランジスタとを用いる場合のレイ
アウト構造としているが、これに代えて、Ｐ型のＭＯＳ
トランジスタとＮＰＮ型のトランジスタとの組合せで上
記図６の回路を構成する場合のレイアウト構造にも、本
発明を適用することができる。
【００６５】（実施の形態３）以下の各実施の形態は、
フィールド形状の改良技術に関している。その他の構造
には、改良点はない。
フィールド形状の改良技術に関している。その他の構造
には、改良点はない。
【００６６】実施の形態１，２においては、フィールド
ＦＬの形状として、その横断面（ビット線方向Ｄ１とワ
ード線方向Ｄ２とを含む平面で半導体記憶装置を切断し
たときにできる断面をいう）形状が完全な四角形となる
ものを採用している。しかし、この構造は理念的なもの
であり、実際には、図１のＳＲＡＭ回路の場合、ドライ
バトランジスタＤＴｒ１，ＤＴｒ２の駆動力を上げ、ア
クセストランジスタＡＴｒ１，ＡＴｒ２の駆動力を下げ
てβ比を大きく設定するために、ドライバトランジスタ
ＤＴｒ１，ＤＴｒ２の形成領域にあたるフィールドＦＬ
の幅ＷDと、アクセストランジスタＡＴｒ１，ＡＴｒ２
の形成領域にあたるフィールドＦＬの幅ＷAとは、ＷD＞
ＷAの関係式が成立することとなる。従って、この関係
式を満足するためには、フィールドＦＬの横断面形状
は、図９に示すような、ワード線方向Ｄ２に若干折れ曲
がった形状、即ち、ビット線方向Ｄ１に沿って、その横
断面形状の幅が狭くなっていく形状となる（逆からみれ
ば、それは、幅が広くなっていく形状と言える）。
ＦＬの形状として、その横断面（ビット線方向Ｄ１とワ
ード線方向Ｄ２とを含む平面で半導体記憶装置を切断し
たときにできる断面をいう）形状が完全な四角形となる
ものを採用している。しかし、この構造は理念的なもの
であり、実際には、図１のＳＲＡＭ回路の場合、ドライ
バトランジスタＤＴｒ１，ＤＴｒ２の駆動力を上げ、ア
クセストランジスタＡＴｒ１，ＡＴｒ２の駆動力を下げ
てβ比を大きく設定するために、ドライバトランジスタ
ＤＴｒ１，ＤＴｒ２の形成領域にあたるフィールドＦＬ
の幅ＷDと、アクセストランジスタＡＴｒ１，ＡＴｒ２
の形成領域にあたるフィールドＦＬの幅ＷAとは、ＷD＞
ＷAの関係式が成立することとなる。従って、この関係
式を満足するためには、フィールドＦＬの横断面形状
は、図９に示すような、ワード線方向Ｄ２に若干折れ曲
がった形状、即ち、ビット線方向Ｄ１に沿って、その横
断面形状の幅が狭くなっていく形状となる（逆からみれ
ば、それは、幅が広くなっていく形状と言える）。
【００６７】これにより、トランジスタのβ比を大きく
させつつ、上述した実施の形態１の効果を全て発揮させ
ることが可能となる。
させつつ、上述した実施の形態１の効果を全て発揮させ
ることが可能となる。
【００６８】（実施の形態４）他方、図６のＳＲＡＭの
回路の場合には、β比を特に大きくする必要性はなくな
り、寧ろＰＮＰ型のトランジスタＢＴｒ１，ＢＴｒ２の
コレクタ−エミッタ間耐圧を確保するために、コンタク
トホール部とフィールドＦＬの壁面との余裕Ｂ（図１
０）を十分に取る必要がある。
回路の場合には、β比を特に大きくする必要性はなくな
り、寧ろＰＮＰ型のトランジスタＢＴｒ１，ＢＴｒ２の
コレクタ−エミッタ間耐圧を確保するために、コンタク
トホール部とフィールドＦＬの壁面との余裕Ｂ（図１
０）を十分に取る必要がある。
【００６９】そこで、本実施の形態では、フィールドＦ
Ｌの形状を、その横断面図が図１０に示す様な構造とし
ている。従って、ＷD＜ＷAとなる。これにより、フィー
ルド余裕Ｂを実用上必要な値にまで確保してＰＮＰ型の
トランジスタのコレクタ−エミッタ間耐圧を確保しつ
つ、実施の形態２で述べた効果をも全て満足させること
が可能となる。
Ｌの形状を、その横断面図が図１０に示す様な構造とし
ている。従って、ＷD＜ＷAとなる。これにより、フィー
ルド余裕Ｂを実用上必要な値にまで確保してＰＮＰ型の
トランジスタのコレクタ−エミッタ間耐圧を確保しつ
つ、実施の形態２で述べた効果をも全て満足させること
が可能となる。
【００７０】（実施の形態５）
しかし、図９，図１０に示すようにフィールドＦＬの形
状を構成すると、１つ当たりのセルの大きさが却って大
きくなってしまうという、新たな問題点を発生させてし
まう。そこで、本実施の形態では、例えば、図１及び図
６の回路の適用の場合、それぞれ図１１及び図１２の平
面図に示すように、各フィールドＦＬの横断面形状を
ビット線方向Ｄ１に線対称にすると共に、ビット線方
向Ｄ１に対して幅Ｗを段階的に小さく／大きく形成して
いくこととしている。このような各セル内のフィールド
ＦＬの構造は、図１１，図１２に示したセル中心点ＰＳ
を仮想設定するならば、当該中心点ＰＳの周りに点対称
に配置された構造であるとも言える。
状を構成すると、１つ当たりのセルの大きさが却って大
きくなってしまうという、新たな問題点を発生させてし
まう。そこで、本実施の形態では、例えば、図１及び図
６の回路の適用の場合、それぞれ図１１及び図１２の平
面図に示すように、各フィールドＦＬの横断面形状を
ビット線方向Ｄ１に線対称にすると共に、ビット線方
向Ｄ１に対して幅Ｗを段階的に小さく／大きく形成して
いくこととしている。このような各セル内のフィールド
ＦＬの構造は、図１１，図１２に示したセル中心点ＰＳ
を仮想設定するならば、当該中心点ＰＳの周りに点対称
に配置された構造であるとも言える。
【００７１】このような構造を採用することにより、実
施の形態１と３、又は実施の形態２と４の効果を実現さ
せつつ、各セルの寸法の増大を効果的に防止して、最も
小さい寸法の最適なセルのレイアウト構造を実現するこ
とが可能となる。
施の形態１と３、又は実施の形態２と４の効果を実現さ
せつつ、各セルの寸法の増大を効果的に防止して、最も
小さい寸法の最適なセルのレイアウト構造を実現するこ
とが可能となる。
【００７２】
【発明の効果】請求項１及び１０記載の発明によれば、
第１及び第２方向に共に並進的な配置のレイアウト構造
としたので、各セルのレイアウトを互いに独立化させる
ことができ、しかも各セルのレイアウトの構造を全て共
通の構造に設定することができる。従って、第２方向に
のみ並進的に配置とされた従来技術の場合と比較して、
各セルのレイアウト構造を簡単化することができ、各セ
ルのレイアウト中の配線層及び接続孔の数を共に削減し
うるための余地を各セル中に与えることができる。
第１及び第２方向に共に並進的な配置のレイアウト構造
としたので、各セルのレイアウトを互いに独立化させる
ことができ、しかも各セルのレイアウトの構造を全て共
通の構造に設定することができる。従って、第２方向に
のみ並進的に配置とされた従来技術の場合と比較して、
各セルのレイアウト構造を簡単化することができ、各セ
ルのレイアウト中の配線層及び接続孔の数を共に削減し
うるための余地を各セル中に与えることができる。
【００７３】請求項１及び１０記載の発明によれば、各
セルのレイアウト構造を点対称となる様に設定している
ので、各セルのレイアウト中の配線層・接続孔の数を共
に削減しうるための余地ないし構造を各セル中に提供し
て、プロセス及び構造を簡単化することができる可能性
を与えうる。
セルのレイアウト構造を点対称となる様に設定している
ので、各セルのレイアウト中の配線層・接続孔の数を共
に削減しうるための余地ないし構造を各セル中に提供し
て、プロセス及び構造を簡単化することができる可能性
を与えうる。
【００７４】請求項１及び１０記載の発明によれば、従
来のように各セルが素子形成領域を共有するという構造
を採用せずに、各セル毎に、独立した２つの素子形成領
域を設けることとしたので、隣接し合ったセル間の下地
表面上及び下地表面内に素子形成領域が形成されていな
い部分、いわゆる余地部分を発生させることができ、こ
の余地部分を各セルの他の配線層のために利用すること
を可能としうる。
来のように各セルが素子形成領域を共有するという構造
を採用せずに、各セル毎に、独立した２つの素子形成領
域を設けることとしたので、隣接し合ったセル間の下地
表面上及び下地表面内に素子形成領域が形成されていな
い部分、いわゆる余地部分を発生させることができ、こ
の余地部分を各セルの他の配線層のために利用すること
を可能としうる。
【００７５】請求項１記載の発明によれば、従来のよう
に、ビット線と素子形成領域とをつなげるコンタクトホ
ール部を隣接し合ったセル同士で共有し合うという構造
を採用せず、各セル毎に２つの独立のコンタクトホール
部を設けているので、隣接し合った一方のセルの第１コ
ンタクトホール部と他方のセルの第２コンタクトホール
部との間に、両セルにとって共に必要な配線層を設ける
ことができる部分を提供することができる。この余地部
分を利用すれば、配線層の数を１つ減らすことが可能と
なる。
に、ビット線と素子形成領域とをつなげるコンタクトホ
ール部を隣接し合ったセル同士で共有し合うという構造
を採用せず、各セル毎に２つの独立のコンタクトホール
部を設けているので、隣接し合った一方のセルの第１コ
ンタクトホール部と他方のセルの第２コンタクトホール
部との間に、両セルにとって共に必要な配線層を設ける
ことができる部分を提供することができる。この余地部
分を利用すれば、配線層の数を１つ減らすことが可能と
なる。
【００７６】請求項２記載の発明によれば、第１コンタ
クトホール部と第２コンタクトホール部間の下地表面上
に、第１層目の配線層としてグランド配線層を設けるこ
とができるので、第２層目の配線層としてグランド配線
層を設けていた従来技術と比べて、配線層の数を減らす
ことができる。従って、各セルのレイアウト構造とその
プロセスとを、簡易化することができる。しかも、この
発明では、従来技術と同様に、グランド配線層と第２方
向に平行に形成しているので、グランド配線層をプロセ
ス上安定して形成できるという、従来のレイアウトが有
していた利点をそのまま活かすこともできる。
クトホール部と第２コンタクトホール部間の下地表面上
に、第１層目の配線層としてグランド配線層を設けるこ
とができるので、第２層目の配線層としてグランド配線
層を設けていた従来技術と比べて、配線層の数を減らす
ことができる。従って、各セルのレイアウト構造とその
プロセスとを、簡易化することができる。しかも、この
発明では、従来技術と同様に、グランド配線層と第２方
向に平行に形成しているので、グランド配線層をプロセ
ス上安定して形成できるという、従来のレイアウトが有
していた利点をそのまま活かすこともできる。
【００７７】請求項３記載の発明によれば、グランド配
線層と各セルの素子形成領域内の拡散層とを直接に接続
する構成を採用しているので、従来技術と比べて、当該
接続部分の段差を極めて小さくすることができ、段差部
分で生ずるプラグ抵抗を殆ど無視できるオーダにまで減
少させることができる。しかも、本発明の上記接続は第
１層目部分と素子形成領域との接続であるから、プロセ
ス上は、その接続孔に、当該セル中のトランジスタのゲ
ート層と素子形成領域とを接続するための接続孔をその
まま利用することができ、このため、プロセス上、工程
数を削減できると共に、構造上は、接続孔の数を１つ分
だけ減少させることが可能となる。
線層と各セルの素子形成領域内の拡散層とを直接に接続
する構成を採用しているので、従来技術と比べて、当該
接続部分の段差を極めて小さくすることができ、段差部
分で生ずるプラグ抵抗を殆ど無視できるオーダにまで減
少させることができる。しかも、本発明の上記接続は第
１層目部分と素子形成領域との接続であるから、プロセ
ス上は、その接続孔に、当該セル中のトランジスタのゲ
ート層と素子形成領域とを接続するための接続孔をその
まま利用することができ、このため、プロセス上、工程
数を削減できると共に、構造上は、接続孔の数を１つ分
だけ減少させることが可能となる。
【００７８】請求項４記載の発明によれば、各セルにつ
いて、グランド配線層とワード線とが、同一材料でしか
も互いに第２方向に平行に、第１層目の配線層として設
けられているので、プロセス上は、グランド配線層とワ
ード線とを同時に形成することができ、プロセスを簡易
化しうる。しかも、レイアウト構造上は、従来例が有し
ていた利点をそのまま踏襲できる。即ち、ワード線は低
抵抗化されているので、グランド配線層自体をも低抵抗
化することができると共に、平行配線化されているの
で、安定した形状のワード線及びグランド配線層を得る
ことができる。
いて、グランド配線層とワード線とが、同一材料でしか
も互いに第２方向に平行に、第１層目の配線層として設
けられているので、プロセス上は、グランド配線層とワ
ード線とを同時に形成することができ、プロセスを簡易
化しうる。しかも、レイアウト構造上は、従来例が有し
ていた利点をそのまま踏襲できる。即ち、ワード線は低
抵抗化されているので、グランド配線層自体をも低抵抗
化することができると共に、平行配線化されているの
で、安定した形状のワード線及びグランド配線層を得る
ことができる。
【００７９】請求項５記載の発明によれば、各セルの電
源電位配線層を第２層目の配線層として設けることがで
きる。しかも、同配線層は、第２方向に平行に配設され
ているので、プロセス上、従来技術のような幅が狭まっ
た部分は生じず、安定した形状を容易に実現できるの
で、各セルの電源電位配線層自体の抵抗を従来技術より
も格段に減少させることができる。
源電位配線層を第２層目の配線層として設けることがで
きる。しかも、同配線層は、第２方向に平行に配設され
ているので、プロセス上、従来技術のような幅が狭まっ
た部分は生じず、安定した形状を容易に実現できるの
で、各セルの電源電位配線層自体の抵抗を従来技術より
も格段に減少させることができる。
【００８０】請求項６記載の発明によれば、各セルにお
ける各高抵抗部は対応する電源電位配線層に対して直交
するように配線されているので、プロセス上、交差部に
おける幅の増大化を発生させることなく、当該交差部を
レイアウトパターン通りに形成しうる。そのため、各高
抵抗部層の形状・寸法を安定化しうるので、各高抵抗部
層の抵抗値を設計通りに正確に実現しうるという利点が
得られる。
ける各高抵抗部は対応する電源電位配線層に対して直交
するように配線されているので、プロセス上、交差部に
おける幅の増大化を発生させることなく、当該交差部を
レイアウトパターン通りに形成しうる。そのため、各高
抵抗部層の形状・寸法を安定化しうるので、各高抵抗部
層の抵抗値を設計通りに正確に実現しうるという利点が
得られる。
【００８１】請求項７記載の発明によれば、各セル内に
は、第１方向に延びた２つの高抵抗部層が形成されてお
り、それ以外の配線層は、同一平面内にはないので、各
ベリッドコンタクト部と対応する高抵抗部層の端部との
距離、即ち、各ベリッドコンタクト部のカバーマージン
を拡大させることができる。これにより、各ベリッドコ
ンタクト部の形状を安定的に実現しうる。
は、第１方向に延びた２つの高抵抗部層が形成されてお
り、それ以外の配線層は、同一平面内にはないので、各
ベリッドコンタクト部と対応する高抵抗部層の端部との
距離、即ち、各ベリッドコンタクト部のカバーマージン
を拡大させることができる。これにより、各ベリッドコ
ンタクト部の形状を安定的に実現しうる。
【００８２】請求項８記載の発明によれば、各コンタク
トホール部直下の第２導電型の拡散層中に第１導電型の
拡散層を設けたので、各コンタクトホール部直下には、
順次に、第１導電型の層、第２導電型の層及び第１導電
型の下地層とが形成される。従って、この部分は、バイ
ポーラトランジスタを形成する。これにより、例えば、
高抵抗負荷型のＳＲＡＭのレイアウト構造をそのまま利
用して、スタック型のＳＲＡＭのレイアウト構造を実現
することができる。従って、一つのレイアウト構造を、
複数のタイプの半導体記憶装置のレイアウト構造として
効率的に用いることができる。
トホール部直下の第２導電型の拡散層中に第１導電型の
拡散層を設けたので、各コンタクトホール部直下には、
順次に、第１導電型の層、第２導電型の層及び第１導電
型の下地層とが形成される。従って、この部分は、バイ
ポーラトランジスタを形成する。これにより、例えば、
高抵抗負荷型のＳＲＡＭのレイアウト構造をそのまま利
用して、スタック型のＳＲＡＭのレイアウト構造を実現
することができる。従って、一つのレイアウト構造を、
複数のタイプの半導体記憶装置のレイアウト構造として
効率的に用いることができる。
【００８３】請求項１０記載の発明によれば、各セルの
各素子形成領域の幅寸法を第１方向に狭めることとして
いるので、各種の半導体記憶装置において必要とされる
各トランジスタの特性を実現することができる。例え
ば、高抵抗負荷型のＳＲＡＭでは、ドライバトランジス
タの駆動力を上げつつ、アクセストランジスタの駆動力
を下げることを可能としうる。又、スタック型のＳＲＡ
Ｍでは、β比を大きくすることなく、ＰＮＰ型のバイポ
ーラトランジスタのコレクターエミッタ間耐圧等を確保
することを可能としうる。
各素子形成領域の幅寸法を第１方向に狭めることとして
いるので、各種の半導体記憶装置において必要とされる
各トランジスタの特性を実現することができる。例え
ば、高抵抗負荷型のＳＲＡＭでは、ドライバトランジス
タの駆動力を上げつつ、アクセストランジスタの駆動力
を下げることを可能としうる。又、スタック型のＳＲＡ
Ｍでは、β比を大きくすることなく、ＰＮＰ型のバイポ
ーラトランジスタのコレクターエミッタ間耐圧等を確保
することを可能としうる。
【００８４】請求項１１記載の発明によれば、請求項１
２の発明の上記効果を維持しつつ、各セルの寸法を小さ
くすることができるという効果を奏する。
２の発明の上記効果を維持しつつ、各セルの寸法を小さ
くすることができるという効果を奏する。
【００８５】請求項９記載の発明によれば、第３及び第
６拡散層形成領域にトランジスタを形成することができ
るので、本発明は、高抵抗負荷型のＳＲＡＭに適用可能
なレイアウト構造を根本的に変更することなく、それを
利用してスタック型のＳＲＡＭのレイアウト構造を容易
に実現できるという効果を奏する。
６拡散層形成領域にトランジスタを形成することができ
るので、本発明は、高抵抗負荷型のＳＲＡＭに適用可能
なレイアウト構造を根本的に変更することなく、それを
利用してスタック型のＳＲＡＭのレイアウト構造を容易
に実現できるという効果を奏する。
【図１】 高抵抗負荷型のＳＲＡＭセルの回路を示す図
である。
である。
【図２】 この発明の実施の形態１による半導体記憶装
置のレイアウト構造を示す平面図である。
置のレイアウト構造を示す平面図である。
【図３】 この発明の実施の形態１による半導体記憶装
置のレイアウト構造を示す平面図である。
置のレイアウト構造を示す平面図である。
【図４】 この発明の実施の形態１による半導体記憶装
置のレイアウト構造を示す断面図である。
置のレイアウト構造を示す断面図である。
【図５】 ＧＮＤコンタクト構造の比較を示す断面図で
ある。
ある。
【図６】 スタック型のＳＲＡＭセルの回路を示す図で
ある。
ある。
【図７】 本発明の実施の形態２によるＳＲＡＭセルの
レイアウト構造を示す断面図である。
レイアウト構造を示す断面図である。
【図８】 ＰＮＰ型のトランジスタの断面構造の比較を
示す図である。
示す図である。
【図９】 フィールド形状を示す平面図である。
【図１０】 フィールド形状を示す平面図である。
【図１１】 フィールド形状を示す平面図である。
【図１２】 フィールド形状を示す平面図である。
【図１３】 高抵抗負荷型のＳＲＡＭセルの従来のレイ
アウトを示す平面図である。
アウトを示す平面図である。
【図１４】 高抵抗負荷型のＳＲＡＭセルの従来のレイ
アウトを示す平面図である。
アウトを示す平面図である。
【図１５】 高抵抗部層のレイアウトを形成するための
レジストの仕上がり形状を模式的に示す平面図である。
レジストの仕上がり形状を模式的に示す平面図である。
【図１６】 従来技術の問題点を指摘するための説明図
である。
である。
１００ 下地層、１Ｇ（Ｇ） ＧＮＤ配線層、１Ｇ
（Ｗ） ワード線配線層、ＣＲ セル枠、ＧＫ１〜ＧＫ
３ 接続孔、ＣＨ１，ＣＨ２ コンタクトホール、ＦＬ
１，ＦＬ２ フィールド、１０ Ｎ型拡散層、２Ｇ 高
電源電位配線層、Ｒ１，Ｒ２ 高抵抗部、１Ｂ１，１Ｂ
２ ベリッドコンタクト。
（Ｗ） ワード線配線層、ＣＲ セル枠、ＧＫ１〜ＧＫ
３ 接続孔、ＣＨ１，ＣＨ２ コンタクトホール、ＦＬ
１，ＦＬ２ フィールド、１０ Ｎ型拡散層、２Ｇ 高
電源電位配線層、Ｒ１，Ｒ２ 高抵抗部、１Ｂ１，１Ｂ
２ ベリッドコンタクト。
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8244
H01L 27/11
Claims (11)
- 【請求項１】 第１導電型の下地層と、前記下地層の表
面上及び前記下地層内に、第１方向及び前記第１方向に
垂直な第２方向に沿って形成された複数のセルとを備
え、前記複数のセルの各々は、同一のレイアウトとなる
様に前記第１方向及び前記第２方向に並進的に配置され
ていると共に、前記複数のセルの各々の前記レイアウト
は当該セルの中心点からみて点対称となる様に形成され
ている、半導体記憶装置のレイアウト構造であって、 前記下地層の前記表面上に前記複数のセルの各々の層間
絶縁膜として形成された絶縁層と、 前記層間絶縁膜上に前記第１方向に沿って互いに対置す
るように形成された、前記第１方向上に一列に配置され
ている前記複数のセルに共通な第１及び第２ビット線配
線層とを更に備えており、 前記複数のセルの各々は、 前記下地層の前記表面上及び前記下地層内の内で、前記
第１ビット線配線層の直下に位置する、当該セルが形成
されるセル枠内にのみ、前記第１方向に沿って形成され
た第１素子形成領域と、 前記下地層の前記表面上及び前記下地層内の内で、前記
第２ビット線配線層の直下に位置する、当該セルが形成
されるセル枠内にのみ、前記第１方向に沿って前記第１
素子形成領域に対置する様に形成された第２素子形成領
域とを、 備えており 、 前記複数のセルの内の任意のセルと前記第１方向に隣接
するものをそれぞれ第１及び第２隣接セルとして定義す
ると、 前記複数のセルの各々は、 前記第１素子形成領域内の前記下地層の前記表面内及び
前記下地層内に、前記第１隣接セル側から順次に島状に
形成された、第２導電型の拡散層を有する第１，第２，
第３拡散層形成領域と、 前記第２素子形成領域内の前記下地層の前記表面内及び
前記下地層内に、前記第２隣接セル側から順次に島状に
形成された、前記第２導電型の拡散層を有する第４，第
５，第６拡散層形成領域と、 前記絶縁層内に形成されて、前記第１隣接セル側の前記
第１素子形成領域の端部に形成された前記第１拡散層形
成領域と前記第１ビット線配線層とを電気的に接続する
第１コンタクトホール部と、 前記絶縁層内に形成されて、前記第２隣接セル側の前記
第２素子形成領域の端部に形成された前記第４拡散層形
成領域と前記第２ビット線配線層とを電気的に接続する
第２コンタクトホール部とを、 備えることを特徴とする、 半導体記憶装置のレイアウト構造。 - 【請求項２】 請求項１に記載の半導体記憶装置のレイ
アウト構造において、 前記絶縁層内で、前記任意のセルの前記第１コンタクト
ホール部と前記任意のセルの前記第１隣接セルの前記第
２コンタクトホール部との間に位置する、前記下地層の
前記表面上に於いて、前記第２方向に沿って形成されて
おり、当該任意のセルを含む前記第２方向に配列した前
記複数のセルに共通のグランド電位を供給するグランド
配線層を、 更に備えることを特徴とする、 半導体記憶装置のレイアウト構造。 - 【請求項３】 請求項２に記載の半導体記憶装置のレイ
アウト構造において、 前記複数のセルの各々の前記第１素子形成領域の前記第
２隣接セル側の端部及び前記第２素子形成領域の前記第
１隣接セル側の端部に形成されている前記第３及び第６
拡散層形成領域の各々と、その近傍に位置する前記グラ
ンド配線層の一つとは、直接に互いに電気的に接続され
ていることを特徴とする、 半導体記憶装置のレイアウト構造。 - 【請求項４】 請求項３に記載の半導体記憶装置のレイ
アウト構造において、 前記複数のセルの各々は、 前記第１及び第２拡散層形成領域をその第１及び第２電
極層とする第１アクセストランジスタと、 前記第４及び第５拡散層形成領域をその第１及び第２電
極層とする第２アクセストランジスタとを備え、 前記半導体記憶装置は、 前記任意のセルの前記第１アクセストランジスタのワー
ド線として、当該セル枠内の、前記第１素子形成領域に
おいては前記第１及び第２拡散層形成領域で挟まれた前
記下地層の前記表面上の前記絶縁層内にあり、前記第２
素子形成領域においては前記第６拡散層形成領域上の前
記絶縁層内にあり、前記第１及び第２素子形成領域以外
の部分においては前記下地層の前記表面上の前記絶縁層
内にあり、前記第２方向に沿って各セルをまたがるよう
に、前記グランド配線層と同一材料により形成された第
１ワード線配線層と、 前記任意のセルの前記第２アクセストランジスタのワー
ド線として、当該セル枠内の、前記第１素子形成領域に
おいては前記第３拡散層形成領域上の前記絶縁層内にあ
り、前記第２素子形成領域においては前記第４及び第５
拡散層形成領域で挟まれた前記下地層の前記表面上の前
記絶縁層内にあり、前記第１及び第２素子形成領域以外
の部分においては前記下地層の前記表面上の前記絶縁層
内にあり、前記第２方向に沿って各セルをまたがるよう
に、前記グランド配線層と同一材料により形成された第
２ワード線配線層とを、 更に備えることを特徴とする、 半導体記憶装置のレイアウト構造。 - 【請求項５】 請求項１乃至４の何れかに記載の半導体
記憶装置のレイアウト構造において、 前記任意のセルの前記第１コンタクトホール部と前記任
意のセルの前記第１隣接セルの前記第２コンタクトホー
ル部との間に位置する、前記絶縁層内に、前記第２方向
に沿って形成されており、当該任意のセルを含む前記第
２方向に配列した前記複数のセルに共通の電源電位を供
給する電源電位配線層を、 更に備えることを特徴とする、 半導体記憶装置のレイアウト構造。 - 【請求項６】 請求項５に記載の半導体記憶装置のレイ
アウト構造において、 前記複数のセルの各々は、 当該セルの前記第２コンタクトホール部と当該セルの前
記第２隣接セルの前記第１コンタクトホール部との間に
形成されている、前記電源電位配線層の一つは、前記第
１素子形成領域上に位置する当該電源電位配線層の部分
から前記絶縁層内を前記第１方向に向けて延長形成さ
れ、途中に第１抵抗部を有する第１抵抗部層と、 当該セルの前記第１コンタクトホール部と当該セルの前
記第１隣接セルの前記第２コンタクトホール部との間に
形成されている、前記電源電位配線層の一つは、前記第
２素子形成領域上に位置する当該電源電位配線層の部分
から前記絶縁層内を前記第１方向に向けて延長形成さ
れ、途中に第２抵抗部を有する第２抵抗部層とを更に備
えていることを特徴とする、 半導体記憶装置のレイアウト構造。 - 【請求項７】 請求項６に記載の半導体記憶装置のレイ
アウト構造において、 前記複数のセルの各々は、 前記第１及び第２素子形成領域にまたがって前記第２方
向に沿って形成されており、前記第１素子形成領域内で
は前記第２及び第３拡散層形成領域によって挟まれた前
記下地層の前記表面の直上の前記絶縁膜内に形成され、
前記第２素子形成領域内では前記第５拡散層形成領域と
直接に電気的に接続されており、前記グランド配線層と
同一材料から成る、第１ドライバトランジスタ用のゲー
ト電極層と、 前記第１及び第２素子形成領域にまたがって前記第２方
向に沿って形成されており、前記第２素子形成領域内で
は前記第５及び第６拡散層形成領域によって挟まれた前
記下地層の前記表面の直上の前記絶縁膜内に形成され、
前記第１素子形成領域内では前記第２拡散層形成領域と
直接に電気的に接続されており、前記グランド配線層と
同一材料から成る、第２ドライバトランジスタ用のゲー
ト電極層と、 前記第１素子形成領域内の前記第２ドライバトランジス
タ用のゲート電極層の直上の前記絶縁層内の位置に形成
され、当該位置まで延長形成されている前記第１高抵抗
部層の端部と前記第２ドライバトランジスタ用のゲート
電極層とを電気的に接続する第１ベリッドコンタクト部
と、 前記第２素子形成領域内の前記第１ドライバトランジス
タ用のゲート電極層の直上の前記絶縁層内の位置に形成
され、当該位置まで延長形成されている前記第２高抵抗
部層の端部と前記第１ドライバトランジスタ用のゲート
電極層とを電気的に接続する第２ベリッドコンタクト部
とを、 備えていることを特徴とする、 半導体記憶装置のレイアウト構造。 - 【請求項８】 請求項１又は４に記載の半導体記憶装置
のレイアウト構造において、 前記複数のセルの各々は、 前記第１及び第２コンタクトホール部の各々の底面を成
す前記第１及び第４拡散層形成領域のそれぞれの表面か
ら当該拡散層内部に向けて形成された前記第１導電型の
別の拡散層を備えることを特徴とする、 半導体記憶装置のレイアウト構造。 - 【請求項９】 請求項８に記載の半導体装置のレイアウ
ト構造において、 前記第３及び第６拡散層形成領域は、共に、 トランジスタのソース／ドレイン領域となる２つの前記
第２導電型の別の拡散層を備えることを特徴とする、 半導体記憶装置のレイアウト構造。 - 【請求項１０】 第１導電型の下地層と、前記下地層の
表面上及び前記下地層内に、第１方向及び前記第１方向
に垂直な第２方向に沿って形成された複数のセルとを備
え、前記複数のセルの各々は、同一のレイアウトとなる
様に前記第１方向及び前記第２方向に並進的に配置され
ていると共に、前記複数のセルの各々の前記レイアウト
は当該セルの中心点からみて点対称となる様に形成され
ている、半導体記憶装置のレイアウト構造であって、 前記下地層の前記表面上に前記複数のセルの各々の層間
絶縁膜として形成された絶縁層と、 前記層間絶縁膜上に前記第１方向に沿って互いに対置す
るように形成された、前記第１方向上に一列に配置され
ている前記複数のセルに共通な第１及び第２ビット線配
線層とを更に備えており、 前記複数のセルの各々は、 前記下地層の前記表面上及び前記下地層内の内で、前記
第１ビット線配線層の直下に位置する、当該セルが形成
されるセル枠内にのみ、前記第１方向に沿って形成され
た第１素子形成領域と、 前記下地層の前記表面上及び前記下地層内の内で、前記
第２ビット線配線層の直下に位置する、当該セルが形成
されるセル枠内にのみ、前記第１方向に沿って前記第１
素子形成領域に対置する様に形成された第２素子形成領
域とを、 備えており 、 前記第１方向と前記第２方向とを含む平面に平行な横断
面に関する、前記第１及び第２素子形成領域のそれぞれ
の形状の幅が、前記第１方向及び前記第１方向と逆の方
向に沿って狭まるように設定されていることを特徴とす
る、 半導体記憶装置のレイアウト構造。 - 【請求項１１】 請求項１０に記載の半導体記憶装置の
レイアウト構造において、 前記横断面に関する前記第１及び第２素子形成領域の各
々の形状は、前記第１方向について点対称となる様に設
定されていることを特徴とする、 半導体記憶装置のレイアウト構造。
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