JP2000164788A - 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法 - Google Patents

半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法

Info

Publication number
JP2000164788A
JP2000164788A JP11330293A JP33029399A JP2000164788A JP 2000164788 A JP2000164788 A JP 2000164788A JP 11330293 A JP11330293 A JP 11330293A JP 33029399 A JP33029399 A JP 33029399A JP 2000164788 A JP2000164788 A JP 2000164788A
Authority
JP
Japan
Prior art keywords
lead
semiconductor chip
semiconductor package
leads
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11330293A
Other languages
English (en)
Inventor
Shosoku Kan
昌 ▲ソク▼ 韓
Zaikun Kyu
在 勲 丘
Zaigaku Ri
在 學 李
Jae Jin Lee
在 眞 李
Eiseki Tei
永 錫 鄭
Zaisei Kaku
在 成 郭
Jogen Ryu
上 鉉 柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DongbuAnam Semiconductor Inc
Original Assignee
Anam Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1019980049887A external-priority patent/KR100308394B1/ko
Priority claimed from KR1019980052924A external-priority patent/KR100308396B1/ko
Priority claimed from KR1019980063126A external-priority patent/KR20000046445A/ko
Application filed by Anam Semiconductor Inc filed Critical Anam Semiconductor Inc
Publication of JP2000164788A publication Critical patent/JP2000164788A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29007—Layer connector smaller than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0106—Neodymium [Nd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 内部リードの端部に樹脂封止部との結合力強
化用のリード離脱防止部を形成することによって、シン
ギュレーションの時、リードに切断衝撃カが伝達されて
もリードの離脱を効果的に防止することができるリード
フレーム及び、これを用いた半導体パッケージとその製
造方法の提供。 【解決手段】 リードフレームは半導体チップ搭載部
と、この搭載部のコーナーを支持するタイバーと、この
搭載部の四辺に垂直の方向に配列され、内側端部にリー
ド離脱防止部を有する多数のリードと、このリード及び
タイバーを支持するダムバーとで構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はリード離脱防止部を
有するリードフレーム及び、これを用いた半導体パッケ
ージとその製造方法に関するもので、より詳しくは、主
に内部リードの端部に樹脂封止部との結合力強化用のリ
ード離脱防止部を形成することによって、シンギュレー
ションの時、リードの離脱を効果的に防止することがで
きるリードフレーム及び、これを用いた半導体パッケー
ジとその製造方法に関するものである。
【０００２】
【従来の技術】近年、家庭用及び事務用の電子製品、通
信機器及びコンピューター等のような電子装置の急速な
小型化及び高性能化の趨勢に附随して、これらの電子装
置内に使用される半導体パッケージも小型化、超多ピン
化、軽薄短小化と共に、高性能化が要求されている。よ
って、このような趨勢に附随して、半導体パッケージの
樹脂封止部の底面にリードの底面が露出されている形態
の半導体パッケージ、一名ボトム（Ｂｏｔｔｏｍ）リー
ドタイプ又はリードエンドグリッドアレイ（Ｌｅａｄ
Ｅｎｄ Ｇｒｉｄ Ａｒｒａｙ）タイプの半導体パッケ
ージが出現してその需要が急速に伸長されている。
【０００３】このようなボトムリードタイプ又はリード
エンドグリッドアレイタイプの半導体パッケージの製造
方法は、多数のリードが四辺又は相互対向する二辺に沿
って配列されている通常的なコードフラット（Ｑｕａｄ
ｆｌａｔ）又はバイフラット（Ｂｉ−ｆｌａｔ）半導
体パッケージと同様に、多数の半導体チップユニットが
形成されているウェーハを個々のユニットに切断、分離
するソーイング段階と、ソーイングされた半導体チップ
を多数のリードフレームユニットでなるリードフレーム
ストリップの各ユニットの半導体チップ搭載部上に熱伝
導性接着樹脂を利用して実装する半導体チップ実装段階
と、実装された半導体チップの入出力パッドと内部リー
ドの端部とを電気的に連結させるワイヤーボンディング
段階と、半導体チップ及びワイヤーを包含するボンディ
ング部等を外部環境から保護するために樹脂でモルディ
ングして封止する樹脂封止部形成段階と、リードフレー
ムのダムバー内側を切断するシンギュレーション段階及
び完成された半導体パッケージの樹脂封止部の表面に文
字や記号等を表示するマーキング段階とを包含する。
【０００４】しかし、ボトムリードタイプ又はリードエ
ンドグリッドアレイタイプの半導体パッケージに於い
て、上記した通常的なコードフラット又はバイフラット
半導体パッケージの場合のように、樹脂封止部から外部
へ長く延長されるリードを「Ｊ」字形状等の特定の端子
形態に製造するリードフォーミング（ｆｏｒｍｉｎｇ）
段階は通常的に存在せず、リードの底面又はリードエン
ドが樹脂封止部の底面に露出され、このように露出され
た部分が直接外部入出力端子として使用されるか又はこ
のように露出された部分にソルダボールを融着させて外
部入出力端子として使用するようになる。
【０００５】従来の典型的なコードフラット又はパイフ
ラット半導体パッケージ１′の典型的な例を図２０に断
面図で図示している。その構造を簡略に説明すれば、半
導体チップ搭載板１６上に熱伝導性エポキシ樹脂３２で
接着される半導体チップ２と、前記半導体チップ搭載板
１６から一定の距離を置き、離隔してその四辺又は相互
対向する二辺に垂直の方向に位置する多数のリード１１
と、内部リード１２と半導体チップ２とを電気的に連結
する導電性ワイヤー３と、前記半導体チップ２及びワイ
ヤー３等を封止する樹脂封止部４とで構成される。ここ
で、前記樹脂封止部４の外部へ延長される外部リード１
３は「Ｊ」字形状等にフォーミングされてマザーボード
等に実装時、入出力端子として使用するようになる。
【０００６】図２１及び図２２は、各々、従来の例示的
なリードフレーム１０′の平面図及びこれを用いた従来
の例示的なボトムリードタイプの半導体パッケージ１′
の断面図で、便宜上、併せて説明することにする。
【０００７】前記従来のリードフレーム１０′は半導体
チップ搭載板１６と、前記搭載板１６のコーナー部を支
持するタイバー１５と、前記搭載板１６の四辺に垂直の
方向に配列される多数のリード１１と、前記リード１１
及びタイバー１５を支持するダムバー１７とで構成され
る。前記リード１１は、追って樹脂封止部（仮想ライン
２１参照）によって封止される内部リード１２と前記樹
脂封止部の外部へ延長される外部リード１３とでなる。
一方、ダムバー１７内側の点線表示２３は半導体チップ
実装、ワイヤーボンディング及び樹脂封止部形成の後、
切断されるシンギュレーションラインを示す。図面中、
未説明の符号１８はサイドレールを示す。
【０００８】前記のような従来のリードフレーム１０′
を利用して製造される従来のボトムリードタイプ半導体
パッケージ１′は、半導体チップ搭載板１６上に接着さ
れる半導体チップ２と、前記半導体チップ搭載板１６か
ら一定の距離を置き、離隔して配列される多数のリード
１１と、内部リード１２及び半導体チップ２を電気的に
連結する導電性ワイヤー３と、前記半導体チップ２及び
ワイヤー３等を封止する樹脂封止部４とで構成され、外
部リード１３は通常的なコードフラット半導体パッケー
ジの場合よりその長さが短く、通常的にフォーミングさ
れていない。前記内部リード１２の底面は樹脂封止部４
の底面に露出されているので、前記外部リード１３の底
面と同様に、外部入出力端子として機能を遂行するよう
になる。
【０００９】しかし、前記のような種類のボトムリード
タイプ半導体パッケージ１′に於いては樹脂封止部４内
にその底面が露出されるように埋立される内部リード１
２の平面形状が単純な長方形又は端部がラウンディング
（Ｒｏｕｎｄｉｎｇ）処理された長方形に形成されてい
るので、ダムバー１７の内側でリード１１を切断するシ
ンギュレーションの時の切断衝撃カにより前記リード１
１が樹脂封止部４から離脱されるか又は、振動によりそ
れにボンディングされているワイヤー３の短絡を招来す
るという憂いが比較的多大で深刻な問題点が存在する。
このような問題点は、半導体パッケージの小型化及び超
多ピン化に附随して、リードの数が増加され単位リード
１１の幅が小さくなるほど、樹脂封止部４との接触面積
も小さくなるのでもっと深刻になる。
【００１０】又、前記のような問題点は、シンギュレー
ションの時の他にも、半導体チップの作動時にも搭載板
１６、リード１１及びワイヤー３と、樹脂封止部４との
間の比較的大い熱膨脹率の差異によりリード１１と樹脂
封止部４の間の結合力が弱化されるか又はボンディング
ワイヤー３が短絡される等の問題の発生がある。
【００１１】一方、図２３は従来のリードエンドグリッ
ドアレイ（Ｌｅａｄ Ｅｎｄ Ｇｒｉｄ Ａｒｒａｙ）
タイプ半導体パッケージ１′の断面図で、その基本構造
は前述した図２２の従来のボトムリードタイプ半導体パ
ッケージ１′の構造と実質的に同一であるので、その差
異点についてだけ説明することにする。
【００１２】前記図２３に示す従来の半導体パッケージ
１′に於いては、リード１１をハーフェッチング（Ｈａ
ｌｆ−ｅｔｃｈｉｎｇ）して突出端部１９を形成させ、
この突出端部１９の底面を樹脂封止部４の底面を通じて
外部に露出させている。また半導体パッケージ１′の軽
薄短小化のために半導体チップ２底面の外周縁部が半導
体チップ搭載板１６の外周縁を過ぎてリード１１の内側
端部の上方にまで延長されている。さらに外部入出力端
子としてのソルダボール５が前記突出端部１９の底面に
付着される構造を有する。
【００１３】しかし、このような従来のリードエンドグ
リッドアレイタイプ半導体パッケージ１′に於いては、
搭載板１６上に半導体チップ２が正確に水平に接着され
なかったり、又は樹脂封止部４のモルディングのための
高温高圧の溶融樹脂の充填時、リード１１の内側端部が
上方へ持ち上げられるか又は一方へ傾いたり、又は作業
者の取扱いの不注意でリード１１の内側端部が上方へ出
っ張るように変形される等の場合、リード１１の内側端
部の上面が半導体チップ２の底面と接触され、そのた
め、ショート又は漏電等によって半導体パッケージ１′
の作動不能又は作動異常を招来するという憂いがある。
【００１４】又、前記従来のリードエンドグリッドアレ
イタイプ半導体パッケージ１′の製造方法に於いては、
モルディングの時のフラッシュ（Ｆｌａｓｈ）現象（高
温高圧のモルディング用溶融樹脂がモールドとリード等
の隙間へ浸み拡がる現象）により前記突出端部１９の底
面が全体的又は部分的に樹脂で被覆されるという憂いが
あるし、この場合、ソルダボール５の付着が困難になる
だけでなく、付着するとしても、脱落されるという憂い
が大きく、又、通電状態が不良になるので、端子として
の機能を喪失するという憂いがある。
【００１５】よって、このような問題を解決するため
に、従来の製造方法に於いて、モルディングの後、前記
突出端部１９の底面、即、ソルダボールランド１９ａ上
に全体的又は部分的に被覆されている樹脂硬化物を除去
するために黄酸や塩酸等のような強酸で処理する化学的
処理方法又は、微細直径の金属ビード（Ｂｅａｄ）衝撃
や水ジェット（ｗａｔｅｒｊｅｔ）等のような機械的処
理方法を使用しているが、このような従来の化学的処理
方法は環境汚染及びこれによる浄化問題を招来すると共
に、強酸との接触でリード１１の腐蝕等の問題がある。
また前記従来の機械的処理方法は樹脂封止部４でのタラ
ック（Ｃｒａｃｋ）誘発、又は静電気の発生及び蓄積、
又はフラッシュされた樹脂硬化物が残存する憂いがある
等の問題がある。
【００１６】
【発明が解決しようとする課題】したがって、本発明の
一番目の目的は、ボトムリードタイプ半導体パッケージ
のシンギュレーションのためのリードの切断時、樹脂封
止部からリードの離脱を効果的に防止するように、内部
リード等に樹脂封止部との結合力強化用リード離脱防止
部を形成したリードフレームの提供にある。
【００１７】本発明の二番目の目的は、前記目的による
リードフレームを用いた半導体パッケージの提供にあ
る。
【００１８】本発明の副次的な三番日の目的は、リード
の内側端部の上面と半導体チップの底面が接触されない
ように絶縁された構造のリードエンドグリッドアレイタ
イプ半導体パッケージの提供にある。
【００１９】本発明の他の副次的な四番目の目的は、前
記副次的な目的による半導体パッケージの製造方法の提
供にある。
【００２０】本発明の更に他の副次的な五番目の目的
は、ソルダボールランド上にフラッシュされて被覆され
た樹脂硬化物を静電気発生やクラック発生、又は環境汚
染の憂いでなく、又、別途の装置を使用することなく安
全、確実に除去できるリードエンドクリッドアレイ半導
体パッケージの製造方法の提供にある。
【００２１】
【課題を解決するための手段】前記課題を解決するため
本発明の半導体パッケージ用リードフレームは、四角形
状の半導体チップ搭載部と；前記半導体チップ搭載部を
支持する多数のタイバー（Ｔｉｅ ｂａｒ）と；前記半
導体チップ搭載部の外周縁から離隔して前記搭載部の四
辺又は相互対向する二辺に垂直の方向に配列され、半導
体パッケージへパッケージングの後、パッケージング用
の樹脂封止部との結合力強化用リード離脱防止部が各々
形成されている多数のリードと；前記多数のリード及び
前記タイバーを支持するダムバー（Ｄａｍ ｂａｒ）と
で構成されるボトムリード（Ｂｏｔｔｏｍ ｌｅａｄ）
タイプ又はリードエンドグリード（Ｌｅａｄ Ｅｎｄ
Ｇｒｉｄ）タイプの半導体パッケージ用リードフレーム
であることを特徴とする。
【００２２】また本発明の半導体パッケージは、半導体
チップ搭載部上に接着層を介在して実装される半導体チ
ップと；前記半導体チップ搭載部から離隔してその四辺
又は相互対向する二辺に垂直の方向に配列され、その各
々にリード離脱防止部を有する多数のリードと；前記リ
ードの内側端部と前記半導体チップとを電気的に連結す
る導電性ワイヤーと；前記半導体チップと前記ワイヤー
を封止する樹脂封止部とで構成され、前記樹脂封止部形
成領域内に位置する前記リード部分の底面が前記樹脂封
止部の底面から露出されることを特徴とする。
【００２３】また本発明の半導体パッケージは、半導体
チップ搭載部と；前記半導体チップ搭載部から離隔して
その四辺又は相互対向する二辺に垂直の方向に配列さ
れ、その各々の底面に突出端部を有する多数のリード
と；前記半導体チップ搭載部と前記多数のリードの内側
端部の上方に実装される半導体チップと；前記多数のリ
ードと前記半導体チップの電気的接触を防止するための
電気的絶縁手段と；前記リードと前記半導体チップを電
気的に連結する導電性ワイヤーと；前記半導体チップと
前記ワイヤーを封止する樹脂封止部とで構成されること
を特徴とする。
【００２４】また本発明の半導体パッケージの製造方法
は、入出力パッドを有する半導体チップを、内部リード
と外部リードで一体的に形成される多数のリードを有す
るリードフレームの半導体チップ搭載部及び前記内部リ
ードの内側端部上に実装するのに際し、少なくとも前記
内部リードの面に電気的絶縁手段を介在して実装する段
階と；実装された半導体チップの入出力パッドと前記内
部リードの端部とをボンディングワイヤーで電気的に連
結する段階と；前記半導体チップ、ワイヤー及び内部リ
ードをモルディングされるが、前記内部リードの少なく
とも一部が底面に露出されるように樹脂封止部を形成す
る段階と；前記リードフレーム上に形成された樹脂封止
部の外周縁外側の外部リードの一端を切断するシンギュ
レーション段階とで構成されることを特徴とする。
【００２５】また本発明の半導体パッケージの製造方法
は、各々の内側端部の底面に突出端部を有する多数のリ
ードを有するリードフレームの半導体チップ搭載部上に
半導体チップを実装する段階と；実装された半導体チッ
プと前記リードの内側端部の上面とをワイヤーで電気的
に連結する段階と；前記半導体チップ、ワイヤー及び、
リードの内側端部をモルディングし、前記リードの突出
端部の底面が露出されるように樹脂封止部を形成する段
楷と；前記樹脂封止部の表面にレーザー光を照射してマ
ーキングすると共に、前記突出端部の底面にもレーザー
光を照射してモルディング段階でフラッシュされ残留す
る樹脂硬化物を除去する段階と；前記リードフレーム上
に形成された樹脂封止部の外周縁外側の外部リードの一
端を切断するシンギュレーション段階とで構成されるこ
とを特徴とする。
【００２６】
【発明の実施の形態】以下、本発明が属する技術分野で
通常の知識を有する者が本発明を容易に実施し得る程度
に本発明の好ましい実施例を添付図面を参照して詳細に
説明する。今から後述する図１乃至図１４は本発明の主
要な一番目及び二番目の目的を達成するためのリードフ
レーム１０を図示したもので、その一般的な構造は四角
形状の半導体チップ搭載部１６と；前記半導体チップ搭
載部１６を支持する多数のタイバー（Ｔｉｅ ｂａｒ）
１５と；前記半導体チップ搭載部１６の外周縁から離隔
して前記搭載部１６の四辺又は相互対向する二辺に垂直
の方向に配列され、半導体パッケージ１ヘパッケージン
グの後、パッケージング用の樹脂封止部４との結合力強
化用リード離脱防止部１４が前記半導体チップ搭載部１
６に隣接した部分に各々形成されている多数のリード１
２と；前記多数のリード１２及び前記タイバー１５を支
持するダムバー（Ｄａｍ ｂａｒ）１７とで構成されて
いる。
【００２７】前記のような本発明のリードフレーム１０
は内部リード１２の底面の全体が前記樹脂封止部４の底
面から露出されているボトムリード（Ｂｏｔｔｏｍ ｌ
ｅａｄ）タイプ半導体パッケージ１（図５、図６、図
７、図１２、図１３及び図１４参照）又は、内部リード
１２の底面に形成された突出端部１９の底面だけが前記
樹脂封止部４の底面から露出されているリードエンドグ
リッド（Ｌｅａｄ Ｅｎｄ Ｇｒｉｄ）タイプ半導体パ
ッケージ１（図１５乃至図１８参照）に有用に使用する
ことができる。先ず、図１は本発明の第１の具体例によ
るロッキングラグ（Ｌｏｃｋｉｎｇｌｕｇ）タイプのリ
ード離脱防止部１４を有するリードフレーム１の平面図
で、その主要構造を見れば、半導体チップ搭載部１６
と、前記搭載部１６の四つのコーナー部を支持するタイ
バー１５と、前記搭載部１６の四辺に垂直の方向に配列
される多数のリード１１と、前記リード１１及びタイバ
ー１５を支持するダムバー１７とで構成されている。
【００２８】前記半導体チップ搭載部１６は、図示した
ように平板状に形成され、その外周縁部は部分エッチン
グして樹脂封止部（図示せず）との結合力強化を図って
いるが、本発明はこれに限定せず、中央が・空いている
四角フレームの形態にもできるし、その形状、面積、空
洞部の存在可否、その個数等は本発明に於いて制限的で
はなく任意的である。又、タイバー１５のタイング（ｔ
ｙｉｎｇ）位置及び個数等も本発明に於いて制限的では
なく任意的である。
【００２９】図示した例では、内部リード１２の端部の
両側面にリード離脱防止部１４としてのロッキングラグ
（Ｌｏｃｋｉｎｇ ｌｕｇ）が形成されているものを示
している。しかし、このようなロッキングラグの形態は
図示したような四角形状に限定せず、円形、三角形等の
多様な形状もできると共に、その個数も又、制限的では
ないし、一側に１個だけ形成させるか又は、一側又は両
側に多数個形成させることもできる。
【００３０】このように、内部リード１２の端部にリー
ド離脱防止部１４を形成させることにより樹脂封止部形
成後のシンギュレーションの時に、リード１１に切断衝
撃カが伝達されてもリード１１がロッキングラグによっ
て確実に固定されているので、リード１１が樹脂封止部
から容易に離脱されるか又は振動によりワイヤーが容易
に短絡されないようになる。
【００３１】又、選択的には、前記半導体チップ搭載部
１６、及び／又は樹脂封止部形成領域内に位置する部分
のタイバー１５を部分エッチングさせて半導体チップ及
び／又は樹脂封止部との結合強度向上も図れるし、リー
ドの内側端部を部分エッチングさせることもできる。
【００３２】一方、ダムバー１７内側の点線表示２３は
半導体チップ実装、ワイヤーボンディング及び樹脂封止
部形成後、切断されるシンギュレーションラインを示
す。図面中、未説明の符号１８はサイドレールを示す。
【００３３】図２は本発明の第２の具体例による円盤タ
イプのリード離脱防止部１４を有するリードフレーム１
０の平面図で、リード離脱防止部１４の形状を除外した
外の基本構造は前記第１の具体例と実質的に同一なの
で、同一な部分に対する説明は省略することにする。
【００３４】本発明の第２の具体例によるリード離脱防
止部１４はその自体が内部リード１２の端部を構成し、
その形態は図示したようにリード１１の幅より大きい直
径を有する拡大された円盤状に形成されるが、本具体例
はこれに限定せず、楕円形、又は２個以上の円盤形態が
部分的に重畳されている形態、例えば、三つ葉又は四つ
葉クローバ等のような形態に形成させることもでき、本
発明の領域に包含されるものである。
【００３５】このように、内部リード１２の端部にリー
ド離脱防止部１４を形成させることにより樹脂封止部形
成後のシンギュレーションの時、リード１１の切断衝撃
力が伝達されてもリード１１が内側端部の拡大された直
径を有する円盤形状により樹脂封止部４に確実に固定さ
れているので、リード１１が樹脂封止部から容易に離脱
されるか又は振動によりワイヤーが容易に短絡されない
ようになる。
【００３６】図３及び図４は本発明の第３の具体例によ
るディンプル（Ｄｉｍｐｌｅ）タイプのリード離脱防止
部１４を有するリードフレーム１０の平面図で、リード
離脱防止部１４がディンプルである点を除外してはその
基本構造が前記第１及び第２の具体例と実質的に同一な
ので、同一な部分に対する説明は省略することにする。
【００３７】図３及び図４に図示した第３の具体例に於
いては、通常的なリードフレーム（図２１に示すような
リードフレーム１０′）に於いての内部リード１２の端
部にリード離脱防止部１４として１個又は２個のディン
プルを形成させることにより、シンギュレーションの
時、リード１１の切断衝撃力が伝達されてもリード１１
に形成されたディンプルにより確実に固定されているの
で、リード１１が樹脂封止部から容易に離脱されるか又
は振動によりワイヤーが容易に短絡されないようにな
る。
【００３８】図３は内部リード１２の端部中央に一つの
ディンプルを形成させた例を図示しているし、図４は内
部リード１２の端都南側にリードの側面とその外周縁が
部分的に合う２個のディンプルを形成させた例を図示し
ているが、本発明はこれに限定せず、その個数、形成位
置等は本発明に於いて任意的であると共に、前記第１及
び第２の具体例によるリード１１に、前記のようなディ
ンプルを形成させることもでき、これ又、本発明に於い
て任意的である。
【００３９】図５は図３のリードフレーム１０を用いた
本発明の半導体パッケージ１の部分断面図で、半導体チ
ップ搭載部１６上に接着層を介在して実装される半導体
チップ２と、リード離脱防止部１４としてのディンプル
が内側端部に形成されているリード１１と、前記半導体
チップ２と内部リード１２の端部とを電気的に連結する
ワイヤー３と、前記半導体チップ２及びワイヤー３等を
外部環境から保護するための樹脂封止部４とで構成され
ている。図示したように、内部リード１２の内側端部の
上面に形成されたディンプルによってリード１１が樹脂
封止部４に確実に固定可能である。
【００４０】図６は図５でのディンプルの位置にディン
プル代りにリード離脱防止部１４として小さい開口が形
成されたリードフレーム（図示せず）を用いた本発明の
半導体パッケージ１の一部断面図であり、前記のような
少なくとも一つ以上の開口によりリード１１が樹脂封止
部４に確実に固定可能であるので、シンギュレーション
の時、リード１１の離脱の憂いがない。
【００４１】図７は本発明の第４の具体例によるリード
フレーム（図示せず）を用いた本発明の半導体パッケー
ジ１の一部側面図で、リード離脱防止部１４としてテー
プ状の傾斜側壁が利用される。各リード１１の断面形状
が上広下狭の逆梯子形の形態であるので、樹脂封止部４
の底面から内側深部へ行くほどリード１１の幅が漸進的
に拡大されるテープ状である。よって、シンギュレーシ
ョンの時、切断衝撃力が加えられてもリード１１が容易
に離脱されないようになる。
【００４２】前記のような本発明の望ましい例によるリ
ードフレーム１０を用いた半導体パッケージ１を一般化
すれば、半導体チップ搭載部１６上に接着層を介在して
実装される半導体チップ２と；前記半導体チップ搭載部
１６から離隔してその四辺又は相互対向する二辺に垂直
の方向に配列され、その各々にリード離脱防止部１４を
有する多数のリード１１と；前記リード１１の内側端部
と前記半導体チップ２とを電気的に連結する導電性ワイ
ヤー３と；前記半導体チップ２と前記ワイヤー３を封止
する樹脂封止部４とで構成され、前記樹脂封止部４形成
領域内に位置する前記リード１１部分の底面が前記樹脂
封止部４の底面から露出されている。
【００４３】図８乃至図１１は本発明の第５の具体例に
よるリードフレーム１０を例示する底面図で、リード離
脱防止部１４として内部リード１２の内側端部から延長
される部分エッチング部が形成されている点を除外して
は前述した具体例等の構造と実質的に同一なので、同一
な部分に対する説明は省略することにする。図１２は図
８のリードフレーム１０を用いた本発明の半導体パッケ
ージ１の一部断面図である。
【００４４】図８に図示した第５の具体例に於いては、
内部リード１２の内側端部１２から部分エッチングされ
たリード離脱防止部１４が内側へもっと延長されている
し、図１２から容易に把握されるように、ロッキングラ
グとして作用する部分エッチングされた部分の下方に
は、モルディングされた樹脂が硬化されて樹脂封止部４
の一部を構成する。よって、シンギュレーションの時、
リード１１の離脱を効果的に防止し得る。図８に図示し
た例に於いては、一辺に配列された多数の各リード１１
等の内側端部から延長される部分エッチングされた多数
の各リード離脱防止部１４等が辺の中央部の方に向かっ
て傾き、その傾斜角度は辺の両端へ行くほど深化され
る。よって、一辺の両端に位置するリード離脱防止部１
４は半導体チップ搭載部１６のコーナーを支持するタイ
バー１５の延長方向と殆ど平行に延長される。
【００４５】図９に図示した第５の具体例に於いては、
内部リード１２の内側端部１２の両側に部分エッチング
されたウイング（Ｗｉｎｇ）がリード離脱防止部１４と
して形成されているし、タイバー１５に隣接したリード
１１のタイバー１５の方には前記ウイングが形成されて
いない。
【００４６】図１０に図示した第５の具体例に於いて
は、内部リード１２の内側端部１２の両側に部分エッチ
ングされたウイング（Ｗｉｎｇ）がリード離脱防止部１
４として形成されているし、タイバー１５に隣接したリ
ード１１のタイバー１５の方にも前記ウイングが形成さ
れている。
【００４７】一方、選択的に、前記内部リード１２の内
側端部の上面に突出端部１９ｂを形成することもできる
し、これにより半導体チップのボンドパッドと直接バン
プチップにより電気的に連結させることもできるし、こ
のような突出端部１９ｂの形成は前述した具体例及び後
述する具体例のいずれも適用が可能なことは勿論である
（この構成は図示せず）。
【００４８】図１１に図示した第５の具体例に於いて
は、内部リード１２の内側端部の両側に部分エッチング
されたウイング（Ｗｉｎｇ）がリード離脱防止部１４と
して形成されているし、タイバー１５に隣接したリード
１１のタイバー１５の方は、前記ウイングが形成されて
いない、前記ウイングが「Ｚ」形状になっているが、こ
のようなウイングの形状は本発明に於いて制限的ではな
い。
【００４９】図１２について説明すれば、リード離脱防
止部１４が前記リード１２の内側端部の部分エッチング
部であり、前記部分エッチング部のエッチング面が下方
に向かうようになっている点は、既に説明したので、そ
の差異点に対してだけ説明する。リード離脱防止部１４
は前記リード１２の内側端から一定の距離を置き、離隔
して形成される部分エッチング部で、前記部分エッチン
グ部のエッチング面は上方及び／又は下方に向かって形
成され、前述したリード１２の内側端部でのエッチング
部の形成は選択的である。
【００５０】図１３及び図１４は、各々、本発明の第６
の具体例による折曲タイプのリード離脱防止部１４を有
するリードフレーム（図示せず）を用いた本発明の半導
体パッケージ１の一部断面図で、内部リード１２の内側
端部が折曲されて形成される折曲部がリード離脱防止部
１４として利用される点を除外しては前述した具体例等
の構造と実質的に同一なので、同一な構成部に対する説
明は省略することにする。
【００５１】本発明の第６の具体例に於いては、前述の
ような別のロッキングラグやウイング、又はディンプル
等を形成する必要はなく、内部リード１２の内側端部を
簡単に折曲させることによってシンギュレーションの
時、リード１１の離脱を効果的に防止し得るので、効率
的である。図１３に於いては、リード離脱防止部１４が
内部リード１２の内側端部を直角に上向折曲させた部分
であり、図１４に於いては内側端部を二回折曲して臥し
た「Ｕ」字の形状に形成させた部分であるが、折曲され
た前記内側端部の方向は本発明に於いて選択的である。
【００５２】今まで、リード離脱防止部１４を有する本
発明によるリードフレーム１０及びこれを用いた本発明
による半導体パッケージ１について説明したが、本発明
は前述した第１乃至第６の具体例のいずれかにだけ限定
せず、これ等の具体例等を任意に組合した形態のリード
フレーム及びこれを用いた半導体パッケージも又、本発
明の領域内に包含されるということを理解すべきであ
る。
【００５３】図１５乃至図１８は、各々、本発明の他の
望ましいリードエンドグリッドアレイ半導体パッケージ
１を例示している断面図で、これらは本発明の副次的な
三番目及び四番目の目的を達成するためのものである。
【００５４】図１５乃至図１８に図示した本発明による
半導体パッケージ１は、半導体チップ搭載部１６と；前
記半導体チップ搭載部１６から離隔してその四辺又は相
互対向する二辺に垂直の方向に配列され、その各々に突
出端部１９を有する多数のリード１１と；前記半導体チ
ップ搭載部１６と前記多数のリード１１の内側端部の上
方に実装される半導体チップ２と；前記多数のリード１
１の内側端部の上方と前記半導体チップ２底面の外周縁
部の間の電気的接触を防止するための電気的絶縁手段３
２と；前記リード１１と前記半導体チップ２とを電気的
に連結する導電性ワイヤー３と；前記半導体チップ２と
前記ワイヤー３を封止する樹脂封止部４と；選択的に、
前記樹脂封止部４の形成領域内に位置する前記突出端部
１９の底面に付着される入出力端子としてのソルダボー
ル５とで構成される。
【００５５】図１５に対して先ず説明すれば、前記多数
のリード１１は選択的にリード離脱防止部（図示せず）
を保有することもできるし、電気的絶縁手段３２として
は両面接着ポリイミドテープ又は絶縁性の通常的な接着
性重合体樹脂、例えば、エポキシ接着樹脂等が使用可能
である。又、リード１１の内側端部の底面の突出端部１
９は部分エッチングで形成され、ソルダボールランド１
９ａは前記突出端部１９の底面でなる。前記樹脂封止部
４の底面を通じて露出され、選択的に、前記ソルダボー
ルランド１９ａ上には外部入出力端子としてのソルダボ
ール５が付着される。
【００５６】図１５に図示した例の半導体パッケージ１
に於いては、前記半導体チップ２の底面と前記半導体チ
ップ搭載部１６の上面の間に熱伝導性接着層３１が存在
し、前記電気的絶縁手段３２が絶縁性接着層として前記
多数のリード１１各々の内側端部の上面と前記半導体チ
ップ２底面の外周縁部の間に介在されている。
【００５７】よって、半導体チップ２底面の外周縁部と
リード１１の内側端部の上面との接触によるショート等
の問題が効果的に解消し得ると共に、シンギュレーショ
ンの時、リードの切断衝撃カが加えられてもリード１１
が離脱されない。又、熱又は振動等によるワイヤー３の
短絡等のような問題も効果的に解決が可能である。
【００５８】前記のような半導体チップ２の底面とリー
ド１１とのショートは、搭載部１６上に半導体チップ２
が正確に水平に接着されないか、又は樹脂封止部４のモ
ルディングのための高温高圧の溶融樹脂の充填時、リー
ド１１の内側端部が上方へ持ち上げられるか又は一方へ
傾く等のリードスウィーピング（Ｓｗｅｅｐｉｎｇ）現
象が発生するか、又は作業者の取扱いの不注意でリード
１１の内側端部が位置変更される等の場合に発生し得
る。この場合、ショート又は漏電等によって半導体パッ
ケージ１の作動不能又は作動異常を招来するようにな
る。
【００５９】半導体チップ２を搭載部１６に実装するた
めの前記熱伝導性接着層３１としては、本発明に於いて
特別に制限的ではないが、通常的には銀（Ａｇ）充填エ
ポキシ接着樹脂が使用される。前記熱伝導性接着層３１
及び／又は電気的絶縁手段としての絶縁性接着層３２は
プリンティング（Ｐｒｉｎｔｉｎｇ）又はディスペンシ
ングによって塗布され、半導体チップ２を実装した後、
高温下にで硬化させることによって接着される。又、前
記両面接着ポリイミドテープが使用される場合には、リ
ードフレーム１０の各々の内部リード１２の内側端部上
に接着させるか又は一辺に存在する多数の内部リード１
２の内側端部上に帯状に接着させるか又は四角輪の形態
に接着させることもできる（図１のリードフレーム１０
参照）。
【００６０】図１６に図示した本発明による半導体パッ
ケージ１の基本構造は、図１５に図示した半導体パッケ
ージ１の構造と実質的に同一である。但し半導体チップ
搭載板１６上に銀充填エポキシ樹脂等のような熱伝導性
接着層３１を形成させる代りに、エポキシ接着樹脂等の
ような絶縁性接着樹脂を用いた絶縁性接着層３２を形成
させた点だけ差異がある。
【００６１】図１７に図示した本発明による半導体パッ
ケージ１の基本構造又、図１５に図示した半導体パッケ
ージ１の構造と実質的に同一なので、同一な構成部に対
する説明は省略することにする。半導体チップ２の底面
全体にポリイミド等のような絶縁材をスピンコーティン
グ（Ｓｐｉｎ Ｃｏａｔｉｎｇ）、ダクトブレード法
（Ｄｕｃｔ Ｂｌａｄｅ）、スプレイング（Ｓｐｒａｙ
ｉｎｇ）、プリンティング（Ｐｒｉｎｔｉｎｇ）又はデ
ィスペンシングにより均一にコーティングして、高温下
にで硬化させた後、ウェーハ（図示せず）を各個の半導
体チップ２にソーイングすることによって、底面全体に
絶縁層３２が形成されている半導体チップ２が得られ
る。この半導体チップ２を半導体チップ搭載部１６上に
通常的な熱伝導性接着層を介在して実装するようにな
る。よって、図１７の場合に於いては、リード１１の内
側端部が半導体チップ２の底面と直接接触しない状態に
維持され、たとえば、搭載部１６上に半導体チップ２が
正確に水平に接着されないか、又はモルディングの時の
リードスウィーピング（Ｓｗｅｅｐｉｎｇ）現象が発生
する等の場合に於いても、ショートや漏電等の問題を防
止することができる。
【００６２】図１８に図示した本発明による半導体パッ
ケージ１の基本構造は、図１５に図示した半導体パッケ
ージ１のそれと実質的に同一である。但し半導体チップ
２の底面全体にエポキシ接着樹脂等のような絶縁性接着
樹脂を用いた絶縁性接着層３２を形成させた点だけが差
異であるので、これに対する説明は省略することにす
る。
【００６３】前記図１５乃至図１８に図示したような半
導体パッケージ１の製造方法は、入出力パッド（図示せ
ず）を有する半導体チップ２を、内部リードと外部リー
ドで一体的に形成される多数のリード１１を有するリー
ドフレーム１０の半導体チップ搭載部１６及び前記内部
リードの内側端部上に実装するのに於いて、少なくとも
前記内部リードの内側端部の上面に電気的絶縁手段３２
を介在して実装する段階と；実装された半導体チップ２
の入出力パッドと前記内部リードの端部とをボンディン
グワイヤー３で電気的に連結する段階と；前記半導体チ
ップ２、ワイヤー３及び内部リードをモルディングされ
るが、前記内部リードの少なくとも一部が底面に露出さ
れるように樹脂封止部４を形成する段階と；選択的な段
階で、前記樹脂封止部４の底面に露出された前記内部リ
ード部分に外部入出力端子としてのソルダボール５を付
着する段階と；前記リードフレーム１０上に形成された
樹脂封止部４の外周縁外側の外部リードの一端を切断す
るシンギュレーション段階とで構成される。
【００６４】前記電気的絶縁手段３２の形成に関して
は、既に説明したので、これに対する説明は省略するこ
とにする。
【００６５】図１９は図１８のＡ部の拡大図で、本発明
の副次的な五番目の目的を説明するためのものであり、
半導体パッケージ１の樹脂封止部４底面に露出された突
出端部１９の底面をレーザー光を利用して一定の広さ及
び深さに除去することによってソルダボールランド１９
ａをクリーニングした後、選択的に前記ソルダボールラ
ンド１９ａ上に金及び／又はニッケル及び／又はアルミ
ニユウム又はこれらの合金を鍍金した後、外部入出力端
子としてのソルダボール５を融着させた断面を示す。
【００６６】本発明の五番目の目的による本発明の半導
体パッケージ１の製造方法を図１８及び図１を参照して
全体的に説明すれば、本製造方法は、各々の内側端部の
底面に突出端部１９を有する多数のリード１１を有する
リードフレーム１０の半導体チップ搭載部１６上に半導
体チップ２を実装する段階と；実装された半導体チップ
２と前記リード１１の内側端部の上面とをワイヤー３で
電気的に連結する段階と；前記半導体チップ２、ワイヤ
ー３及び、リード１１の内側端部をモルディングする
が、前記リード１１の突出端部１９の底面が露出される
ように樹脂封止部４を形成する段階と；前記樹脂封止部
４の表面にレーザー光を照射してマーキングすると共
に、前記突出端部１９の底面にもレーザー光を照射して
モルディング段階でフラッシュされ残留する樹脂硬化物
を除去してクリーニングする段階と；選択的に、前記ク
リーニングされた突出端部１９の底面に外部入出力端子
としてのソルダボール５を付着する段楷と；前記リード
フレーム１０上に形成された樹脂封止部４の外周縁外側
の外部リードの一端を切断するシンギュレーション段階
とで構成される。
【００６７】前記半導体チップ実装段階は半導体チップ
２をリードフレーム１０の半導体チップ搭載部１６上に
接着層３１及び／又は３２を介在して実装する。これに
関しては前述した説明を参照の通りである。前記マーキ
ング及びクリーニング段階をもうすこし具体的に説明す
れば、パッケージ１の樹脂封止部４の表面に製造元又は
製品名等を表示するための文字や記号をレーザー光を照
射して表示すると同時に、突出端部１９の底面、即、ソ
ルダボールランド１９ａ上に全体的又は部分的にフラッ
シュされてコーティングされた樹脂硬化物にレーザー光
を照射して前記樹脂硬化物を除去すると共に、前記突出
端部１９を予め決定された広さ及び深さを有する一定の
形態、即、マトリックス形状、糸紋形状、及び／又はド
ット形状に屈曲を形成して表面積を増加させることによ
って、選択的な後続段階でのソルダボールの融着力を良
好にすることもできる。
【００６８】又、選択的な段階で、前記クリーニングさ
れたソルダボールランド１９ａ上に前述したような金及
び／又はニッケル及び／又はアルミニユウム及び／又は
これらの金属の合金をコーティングする鍍金段階を遂行
して前記ソルダボール付着段階でソルダボールランド１
９ａ上に外部入出力端子としてのソルダボール５を容
易、確実に付着されることができる。
【００６９】上記のマーキング及びソルダボールランド
クリーニング段階で遂行されるマーキング及びクリーニ
ングは、ＣＯ２レーザーやＮｄレーザー、ダイオードレ
ーザー又はエクシマーレーザー等のようなレーザー光を
利用して遂行し、一つ又は多数のレーザー光発生装置を
利用して同時に遂行するか、又は任意な順序に順次に遂
行することもできる。
【００７０】
【発明の効果】前記のような本発明の五番目の目的を達
成するための半導体パッケージの製造方法は、フラッシ
ュされて残留硬化された樹脂を、静電気発生やクラック
（Ｃｒａｃｋ）誘発、又は環境汚染の憂いなく、又、別
途の装置を使用する必要もなく安全、確実に除去できる
ので、ソルダボール５の融着不良及びこれによる作動不
能の憂いがない上に、又、経済的であり、効率的であ
る。
【図面の簡単な説明】
【図１】本発明の第１の具体例によるロッキングラグ
（Ｌｏｃｋｉｎｇ ｌｕｇ）タイプのリード離脱防止部
を有するリードフレームの平面図である。
【図２】本発明の第２の具体例による円盤タイプのリー
ド離脱防止部を有するリードフレームの平面図である。
【図３】本発明の第３具体例によるディンプル（Ｄｉｍ
ｐｌｅ）タイプのリード離脱防止部を有するリードフレ
ームの平面図である。
【図４】本発明の第３具体例によるディンプル（Ｄｉｍ
ｐｌｅ）タイプのリード離脱防止部を有するリードフレ
ームの平面図である。
【図５】図３のリードフレームを用いた本発明の半導体
パッケージの一部断面図である。
【図６】ディンプルの位置に開口が形成されたリードフ
レームを用いた本発明の半導体パッケージの一部断面図
である。
【図７】本発明の第４の具体例による傾斜側壁タイプの
リード離脱防止部を有するリードフレームを用いた本発
明の半導体パッケージの一部側面図である。
【図８】本発明の第５の具体例による部分エッチングタ
イプのリード離脱防止部を有するリードフレームの底面
図である。
【図９】本発明の第５の具体例による部分エッチングタ
イプのリード離脱防止部を有するリードフレームの底面
図である。
【図１０】本発明の第５の具体例による部分エッチング
タイプのリード離脱防止部を有するリードフレームの底
面図である。
【図１１】本発明の第５の具体例による部分エッチング
タイプのリード離脱防止部を有するリードフレームの底
面図である。
【図１２】図８のリードフレームを用いた本発明の半導
体パッケージの一部断面図である。
【図１３】本発明の第６の具体例による折曲タイプのリ
ード離脱防止部を有するリードフレームを用いた本発明
の半導体パッケージの一部断面図である。
【図１４】本発明の第６の具体例による折曲タイプのリ
ード離脱防止部を有するリードフレームを用いた本発明
の半導体パッケージの一部断面図である。
【図１５】本発明の望ましい半導体パッケージを例示す
る断面図である。
【図１６】本発明の望ましい半導体パッケージを例示す
る断面図である。
【図１７】本発明の望ましい半導体パッケージを例示す
る断面図である。
【図１８】本発明の望ましい半導体パッケージを例示す
る断面図である。
【図１９】図１８のＡ部の拡大図である。
【図２０】従来の典型的なコードフラット（Ｑｕａｄ
ｆｌａｔ）又はバイフラット（Ｂｉ−ｆｌａｔ）半導体
パッケージの断面図である。
【図２１】従来のリードフレームの平面図及びこれを用
いた従来のボトム（Ｂｏｔｔｏｍ）リードタイプ半導体
パッケージの断面図である。
【図２２】従来のリードフレームの平面図及びこれを用
いた従来のボトム（Ｂｏｔｔｏｍ）リードタイプ半導体
パッケージの断面図である。
【図２３】従来のリードエンドグリッドアレイ（Ｌｅａ
ｄ Ｅｎｄ Ｇｒｉｄ Ａｒｒａｙ）タイプの半導体パ
ッケージの断面図である。
【符号の説明】
１ 本発明の半導体パッケージ ２ 半導体チップ ３ 導電性ワイヤー ４ 封止部 ５ ソルダボール １０ 本発明のリードフレーム １１ リード １２ 内部リード １３ 外部リード １４ リード離脱防止部 １５ タイバー １６ 半導体チップ搭載部 １７ ダムバー １８ サイドレール １９，１９ｂ 突出端部 １９ａ ソルダボールランド ２１ 樹脂封止部形成領域 ２３ シンギュレーションライン ３１ 熱伝導性接着層 ３２ 絶縁性接着層
フロントページの続き (72)発明者 李 在 學 大韓民国 ソウル特別市 江東區 岩寺洞 江東アパート ７−202 (72)発明者 李 在 眞 大韓民国 ソウル特別市 蘆原區 中溪３ 洞 中溪２団地アパート 207−206 (72)発明者 鄭 永 錫 大韓民国 ソウル特別市 瑞草區 方背３ 洞 慶南アパート ７−501 (72)発明者 郭 在 成 大韓民国 ソウル特別市 廣津區 紫陽３ 洞 761 紫陽２次アパート 503 (72)発明者 柳 上 鉉 大韓民国 ソウル特別市 瑞草區 方背本 洞 中央アパート ガ−208

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 四角形状の半導体チップ搭載部と；前記
    半導体チップ搭載部を支持する多数のタイバー（Ｔｉｅ
    ｂａｒ）と；前記半導体チップ搭載部の外周縁から離
    隔して前記搭載部の四辺又は相互対向する二辺に垂直の
    方向に配列され、半導体パッケージへパッケージングの
    後、パッケージング用の樹脂封止部との結合力強化用リ
    ード離脱防止部が各々形成されている多数のリードと；
    前記多数のリード及び前記タイバーを支持するダムバー
    （Ｄａｍ ｂａｒ）とで構成されることを特徴とするボ
    トムリード（Ｂｏｔｔｏｍ ｌｅａｄ）タイプ又はリー
    ドエンドグリード（Ｌｅａｄ Ｅｎｄ Ｇｒｉｄ）タイ
    プの半導体パッケージ用リードフレーム。
  2. 【請求項２】 前記半導体チップ搭載部が平板状に形成
    され、その外周縁部及びタイバーが部分エッチングされ
    ていることを特徴とする請求項１記載の半導体パッケー
    ジ用リードフレーム。
  3. 【請求項３】 前記リードの断面が逆梯子形の形態であ
    り、前記リード離脱防止部が前記逆梯子形の形態のリー
    ドに於いてのテープ状の側壁であることを特徴とする請
    求項１記載の半導体パッケージ用リードフレーム。
  4. 【請求項４】 前記リード離脱防止部が前記リードの内
    側端部の部分エッチング部であり、前記部分エッチング
    部のエッチング面が下方に向かうことを特徴とする請求
    項１記載の半導体パッケージ用リードフレーム。
  5. 【請求項５】 前記リード離脱防止部がリードの内側端
    から一定の距離を置き、離隔して形成される部分エッチ
    ング部で、前記部分エッチング部のエッチング面が上方
    又は下方に向かうことを特徴とする請求項１又は４記載
    の半導体パッケージ用リードフレーム。
  6. 【請求項６】 前記リード離脱防止部が前記リードの折
    曲された内側端部であることを特徴とする請求項１記載
    の半導体パッケージ用リードフレーム。
  7. 【請求項７】 前記リード離脱防止部が、リードに形成
    されるロッキングラグ、突出された円盤形態、ディンプ
    ル、開口、上広下狭のテープ状の側壁、エッチング面が
    下方又は上方に向かう部分エッチング部でなる群から選
    択される任意な組合形態であることを特徴とする請求項
    １記載の半導体パッケージ用リードフレーム。
  8. 【請求項８】 半導体チップ搭載部上に接着層を介在し
    て実装される半導体チップと；前記半導体チップ搭載部
    から離隔してその四辺又は相互対向する二辺に垂直の方
    向に配列され、その各々にリード離脱防止部を有する多
    数のリードと；前記リードの内側端部と前記半導体チッ
    プとを電気的に連結する導電性ワイヤーと；前記半導体
    チップと前記ワイヤーを封止する樹脂封止部とで構成さ
    れ、前記樹脂封止部形成領域内に位置する前記リード部
    分の底面が前記樹脂封止部の底面から露出されることを
    特徴とする半導体パッケージ。
  9. 【請求項９】 前記リード離脱防止部が、リードに形成
    されるロッキングラグ、突出された円盤形態、ディンプ
    ル、開口、上広下狭のテープ状の側壁、エッチング面が
    下方又は上方に向かう部分エッチング部及び折曲部でな
    る群から選択される少なくともいずれかのひとつの形態
    で、各々のリードに少なくとも一つ以上、形成されるこ
    とを特徴とする請求項８記載の半導体パッケージ。
  10. 【請求項１０】 半導体チップ搭載部と；前記半導体チ
    ップ搭載部から離隔してその四辺又は相互対向する二辺
    に垂直の方向に配列され、その各々の底面に突出端部を
    有する多数のリードと；前記半導体チップ搭載部と前記
    多数のリードの内側端部の上方に実装される半導体チッ
    プと；前記多数のリードと前記半導体チップの電気的接
    触を防止するための電気的絶縁手段と；前記リードと前
    記半導体チップを電気的に連結する導電性ワイヤーと；
    前記半導体チップと前記ワイヤーを封止する樹脂封止部
    とで構成されることを特徴とする半導体パッケージ。
  11. 【請求項１１】 前記樹脂封止部形成領域内に位置する
    前記突出端部の底面に付着される外部入出力端子として
    のソルダボールを、更に包含することを特徴とする請求
    項１０記載の半導体パッケージ。
  12. 【請求項１２】 前記各々の多数のリードにリード離脱
    防止部を有することを特徴とする請求項１０記載の半導
    体パッケージ。
  13. 【請求項１３】 前記リード離脱防止部が、リードの内
    側端部に形成されるロッキングラグ、突出された円盤形
    態、ディンプル、開口、上広下狭のテープ状の側壁、エ
    ッチング面が下方又は上方に向かう部分エッチング部及
    び折曲部でなる群から選択される少なくともいずれかの
    ひとつの形態であることを特徴とする請求項１２記載の
    半導体パッケージ。
  14. 【請求項１４】 前記半導体チップ底面と前記半導体チ
    ップ搭載部の上面との間に熱伝導性接着層が存在し、前
    記電気的絶縁手段が絶縁性接着層として前記多数のリー
    ド各々の内側端部の上面と前記半導体チップ底面の外周
    縁部との間に介在されていることを特徴とする請求項１
    ０記載の半導体パッケージ。
  15. 【請求項１５】 前記半導体チップ底面と前記半導体チ
    ップ搭載部の上面の間と、前記半導体チップ底面の外周
    縁部と前記多数のリード各々の内側端部の上面の間に、
    各々、電気的絶縁手段が存在することを特徴とする請求
    項１０記載の半導体パッケージ。
  16. 【請求項１６】 前記半導体チップの底面全体に電気的
    絶縁手段が塗布され、前記半導体チップ搭載部の上面と
    前記電気的絶縁手段との間に熱伝導性接着層が介在され
    ていることを特徴とする請求項１０記載の半導体パッケ
    ージ。
  17. 【請求項１７】 前記半導体チップの底面全体に電気的
    絶縁手段が塗布され、前記電気的絶縁手段が前記半導体
    チップ搭載部の上面及び、前記多数のリード各々の内側
    端部の上面と直接接触して形成されていることを特徴と
    する請求項１０記載の半導体パッケージ。
  18. 【請求項１８】 入出力パッドを有する半導体チップ
    を、内部リードと外部リードで一体的に形成される多数
    のリードを有するリードフレームの半導体チップ搭載部
    及び前記内部リードの内側端部上に実装するのに際し、
    少なくとも前記内部リードの面に電気的絶縁手段を介在
    して実装する段階と；実装された半導体チップの入出力
    パッドと前記内部リードの端部とをボンディングワイヤ
    ーで電気的に連結する段階と；前記半導体チップ、ワイ
    ヤー及び内部リードをモルディングされるが、前記内部
    リードの少なくとも一部が底面に露出されるように樹脂
    封止部を形成する段階と；前記リードフレーム上に形成
    された樹脂封止部の外周縁外側の外部リードの一端を切
    断するシンギュレーション段階とで構成されることを特
    徴とする半導体パッケージの製造方法。
  19. 【請求項１９】 前記樹脂封止部の形成段階に後続し
    て、前記樹脂封止部の底面に露出された前記内部リード
    部分に外部入出力端子としてのソルダボールを付着する
    段階を、更に包含することを特徴とする請求項１８記載
    の半導体パッケージの製造方法。
  20. 【請求項２０】 前記半導体チップの底面全体に電気的
    絶縁手段としての絶縁性接着層を形成して前記半導体チ
    ップを実装することを特徴とする請求項１８記載の半導
    体パッケージの製造方法。
  21. 【請求項２１】 前記半導体チップ搭載部上に熱伝導性
    接着層を形成させることを特徴とする請求項２０記載の
    半導体パッケージの製造方法。
  22. 【請求項２２】 前記ソルダボール付着段階の前に、前
    記樹脂封止部の底面を通じて露出された内部リード部分
    にレーザー光を照射してモルディング段階でフラッシュ
    され残留する樹脂硬化物を除去するクリーニング段階
    を、更に遂行することを特徴とする請求項１８記載の半
    導体パッケージの製造方法。
  23. 【請求項２３】 各々の内側端部の底面に突出端部を有
    する多数のリードを有するリードフレームの半導体チッ
    プ搭載部上に半導体チップを実装する段階と；実装され
    た半導体チップと前記リードの内側端部の上面とをワイ
    ヤーで電気的に連結する段階と；前記半導体チップ、ワ
    イヤー及び、リードの内側端部をモルディングし、前記
    リードの突出端部の底面が露出されるように樹脂封止部
    を形成する段楷と；前記樹脂封止部の表面にレーザー光
    を照射してマーキングすると共に、前記突出端部の底面
    にもレーザー光を照射してモルディング段階でフラッシ
    ュされ残留する樹脂硬化物を除去する段階と；前記リー
    ドフレーム上に形成された樹脂封止部の外周縁外側の外
    部リードの一端を切断するシンギュレーション段階とで
    構成されることを特徴とする半導体パッケージの製造方
    法。
  24. 【請求項２４】 前記樹脂封止部の形成段階に後続し
    て、前記クリーニングされた突出端部の底面に外部入出
    力端子としてのソルダボールを付着する段階を、更に包
    含することを特徴とする請求項２３記載の半導体パッケ
    ージの製造方法。
  25. 【請求項２５】 前記残留する樹脂硬化物を除去する段
    階で、レーザー光を照射して前記突出端部の底面にマト
    リックス形状、糸紋形状及びドット形状でなる群から選
    択される少なくとも一つの形状に屈曲を形成して表面積
    を増加させることによって、後続段階でのソルダボール
    の融着力を良好にすることを特徴とする請求項２３記載
    の半導体パッケージの製造方法。
  26. 【請求項２６】 マーキング及びクリーニング段階に後
    続して、金、ニッケル及びアルミニユウムでなる群から
    選択される少なくとも一種の金属で前記クリーニングさ
    れたソルダボールランドをコーティングする鍍金段階
    を、更に遂行することを特徴とする請求項２３記載の半
    導体パッケージの製造方法。
JP11330293A 1998-11-20 1999-11-19 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法 Pending JP2000164788A (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR1019980049887A KR100308394B1 (ko) 1998-11-20 1998-11-20 반도체패키지및그제조방법_
KR1019980052924A KR100308396B1 (ko) 1998-12-03 1998-12-03 반도체패키지의제조방법
KR1019980063126A KR20000046445A (ko) 1998-12-31 1998-12-31 반도체 패키지
KR1998/P63126 1998-12-31
KR1998/P49887 1998-12-31
KR1998/P52924 1998-12-31

Publications (1)

Publication Number Publication Date
JP2000164788A true JP2000164788A (ja) 2000-06-16

Family

ID=27349849

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11330293A Pending JP2000164788A (ja) 1998-11-20 1999-11-19 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法

Country Status (2)

Country Link
US (4) US6448633B1 (ja)
JP (1) JP2000164788A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368179A (ja) * 2001-06-04 2002-12-20 Sony Corp リードフレーム、面実装型半導体パッケージおよびその製造方法
JP2003124423A (ja) * 2001-10-10 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JP2009060093A (ja) * 2007-08-06 2009-03-19 Seiko Instruments Inc 半導体装置

Families Citing this family (132)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6448633B1 (en) * 1998-11-20 2002-09-10 Amkor Technology, Inc. Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant
US6930390B2 (en) * 1999-01-20 2005-08-16 Sony Chemicals Corp. Flexible printed wiring boards
US6847103B1 (en) * 1999-11-09 2005-01-25 Amkor Technology, Inc. Semiconductor package with exposed die pad and body-locking leadframe
KR20010058583A (ko) * 1999-12-30 2001-07-06 마이클 디. 오브라이언 리드 엔드 그리드 어레이 반도체패키지
US7042068B2 (en) * 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
JP4308528B2 (ja) * 2001-01-31 2009-08-05 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US20020170897A1 (en) * 2001-05-21 2002-11-21 Hall Frank L. Methods for preparing ball grid array substrates via use of a laser
US6660559B1 (en) 2001-06-25 2003-12-09 Amkor Technology, Inc. Method of making a chip carrier package using laser ablation
JP3470111B2 (ja) * 2001-06-28 2003-11-25 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
US20040053447A1 (en) * 2001-06-29 2004-03-18 Foster Donald Craig Leadframe having fine pitch bond fingers formed using laser cutting method
SG120858A1 (en) * 2001-08-06 2006-04-26 Micron Technology Inc Quad flat no-lead (qfn) grid array package, methodof making and memory module and computer system including same
JP2003124420A (ja) * 2001-10-16 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及び該リードフレームを用いた半導体装置の製造方法
DE10156386B4 (de) * 2001-11-16 2007-08-09 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterchips
JP3606837B2 (ja) * 2001-12-19 2005-01-05 株式会社三井ハイテック リードフレームおよびこれを用いた半導体装置
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
TW533566B (en) * 2002-01-31 2003-05-21 Siliconware Precision Industries Co Ltd Short-prevented lead frame and method for fabricating semiconductor package with the same
TWI268584B (en) * 2002-04-15 2006-12-11 Advanced Semiconductor Eng Optical integrated circuit element package and method for making the same
SG105544A1 (en) * 2002-04-19 2004-08-27 Micron Technology Inc Ultrathin leadframe bga circuit package
JP2004087802A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd 光通信装置
US20040084508A1 (en) * 2002-10-30 2004-05-06 Advanpack Solutions Pte. Ltd. Method for constraining the spread of solder during reflow for preplated high wettability lead frame flip chip assembly
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US8129222B2 (en) * 2002-11-27 2012-03-06 United Test And Assembly Test Center Ltd. High density chip scale leadframe package and method of manufacturing the package
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US20040124505A1 (en) * 2002-12-27 2004-07-01 Mahle Richard L. Semiconductor device package with leadframe-to-plastic lock
WO2011149422A1 (en) * 2003-01-13 2011-12-01 Infineon Technologies Ag Method of packaging a wire-bonded integrated circuit
SG157957A1 (en) * 2003-01-29 2010-01-29 Interplex Qlp Inc Package for integrated circuit die
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6894376B1 (en) 2003-06-09 2005-05-17 National Semiconductor Corporation Leadless microelectronic package and a method to maximize the die size in the package
FR2856520B1 (fr) * 2003-06-17 2006-02-17 St Microelectronics Sa Dispositif semi-conducteur a billes de connexion electrique entre une puce de circuits integres et une plaque support et procede pour sa fabrication
US7009282B2 (en) * 2003-09-26 2006-03-07 Agere Systems Inc. Packaged integrated circuit providing trace access to high-speed leads
JP2006100752A (ja) * 2004-09-30 2006-04-13 Sanyo Electric Co Ltd 回路装置およびその製造方法
KR100584699B1 (ko) * 2004-11-04 2006-05-30 삼성전자주식회사 고정 테이프를 갖는 리드 프레임
US7462925B2 (en) * 2004-11-12 2008-12-09 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using via to provide interconnection
KR100674926B1 (ko) * 2004-12-08 2007-01-26 삼성전자주식회사 메모리 카드 및 그 제조 방법
WO2006091032A1 (en) 2005-02-23 2006-08-31 Lg Micron Ltd. Lead frame
US7338841B2 (en) * 2005-04-14 2008-03-04 Stats Chippac Ltd. Leadframe with encapsulant guide and method for the fabrication thereof
US7298026B2 (en) * 2005-05-09 2007-11-20 Stats Chippac Ltd. Large die package and method for the fabrication thereof
US8786165B2 (en) * 2005-09-16 2014-07-22 Tsmc Solid State Lighting Ltd. QFN/SON compatible package with SMT land pads
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
WO2007089209A1 (en) * 2006-02-01 2007-08-09 Infineon Technologies Ag Fabrication of a qfn integrated circuit package
US7671463B2 (en) * 2006-03-30 2010-03-02 Stats Chippac Ltd. Integrated circuit package system with ground ring
US8039947B2 (en) * 2006-05-17 2011-10-18 Stats Chippac Ltd. Integrated circuit package system with different mold locking features
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
MY142210A (en) * 2006-06-05 2010-11-15 Carsem M Sdn Bhd Multiple row exposed leads for mlp high density packages
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7556987B2 (en) * 2006-06-30 2009-07-07 Stats Chippac Ltd. Method of fabricating an integrated circuit with etched ring and die paddle
JP5428123B2 (ja) * 2006-08-16 2014-02-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
TWI352416B (en) * 2006-09-12 2011-11-11 Chipmos Technologies Inc Stacked chip package structure with unbalanced lea
US8093693B2 (en) 2006-09-15 2012-01-10 Stats Chippac Ltd. Integrated circuit package system with encapsulation lock
US8067271B2 (en) * 2006-09-15 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with encapsulation lock
US20080067639A1 (en) * 2006-09-15 2008-03-20 Stats Chippac Ltd. Integrated circuit package system with encapsulation lock
US20080111219A1 (en) * 2006-11-14 2008-05-15 Gem Services, Inc. Package designs for vertical conduction die
US20080122049A1 (en) * 2006-11-28 2008-05-29 Texas Instruments Incorporated Leadframe finger design to ensure lead-locking for enhanced fatigue life of bonding wire in an overmolded package
US20080135991A1 (en) * 2006-12-12 2008-06-12 Gem Services, Inc. Semiconductor device package featuring encapsulated leadframe with projecting bumps or balls
US8422243B2 (en) * 2006-12-13 2013-04-16 Stats Chippac Ltd. Integrated circuit package system employing a support structure with a recess
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US20080217759A1 (en) * 2007-03-06 2008-09-11 Taiwan Solutions Systems Corp. Chip package substrate and structure thereof
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US7812430B2 (en) * 2008-03-04 2010-10-12 Powertech Technology Inc. Leadframe and semiconductor package having downset baffle paddles
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8026127B2 (en) * 2008-05-16 2011-09-27 Stats Chippac Ltd. Integrated circuit package system with slotted die paddle and method of manufacture thereof
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
JP2010056372A (ja) * 2008-08-29 2010-03-11 Sanyo Electric Co Ltd 樹脂封止型半導体装置とその製造方法
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
JP2010109234A (ja) * 2008-10-31 2010-05-13 Renesas Technology Corp 半導体装置
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
JP5136458B2 (ja) * 2009-02-20 2013-02-06 ヤマハ株式会社 半導体パッケージ及びその製造方法
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8609467B2 (en) * 2009-03-31 2013-12-17 Sanyo Semiconductor Co., Ltd. Lead frame and method for manufacturing circuit device using the same
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8810015B2 (en) * 2009-06-14 2014-08-19 STAT ChipPAC Ltd. Integrated circuit packaging system with high lead count and method of manufacture thereof
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
JP2011100718A (ja) * 2009-10-05 2011-05-19 Yazaki Corp コネクタ
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
JP2012234057A (ja) * 2011-05-02 2012-11-29 Elpida Memory Inc フォトマスクおよび半導体装置
TWI455269B (zh) * 2011-07-20 2014-10-01 Chipmos Technologies Inc 晶片封裝結構及其製作方法
US8816512B2 (en) * 2011-07-28 2014-08-26 Lg Innotek Co., Ltd. Light emitting device module
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US20140020926A1 (en) * 2012-07-20 2014-01-23 Dow Corning Taiwan Inc. Lead frame, lead frame assembly and method of cutting lead frame assembly
JP6028592B2 (ja) * 2013-01-25 2016-11-16 三菱電機株式会社 半導体装置
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
JP6204088B2 (ja) * 2013-07-02 2017-09-27 エスアイアイ・セミコンダクタ株式会社 半導体装置
US9627305B2 (en) * 2013-07-11 2017-04-18 Infineon Technologies Ag Semiconductor module with interlocked connection
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US10032726B1 (en) * 2013-11-01 2018-07-24 Amkor Technology, Inc. Embedded vibration management system
MY184608A (en) 2013-12-10 2021-04-07 Carsem M Sdn Bhd Pre-molded integrated circuit packages
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
EP3224662A1 (en) * 2014-11-26 2017-10-04 Corning Optical Communications LLC Transceivers using a pluggable optical body
JP6832094B2 (ja) * 2016-08-05 2021-02-24 ローム株式会社 パワーモジュール及びモータ駆動回路
KR102459651B1 (ko) * 2017-06-15 2022-10-27 삼성전자주식회사 발광 소자 패키지 및 이의 제조 방법
US11227817B2 (en) 2018-12-12 2022-01-18 Stmicroelectronics, Inc. Compact leadframe package

Family Cites Families (165)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2596993A (en) * 1949-01-13 1952-05-20 United Shoe Machinery Corp Method and mold for covering of eyelets by plastic injection
US3435815A (en) * 1966-07-15 1969-04-01 Micro Tech Mfg Inc Wafer dicer
US3734660A (en) * 1970-01-09 1973-05-22 Tuthill Pump Co Apparatus for fabricating a bearing device
US4189342A (en) * 1971-10-07 1980-02-19 U.S. Philips Corporation Semiconductor device comprising projecting contact layers
US3838984A (en) 1973-04-16 1974-10-01 Sperry Rand Corp Flexible carrier and interconnect for uncased ic chips
US4054238A (en) * 1976-03-23 1977-10-18 Western Electric Company, Inc. Method, apparatus and lead frame for assembling leads with terminals on a substrate
JPS5479563A (en) * 1977-12-07 1979-06-25 Kyushu Nippon Electric Lead frame for semiconductor
US4332537A (en) * 1978-07-17 1982-06-01 Dusan Slepcevic Encapsulation mold with removable cavity plates
JPS5521128A (en) * 1978-08-02 1980-02-15 Hitachi Ltd Lead frame used for semiconductor device and its assembling
JPS5588356A (en) * 1978-12-27 1980-07-04 Hitachi Ltd Semiconductor device
JPS55163868A (en) 1979-06-08 1980-12-20 Fujitsu Ltd Lead frame and semiconductor device using the same
US4289922A (en) * 1979-09-04 1981-09-15 Plessey Incorporated Integrated circuit package and lead frame
JPS5745959A (en) 1980-09-02 1982-03-16 Nec Corp Resin-sealed semiconductor device
US4417266A (en) * 1981-08-14 1983-11-22 Amp Incorporated Power and ground plane structure for chip carrier
US4451224A (en) * 1982-03-25 1984-05-29 General Electric Company Mold device for making plastic articles from resin
FR2524707B1 (fr) 1982-04-01 1985-05-31 Cit Alcatel Procede d'encapsulation de composants semi-conducteurs, et composants encapsules obtenus
US4646710A (en) * 1982-09-22 1987-03-03 Crystal Systems, Inc. Multi-wafer slicing with a fixed abrasive
JPS59208756A (ja) 1983-05-12 1984-11-27 Sony Corp 半導体装置のパツケ−ジの製造方法
JPS59227143A (ja) 1983-06-07 1984-12-20 Dainippon Printing Co Ltd 集積回路パツケ−ジ
JPS60195957A (ja) 1984-03-19 1985-10-04 Hitachi Ltd リ−ドフレ−ム
US4737839A (en) * 1984-03-19 1988-04-12 Trilogy Computer Development Partners, Ltd. Semiconductor chip mounting system
JPS60231349A (ja) 1984-05-01 1985-11-16 Toshiba Corp リ−ドフレ−ム
JPH0612796B2 (ja) 1984-06-04 1994-02-16 株式会社日立製作所 半導体装置
JPS6139555A (ja) 1984-07-31 1986-02-25 Toshiba Corp 放熱板付樹脂封止形半導体装置
US4862246A (en) * 1984-09-26 1989-08-29 Hitachi, Ltd. Semiconductor device lead frame with etched through holes
US4862245A (en) * 1985-04-18 1989-08-29 International Business Machines Corporation Package semiconductor chip
JPS629639A (ja) 1985-07-05 1987-01-17 Nec Yamagata Ltd 半導体装置の製造方法
US4727633A (en) * 1985-08-08 1988-03-01 Tektronix, Inc. Method of securing metallic members together
US4756080A (en) 1986-01-27 1988-07-12 American Microsystems, Inc. Metal foil semiconductor interconnection method
US4812896A (en) 1986-11-13 1989-03-14 Olin Corporation Metal electronic package sealed with thermoplastic having a grafted metal deactivator and antioxidant
US5087961A (en) * 1987-01-28 1992-02-11 Lsi Logic Corporation Semiconductor device package
JPS63205935A (ja) 1987-02-23 1988-08-25 Toshiba Corp 放熱板付樹脂封止型半導体装置
KR960006710B1 (ko) * 1987-02-25 1996-05-22 가부시기가이샤 히다찌세이사꾸쇼 면실장형 반도체집적회로장치 및 그 제조방법과 그 실장방법
JP2509607B2 (ja) 1987-03-23 1996-06-26 株式会社東芝 樹脂封止型半導体装置
US5059379A (en) * 1987-07-20 1991-10-22 Mitsubishi Denki Kabushiki Kaisha Method of resin sealing semiconductor devices
US4942454A (en) * 1987-08-05 1990-07-17 Mitsubishi Denki Kabushiki Kaisha Resin sealed semiconductor device
US5122860A (en) 1987-08-26 1992-06-16 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and manufacturing method thereof
JPH01106456A (ja) 1987-10-19 1989-04-24 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US4987475A (en) * 1988-02-29 1991-01-22 Digital Equipment Corporation Alignment of leads for ceramic integrated circuit packages
US4907067A (en) * 1988-05-11 1990-03-06 Texas Instruments Incorporated Thermally efficient power device package
US5096852A (en) * 1988-06-02 1992-03-17 Burr-Brown Corporation Method of making plastic encapsulated multichip hybrid integrated circuits
EP0424530B1 (en) * 1988-07-08 1996-10-02 Oki Electric Industry Company, Limited Resin-sealed semiconductor device
US4935803A (en) * 1988-09-09 1990-06-19 Motorola, Inc. Self-centering electrode for power devices
DE68922812T2 (de) 1988-09-29 1995-12-07 Tomoegawa Paper Mfg Co Ltd Klebebänder.
US5277972B1 (en) 1988-09-29 1996-11-05 Tomoegawa Paper Co Ltd Adhesive tapes
US5057900A (en) * 1988-10-17 1991-10-15 Semiconductor Energy Laboratory Co., Ltd. Electronic device and a manufacturing method for the same
US5018003A (en) * 1988-10-20 1991-05-21 Mitsubishi Denki Kabushiki Kaisha Lead frame and semiconductor device
US5266834A (en) * 1989-03-13 1993-11-30 Hitachi Ltd. Semiconductor device and an electronic device with the semiconductor devices mounted thereon
US5070039A (en) * 1989-04-13 1991-12-03 Texas Instruments Incorporated Method of making an integrated circuit using a pre-served dam bar to reduce mold flash and to facilitate flash removal
JPH02306639A (ja) * 1989-05-22 1990-12-20 Toshiba Corp 半導体装置の樹脂封入方法
US5417905A (en) 1989-05-26 1995-05-23 Esec (Far East) Limited Method of making a card having decorations on both faces
FR2659157B2 (fr) 1989-05-26 1994-09-30 Lemaire Gerard Procede de fabrication d'une carte dite carte a puce, et carte obtenue par ce procede.
EP0405755B1 (en) * 1989-05-31 1995-11-29 Fujitsu Limited Pin grid array packaging structure
WO1993017457A1 (en) * 1989-07-01 1993-09-02 Ryo Enomoto Substrate for mounting semiconductor and method of producing the same
JPH0671062B2 (ja) * 1989-08-30 1994-09-07 株式会社東芝 樹脂封止型半導体装置
US5200362A (en) 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5041902A (en) 1989-12-14 1991-08-20 Motorola, Inc. Molded electronic package with compression structures
US5151039A (en) * 1990-04-06 1992-09-29 Advanced Interconnections Corporation Integrated circuit adapter having gullwing-shaped leads
US5118298A (en) * 1991-04-04 1992-06-02 Advanced Interconnections Corporation Through hole mounting of integrated circuit adapter leads
ATE186795T1 (de) 1990-07-21 1999-12-15 Mitsui Chemicals Inc Halbleiteranordnung mit einer packung
EP0509065A1 (en) 1990-08-01 1992-10-21 Staktek Corporation Ultra high density integrated circuit packages, method and apparatus
US5029386A (en) * 1990-09-17 1991-07-09 Hewlett-Packard Company Hierarchical tape automated bonding method
US5335771A (en) * 1990-09-25 1994-08-09 R. H. Murphy Company, Inc. Spacer trays for stacking storage trays with integrated circuits
US5391439A (en) * 1990-09-27 1995-02-21 Dai Nippon Printing Co., Ltd. Leadframe adapted to support semiconductor elements
US5298685A (en) 1990-10-30 1994-03-29 International Business Machines Corporation Interconnection method and structure for organic circuit boards
US5216278A (en) 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
US5157480A (en) 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
US5172214A (en) 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
US5281849A (en) * 1991-05-07 1994-01-25 Singh Deo Narendra N Semiconductor package with segmented lead frame
US5168368A (en) * 1991-05-09 1992-12-01 International Business Machines Corporation Lead frame-chip package with improved configuration
US5172213A (en) 1991-05-23 1992-12-15 At&T Bell Laboratories Molded circuit package having heat dissipating post
US5221642A (en) 1991-08-15 1993-06-22 Staktek Corporation Lead-on-chip integrated circuit fabrication method
JP2658661B2 (ja) 1991-09-18 1997-09-30 日本電気株式会社 多層印刷配線板の製造方法
JP2518569B2 (ja) * 1991-09-19 1996-07-24 三菱電機株式会社 半導体装置
US5200809A (en) 1991-09-27 1993-04-06 Vlsi Technology, Inc. Exposed die-attach heatsink package
US5332864A (en) 1991-12-27 1994-07-26 Vlsi Technology, Inc. Integrated circuit package having an interposer
JPH06120374A (ja) * 1992-03-31 1994-04-28 Amkor Electron Inc 半導体パッケージ構造、半導体パッケージ方法及び半導体パッケージ用放熱板
US5250841A (en) * 1992-04-06 1993-10-05 Motorola, Inc. Semiconductor device with test-only leads
US5214845A (en) 1992-05-11 1993-06-01 Micron Technology, Inc. Method for producing high speed integrated circuits
US5539251A (en) * 1992-05-11 1996-07-23 Micron Technology, Inc. Tie bar over chip lead frame design
DE69329542T2 (de) 1992-06-05 2001-02-08 Mitsui Chemicals Inc Dreidimensionale leiterplatte, elektronische bauelementanordnung unter verwendung dieser leiterplatte und herstellungsverfahren zu dieser leiterplatte
US5278446A (en) 1992-07-06 1994-01-11 Motorola, Inc. Reduced stress plastic package
JPH0637202A (ja) * 1992-07-20 1994-02-10 Mitsubishi Electric Corp マイクロ波ｉｃ用パッケージ
JPH0653394A (ja) * 1992-07-28 1994-02-25 Shinko Electric Ind Co Ltd 多層リードフレーム用プレーン支持体
US5592025A (en) * 1992-08-06 1997-01-07 Motorola, Inc. Pad array semiconductor device
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
JPH0692076A (ja) 1992-09-16 1994-04-05 Oki Electric Ind Co Ltd Ｉｃカードモジュール用リードフレーム形状
US5608267A (en) 1992-09-17 1997-03-04 Olin Corporation Molded plastic semiconductor package including heat spreader
JP2670408B2 (ja) * 1992-10-27 1997-10-29 株式会社東芝 樹脂封止型半導体装置及びその製造方法
US5859471A (en) 1992-11-17 1999-01-12 Shinko Electric Industries Co., Ltd. Semiconductor device having tab tape lead frame with reinforced outer leads
US5409362A (en) * 1992-11-24 1995-04-25 Neu Dynamics Corp. Encapsulation molding equipment
US5406124A (en) 1992-12-04 1995-04-11 Mitsui Toatsu Chemicals, Inc. Insulating adhesive tape, and lead frame and semiconductor device employing the tape
US5340771A (en) * 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US5327008A (en) 1993-03-22 1994-07-05 Motorola Inc. Semiconductor device having universal low-stress die support and method for making the same
US5358905A (en) * 1993-04-02 1994-10-25 Texas Instruments Incorporated Semiconductor device having die pad locking to substantially reduce package cracking
US5474958A (en) 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
KR0152901B1 (ko) * 1993-06-23 1998-10-01 문정환 플라스틱 반도체 패키지 및 그 제조방법
JP2526787B2 (ja) * 1993-07-01 1996-08-21 日本電気株式会社 半導体装置用リ―ドフレ―ム
JP2875139B2 (ja) * 1993-07-15 1999-03-24 株式会社東芝 半導体装置の製造方法
US5336931A (en) 1993-09-03 1994-08-09 Motorola, Inc. Anchoring method for flow formed integrated circuit covers
US5641997A (en) 1993-09-14 1997-06-24 Kabushiki Kaisha Toshiba Plastic-encapsulated semiconductor device
US5414299A (en) * 1993-09-24 1995-05-09 Vlsi Technology, Inc. Semi-conductor device interconnect package assembly for improved package performance
US5517056A (en) * 1993-09-30 1996-05-14 Motorola, Inc. Molded carrier ring leadframe having a particular resin injecting area design for gate removal and semiconductor device employing the same
US5545923A (en) * 1993-10-22 1996-08-13 Lsi Logic Corporation Semiconductor device assembly with minimized bond finger connections
US5452511A (en) * 1993-11-04 1995-09-26 Chang; Alexander H. C. Composite lead frame manufacturing method
JPH07142627A (ja) 1993-11-18 1995-06-02 Fujitsu Ltd 半導体装置及びその製造方法
US5521429A (en) 1993-11-25 1996-05-28 Sanyo Electric Co., Ltd. Surface-mount flat package semiconductor device
KR970010676B1 (ko) 1994-03-29 1997-06-30 엘지반도체 주식회사 반도체 패키지 및 이에 사용되는 리드 프레임
JPH07288309A (ja) * 1994-04-19 1995-10-31 Mitsubishi Electric Corp 半導体装置及びその製造方法並びに半導体モジュール
US5701034A (en) 1994-05-03 1997-12-23 Amkor Electronics, Inc. Packaged semiconductor die including heat sink with locking feature
JP3243116B2 (ja) 1994-05-17 2002-01-07 株式会社日立製作所 半導体装置
US5544412A (en) * 1994-05-24 1996-08-13 Motorola, Inc. Method for coupling a power lead to a bond pad in an electronic module
US5604376A (en) 1994-06-30 1997-02-18 Digital Equipment Corporation Paddleless molded plastic semiconductor chip package
US5454905A (en) * 1994-08-09 1995-10-03 National Semiconductor Corporation Method for manufacturing fine pitch lead frame
KR0145768B1 (ko) 1994-08-16 1998-08-01 김광호 리드 프레임과 그를 이용한 반도체 패키지 제조방법
US5508556A (en) * 1994-09-02 1996-04-16 Motorola, Inc. Leaded semiconductor device having accessible power supply pad terminals
US5543657A (en) * 1994-10-07 1996-08-06 International Business Machines Corporation Single layer leadframe design with groundplane capability
US5581122A (en) * 1994-10-25 1996-12-03 Industrial Technology Research Institute Packaging assembly with consolidated common voltage connections for integrated circuits
JP3475306B2 (ja) 1994-10-26 2003-12-08 大日本印刷株式会社 樹脂封止型半導体装置の製造方法
US5528076A (en) * 1995-02-01 1996-06-18 Motorola, Inc. Leadframe having metal impregnated silicon carbide mounting area
JPH08306853A (ja) 1995-05-09 1996-11-22 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
KR0163526B1 (ko) * 1995-05-17 1999-02-01 김광호 자외선/오존을 조사하여 접속패드에 보호막을 형성하는 단계를 포함하는 반도체소자 제조방법
JPH098205A (ja) 1995-06-14 1997-01-10 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JPH098206A (ja) 1995-06-19 1997-01-10 Dainippon Printing Co Ltd リードフレームおよびｂｇａタイプの樹脂封止型半導体装置
JPH098207A (ja) 1995-06-21 1997-01-10 Dainippon Printing Co Ltd 樹脂封止型半導体装置
US5650663A (en) 1995-07-03 1997-07-22 Olin Corporation Electronic package with improved thermal properties
JP3163961B2 (ja) 1995-09-22 2001-05-08 日立電線株式会社 半導体装置
JP3123638B2 (ja) 1995-09-25 2001-01-15 株式会社三井ハイテック 半導体装置
JPH0992776A (ja) * 1995-09-28 1997-04-04 Mitsubishi Electric Corp リードフレームおよび半導体装置
US5696666A (en) 1995-10-11 1997-12-09 Motorola, Inc. Low profile exposed die chip carrier package
KR0163871B1 (ko) * 1995-11-25 1998-12-01 김광호 하부에 히트 싱크가 부착된 솔더 볼 어레이 패키지
US5646831A (en) 1995-12-28 1997-07-08 Vlsi Technology, Inc. Electrically enhanced power quad flat pack arrangement
US5866939A (en) 1996-01-21 1999-02-02 Anam Semiconductor Inc. Lead end grid array semiconductor package
US5760465A (en) 1996-02-01 1998-06-02 International Business Machines Corporation Electronic package with strain relief means
US5977613A (en) 1996-03-07 1999-11-02 Matsushita Electronics Corporation Electronic component, method for making the same, and lead frame and mold assembly for use therein
JPH09260568A (ja) 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6001671A (en) 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5776798A (en) 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
US5736432A (en) * 1996-09-20 1998-04-07 National Semiconductor Corporation Lead frame with lead finger locking feature and method for making same
EP0833382B1 (en) * 1996-09-30 2005-11-30 STMicroelectronics S.r.l. Plastic package for electronic devices
JP3012816B2 (ja) * 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
US6072228A (en) * 1996-10-25 2000-06-06 Micron Technology, Inc. Multi-part lead frame with dissimilar materials and method of manufacturing
US5981314A (en) 1996-10-31 1999-11-09 Amkor Technology, Inc. Near chip size integrated circuit package
TW351008B (en) * 1996-12-24 1999-01-21 Matsushita Electronics Corp Lead holder, manufacturing method of lead holder, semiconductor and manufacturing method of semiconductor
JP3538290B2 (ja) 1997-01-09 2004-06-14 株式会社ルネサステクノロジ 配線部材およびこれを有するリードフレーム
US5894108A (en) 1997-02-11 1999-04-13 National Semiconductor Corporation Plastic package with exposed die
US6201292B1 (en) * 1997-04-02 2001-03-13 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member used therefor
US5986885A (en) * 1997-04-08 1999-11-16 Integrated Device Technology, Inc. Semiconductor package with internal heatsink and assembly method
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
US5977630A (en) 1997-08-15 1999-11-02 International Rectifier Corp. Plural semiconductor die housed in common package with split heat sink
US5886398A (en) * 1997-09-26 1999-03-23 Lsi Logic Corporation Molded laminate package with integral mold gate
MY118338A (en) * 1998-01-26 2004-10-30 Motorola Semiconductor Sdn Bhd A leadframe, a method of manufacturing a leadframe and a method of packaging an electronic component utilising the leadframe.
US6034423A (en) * 1998-04-02 2000-03-07 National Semiconductor Corporation Lead frame design for increased chip pinout
US6130473A (en) 1998-04-02 2000-10-10 National Semiconductor Corporation Lead frame chip scale package
JP2000049184A (ja) * 1998-05-27 2000-02-18 Hitachi Ltd 半導体装置およびその製造方法
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US6294100B1 (en) * 1998-06-10 2001-09-25 Asat Ltd Exposed die leadless plastic chip carrier
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
US6184465B1 (en) * 1998-11-12 2001-02-06 Micron Technology, Inc. Semiconductor package
US6448633B1 (en) * 1998-11-20 2002-09-10 Amkor Technology, Inc. Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant
KR100379835B1 (ko) * 1998-12-31 2003-06-19 앰코 테크놀로지 코리아 주식회사 반도체패키지및그제조방법
US6560663B1 (en) * 1999-09-02 2003-05-06 Koninklijke Philips Electronics N.V. Method and system for controlling internal busses to prevent bus contention during internal scan testing
US6198171B1 (en) * 1999-12-30 2001-03-06 Siliconware Precision Industries Co., Ltd. Thermally enhanced quad flat non-lead package of semiconductor
US6384472B1 (en) * 2000-03-24 2002-05-07 Siliconware Precision Industries Co., Ltd Leadless image sensor package structure and method for making the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368179A (ja) * 2001-06-04 2002-12-20 Sony Corp リードフレーム、面実装型半導体パッケージおよびその製造方法
JP4569048B2 (ja) * 2001-06-04 2010-10-27 ソニー株式会社 面実装型半導体パッケージおよびその製造方法
JP2003124423A (ja) * 2001-10-10 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JP2009060093A (ja) * 2007-08-06 2009-03-19 Seiko Instruments Inc 半導体装置

Also Published As

Publication number Publication date
US20080036055A1 (en) 2008-02-14
US7564122B2 (en) 2009-07-21
US7057280B2 (en) 2006-06-06
US6448633B1 (en) 2002-09-10
US20040097016A1 (en) 2004-05-20
US6825062B2 (en) 2004-11-30
US20030020146A1 (en) 2003-01-30

Similar Documents

Publication Publication Date Title
JP2000164788A (ja) 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法
KR100427925B1 (ko) 반도체 장치 및 그 제조 방법
TWI527175B (zh) 半導體封裝件、基板及其製造方法
TWI453838B (zh) 具有散熱器之無引線封裝
EP3440697B1 (en) Flat no-leads package with improved contact leads
CN101546718A (zh) 半导体装置封装和制造半导体装置封装的方法
KR100585100B1 (ko) 적층 가능한 리드 프레임을 갖는 얇은 반도체 패키지 및그 제조방법
US10461019B2 (en) Package with backside protective layer during molding to prevent mold flashing failure
JP2000040775A (ja) 半導体装置及びその製造方法
US20060214308A1 (en) Flip-chip semiconductor package and method for fabricating the same
KR100538485B1 (ko) 리드 프레임을 이용한 범프 칩 캐리어 패키지의 제조 방법
CN101562138A (zh) 半导体封装件制法
JP4635471B2 (ja) 半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム
US7646095B2 (en) Semiconductor device
JP2009021366A (ja) 半導体装置
CN218939665U (zh) 芯片封装结构
KR100279252B1 (ko) 세라믹패키지
KR101237344B1 (ko) 향상된 신뢰성 및 높은 열방출능력을 갖는 몰디드 리드리스패키지 및 소잉형 몰디드 리드리스 패키지 및 그 제조방법
KR19990051002A (ko) 적층형 패키지 및 그 제조방법
KR100313500B1 (ko) 테이프캐리어패키지및그제조방법
KR100349362B1 (ko) 웨이퍼 레벨 패키지 및 그의 제조 방법
JPH02202042A (ja) 樹脂封止型半導体装置
KR19980083259A (ko) 칩 싸이즈 반도체 패키지의 구조 및 그 제조 방법
KR100753795B1 (ko) 반도체 패키지 및 그 제조 방법
JP2002026168A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees