JP2000040775A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】本発明は半導体素子の回路形成面を樹脂により
封止した構成の半導体装置及びその製造方法に関し、ク
ラックの発生を抑制することにより信頼性の向上を図る
ことを課題とする。 【解決手段】半導体素子２２Ａと、この半導体素子２２
Ａを搭載する基板２５と、半導体素子２２Ａに形成され
た回路形成面２３を封止する封止樹脂２７Ａとを具備す
る半導体装置において、前記封止樹脂２７Ａに、前記し
た回路形成面２３を封止する回路面封止部２８Ａに加
え、これと一体的に半導体素子２２Ａの外周側面２２ａ
を覆う側面被覆部２９Ａを設ける。また、半導体素子２
２Ａの高さ寸法をＴとしたとき、側面被覆部２９Ａの回
路形成面２３からの高さｔをＴ／４≦ｔ≦Ｔとなるよう
構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に半導体素子の回路形成面を樹脂に
より封止した構成の半導体装置及びその製造方法に関す
る。近年、半導体装置が搭載される電子機器の小型化に
伴い、半導体装置の小型化が図られている。このため、
半導体装置の大きさを半導体素子（チップ）の大きさに
極めて近付けたＣＳＰ(Chip Size Package) が開発さ
れ、また実用されるようになってきている。
【０００２】このＣＳＰは、回路形成面を保護するため
に少なくとも回路形成面を封止樹脂により封止するよう
構成されており、また放熱特性を向上させる面から半導
体素子背面を露出させた構成とされている。また、上記
のようにＣＳＰはその大きさが略半導体素子と同じで小
型化を図ることができるが、半導体装置としての所定の
強度も維持させる必要がある。
【０００３】
【従来の技術】図１及び図２は、従来の半導体装置の一
例を示している。図１は、従来のＢＧＡ(Ball Grid Arr
ay) タイプの半導体装置１Ａを示している。この半導体
装置１Ａは、その全体形状が半導体素子２と略等しい形
状とされたＣＳＰである。
【０００４】この半導体装置１Ａは、大略すると半導体
素子２Ａ，基板５，はんだボール６，及び封止樹脂７Ａ
等により構成されている。半導体素子２Ａはベアチップ
であり、その回路形成面３にはバンプ４が配設されてい
る。この半導体素子２Ａは、バンプ４により基板５にフ
ェイスダウンで接合されている。また、放熱特性を向上
させる面より、半導体素子２Ａの背面２ａは、外部に露
出された構成とされている。
【０００５】基板５は例えばＴＡＢ(Tape Automated Bo
nding)基板であり、その下部には外部接続端子となるは
んだボール６が配設されている。このはんだボール６と
バンプ４は、基板５に形成された配線及びスルーホール
を介して電気的に接続された構成とされている。また、
半導体素子２Ａの回路形成面３は保護を行なわないと、
酸化及び腐食が発生し易いため、半導体素子２Ａと基板
５との間には封止樹脂７Ａが配設されている。この封止
樹脂７Ａを配設することにより、半導体素子２Ａの回路
形成面３は保護され、半導体装置１Ａの信頼性を向上さ
せることができる。従来、この封止樹脂７Ａは、半導体
素子２Ａの回路形成面３のみを覆うよう配設されてい
た。
【０００６】一方、図２は、従来のリードフレームタイ
プの半導体装置１Ｂを示している。この半導体装置１Ｂ
も、その全体形状が半導体素子２Ｂと略等しい形状とさ
れたＣＳＰである。この半導体装置１Ｂは、大略すると
半導体素子２Ｂ，リード８，及び封止樹脂７Ｂ等により
構成されている。半導体素子２Ｂはベアチップであり、
その回路形成面３には電極パッド１２が形成されてい
る。また本従来例においても、放熱特性を向上させる面
より、半導体素子２Ｂの背面２ａは、外部に露出された
構成とされている。
【０００７】リード８は、そのインナー側の端部を接着
剤９により半導体素子２Ｂに固定されている。また、リ
ード８のインナー側端部と回路形成面３に形成された電
極パッド１２との間には、ワイヤ１０が配設されてい
る。この半導体装置１Ｂにおいても、半導体素子２Ｂの
回路形成面３を保護する必要があり、よって半導体素子
２Ｂの回路形成面３には封止樹脂７Ｂが形成されてい
る。そして、リード８のアウター部分は封止樹脂７Ｂか
ら外部に延出し、外部接続端子として機能する構成とさ
れている。本従来例においても、封止樹脂７Ｂは、半導
体素子２Ｂの回路形成面３のみを覆うよう配設されてい
た。
【０００８】
【発明が解決しようとする課題】ところで、図１に示す
ように、半導体装置１Ａを実装基板１３に実装した場
合、半導体素子２Ａと実装基板１３の熱膨張係数の違い
により、例えばリフロー時のように熱の印加時に応力が
発生する。この応力は、半導体素子２Ａと封止樹脂７Ａ
との界面に集中して発生する。
【０００９】図３は、半導体素子２Ａと封止樹脂７Ａと
の界面に応力集中が発生した時、半導体装置１Ａに発生
する現象を説明するための図である。前記のように、半
導体素子２Ａと実装基板１３の熱膨張係数の違いにより
発生する応力は、半導体素子２Ａと封止樹脂７Ａとの界
面、換言すれば回路形成面３と封止樹脂７Ａとの界面に
集中して発生する（図３（Ａ）に、回路形成面３と封止
樹脂７Ａとの界面を矢印Ａで示す位置）。
【００１０】よって、この回路形成面３（半導体素子２
Ａ）と封止樹脂７Ａとの界面Ａには、図３（Ｂ）に示す
ように、微小クラック１１Ａが発生し易くなる。また、
微小クラック１１Ａが発生すると、その後に熱応力が印
加されることによりクラックは徐々に進行し、やがて図
３（Ｃ）に示すような大きなクラック１１Ｂとなる。そ
して、最終的には半導体素子２Ａの回路形成面３はクラ
ック１１Ｂにより破壊され、半導体素子２Ａが機能しな
い状態となるおそれがある。
【００１１】一方、半導体装置１Ａ，１Ｂの耐湿性に注
目すると、図１及び図２に示されるように、回路形成面
３（半導体素子２Ａ）と封止樹脂７Ａとの界面は外気に
晒されているため、耐湿性に対して十分な効果が得られ
ない。よって、この界面から水分が半導体装置１Ａ，１
Ｂ内に侵入し、熱印加時においてはこの水分が蒸発して
体積が増大することによりクラックが発生してしまう。
また、水分が回路形成面３に付着した場合には、回路形
成面３が腐食してしまうおそれもある。
【００１２】更に、半導体装置１Ａ，１Ｂは半導体素子
２Ａ，２Ｂの背面２ａが露出した構成であるため、搬送
等により半導体素子２Ａ，２Ｂにいわゆるエッジ欠けが
発生しやすい。このエッジ欠けが発生すると、これに起
因して半導体素子２Ａ，２Ｂにチップクラックが発生
し、半導体素子２Ａ，２Ｂの動作不良の原因となるとい
う問題点も生じる。
【００１３】本発明は上記の点に鑑みてなされたもので
あり、クラックの発生を抑制することにより信頼性の向
上を図った半導体装置及びその製造方法を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次に述べる各手段を講じたことを特徴と
するものである。請求項１記載の発明は、半導体素子
と、該半導体素子を搭載する基板と、前記半導体素子が
前記基板に搭載された状態において、前記半導体素子に
形成された回路形成面を封止する封止樹脂と、を具備す
る半導体装置において、前記封止樹脂に、前記半導体素
子の外周側面を覆う側面被覆部を設けたことを特徴とす
るものである。
【００１５】また、請求項２記載の発明は、前記請求項
１記載の半導体装置において、前記側面被覆部の回路形
成面からの高さをｔとし、前記半導体素子の高さ寸法を
Ｔとした場合、前記側面被覆部の回路形成面からの高さ
ｔがＴ／４≦ｔ≦Ｔとなるよう構成したことを特徴とす
るものである。
【００１６】また、請求項３記載の発明は、半導体素子
と、該半導体素子を搭載する基板と、前記半導体素子が
前記基板に搭載された状態において、前記半導体素子に
形成された回路形成面を封止する封止樹脂と、を具備す
る半導体装置において、前記半導体素子の前記回路形成
面と反対側に位置する背面の辺エッジに面取り部を形成
したことを特徴とするものである。
【００１７】また、請求項４記載の発明は、前記請求項
３記載の半導体装置において、更に、前記半導体素子の
前記回路形成面の辺エッジに面取り部を形成したことを
特徴とするものである。また、請求項５記載の発明は、
半導体素子と、該半導体素子を搭載する基板と、前記半
導体素子が前記基板に搭載された状態において、前記半
導体素子に形成された回路形成面を封止する封止樹脂
と、を具備する半導体装置において、前記半導体素子の
前記回路形成面と反対側に位置する背面のコーナーエッ
ジに面取り部を形成したことを特徴とするものである。
【００１８】また、請求項６記載の発明は、前記請求項
５記載の半導体装置において、更に、前記半導体素子の
前記回路形成面のコーナーエッジに面取り部を形成した
ことを特徴とするものである。また、請求項７記載の発
明は、前記請求項１または２記載の半導体装置におい
て、前記半導体素子の前記回路形成面と反対側に位置す
る背面の辺エッジに面取り部を形成したことを特徴とす
るものである。
【００１９】また、請求項８記載の発明は、前記請求項
７記載の半導体装置において、更に、前記半導体素子の
前記回路形成面の辺エッジに面取り部を形成したことを
特徴とするものである。また、請求項９記載の発明は、
前記請求項１または２記載の半導体装置において、前記
半導体素子の前記回路形成面と反対側に位置する背面の
コーナーエッジに面取り部を形成したことを特徴とする
ものである。
【００２０】また、請求項１０記載の発明は、前記請求
項９記載の半導体装置において、更に、前記半導体素子
の前記回路形成面のコーナーエッジに面取り部を形成し
たことを特徴とするものである。また、請求項１１記載
の発明は、前記請求項７乃至１０のいすれかに記載の半
導体装置において、前記封止樹脂が前記面取り部を被覆
していることを特徴とするものである。
【００２１】また、請求項１２記載の発明は、半導体素
子の背面露出部分に捺印処理を行なう捺印工程を有する
半導体装置の製造方法において、前記捺印工程で前記捺
印処理を行なうのに、１００ｎｍ以上でかつ８００ｎｍ
以下の波長範囲内のレーザーを用いたことを特徴とする
ものである。
【００２２】また、請求項１３記載の発明は、前記請求
項１２記載の半導体装置の製造方法において、前記半導
体素子の背面に対する前記レーザーによる捺印の深さを
２μｍ以下としたことを特徴とするものである。また、
請求項１４記載の発明は、半導体素子の背面が封止樹脂
から露出した構成の半導体装置の製造方法において、前
記封止樹脂となる樹脂をポッティングすることにより、
前記半導体素子の側面全体を封止樹脂で覆う樹脂注入工
程と、該樹脂注入工程終了後、前記半導体素子の背面に
残存する前記封止樹脂を１００ｎｍ以上でかつ８００ｎ
ｍ以下の波長範囲内のレーザーにより除去する除去工程
とを有することを特徴とするものである。
【００２３】上記の各手段は、次のように作用する。請
求項１記載の発明によれば、半導体素子に形成された回
路形成面を封止する封止樹脂に、半導体素子の外周側面
を覆う側面被覆部を設けたことにより、封止樹脂と半導
体素子との密着性を向上させることができる。よって、
耐リフロー性及び耐湿性が向上し、これにより半導体装
置の信頼性を向上することができる。
【００２４】また、封止樹脂が半導体素子の側面まで配
設されていることから、温度サイクル時において回路形
成面近傍に応力が集中することを防止でき、回路形成面
が損傷することを防止することができる。また、請求項
２記載の発明によれば、側面被覆部の回路形成面からの
高さをｔとし、半導体素子の高さ寸法をＴとした場合、
側面被覆部の回路形成面からの高さｔがＴ／４≦ｔ≦Ｔ
となるよう構成したことにより、耐リフロー性及び耐湿
性が向上、及び応力集中による半導体装置の損傷をより
確実に防止することができる。
【００２５】また、請求項３及び請求項５記載の発明に
よれば、半導体素子の背面の辺エッジ或いはコーナーエ
ッジに面取り部を形成したことにより、例えば搬送時等
において生じる半導体素子のエッジ欠けを防止すること
ができる。エッジ欠けが存在すると、熱サイクルを印加
した場合にこのエッジ欠け部分からクラックが発生する
おそれがあるが、辺エッジ或いはコーナーエッジに面取
り部を形成することにより、このクラックの発生を防止
することが可能となる。
【００２６】また、請求項４及び請求項６記載の発明に
よれば、半導体素子の背面に加え、更に半導体素子の回
路形成面の辺エッジ或いはコーナーエッジに面取り部を
形成したことにより、半導体素子と封止樹脂の接触面積
を広くすることができる。よって、半導体素子と封止樹
脂との密着性及び耐湿性は更に向上する。また、回路形
成面の面取り部は封止樹脂により確実に保護されること
となり、エッジ欠けの発生及びこれに起因したクラック
の発生を防止することができる。
【００２７】また、請求項７及び請求項９記載の発明に
よれば、封止樹脂に半導体素子の外周側面を覆う側面被
覆部を設けると共に、半導体素子の背面の辺エッジ或い
はコーナーエッジに面取り部を形成したことにより、耐
リフロー性，耐湿性，及び温度サイクル性の向上と、エ
ッジ欠けの発生防止を共に実現することができる。
【００２８】また、請求項８及び請求項１０記載の発明
によれば、封止樹脂に半導体素子の外周側面を覆う側面
被覆部を設け、また半導体素子の背面に加えて半導体素
子の回路形成面の辺エッジ或いはコーナーエッジに面取
り部を形成したことにより、耐リフロー性，耐湿性，及
び温度サイクル性の向上と、エッジ欠けの発生及びこれ
に起因したクラックの発生をより確実に防止することが
できる。
【００２９】また、請求項１１記載の発明によれば、封
止樹脂が面取り部を被覆した構成とすることにより、面
取り部は封止樹脂により封止されるため、面取り部によ
るチップ欠け防止効果に加え、封止効果による信頼性の
向上を図ることができる。また、面取り部が存在するこ
とにより、素子側面が垂直面である場合に比べ、封止樹
脂は半導体素子の側面に配設しやすくなり、必要となる
樹脂量を少なくすることができる。
【００３０】また、請求項１２記載の発明によれば、捺
印工程で捺印処理を行なうのに用いるレーザーの波長範
囲を１００ｎｍ以上でかつ８００ｎｍ以下としたことに
より、半導体素子の回路形成面に損傷を与えることな
く、半導体素子の背面に捺印を形成することができる。
即ち、レーザーの波長が１００ｎｍ未満であると、半導
体素子のレーザーの吸収係数が急激に高くなり、半導体
素子に捺印を形成することができなくなる。また、レー
ザーの波長が８００ｎｍを越えると、半導体素子のレー
ザーの吸収係数が急激に低くなり、半導体素子の回路形
成面にレーザー光が達し、回路形成面が破壊されるおそ
れがある。
【００３１】しかるに、レーザーの波長範囲を１００ｎ
ｍ以上でかつ８００ｎｍ以下とすることにより、半導体
素子の回路形成面に損傷を与えることなく、半導体素子
の背面に捺印を形成することができる。また、請求項１
３記載の発明によれば、半導体素子の背面に対するレー
ザーによる捺印の深さを２μｍ以下に設定することによ
り、温度サイクル等によりレーザ捺印部からクラックが
発生することを防止することができる。
【００３２】更に、請求項１４記載の発明によれば、樹
脂注入工程において、封止樹脂となる樹脂をポッティン
グすることにより半導体素子の側面全体を前記封止樹脂
で覆うことにより、トランスファーモールド法により樹
脂を形成するのに比べ、容易に封止樹脂を形成すること
ができる。また、続く除去工程では、半導体素子の背面
に残存する封止樹脂（余剰樹脂）を１００ｎｍ以上でか
つ８００ｎｍ以下の波長範囲内のレーザーにより除去す
ることにより、半導体素子に影響を与えることなく、余
剰樹脂の除去を容易に行なうことができる。また、この
レーザーを用いて、除去工程に連続して半導体素子に捺
印処理を行なうことも可能となる。
【００３３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。先ず、図１を用いて本発明の第
１実施例である半導体装置２０Ａについて説明する。こ
の半導体装置２０Ａは、その全体形状が半導体素子２２
と略等しい形状とされたＣＳＰであり、よって小型化が
図られている。
【００３４】半導体装置２０Ａは、大略すると半導体素
子２２Ａ，基板２５，はんだボール２６，及び封止樹脂
２７Ａ等により構成されている。半導体素子２２Ａはベ
アチップであり、その回路形成面２３にはバンプ２４が
配設されている。また、本実施例で用いる半導体素子２
２Ａは、特に面取り加工等は行なわれておらず、よって
矩形状の外形を有したものである。この半導体素子２２
Ａは、バンプ２４により基板２５にフェイスダウンで接
合されている。また、放熱特性を向上させる面より、半
導体素子２２Ａの背面２２ａは外部に露出された構成と
されている。
【００３５】基板２５は例えばＴＡＢ基板であり、その
下部には外部接続端子となるはんだボール２６が配設さ
れている。このはんだボール２６とバンプ２４は、基板
２５に形成された配線及びスルーホール（図示せず）を
介して電気的に接続された構成とされている。尚、基板
２５はＴＡＢ基板に限定されるものではなく、ガラス−
エポキシ基板等の樹脂基板を用いることも、またセラミ
ック基板を用いることも可能である。また、外部接続端
子ははんだボール２６に限定されるものではなく、銅ボ
ール等の他の金属ボールを用いることも、また鉛レスは
んだを用いたボールを用いることも可能である。
【００３６】一方、上記したように半導体素子２２Ａの
能動領域となる回路形成面２３は、保護を行なわないと
酸化及び腐食が発生し易い。このため、半導体素子２２
Ａ（具体的には、回路形成面２３）と基板２５との間に
は封止樹脂２７Ａが配設されている。この封止樹脂２７
Ａは後述するように、ポッティングにより形成されるも
のであり、またその材質としては例えばエポキシ系樹
脂、或いはシリコン系樹脂を用いることが考えられる。
【００３７】本実施例では、封止樹脂２７Ａを回路形成
面２３を封止する回路面封止部２８Ａと、半導体素子２
２Ａの外周側面２２ｂを覆う側面被覆部２９Ａとを一体
的に設けた構成としたことを特徴とするものである。ま
た、側面被覆部２９Ａの回路形成面２３からの高さをｔ
とし、半導体素子２２Ａの高さ寸法をＴ（図４に、この
各高さｔ，Ｔを矢印で示す）とした場合、側面被覆部２
９Ａの回路形成面２３からの高さｔがＴ／４≦ｔ≦Ｔと
なるよう構成している。
【００３８】また、図５は本発明の第２実施例である半
導体装置２０Ｂを示している。尚、図５において、図４
に示した第１実施例に係る半導体装置２０Ａと同一構成
については同一符号を付してその説明を省略する。ま
た、以下説明する各実施例においても同様とする。半導
体装置２０Ｂにおいても、封止樹脂２７Ｂは回路形成面
２３を封止する回路面封止部２８Ｂと、半導体素子２２
Ａの外周側面２２ｂを覆う側面被覆部２９Ｂとにより構
成されているが、本実施例では側面被覆部２９Ｂの高さ
が半導体素子２２Ａの背面２２ａと同一高さとなるよう
構成したことを特徴とするものである（ｔ＝Ｔ）。
【００３９】上記した第１及び第２実施例に係る半導体
装置２０Ａ，２０Ｂの構成によれば、半導体素子２２Ａ
の側面２２ｂの所定範囲が側面被覆部２９Ａ，２９Ｂに
より覆われた構成となるため、封止樹脂２７Ａ，２７Ｂ
と半導体素子２２Ａとの密着性を向上させることができ
る。よって、耐リフロー性及び耐湿性が向上し、これに
より半導体装置２０Ａ，２０Ｂの信頼性を向上すること
ができる。
【００４０】また、封止樹脂２７Ａ，２７Ｂが半導体素
子２２Ａの側面２２ｂまで配設されていることから、温
度サイクル時において回路形成面２３が破損することを
防止することができる。ここでいう温度サイクルとは信
頼性試験の一つであり、半導体装置２０Ａ，２０Ｂに対
し、例えば−６５℃と１５０℃との間で加熱・冷却を交
番的に印加する試験をいう。
【００４１】ここで、上記のように封止樹脂２７Ａ，２
７Ｂを半導体素子２２Ａの側面２２ｂに配設することに
より、回路形成面２３の破損が抑制できる理由について
説明する。先に図３を用いて説明したように、応力集中
は半導体素子２２Ａと実装基板（図４及び図５には図示
せず）との熱膨張係数の違いにより発生し、その発生位
置は半導体素子２２Ａと封止樹脂２７Ａ，２７Ｂとの界
面、換言すれば回路形成面２３と封止樹脂２７Ａ，２７
Ｂとの界面に集中する。図４及び図５に、この応力集中
が発生する位置を矢印Ｂ１，Ｂ２で示している。
【００４２】従って、第１及び第２実施例に係る半導体
装置２０Ａ，２０Ｂにおいても、温度サイクルを実施し
た場合、半導体素子２２Ａと実装基板の熱膨張係数の違
いにより、位置Ｂ１，Ｂ２に応力が集中する。半導体装
置２０Ａにおいては、この応力集中が発生する位置Ｂ１
は、回路形成面２３からＴ／４（Ｔは半導体素子２２Ａ
の厚さ）以上離間した位置である。また、半導体装置２
０Ｂにおいては、この応力集中が発生する位置Ｂ２は、
回路形成面２３から半導体素子２２Ａの厚さＴだけ離間
した位置である。
【００４３】よって、第１及び第２実施例に係る半導体
装置２０Ａ，２０Ｂでは、応力集中が発生する位置が回
路形成面２３から離間しているため、仮に位置Ｂ１，Ｂ
２にクラックが発生しても、これが回路形成面２３に至
ることはなく、よって温度サイクルを実施しても回路形
成面２３が破損することを防止でき、半導体装置２０
Ａ，２０Ｂの信頼性を向上させることができる。
【００４４】また、側面被覆部２９Ａ，２９Ｂが半導体
素子２２Ａの側面２２ｂを覆うことにより、半導体素子
２２Ａはその外部の大なる面積を封止樹脂２７Ａ，２７
Ｂに保持された構成となる。よって、半導体素子２２Ａ
が熱変形しようとしても、封止樹脂２７Ａ，２７Ｂはこ
の変形を阻止する機能を奏し、これにより応力集中を緩
和することができる。従って、位置Ｂ１，Ｂ２において
クラックが発生することを防止でき、これによっても半
導体装置２０Ａ，２０Ｂの信頼性を向上させることがで
きる。
【００４５】図６は、本発明者が実施した温度サイクル
の実験結果を示している。同図において、横軸はサイク
ル数（−６５℃と１５０℃との間で加熱・冷却を１回繰
り返すことを１サイクルとする）を示しており、縦軸は
これにより発生した不良品の発生率（総合不良発生率）
を示している。また、比較例としては、先に図１に示し
た半導体装置１Ａを用い、また実施例としては図４に示
した半導体装置２０Ａを用いた。
【００４６】同図に示す実験結果を考察すると、比較例
では１００サイクルで約１０パーセントの不良品が発生
し、４００サイクル以上では約４０パーセントの不良品
が発生している。これに対し、側面被覆部２９Ａにより
半導体素子２２Ａの側面２２ｂを覆った半導体装置２０
Ａでは、全てのサイクル数領域において全く不良品は発
生しなかった。この実験結果からも、本実施例の構成に
よれば、半導体装置２０Ａ，２０Ｂの信頼性を向上させ
ることができることが判る。
【００４７】続いて、図７を用いて本発明の第３実施例
である半導体装置２０Ｃについて説明する。本実施例に
係る半導体装置２０Ｃは、半導体素子２２Ｂの回路形成
面２３と反対側に位置する背面２２ａの辺エッジに背面
側面取り部３０を形成したことを特徴とするものであ
る。この背面側面取り部３０は、背面２２ａの４つの辺
エッジ全てに形成されている。
【００４８】この背面側面取り部３０を形成するには、
例えば半導体素子２２Ｂをウェーハからダイシングによ
り切断し個片化する際、異なる歯圧或いは異なる歯角を
有する２枚のダイシングブレードを用いてダイシングす
ることにより、容易に形成することができる。本実施例
のように、半導体素子２２Ｂの背面２２ａの辺エッジに
背面側面取り部３０を形成することにより、例えば搬送
時等において半導体素子２２Ｂにエッジ欠けが発生する
ことを防止することができる。エッジ欠けが存在する
と、上記した熱サイクルを実施した場合にエッジ欠け部
分からクラックが発生するおそれがあり、このクラック
が回路形成面２３に達すると半導体装置２０Ｃが機能し
なくなってしまう。
【００４９】しかるに、背面側面取り部３０を形成する
ことにより、このクラックの発生を防止することがで
き、半導体装置２０Ｃの信頼性の向上を図ることができ
る。続いて、図８を用いて本発明の第４実施例である半
導体装置２０Ｄについて説明する。前記した第３実施例
に係る半導体装置２０Ｃでは、半導体素子２２Ｂの背面
２２ａの辺エッジに背面側面取り部３０を形成した構成
としたが、本実施例に係る半導体装置２０Ｄは、背面側
面取り部３０に加えて半導体素子２２Ｃの回路形成面２
３の辺エッジに回路面側面取り部３１を形成したことを
特徴とするものである。この回路面側面取り部３１も、
背面側面取り部３０と同様の形成方法により形成するこ
とができる。
【００５０】本実施例のように、背面側面取り部３０に
加え半導体素子２２Ｃの回路形成面２３の辺エッジに回
路面側面取り部３１を形成したことにより、半導体素子
２２Ｃと封止樹脂２７の接触面積を広くすることができ
る。よって、半導体素子２２Ｃと封止樹脂２７との密着
性及び耐湿性を更に向上することができ、半導体装置２
０Ｄの信頼性を向上させることができる。また、回路面
側面取り部３１は封止樹脂２７により確実に保護される
こととなり、エッジ欠けの発生及びこれに起因したクラ
ックの発生を防止することができ、これによっても半導
体装置２０Ｄの信頼性を向上させることができる。
【００５１】続いて、図９を用いて本発明の第５実施例
である半導体装置２０Ｅについて説明する。本実施例に
係る半導体装置２０Ｅは、半導体素子２２Ｄの回路形成
面２３と反対側に位置する背面２２ａのコーナーエッジ
に背面側角面取り部３２を形成したことを特徴とするも
のである。この背面側面取り部３０は、背面２２ａの４
つのコーナーエッジ全てに形成されている。
【００５２】この背面側角面取り部３２も、前記した第
３及び第４実施例で説明したと同様に、半導体素子２２
Ｄをウェーハからダイシングにより切断し個片化する
際、異なる歯圧或いは異なる歯角を有する２枚のダイシ
ングブレードを用いてダイシングすることにより形成す
ることができる。本実施例のように、半導体素子２２Ｄ
の背面２２ａのコーナーエッジに背面側角面取り部３２
を形成することによっても、第３及び第４実施例と同様
に、搬送時等において半導体素子２２Ｄにエッジ欠けが
発生することを防止することができる。よって、エッジ
欠けに起因して発生するクラックを抑制することがで
き、半導体装置２０Ｅの信頼性を向上させることができ
る。
【００５３】続いて、図１０を用いて本発明の第６実施
例である半導体装置２０Ｆについて説明する。本実施例
に係る半導体装置２０Ｆは、背面側角面取り部３２に加
えて半導体素子２２Ｅの回路形成面２３のコーナーエッ
ジに回路面側角面取り部３３を形成したことを特徴とす
るものである。この回路面側角面取り部３３も、背面側
角面取り部３２と同様の形成方法により形成することが
できる。
【００５４】本実施例のように、背面側角面取り部３２
に加え半導体素子２２Ｅの回路形成面２３のコーナーエ
ッジに回路面側角面取り部３３を形成したことにより、
半導体素子２２Ｅと封止樹脂２７の接触面積を広くする
ことができる。よって、前記した第４実施例と同様に、
半導体素子２２Ｃと封止樹脂２７との密着性及び耐湿性
を更に向上することができ、半導体装置２０Ｆの信頼性
を向上させることができる。また、回路面側角面取り部
３３は封止樹脂２７により確実に保護されることとな
り、エッジ欠けの発生及びこれに起因したクラックの発
生を防止することができ、これによっても半導体装置２
０Ｆの信頼性を向上させることができる。
【００５５】続いて、図１１を用いて本発明の第７実施
例である半導体装置２０Ｇについて説明する。本実施例
に係る半導体装置２０Ｇは、先に図４を用いて説明した
第１実施例に係る半導体装置２０Ａと、図７を用いて説
明した第３実施例に係る半導体装置２０Ｃを複合させた
構成を有している。
【００５６】具体的には、封止樹脂２７Ａに半導体素子
２２Ｂの外周側面２２ｂを覆う側面被覆部２９Ａとを一
体的に設けると共に、半導体素子２２Ｂの背面２２ａに
背面側面取り部３０を形成した構成とされている。ま
た、本実施例では、側面被覆部２９Ａが背面２２ａの近
傍まで配設され、よって背面側面取り部３０の一部を被
覆した構成とされている。
【００５７】本実施例の半導体装置２０Ｇによれば、第
１実施例及び第３実施例で実現できる効果を共有するこ
とが可能となり、よって耐リフロー性，耐湿性，及び温
度サイクル性の向上を図ることができると共に、エッジ
欠けの発生を防止することができ、半導体装置２０Ｇの
信頼性をより高めることができる。また、上記のように
側面被覆部２９Ａ（封止樹脂２７Ａ）は背面側面取り部
３０の一部を被覆するため、背面側面取り部３０は側面
被覆部２９Ａにより保護された（封止された）構成とな
る。よって、背面側面取り部３０が奏するチップ欠け防
止効果に加え、封止樹脂２７Ａによる封止効果を実現で
き、半導体装置２０Ｇの信頼性を更に向上させることが
できる。
【００５８】更に、背面側面取り部３０が存在すること
により、素子側面２２ｂが垂直面である場合（図４及び
図５参照）に比べ、封止樹脂２７Ａは半導体素子２２Ｂ
の側面２２ｂに配設しやすくなる。即ち、背面側面取り
部３０は傾斜面であるため、垂直面に比べて側面被覆部
２９Ａは背面側面取り部３０に乗りやすくなる。よっ
て、封止樹脂２７Ａの形成時において、素子側面２２ｂ
からずり落ちる樹脂量を低減でき、側面被覆部２９Ａを
形成するのに必要となる樹脂量を少なくすることができ
る。
【００５９】続いて、図１２を用いて本発明の第８実施
例である半導体装置２０Ｈについて説明する。本実施例
に係る半導体装置２０Ｈは、先に図４を用いて説明した
第１実施例に係る半導体装置２０Ａと、図８を用いて説
明した第４実施例に係る半導体装置２０Ｄを複合させた
構成を有している。
【００６０】具体的には、封止樹脂２７Ａに半導体素子
２２Ｃの外周側面２２ｂを覆う側面被覆部２９Ａとを一
体的に設け、半導体素子２２Ｃの背面２２ａに背面側面
取り部３０を形成し、更に半導体素子２２Ｃの回路形成
面２３に回路面側面取り部３１を形成した構成とされて
いる。また、本実施例においても、側面被覆部２９Ａは
背面２２ａの近傍まで配設され、よって背面側面取り部
３０の一部を被覆した構成とされている。
【００６１】本実施例の半導体装置２０Ｈによれば、第
１実施例及び第４実施例で実現できる効果を共有するこ
とが可能となり、よって耐リフロー性，耐湿性，及び温
度サイクル性の向上と、エッジ欠けの発生及びこれに起
因したクラックの発生をより確実に防止することができ
る。尚、先に図９及び図１０を用いて説明した第５実施
例及び第６実施例に係る半導体装置２０Ｅ，２０Ｆにお
いて、封止樹脂２７Ａに側面被覆部２９Ａを設け、この
側面被覆部２９Ａがに半導体素子２２Ｃの外周側面２２
ｂを覆うよう構成してもよい。この構成とした場合に
も、図１１及び図１２で説明した第７実施例及び第８実
施例に係る半導体装置２０Ｇ，２０Ｈで得られると同様
の効果を実現することができる。
【００６２】続いて、図１３を用いて本発明の第１実施
例である半導体装置の製造方法について説明する。尚、
本実施例では、半導体装置２０Ｉに設けられた半導体素
子２２Ａの背面露出部分に捺印処理を行なう捺印工程に
特徴を有し、他の製造工程は周知であるため、捺印工程
についてのみ説明するものとする。
【００６３】半導体装置２０Ｉの製造工程には、半導体
装置２０Ｉの識別を行なうため、社標，生産国表示，品
名，ロット番号等の捺印３６（図では、捺印３６を簡略
化して示している）を行なう捺印工程が実施される。こ
の際、半導体素子２２Ａの背面２２ａが露出した構成の
半導体素子２２Ａでは、この背面２２ａに捺印３６を実
施する必要がある。
【００６４】しかるに、半導体素子２２Ａは、能動領域
となる回路形成面２３を有しているため、捺印３６を深
く形成した場合には回路形成面２３に影響を与え、動作
不良が発生するおそれがある。このため、捺印３６は、
上記識別標識が確認しうる範囲において、なるべく浅く
形成する必要がある。そこで本実施例では、捺印工程で
捺印処理を行なうのに際し、１００ｎｍ以上でかつ８０
０ｎｍ以下の波長範囲内のレーザー光３５を用いると共
に、半導体素子２２Ａの背面２２ａに対するレーザー光
３５による捺印３６の深さを２μｍ以下となるよう構成
したことを特徴とするものである。
【００６５】図１３（Ａ）は、レーザー装置３４を用い
て半導体素子２２Ａの背面２２ａに捺印３６形成してい
る様子を示しており、また図１３（Ｂ）は形成された捺
印３６の例を示している。本実施例のように、捺印工程
で捺印処理を行なうのに用いるレーザー装置３４が発生
するレーザ光３５の波長範囲を１００ｎｍ以上でかつ８
００ｎｍ以下の範囲に設定することにより、半導体素子
２２Ａの回路形成面２３に損傷を与えることなく捺印３
６を形成することができる。これについて、図１４を用
いて説明する。
【００６６】図１４は、レーザー光３５の波長と、半導
体素子２２Ａのレーザー吸収係数との関係を示してい
る。同図から判るように、レーザー光３５の波長が８０
０ｎｍを越えると、半導体素子２２Ａのレーザー光３５
を吸収する吸収係数が急激に低くなり、よってレーザー
光３５は半導体素子２２Ａ内を容易に通過して回路形成
面２３に達し、回路形成面２３が破壊されるおそれがあ
る。
【００６７】一方、レーザー光３５の波長が１００ｎｍ
未満であると、半導体素子２２Ａのレーザー光３５の吸
収係数が急激に高くなることが知られており、半導体素
子２２Ａに捺印を形成することができなくなる。よっ
て、レーザー光３５の波長範囲を１００ｎｍ以上でかつ
８００ｎｍ以下とすることにより、半導体素子２２Ａに
回路形成面２３に損傷を与えることなく、半導体素子２
２Ａの背面２２ａに捺印３６を形成することができる。
【００６８】また、この捺印３６の形成時に、上記レー
ザー光３５の波長範囲の制御に加え、レーザー光３５の
照射時間及び走査時間を制御することにより、形成され
る捺印２６の深さは２μｍ以下となるよう構成されてい
る。この構成とすることによっても、半導体素子２２Ａ
の回路形成面２３に影響を与えることなく捺印３６を形
成することができる。これについて、図１５を用いて説
明する。
【００６９】図１５は本発明者が行なった実験結果を示
しており、温度サイクルを実施した時に不良品が発生す
る割合を示している。尚、本実験の実験条件は、先に図
６を用いて説明した実験条件と同一である。また、同図
には、捺印２６の深さを２μｍとした実施例と、レーザ
ー深さを３μｍ以上とした半導体装置の実験結果を比較
例として合わせて記載している。
【００７０】同図にから判るように、比較例に係る半導
体装置では、サイクル数の増加に伴い不良率は急激に上
昇し、１０００サイクル以上においては１００パーセン
トの半導体装置に不良が発生する。これに対し、捺印２
６の深さを２μｍ以下とした本実施例に係る半導体装置
２０Ｉでは、全てのサイクル域において不良品の発生は
なかった。よって、同図に示す実験結果から、捺印２６
の深さを２μｍ以下とすることにより、半導体装置２０
Ｉの信頼性の向上を図ることができることが立証され
る。
【００７１】続いて、図１６を用いて本発明の第１実施
例である半導体装置の製造方法について説明する。本実
施例は先に図５を用いて説明した側面被覆部２９Ｂが半
導体素子２２Ａの背面２２ａと同一高さとなるよう構成
された半導体装置２０Ｂを製造する方法である。また、
本実施例に係る製造方法は、封止樹脂２７Ｂを形成する
樹脂注入工程と、この樹脂注入工程において発生する余
剰樹脂３８を除去する除去工程に特徴を有するものであ
り他の製造工程は周知であるため、樹脂注入工程及び除
去工程についてのみ説明するものとする。
【００７２】図１６（Ａ）は、封止樹脂２７Ｂを形成す
る樹脂注入工程を示している。同図に示すように、樹脂
注入工程では、封止樹脂２７Ｂとなる樹脂をディスペン
サー３７を用いてポッティングすることにより形成す
る。このように、ディスペンサー３７を用いたポッティ
ングにより封止樹脂２７Ｂを形成することにより、半導
体素子２２Ａの側面２２ｂに容易に側面被覆部２９Ｂを
形成することができる。また、トランスファーモールド
法により封止樹脂２７Ｂを形成する方法に比べ、金型を
必要とすることはなく、また設備も簡単化できるため、
容易かつ安価に封止樹脂２７Ｂを形成することができ
る。
【００７３】上記の樹脂注入工程が終了すると、続いて
余剰樹脂３８を除去する除去工程が実施される。図１６
（Ｂ）は、除去工程を示してる。樹脂注入工程では、前
記のようにポッティングにより封止樹脂２７Ｂを形成す
るため、図１６（Ａ）に示すように、半導体素子２２Ａ
の背面２２ａに余剰樹脂３８が付着することが考えられ
る。このように、余剰樹脂３８が半導体素子２２Ａの背
面２２ａに存在する場合、半導体装置２０Ｂの高さにバ
ラツキが生じ、また放熱特性の面からも望ましくない。
【００７４】よって、樹脂注入工程の終了後、除去工程
を実施して余剰樹脂３８を除去する処理が行なわれる。
本実施例では、余剰樹脂３８を除去する方法としてレー
ザ装置３４を用いており、かつレーザ装置３４が発生す
るレーザ光３５の波長範囲を１００ｎｍ以上でかつ８０
０ｎｍ以下としていることを特徴としている。先に図１
３及び図１４を用いて説明したように、レーザ光３５の
波長が８００ｎｍ以下の場合には、半導体素子２２Ａに
損傷が発生することを抑制することができる。また、レ
ーザ光３５の波長範囲が１００ｎｍ未満になると、余剰
樹脂３８を有効に除去することができなくなる。
【００７５】よって、本実施例のように、１００ｎｍ以
上でかつ８００ｎｍ以下の波長範囲内のレーザー光３５
を用いて余剰樹脂３８を除去する構成とすることによ
り、半導体素子２２Ａに影響を与えることなく、余剰樹
脂３８の除去を容易かつ効率的に行なうことができる。
更に、この除去工程に連続して、前記した捺印工程を実
施することにより、同一のレーザ装置３４を用いて余剰
樹脂３８の除去処理と捺印３６の形成処理を連続して実
施することが可能となり、更に半導体装置２０Ｂの製造
工程の効率化を図ることができる。
【００７６】尚、半導体素子の実装形態としては、上記
した各実施例のように半導体装置内に搭載される形態の
他に、図１７に示すようにマザーボード３９に半導体素
子２２Ａを実装する、いわゆるＭＣＭ（マルチチップモ
ジュール）の搭載形態もある。このようなマザーボード
３９に半導体素子２２Ａを実装する構成において、封止
樹脂２７Ａに側面被覆部２９Ａを設けると共にこの側面
被覆部２９Ａを半導体素子２２Ａの側面２２ｂを被覆す
るよう配設した構成としてもよい。この構成によって
も、上記した各実施例で説明したと同様の効果を実現す
ることができる。
【００７７】続いて、本発明の第９実施例及び第１０実
施例について説明する。図１８は第９実施例に係る半導
体装置２０Ｊを示しており、また図１９は第１０実施例
に係る半導体装置２０Ｋを示している。上記した各実施
例においては、半導体素子２２Ａ〜２２Ｅを基板２５に
実装するのに、バンプ２４を用いた構成とされていた。
しかるに、半導体素子を基板２５に実装する構造は、バ
ンプ２４を用いた構造に限定されるものではない。
【００７８】図１８に示す半導体装置２０Ｊは、半導体
素子２２Ｆと基板２５をリード４０を用いて電気的に接
続したことを特徴とするものである、また、図１９に示
す半導体装置２０Ｋは、半導体素子２２Ｆと回路基板２
５をワイヤ４１を用いて電気的に接続したことを特徴と
するものである。また、各実施例では、半導体素子２２
Ｆと回路基板２５との間に応力吸収用のエラストマー４
２が配設されている。
【００７９】このように、半導体素子２２Ｆ（２２Ａ〜
２２Ｅ）を基板２５に実装する構造はバンプ２４に限定
されるものではなく、リード４０，ワイヤ４１等の他の
接続手段を用いて実装する構造としてもよい。
【００８０】
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。請求項１及び請求
項２記載の発明によれば、耐リフロー性及び耐湿性が向
上し、これにより半導体装置の信頼性を向上することが
できる。また、温度サイクル時において応力集中が回路
形成面近傍に発生することを抑制でき、半導体装置の破
損を防止することができる。
【００８１】また、請求項３及び請求項５記載の発明に
よれば、例えば搬送時等において生じる半導体素子のエ
ッジ欠けを防止することができ、このエッジ欠けに起因
したクラックの発生を防止することができる。また、請
求項４及び請求項６記載の発明によれば、半導体素子と
封止樹脂の接触面積を広くすることができ、半導体素子
と封止樹脂との密着性及び耐湿性を更に向上させること
ができる。また、回路形成面の面取り部は封止樹脂によ
り確実に保護されることとなり、エッジ欠けの発生及び
これに起因したクラックの発生を防止することができ
る。
【００８２】また、請求項７乃至請求項１０記載の発明
によれば、耐リフロー性，耐湿性，及び温度サイクル性
の向上と、エッジ欠けの発生防止を共に実現することが
可能となる。また、請求項１１記載の発明によれば、面
取り部は封止樹脂により封止されるため、面取り部によ
るチップ欠け防止効果に加え、封止効果による信頼性の
向上を図ることができる。また、面取り部が存在するこ
とにより、素子側面が垂直面である場合に比べ、封止樹
脂は半導体素子の側面に配設しやすくなり、必要となる
樹脂量を少なくすることができる。
【００８３】また、請求項１２及び請求項１３記載の発
明によれば、半導体素子に回路形成面に損傷を与えるこ
となく、半導体素子の背面に捺印を形成することができ
る。更に、請求項１４記載の発明によれば、トランスフ
ァーモールド法により樹脂を形成するのに比べ、容易に
封止樹脂を形成することができる。また、半導体素子に
影響を与えることなく、余剰樹脂の除去を容易に行なう
ことができる。また、このレーザーを用いて、除去工程
に連続して半導体素子に捺印処理を行なうことも可能と
なる。
【図面の簡単な説明】
【図１】従来の一例である半導体装置を示す図である
（その１）。
【図２】従来の一例である半導体装置を示す図である
（その２）。
【図３】従来の半導体装置で発生する問題点を説明する
ための図である。
【図４】本発明の第１実施例である半導体装置を説明す
るための図である。
【図５】本発明の第２実施例である半導体装置を説明す
るための図である。
【図６】第１実施例である半導体装置の効果を説明する
めたの図である。
【図７】本発明の第３実施例である半導体装置を説明す
るための図である。
【図８】本発明の第４実施例である半導体装置を説明す
るための図である。
【図９】本発明の第５実施例である半導体装置を説明す
るための図である。
【図１０】本発明の第６実施例である半導体装置を説明
するための図である。
【図１１】本発明の第７実施例である半導体装置を説明
するための図である。
【図１２】本発明の第８実施例である半導体装置を説明
するための図である。
【図１３】本発明の第１実施例である半導体装置の製造
方法を説明するための図である。
【図１４】レーザーの波長と吸収係数との関係を示す図
である。
【図１５】第１実施例である製造方法により製造された
半導体装置の信頼性試験の結果を示す図である。
【図１６】本発明の第２実施例である半導体装置の製造
方法を説明するための図である。
【図１７】本発明を半導体素子を実装基板に実装する実
装構造に適用した例を示す図である。
【図１８】本発明の第９実施例である半導体装置を説明
するための図である。
【図１９】本発明の第１０実施例である半導体装置を説
明するための図である。
【符号の説明】
２０Ａ〜２０Ｋ 半導体装置 ２２Ａ〜２２Ｆ 半導体素子 ２２ａ 背面 ２３ 回路形成面 ２４ バンプ ２５ 基板 ２６ はんだボール ２７，２７Ａ〜２７Ｄ 封止樹脂 ２８Ａ，２８Ｂ 回路面封止部 ２９Ａ〜２９Ｄ 側面被覆部 ３０ 背面側面取り部 ３１ 回路面側面取り部 ３２ 背面側角面取り部 ３３ 回路面側角面取り部 ３４ レーザー装置 ３５ レーザー光 ３６ 捺印 ３７ ディスペンサー ３８ 余剰樹脂 ３９ マザーボード ４０ リード ４１ ワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/60 ３１１ Ｈ０１Ｌ 23/00 Ａ 23/00 23/12 Ｌ 23/12 (72)発明者 藤沢 哲也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 関 正明 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 浜野 寿夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 4E068 AB02 AC01 DA09 DA10 DB02 4M105 AA02 AA04 AA16 BB01 FF00 FF09 GG18 4M109 AA01 BA04 BA05 CA05 DA04 DA08 DB17 EA02 EA10 EC01 EC03 EC05 EE02 GA08 GA10 5F061 AA01 BA04 BA05 CA05 CB03 CB13 EA13 GA01

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子と、 該半導体素子を搭載する基板と、 前記半導体素子が前記基板に搭載された状態において、
    前記半導体素子に形成された回路形成面を封止する封止
    樹脂と、を具備する半導体装置において、 前記封止樹脂に、前記半導体素子の外周側面を覆う側面
    被覆部を設けたことを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記側面被覆部の回路形成面からの高さをｔとし、前記
    半導体素子の高さ寸法をＴとした場合、前記側面被覆部
    の回路形成面からの高さｔがＴ／４≦ｔ≦Ｔとなるよう
    構成したことを特徴とする半導体装置。
  3. 【請求項３】 半導体素子と、 該半導体素子を搭載する基板と、 前記半導体素子が前記基板に搭載された状態において、
    前記半導体素子に形成された回路形成面を封止する封止
    樹脂と、を具備する半導体装置において、 前記半導体素子の前記回路形成面と反対側に位置する背
    面の辺エッジに面取り部を形成したことを特徴とする半
    導体装置。
  4. 【請求項４】 請求項３記載の半導体装置において、 更に、前記半導体素子の前記回路形成面の辺エッジに面
    取り部を形成したことを特徴とする半導体装置。
  5. 【請求項５】 半導体素子と、 該半導体素子を搭載する基板と、 前記半導体素子が前記基板に搭載された状態において、
    前記半導体素子に形成された回路形成面を封止する封止
    樹脂と、を具備する半導体装置において、 前記半導体素子の前記回路形成面と反対側に位置する背
    面のコーナーエッジに面取り部を形成したことを特徴と
    する半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置において、 更に、前記半導体素子の前記回路形成面のコーナーエッ
    ジに面取り部を形成したことを特徴とする半導体装置。
  7. 【請求項７】 請求項１または２記載の半導体装置にお
    いて、 前記半導体素子の前記回路形成面と反対側に位置する背
    面の辺エッジに面取り部を形成したことを特徴とする半
    導体装置。
  8. 【請求項８】 請求項７記載の半導体装置において、 更に、前記半導体素子の前記回路形成面の辺エッジに面
    取り部を形成したことを特徴とする半導体装置。
  9. 【請求項９】 請求項１または２記載の半導体装置にお
    いて、 前記半導体素子の前記回路形成面と反対側に位置する背
    面のコーナーエッジに面取り部を形成したことを特徴と
    する半導体装置。
  10. 【請求項１０】 請求項９記載の半導体装置において、 更に、前記半導体素子の前記回路形成面のコーナーエッ
    ジに面取り部を形成したことを特徴とする半導体装置。
  11. 【請求項１１】 請求項７乃至１０のいすれかに記載の
    半導体装置において、 前記封止樹脂が前記面取り部を被覆していることを特徴
    とする半導体装置。
  12. 【請求項１２】 半導体素子の背面露出部分に捺印処理
    を行なう捺印工程を有する半導体装置の製造方法におい
    て、 前記捺印工程で前記捺印処理を行なうのに、１００ｎｍ
    以上でかつ８００ｎｍ以下の波長範囲内のレーザーを用
    いたことを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 請求項１２記載の半導体装置の製造方
    法において、 前記半導体素子の背面に対する前記レーザーによる捺印
    の深さを２μｍ以下としたことを特徴とする半導体装置
    の製造方法。
  14. 【請求項１４】 半導体素子の背面が封止樹脂から露出
    した構成の半導体装置の製造方法において、 前記封止樹脂となる樹脂をポッティングすることによ
    り、前記半導体素子の側面全体を封止樹脂で覆う樹脂注
    入工程と、 該樹脂注入工程終了後、前記半導体素子の背面に残存す
    る前記封止樹脂を１００ｎｍ以上でかつ８００ｎｍ以下
    の波長範囲内のレーザーにより除去する除去工程とを有
    することを特徴とする半導体装置の製造方法。
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009096A (ja) * 2000-06-20 2002-01-11 Apic Yamada Corp 樹脂封止方法及び樹脂封止装置
JP2002246507A (ja) * 2000-12-15 2002-08-30 Ibiden Co Ltd 多層プリント配線板
KR20020079477A (ko) * 2001-04-06 2002-10-19 가부시키가이샤 히타치세이사쿠쇼 다중소자모듈 형태의 반도체 장치
JP2003060120A (ja) * 2001-08-21 2003-02-28 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004022870A (ja) * 2002-06-18 2004-01-22 Fujitsu Ltd フリップチップ型電子デバイス及びチップモジュール電子デバイス装置
US6727583B2 (en) 2001-03-08 2004-04-27 Hitachi, Ltd. Semiconductor device
JP2004304081A (ja) * 2003-03-31 2004-10-28 Fujitsu Ltd 半導体チップ、半導体装置及びその製造方法
WO2006026454A1 (en) * 2004-08-27 2006-03-09 Hewlett-Packard Development Company, L.P. Underfill injection mold
JP2007184400A (ja) * 2006-01-06 2007-07-19 Opnext Japan Inc 光伝送モジュールおよび半導体装置
JP2008036766A (ja) * 2006-08-04 2008-02-21 Towa Corp 切断装置及び切断方法
US7596477B2 (en) 2005-12-19 2009-09-29 Fujitsu Limited Peel strength simulating apparatus, peel strength simulating program storage medium, and peel strength simulating method
JP2012195372A (ja) * 2011-03-15 2012-10-11 Sekisui Chem Co Ltd 半導体チップ実装体の製造方法、積層シート及び半導体チップ実装体
WO2014017159A1 (ja) * 2012-07-26 2014-01-30 株式会社村田製作所 モジュールおよびその製造方法
JP2014140006A (ja) * 2012-12-18 2014-07-31 Sekisui Chem Co Ltd 半導体パッケージ
WO2014181766A1 (ja) * 2013-05-07 2014-11-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及び半導体装置の製造方法
US8907503B2 (en) 2012-07-27 2014-12-09 International Business Machines Corporation Manufacturing an underfill in a semiconductor chip package
JP2015169597A (ja) * 2014-03-10 2015-09-28 株式会社日本自動車部品総合研究所 圧力センサ及びその製造方法
JP2019145833A (ja) * 2011-12-28 2019-08-29 ローム株式会社 チップ抵抗器

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009096A (ja) * 2000-06-20 2002-01-11 Apic Yamada Corp 樹脂封止方法及び樹脂封止装置
JP2002246507A (ja) * 2000-12-15 2002-08-30 Ibiden Co Ltd 多層プリント配線板
US6727583B2 (en) 2001-03-08 2004-04-27 Hitachi, Ltd. Semiconductor device
US7365426B2 (en) 2001-03-08 2008-04-29 Renesas Technology Corp. Semiconductor device
US7057278B2 (en) 2001-03-08 2006-06-06 Hitachi, Ltd. Semiconductor device
US6800945B2 (en) 2001-04-06 2004-10-05 Hitachi, Ltd. Multi-chip semiconductor device with specific chip arrangement
KR20020079477A (ko) * 2001-04-06 2002-10-19 가부시키가이샤 히타치세이사쿠쇼 다중소자모듈 형태의 반도체 장치
JP2003060120A (ja) * 2001-08-21 2003-02-28 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004022870A (ja) * 2002-06-18 2004-01-22 Fujitsu Ltd フリップチップ型電子デバイス及びチップモジュール電子デバイス装置
JP2004304081A (ja) * 2003-03-31 2004-10-28 Fujitsu Ltd 半導体チップ、半導体装置及びその製造方法
JP4495916B2 (ja) * 2003-03-31 2010-07-07 富士通マイクロエレクトロニクス株式会社 半導体チップの製造方法
WO2006026454A1 (en) * 2004-08-27 2006-03-09 Hewlett-Packard Development Company, L.P. Underfill injection mold
US7596477B2 (en) 2005-12-19 2009-09-29 Fujitsu Limited Peel strength simulating apparatus, peel strength simulating program storage medium, and peel strength simulating method
JP2007184400A (ja) * 2006-01-06 2007-07-19 Opnext Japan Inc 光伝送モジュールおよび半導体装置
JP2008036766A (ja) * 2006-08-04 2008-02-21 Towa Corp 切断装置及び切断方法
JP2012195372A (ja) * 2011-03-15 2012-10-11 Sekisui Chem Co Ltd 半導体チップ実装体の製造方法、積層シート及び半導体チップ実装体
JP2019145833A (ja) * 2011-12-28 2019-08-29 ローム株式会社 チップ抵抗器
WO2014017159A1 (ja) * 2012-07-26 2014-01-30 株式会社村田製作所 モジュールおよびその製造方法
JPWO2014017159A1 (ja) * 2012-07-26 2016-07-07 株式会社村田製作所 モジュールおよびその製造方法
US8907503B2 (en) 2012-07-27 2014-12-09 International Business Machines Corporation Manufacturing an underfill in a semiconductor chip package
JP2014140006A (ja) * 2012-12-18 2014-07-31 Sekisui Chem Co Ltd 半導体パッケージ
WO2014181766A1 (ja) * 2013-05-07 2014-11-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及び半導体装置の製造方法
JP2015169597A (ja) * 2014-03-10 2015-09-28 株式会社日本自動車部品総合研究所 圧力センサ及びその製造方法

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