DE10156386B4 - Verfahren zum Herstellen eines Halbleiterchips - Google Patents

Verfahren zum Herstellen eines Halbleiterchips Download PDF

Info

Publication number
DE10156386B4
DE10156386B4 DE10156386A DE10156386A DE10156386B4 DE 10156386 B4 DE10156386 B4 DE 10156386B4 DE 10156386 A DE10156386 A DE 10156386A DE 10156386 A DE10156386 A DE 10156386A DE 10156386 B4 DE10156386 B4 DE 10156386B4
Authority
DE
Germany
Prior art keywords
mass
mold
contact elements
chips
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10156386A
Other languages
English (en)
Other versions
DE10156386A1 (de
Inventor
Roland Irsigler
Harry Hedler
Barbara Vasquez
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10156386A priority Critical patent/DE10156386B4/de
Priority to US10/284,649 priority patent/US6919232B2/en
Priority to TW091133125A priority patent/TW569358B/zh
Priority to KR1020020070970A priority patent/KR100557286B1/ko
Publication of DE10156386A1 publication Critical patent/DE10156386A1/de
Application granted granted Critical
Publication of DE10156386B4 publication Critical patent/DE10156386B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/274Manufacturing methods by blanket deposition of the material of the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Dicing (AREA)

Abstract

Verfahren zum Herstellen von Halbleiterchips (2; 13; 20; 26) mit an einer Chipseite vorspringenden elastischen Kontaktelementen (3; 14; 21; 27), wobei die mit den Kontaktelementen (3; 14; 21; 27) versehene Chipseite mit einer abdeckenden, eine Schutzschicht bildenden Masse (10; 17; 25; 29; 31) beschichtet wird, aus der die vorspringenden Kontaktelemente (3; 14; 21; 27) hervorstehen, einzelne Chips (2; 26) oder die im Wafer (19) gebundenen Chips (13; 20) in einem Formwerkzeug (7, 8; 15, 16; 22, 23) angeordnet werden, dessen eine Formhälfte (8; 16; 23) zu den Rückseiten (9; 32) der Halbleiterchips (2; 13; 20; 26) und dessen andere Formhälfte (7; 15; 22) zu den Kontaktelementen (3; 14; 21; 27) gerichtet ist, die Masse (10; 17; 25; 29; 31) in das Formwerkzeug (7, 8; 15, 16; 22, 23) eingefüllt und dort ausgehärtet wird, das Formwerkzeug (7, 8; 15, 16; 22, 23) entfernt wird, und die einzelnen Chips (2; 13;...

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen von Halbleiterchips.
  • Verfahren zum Herstellen von Halbleiterchips sind z.B. in der DE 195 26 511 A1 oder der US 6,177,725 B1 offenbart.
  • Die JP 011 79 334 A offenbart eine Flip-Chip-Montage mit anschließendem Vergießen und die DE 101 06 492 A1 offenbart das rückseitige Beschichten eines Substrats mit einem Harz und das anschließende Vereinzeln des Substrats in Chips.
  • Die DE 44 35 120 A1 offenbart die Aufbringung einer Schutzschicht auf einen Wafer, welche eine nicht leitende Masse auf Polymerbasis ist und die 40 40 822 A1 offenbart einen Dünnschichtüberzug über Chips.
  • Die 44 01 588 A1 beschreibt ein Verfahren zum Verkappen eines Chipkartenmoduls, die 36 30 995 A1 beschreibt ein Verfahren zur Herstellung wärmebeständiger strukturierter Schichten und die DE 197 28 992 A1 beschreibt ein Gehäuse für einen Halbleiterkörper, das zweiteilig ausgeführt ist, wobei Kontaktelemente teilweise aus einer Passivierungsschicht herausragen.
  • Die US 2001/0003049 A1 offenbart mehrere Verfahren zum Herstellen von Halbleiterbauteilen, die ein Substrat aufweisen, auf dem Kontaktelemente aufgebracht sind. Die Kontaktelemente können einen Kern aus einem elastischen Harz aufweisen, der mit einem elektrisch leitenden Film überzogen ist.
  • Wafer Level Packaging ist eine besonders kostengünstige Methode, um Chip Size Packages, d.h. Bauelemente in Chipgröße herzustellen. Diese Komponenten werden mittels Flip-Chip-Technologie mit der aktiven Seite nach unten auf die Leiterplatte oder das Modulboard aufgelötet oder aufgeklebt und nicht weiter gehäust (chip on board). Als Kontaktelemente, die "Bumps" genannt werden, dienen dabei entweder starre Bumps (Lot- oder Gold-Bumps) oder flexible, elastische Polymer-Bumps (Soft-Bumps), die über eine Umverdrahtung mit den Anschlusspads des Chips verbunden sind.
  • Im Rahmen des Wafer Level Packagings ist es dabei bekannt, die Rückseite des Wafers, an dem die einzelnen Chips ausgebildet sind, vor dem Vereinzeln der Chips durch Zersägen des Wafers zu beschichten, um so die Rückseite, die nach dem Aufbringen der vereinzelten Chips auf die Leiterplatte oder das Modulboard freiliegt, zu schützen. Dies ist insbesondere im Rahmen der Handhabung der Chips beim Bestücken einer Leiterplatte oder eines Modulboards von Vorteil, auch bei der Handhabung der bestückten Leiterplatte oder des Modulboard selbst. Es treten jedoch mitunter auch Beschädigungen des Nacktchips im Bereich seiner mit den Kontaktelementen versehenen Chipseite auf, die nachteilig sind und bis zum Ausfall eines Chips führen können.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Möglichkeit anzugeben, die die genannten Nachteile beseitigt.
  • Zur Lösung dieser Aufgabe ist bei einem Verfahren der eingangs genannten Art erfindungsgemäß vorgesehen, dass die mit den Kontaktelementen versehene Chipseite mit einer abdeckenden, einer Schutzschicht bildenden Masse beschichtet wird, aus der die vorspringenden Kontaktelemente hervorstehen.
  • Das erfindungsgemäße Verfahren schlägt vor, die mit den Kontaktelementen versehene Chipseite zu beschichten, auf sie also eine Schutzschicht aufzubringen, die das beschichtete Halbleitermaterial vor Beschädigungen schützt. Dabei ist darauf zu achten, dass die Dicke der Schutzschicht so gewählt wird, dass die bereits ausgebildeten Kontaktelemente aus der Schichtoberfläche noch hinreichend weit hervorragen, damit eine sichere Kontaktierung des Chips an der Leiterplatte oder dem Modulboard nachfolgend möglich ist.
  • Besonders zweckmäßig ist es, diese Beschichtung im Rahmen des Wafer Level Packagings zu erzeugen, d.h. es werden mehrere Chips gleichzeitig mit der Masse beschichtet. Das Wafer Level Packaging in diesem Zusammenhang kann auf zwei unterschiedliche Weisen erfolgen. Zum einen kann ein Wafer mit an ihm ausgebildeten, noch nicht vereinzelten Chips, deren Kontaktelemente bereits erzeugt wurden, verwendet werden, so dass ein "echtes" Wafer Level Packaging vorliegt. Alternativ besteht auch die Möglichkeit, mehrere vereinzelte Chips, die wie nachfolgend noch beschrieben wird, entsprechend angeordnet werden, und so einen "Quasi-Wafer" aufgrund ihrer Anordnung bilden, gemeinsam beschichtet werden.
  • Dabei ist es zweckmäßig, wenn die vereinzelten Chips oder der Wafer zunächst auf einem klebenden Träger, insbesondere einer Folie angeordnet werden, wonach die Beschichtung erfolgt. Die einzelnen Chips werden also über den Träger in ihrer Position fixiert, wobei hier zum einen die Möglichkeit besteht, die Chips direkt nebeneinander anzuordnen, oder sie in einem beliebigen größeren Pitch beabstandet voneinander zu positionieren. Besonders zweckmäßig ist es bei der Verwendung einzelner Chips, wenn nur in einem vorangehenden Funktionstest als funktionstüchtig getestete Chips verwendet werden, so dass hierdurch ein "known good die wafer" zusammengestellt wird, der nur aus funktionstüchtigen Chips besteht, so dass nachfolgend davon ausgegangen werden kann, dass die aufgrund des erfindungsgemäßen Verfahrens hergestellten Halbleiterchips auch tatsächlich funktionieren. Nicht funktionierende Chips werden demnach vorher bereits ausgesondert.
  • Besonders zweckmäßig ist es ferner, wenn bei vereinzelten Chips neben der die Kontaktelemente tragendende Chipseite auch die daran anschließenden Seitenränder mit der Masse beschichtet werden. In diesem Fall wird also der Chip auch seitlich in die Masse eingebildet, auch die Seitenränder werden mit einer Schutzschicht belegt. Hierbei wird insbesondere die Gefahr eines Ausbruchs im Kantenbereich der Chipseite zu den anschließenden Seitenrändern ausgeschlossen.
  • Um den Schutz eines Halbleiterchips noch weiter zu verbessern kann erfindungsgemäß vorgesehen sein, dass bei vereinzelten Chips zusätzlich auch die Chiprückseite zumindest abschnittsweise, vornehmlich im Kantenbereich mit der Masse beschichtet wird. Werden also sowohl die die Kontaktelemente tragende Chipseite, die Seitenränder als auch zumindest abschnittsweise die Chiprückseite beschichtet, so wird der Chip weitestgehend eingebettet, es ist ein vollumfänglicher Kantenschutz gegeben.
  • Erfindungsgemäß ist es vorgesehen, dass die vereinzelten oder im Wafer gebundenen Chips in einem Formwerkzeug angeordnet werden, dessen Oberform die Chips unter leichtem Zusammendrücken der elastischen Kontaktelemente gegen die Unterform drückt, wonach die Masse für die spätere Schutzschicht in die Form eingebracht wird und aushärtet. Diese Erfindungsausgestaltung geht von elastischen Kontaktelementen, also z.Bsp. elastischen Polymer-Bumps aus, die an den beispielsweise auf die Trägerfolie aufgeklebten vereinzelten Chips oder an dem noch nicht zersägten Wafer ausgebildet sind. Die vereinzelten Chips – entweder in tatsächlicher vereinzelter Anordnung oder in Form des "known good wafers" mit der Trägerfolie – oder der Wafer werden in ein Formwerkzeug eingelegt, dessen eine Formhälfte die Chips oder den Wafer gegen die andere Formhälfte drückt. Dies führt dazu, dass die elastischen Kontaktelemente etwas zusammengedrückt werden, wobei die Deformation nur wenige μm, beispielsweise ca. 50 μm beträgt. D.h. der Abstand der Chipseite zur gegenüberliegenden Formhälfte wird durch das Zusammendrücken der elastischen Kontaktelemente etwas verringert. Anschließend wird die Masse in die Form eingebracht, vornehmlich eingespritzt, so dass sie sich im Bereich zwischen der Chipseite und der Formhälfte verteilt. Nach dem Aushärten der Masse wird die Form geöffnet und die komprimierten elastischen Kontaktelemente werden entlastet. Sie entspannen sich und nehmen ihre ursprünglich größere Form an, in der sie dann aus der ausgehärteten Schutzschicht hervorstehen.
  • Nach einer Variante ist es vorgesehen, dass die vereinzelten oder im Wafer gebundenen Chips in einem Formwerkzeug angeordnet werden, dessen eine Formhälfte Eintiefungen aufweist, in die die vorspringenden Kontaktelemente mit ihren vorderen Bereichen derart eingreifen, dass die Chipseite von der Formhälfte etwas beabstandet ist, wonach nach Schließen der Form die Masse eingebracht wird und aushärtet. Die Eintiefungen sind entsprechend der Positionen der Kontaktelemente an den Chips angeordnet, so dass sichergestellt ist, dass ein Kontaktelemente auch tatsächlich in eine Eintiefung eingreift. Durch dieses Eingreifen wird der Chip etwas bezüglich der Formhälftenfläche abgesenkt, so dass nach dem Einspritzen und Aushärten der Masse die Kontaktelemente mit ihren dabei in den Eintiefungen aufgenommenen vorderen Bereichen aus der ausgehärteten Schutzschicht hervorstehen.
  • Zur gleichzeitigen Beschichtung auch der Seitenränder der in die Form eingebrachten vereinzelten Chips ist es zweckmäßig, wenn die vereinzelten Chips auf dem Träger, insbesondere der Folie voneinander beabstandet angeordnet werden. Wie bereits eingangs beschrieben besteht die Möglichkeit, die Chips in beliebigem Pitch auf dem Träger zur Bildung eines "Quasi-Wafers" anzuordnen. Wird nun diese Anordnung mit dem beabstandeten Chips in die Form eingebracht, so kann sich die eingespritzte Masse nicht nur im Bereich zwischen Chipseite und Formoberfläche, sondern auch im Bereich zwischen den einzelnen Chips verteilen. Hierdurch werden die Chips auch im Bereich ihrer Seitenränder in die Masse eingebettet, so dass eine Schutzschicht gebildet werden kann.
  • Um schließlich auch zu ermöglichen, dass die Chiprückseite zumindest partiell mit der Masse beschichtet werden kann ist es zweckmäßig, wenn eine strukturierte Oberform verwendet wird, die nur punktuell an der Chiprückseite, vornehmlich in deren Mitte angreift, so dass auch die restliche freie Chiprückseite mit der Masse beschichtet ist. Die der Chiprückseite zugeordnete Formhälfte ist also derart strukturiert, dass die eingespritzte Masse die Chiprückseite zumindest randseitig belegen kann, so dass auch dort eine Schutzschicht erzeugt werden kann.
  • In jedem Fall werden die vereinzelten, zueinander jedoch beabstandet angeordneten Chips mittels der Masse quasi in einen von der Masse gebildeten Halterahmen eingebettet. Wird nun die auf diese Weise eingespritzte Chipanordnung oder aber der lediglich an der mit Kontaktelementen versehenen Chipseite beschichtete Wafer der Form entnommen, so werden die Chips, gegebenenfalls nach Entfernen des Trägers, vereinzelt. Dies geschieht entweder durch Auftrennen der ausgehärteten, den Halterahmen bildenden Masse oder durch Vereinzeln des Wafers mittels geeigneter Prozesse wie z. Bsp. sägen oder laser- oder Wasserstrahlschneiden bzw Mischformen davon.
  • Neben dem beschriebenen Verfahren unter Verwendung eines Formwerkzeugs und einer eingespritzten bzw. vordosierten Masse kann alternativ die Masse auf die Chipseite, gegebenenfalls die Seitenränder und zumindest partiell die Chiprückseite in einem Druckverfahren aufgebracht werden. Alternativ ist auch das Aufbringen der Masse in einem Dispens-Verfahren möglich.
  • Weiterhin ist es zweckmäßig, wenn vor oder nach dem Beschichten mit der Masse die Chiprückseite, gegebenenfalls soweit sie noch freiliegt, mit einer weiteren Masse beschichtet wird. Diese zusätzliche rückseitige Schutzschicht kann vor dem verfahrensgemäßen Beschichten wie oben erwählt erfolgen. Erfolgt sie danach, so kann je nachdem, welche der erfindungsgemäßen Verfahrensalternativen angewendet wird, die Chiprückseite entweder völlig blank sein oder zumindest partiell, vornehmlich randseitig mit der ersten Masse beschichtet sein. Hier besteht dann die Möglichkeit, entweder die Rückseite komplett mit der zweiten Masse zu belegen oder aber die noch freien Rückseitenbereiche ebenfalls noch abzudecken. Die Beschichtung der Chiprückseite kann dabei in einem Druckverfahren, einem Dispens-Verfahren, einem Schleuderverfahren oder einem Formspritzverfahren erfolgen.
  • Die zum Beschichten der Kontaktelemente tragenden Chipseite verwendete Masse ist eine Masse aus Polyurethanacrylat oder eine Silikonmasse und haftet erfindungsgemäß nicht an den Kontaktelementen (elastische Bumps z. Bsp. aus Silikon) und sollte überdies an einer etwaigen metallischen Beschichtung eines Kontaktelements (vornehmlich Gold) ebenfalls schlecht haften, so dass die Flexibilität der Umverdrahtungsleiterbahnen, die von den einzelnen Kontaktelementen zu den Kontaktpads des Chips führen, nicht wesentlich beeinträchtigt wird.
  • Weitere Vorteile, Merkmale und Einzelheiten der Erfindung ergeben sich aus den im folgenden beschriebenen Ausführungsbeispielen sowie anhand der Zeichnungen.
  • Dabei zeigen:
  • 17 die Herstellung eines Halbleiterchips nach einer ersten erfindungsgemäßen Verfahrensvariante durch Zusammendrücken elastischer Kontaktelemente,
  • 810 die Herstellung eines Halbleiterchips nach einer zweiten erfindungsgemäßen Ver fahrensvariante ebenfalls durch Zusammendrücken elastischer Kontaktelemente,
  • 11 und 12 die Herstellung eines Halbleiterchips nach einer dritten erfindungsgemäßen Verfahrensvariante,
  • 13 eine vergrößerte Teilansicht eines erfindungsgemäßen Halbleiterchips im Bereich der Kontaktelemente, und
  • 14 eine weitere Ausführungsform eines erfindungsgemäßen Halbleiterchips.
  • 1 zeigt einen Frontend-Wafer 1, an dem im gezeigten Beispiel exemplarisch drei Chips 2 ausgebildet sind. Diese sind noch nicht vereinzelt. An dem Frontend-Wafer 1 werden an der aktiven Chipseite weiche, elastische Kontaktelemente 3 erzeugt, beispielsweise in einem Druckverfahren, die eine Umverdrahtungslage 4 aufweisen, über die sie mit Kontaktpads am Chip verbunden sind. Die weichen elastischen Kontaktelemente bestehen in der Regel aus Silikon und können leitfähig oder nicht leitfähig sein.
  • Nach dem Erzeugen der Kontaktelemente kann der Wafer einem Waferleveltest unterzogen werden, um die einzelnen Chips hinsichtlich ihrer Funktionstüchtigkeit zu testen. Hierbei können fehlerhafte Chips erkannt werden.
  • In 2 werden die Chips z. Bsp. durch Sägen aus dem Frontend-Wafer vereinzelt.
  • Aus den vereinzelten Chips werden nun, siehe 3, die als funktionstüchtig getesteten Chips 2 auf einen Träger 5, hier eine Trägerfolie mit selbstklebender Oberfläche mit ihren Kontaktelementen zum Träger 5 weisend aufgeklebt. Die Chips 2 werden ersichtlich mit Abstand zueinander angeordnet, wobei der Abstand deutlich größer ist als der Pitch, wie sie am eigentlichen Wafer erzeugt wurden. Die über den Träger 5 fixierte Chipanordnung kann als Quasi-Wafer angesprochen werden, da die gesamte Chipanordnung wie ein Wafer zu handhaben ist.
  • Alternativ dazu, kann auch der noch auf der Sägefolie aufgespannte Wafer verwendet werden. Dabei können die Vereinzelten Chips auf der Folie durch Auseinanderziehen der Folie („racken") weiter beabstandet werden.
  • Im Schritt gemäß 4 wird nun diese Chipanordnung 6 in ein Formwerkzeug bestehend aus einer unteren Formhälfte 7 und einer oberen Formhälfte 8 angeordnet, wobei auch hier lediglich ein Ausschnitt gezeigt ist. Die obere Formhälfte 8, die an der Rückseite 9 der Chips anliegt, drückt nun die Chips 2 etwas gegen die untere Formhälfte 7, so dass die Kontaktelemente 3 leicht zusammengedrückt werden. Der Deformationsgrad beträgt wenige, beispielsweise 50 μm. Wahlweise kann auch zwischen der oberen Formhälfte und der Rückseite der Chips eine Folie eingespannt werden, um zwischen den beiden Formhälften eine dichte Verbindung herzustellen und ein Auslaufen der Masse 10 zu verhindern.
  • Anschließend wird, wie 5 zeigt, eine Masse 10 in die Form eingespritzt, die sich im Bereich zwischen der aktiven Chipseite, die die Kontaktelemente 3 trägt, und im Bereich zwischen den Chips 2 verteilt. Die Chipanordnung 6 verbleibt so lange in dem Formwerkzeug, bis die Masse 10 vollständig oder zumindest teilweise ausgehärtet ist. Anschließend wird die Form geöffnet und die in die ausgehärtete Masse 10 eingebettete Chipanordnung 6 dem Formwerkzeug entnommen. Die ausgehärtete Masse 10 bildet eine Art Halterahmen, in den die Chips 2 eingebettet sind. Wie in 6 gezeigt entspannen sich die Kontaktelemente 3 nach dem Entlasten bzw. Entnehmen aus dem Formwerkzeug und gehen in ihre ursprüngliche Form zurück, in welcher sie aus der Masse 10 bzw. aus der Massen- Oberfläche 11 um den Grad ihrer früheren Deformation herausstehen. Ersichtlich ist, siehe 6, der Träger 5 etwas von der Masseoberfläche 11 beabstandet, was auf die Entspannung der Kontaktelemente 3 zurückzuführen ist.
  • Wird nun der Träger 5 abgezogen, was ohne weiteres möglich ist, da der über die ausgehärtete Masse 10 gebildete Halterahmen hinreichend stabil ist, können die einzelnen Chips 2 durch Aufsägen bzw. -schneiden der ausgehärteten Masse 10 vereinzelt werden. Ersichtlich ist ein Chip 2 sowohl an seiner aktiven, die Kontaktelemente aufweisenden Chipseite als auch an den Seitenrändern vollständig in die Masse eingebettet, wobei die Kontaktelemente jedoch noch hinreichend weit vorragen, dass der Chip sicher mit einer Leiterplatte oder einem Modulboard kontaktiert werden kann.
  • An dieser Stelle ist darauf hinzuweisen, dass die Möglichkeit besteht, nach dem Entnehmen der Chipanordnung aus dem Formwerkzeug die Chiprückseite 9 in einem zusätzlichen Verfahrensschritt mit einer weiteren Masse zu beschichten, um auch diese mit einer Schutzabdeckung abzudecken. Dies erfolgt zweckmäßigerweise vor dem Vereinzeln der Chips.
  • Die 8 bis 10 zeigen eine der beschriebenen Verfahrensvariante ähnliche Verfahrensvariante, jedoch wird hier der fertig prozessierte Frontend-Wafer 12 selbst verwendet. Der Wafer 12, an dem im gezeigten Beispiel ebenfalls mehrere Chips 13 ausgebildet und mit Kontaktelementen 14 versehen wurden, wird in das Formwerkzeug bestehend aus zwei Formhälften 15, 16 gegeben, wobei auch hier die Kontaktelemente 14 durch Zusammenfahren der Formhälften etwas komprimiert werden. Anschließend wird die Masse 17 eingespritzt. Nach Entnahme des auf diese Weise an der aktiven Seite mit einer Schutzschicht aus der ausgehärteten Masse 17 belegten Wafers 12 aus dem Formwerkzeug wird beispielsweise in einem Druckverfahren eine weitere Masse 18 auf die Chiprückseite zur Bildung einer Schutzschicht aufgebracht, wonach die einzelnen Chips 13 vereinzelt werden. Das hier exemplarisch dargestellte Verfahren entspricht insoweit dem Verfahren gemäß 17, als auch hier die Kontaktelemente zur Gewährleistung, dass sie aus der später erzeugten Schutzschicht hervorragen, etwas komprimiert werden. Im Unterschied zu den bei der erstgenannten Ausführungsform vereinzelten Chips wird hier der vollständige Wafer verwendet. Während bei dem Verfahren gemäß 17 sowohl die aktive Chipseite als auch die Seitenränder mit einer Beschichtung belegt werden können, kann bei dem Verfahren gemäß den 810 nur die aktive Seite beschichtet werden.
  • 11 zeigt eine dritte erfindungsgemäße Verfahrensvariante. Auch hier wird ein im Frontend prozessierter Wafer 19 mit einer Vielzahl an ihm gebildeter Chips 20 verwendet, wobei die Chips 20 bereits mit Kontaktelementen 21 versehen sind. Der Wafer 19 wird nun in ein Formwerkzeug mit einer oberen und einer unteren Formhälfte 22, 23 eingelegt, wobei beim gezeigten Beispiel die untere Formhälfte Vertiefungen 24 aufweist, in die, siehe 12, die Kontaktelemente 21 mit ihrem vorderen Spitzenbereich eingreifen. Nach Schließen der Form wird eine Masse 25 eingespritzt, die den Raum zwischen der vorderen Chipseite und der Formoberfläche ausfüllt. Nach Aushärten der Masse wird der Wafer 19 dem Formwerkzeug entnommen, die Kontaktelemente 21 ragen mit ihren beim Einspritzen in den Eintiefungen 24 aufgenommenen Abschnitten aus der Masse 25 heraus. Anschließend erfolgt auch hier die Vereinzelung der Chips, gegebenenfalls nach vorangehendem Aufbringen einer Rückseitenbeschichtung.
  • 13 zeigt in Form einer vergrößerten Detailansicht einen Chip 26. Ersichtlich ist, wie die Kontaktelemente 27 aus der Oberfläche 28 der Masse 29 herausragen. Die verwendete Masse sollte dabei sicherstellen, dass sie nicht an den Kontaktelementen 27 oder der Umverdrahtung, anhaftet, so dass sie das Entspannen der elastischen Kontaktelemente 27 nicht behin dert. Wie 13 zeigt löst sich die Masse 29 etwas von den Kontaktelementen 27 ab.
  • 14 zeigt eine weitere Ausführungsform eines erfindungsgemäßen Halbleiterchips 30. Dieser ist ersichtlich sowohl an der Chipvorderseite, im Bereich der Seitenränder als auch an der Chiprückseite, dort randseitig, mit der Masse 31 beschichtet. Die Chiprückseite 32 liegt im nicht beschichteten Bereich frei. Dies kann beispielsweise dadurch erfolgen, dass ein Formwerkzeug verwendet wird, das nur im mittleren Bereich an der Chipseite 32 anliegt, so dass die Masse 31 im kantenseitigen Chipbereich die Chiprückseite 32 belegen kann.
  • Abschließend ist darauf hinzuweisen, dass als Masse zweckmäßigerweise eine auch nach dem Aushärten noch etwas weiche Masse, beispielsweise eine Polymermasse auf Silikonbasis oder Polyurethanacrylat verwendet wird.
  • Darüber hinaus sind auch andere Verfahren (z. Bsp. Schablonen bzw. Siebdruck oder Dispensverfahren) zum Aufbringen der Masse 10 denkbar.
  • 1
    Frontend-Wafer
    2
    Chips
    3
    Kontaktelemente
    4
    Umverdrahtungslage
    5
    Träger
    6
    Chipanordnung
    7
    Formhälfte
    8
    Formhälfte
    9
    Rückseite
    10
    Masse
    11
    Masseoberfläche
    12
    Wafer
    13
    Chips
    14
    Kontaktelemente
    15
    Formhälfte
    16
    Formhälfte
    17
    Masse
    18
    Masse
    19
    Wafer
    20
    Chips
    21
    Kontaktelemente
    22
    Formhälfte
    23
    Formhälfte
    24
    Eintiefungen
    25
    Masse
    26
    Chip
    27
    Kontaktelemente
    28
    Oberfläche
    29
    Masse
    30
    Halbleiterchip
    31
    Masse
    32
    Chiprückseite

Claims (10)

  1. Verfahren zum Herstellen von Halbleiterchips (2; 13; 20; 26) mit an einer Chipseite vorspringenden elastischen Kontaktelementen (3; 14; 21; 27), wobei die mit den Kontaktelementen (3; 14; 21; 27) versehene Chipseite mit einer abdeckenden, eine Schutzschicht bildenden Masse (10; 17; 25; 29; 31) beschichtet wird, aus der die vorspringenden Kontaktelemente (3; 14; 21; 27) hervorstehen, einzelne Chips (2; 26) oder die im Wafer (19) gebundenen Chips (13; 20) in einem Formwerkzeug (7, 8; 15, 16; 22, 23) angeordnet werden, dessen eine Formhälfte (8; 16; 23) zu den Rückseiten (9; 32) der Halbleiterchips (2; 13; 20; 26) und dessen andere Formhälfte (7; 15; 22) zu den Kontaktelementen (3; 14; 21; 27) gerichtet ist, die Masse (10; 17; 25; 29; 31) in das Formwerkzeug (7, 8; 15, 16; 22, 23) eingefüllt und dort ausgehärtet wird, das Formwerkzeug (7, 8; 15, 16; 22, 23) entfernt wird, und die einzelnen Chips (2; 13; 20; 26) mit den aus der Masse (10; 17; 25; 29; 31) hervorstehenden Kontaktelementen (3; 14; 21; 27) durch Auftrennen der ausgehärteten Masse (10; 17; 25; 29; 31) oder des Wafers (19) vereinzelt werden, wobei die andere Formhälfte (7; 15) die Chips (2; 13) unter leichtem Zusammendrücken der elastischen Kontaktelemente (3; 14; 27) gegen die eine Formhälfte (8; 16) drückt, wodurch die Kontaktelemente (3; 14; 27) zusammengedrückt werden, danach die Masse (10; 17) in das Formwerkzeug (7, 8; 15, 16) eingebracht wird und aushärtet, und die elastischen Kontaktelemente (3; 14; 27) nach Entfernen des Formwerkzeuges (7, 8; 15, 16) in ihre ursprüngliche Form zurückgehen, so dass sie aus der Masse (10; 17) hervorstehen und die Masse (29) derart ausgeführt ist, dass sie nicht an den Kontaktelementen (3; 14; 27) anhaftet, so dass die Kontaktelemente sich derart entspannen, dass sie ihre ursprüngliche Form annehmen, wobei die Masse eine Masse aus Polyurethanacrylat oder eine Silikonmasse ist.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die andere Formhälfte (22) des Formwerkzeugs Eintiefungen (24) aufweist, in die die vorspringenden Kontaktelemente (21) mit ihrem vorderen Bereich derart eingreifen, dass die Chipseite von der Formhälfte etwas beabstandet ist, nach Schließen des Formwerkzeuges (22, 23) die Masse (25) eingebracht wird und aushärtet, und die Kontaktelemente (21) nach Entfernen des Formwerkzeuges (22, 23) aus der Masse (25) hervorstehen.
  3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mehrere Chips (2; 13; 20; 26) gleichzeitig mit der Masse (10; 17; 25; 29; 31) beschichtet werden.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Kontaktelemente (3; 14) der einzelnen Chips (2) oder der im Wafer (19) gebundenen Chips (13) zunächst auf einem klebenden Träger (5), insbesondere einer Folie, angebracht werden, und danach die vereinzelten Chips (2) oder die im Wafer (19) gebundenen Chips (13) in dem Formwerkzeug (7, 8; 15, 16) angeordnet werden.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass neben der Chipseite mit den vorspringenden Kontaktelementen (27) auch die daran anschließenden Seitenränder mit der Masse (29; 31) beschichtet werden.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass zusätzlich auch die Chiprückseite im Kantenbereich mit der Masse (31) beschichtet wird, wobei eine strukturierte Formhälfte verwendet wird, die nur punktuell an der Chiprückseite (32), vorzugsweise in deren Mitte angreift, so dass die restliche freie Chiprückseite mit der Masse (31) beschichtet werden kann.
  7. Verfahren nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass zur gleichzeitigen Beschichtung auch der Seitenränder die einzelnen Chips (26) auf einem klebenden Träger (5), insbesondere einer Folie, voneinander beabstandet angebracht werden.
  8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass vor oder nach dem Beschichten der Chipseite mit den vorspringenden Kontaktelementen die Chiprückseite (9) mit einer weiteren Masse (18) beschichtet wird.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Beschichtung der Chiprückseite (9) in einem Druckverfahren, einem Dispensverfahren, einem Schleuderverfahren oder einem Formspritzverfahren aufgebracht wird.
  10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die weitere Masse (18) eine nicht-leitende Masse auf Polymerbasis, insbesondere eine Silikonmasse oder Polyurethanacrylat, ist.
DE10156386A 2001-11-16 2001-11-16 Verfahren zum Herstellen eines Halbleiterchips Expired - Fee Related DE10156386B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE10156386A DE10156386B4 (de) 2001-11-16 2001-11-16 Verfahren zum Herstellen eines Halbleiterchips
US10/284,649 US6919232B2 (en) 2001-11-16 2002-10-31 Process for producing a semiconductor chip
TW091133125A TW569358B (en) 2001-11-16 2002-11-12 Process for producing a semiconductor chip
KR1020020070970A KR100557286B1 (ko) 2001-11-16 2002-11-15 반도체 칩과 반도체 칩의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10156386A DE10156386B4 (de) 2001-11-16 2001-11-16 Verfahren zum Herstellen eines Halbleiterchips

Publications (2)

Publication Number Publication Date
DE10156386A1 DE10156386A1 (de) 2003-06-05
DE10156386B4 true DE10156386B4 (de) 2007-08-09

Family

ID=7706017

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10156386A Expired - Fee Related DE10156386B4 (de) 2001-11-16 2001-11-16 Verfahren zum Herstellen eines Halbleiterchips

Country Status (4)

Country Link
US (1) US6919232B2 (de)
KR (1) KR100557286B1 (de)
DE (1) DE10156386B4 (de)
TW (1) TW569358B (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10333841B4 (de) 2003-07-24 2007-05-10 Infineon Technologies Ag Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
DE10334576B4 (de) * 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
WO2005078789A1 (en) * 2004-01-13 2005-08-25 Infineon Technologies Ag Chip-sized filp-chip semiconductor package and method for making the same
US7010084B1 (en) * 2004-08-18 2006-03-07 Ge Medical Systems Global Technology Company, Llc Light detector, radiation detector and radiation tomography apparatus
KR100612292B1 (ko) * 2005-03-22 2006-08-11 한국기계연구원 디스펜서를 이용한 대면적 스탬프의 제조방법과 이를이용한 복제몰드의 제조방법
DE102005026098B3 (de) 2005-06-01 2007-01-04 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben
KR100876083B1 (ko) * 2007-06-18 2008-12-26 삼성전자주식회사 반도체 칩 패키지 및 이를 포함하는 반도체 패키지
US8258624B2 (en) 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
TWI339865B (en) * 2007-08-17 2011-04-01 Chipmos Technologies Inc A dice rearrangement package method
TWI345276B (en) * 2007-12-20 2011-07-11 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
TWI364801B (en) * 2007-12-20 2012-05-21 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
DE102010045056B4 (de) * 2010-09-10 2015-03-19 Epcos Ag Verfahren zum Herstellen von Chip-Bauelementen
US8513098B2 (en) 2011-10-06 2013-08-20 Stats Chippac, Ltd. Semiconductor device and method of forming reconstituted wafer with larger carrier to achieve more eWLB packages per wafer with encapsulant deposited under temperature and pressure
US8524577B2 (en) * 2011-10-06 2013-09-03 Stats Chippac, Ltd. Semiconductor device and method of forming reconstituted wafer with larger carrier to achieve more eWLB packages per wafer with encapsulant deposited under temperature and pressure
US20140312495A1 (en) * 2013-04-23 2014-10-23 Lsi Corporation Fan out integrated circuit device packages on large panels
DE102013110733A1 (de) * 2013-09-27 2015-04-02 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements
TW201616689A (zh) 2014-06-25 2016-05-01 皇家飛利浦有限公司 經封裝之波長轉換發光裝置
GB2551732B (en) 2016-06-28 2020-05-27 Disco Corp Method of processing wafer
US10522505B2 (en) * 2017-04-06 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3630995A1 (de) * 1986-09-11 1988-03-17 Siemens Ag Verfahren zur herstellung waermebestaendiger strukturierter schichten
JPH01179334A (ja) * 1988-01-05 1989-07-17 Citizen Watch Co Ltd 半導体素子の実装方法
DE4040822A1 (de) * 1990-12-20 1992-07-02 Bosch Gmbh Robert Duennschichtueberzug ueber chips
DE4401588A1 (de) * 1994-01-20 1995-07-27 Ods Gmbh & Co Kg Verfahren zum Verkappen eines Chipkartenmoduls, Chipkartenmodul, und Vorrichtung zum Verkappen
DE19526511A1 (de) * 1994-07-22 1996-01-25 Mitsubishi Electric Corp Halbleitervorrichtung und Verfahren zu deren Herstellung und Montage
DE4435120A1 (de) * 1994-09-30 1996-04-04 Siemens Ag Schutzschicht für Wafer und Verfahren zu deren Herstllung
DE19728992A1 (de) * 1997-07-07 1999-01-14 Siemens Components Pte Ltd Sem Gehäuse für zumindest einen Halbleiterkörper
US6177725B1 (en) * 1995-10-24 2001-01-23 Oki Electric Industry Co., Ltd. Semiconductor device having an improved structure for preventing cracks, improved small-sized semiconductor and method of manufacturing the same
US20010003049A1 (en) * 1996-07-12 2001-06-07 Norio Fukasawa Method and mold for manufacturing semiconductor device, semiconductor device, and method for mounting the device
DE10106492A1 (de) * 2000-02-14 2001-08-23 Sharp Kk Halbleiterbauteil und Verfahren zu dessen Herstellung

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3736180A1 (de) * 1987-10-26 1989-05-03 Basf Ag Verfahren zum verschliessen und/oder abdichten von oeffnungen, hohl- oder zwischenraeumen bei auf formzylindern aufgebrachten druckplatten
US5212387A (en) * 1992-01-27 1993-05-18 Charles H. Swan & Louis S. Pavloff, D.D. Ltd. Laser radiation barrier
US5824569A (en) * 1992-07-15 1998-10-20 Micron Technology, Inc. Semiconductor device having ball-bonded pads
JP3137322B2 (ja) 1996-07-12 2001-02-19 富士通株式会社 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置
PL185790B1 (pl) * 1997-07-25 2003-07-31 Pojazdy Szynowe Pesa Bydgoszcz Element hamulcowy, zwłaszcza do pojazdów trakcyjnych
JPH11121488A (ja) * 1997-10-15 1999-04-30 Toshiba Corp 半導体装置の製造方法及び樹脂封止装置
JP2000164788A (ja) * 1998-11-20 2000-06-16 Anam Semiconductor Inc 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法
JP2000195901A (ja) * 1998-12-25 2000-07-14 Fujifilm Olin Co Ltd フリップチップ又はcspの絶縁膜の形成方法及び実装方法
JP3314757B2 (ja) * 1999-05-07 2002-08-12 日本電気株式会社 半導体回路装置の製造方法
TW451436B (en) * 2000-02-21 2001-08-21 Advanced Semiconductor Eng Manufacturing method for wafer-scale semiconductor packaging structure
JP2001284497A (ja) * 2000-04-03 2001-10-12 Fujitsu Ltd 半導体装置及びその製造方法及び半導体チップ及びその製造方法
JP2002270721A (ja) * 2001-03-12 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3630995A1 (de) * 1986-09-11 1988-03-17 Siemens Ag Verfahren zur herstellung waermebestaendiger strukturierter schichten
JPH01179334A (ja) * 1988-01-05 1989-07-17 Citizen Watch Co Ltd 半導体素子の実装方法
DE4040822A1 (de) * 1990-12-20 1992-07-02 Bosch Gmbh Robert Duennschichtueberzug ueber chips
DE4401588A1 (de) * 1994-01-20 1995-07-27 Ods Gmbh & Co Kg Verfahren zum Verkappen eines Chipkartenmoduls, Chipkartenmodul, und Vorrichtung zum Verkappen
DE19526511A1 (de) * 1994-07-22 1996-01-25 Mitsubishi Electric Corp Halbleitervorrichtung und Verfahren zu deren Herstellung und Montage
DE4435120A1 (de) * 1994-09-30 1996-04-04 Siemens Ag Schutzschicht für Wafer und Verfahren zu deren Herstllung
US6177725B1 (en) * 1995-10-24 2001-01-23 Oki Electric Industry Co., Ltd. Semiconductor device having an improved structure for preventing cracks, improved small-sized semiconductor and method of manufacturing the same
US20010003049A1 (en) * 1996-07-12 2001-06-07 Norio Fukasawa Method and mold for manufacturing semiconductor device, semiconductor device, and method for mounting the device
DE19728992A1 (de) * 1997-07-07 1999-01-14 Siemens Components Pte Ltd Sem Gehäuse für zumindest einen Halbleiterkörper
DE10106492A1 (de) * 2000-02-14 2001-08-23 Sharp Kk Halbleiterbauteil und Verfahren zu dessen Herstellung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Patent Abstracts of Japan & JP 01179334 A *
Patent Abstracts of Japan: JP 01-179 334 A

Also Published As

Publication number Publication date
KR100557286B1 (ko) 2006-03-10
DE10156386A1 (de) 2003-06-05
KR20030041081A (ko) 2003-05-23
TW200301943A (en) 2003-07-16
TW569358B (en) 2004-01-01
US20030094695A1 (en) 2003-05-22
US6919232B2 (en) 2005-07-19

Similar Documents

Publication Publication Date Title
DE10156386B4 (de) Verfahren zum Herstellen eines Halbleiterchips
DE10333841B4 (de) Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
DE10164800B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips
DE10360708B4 (de) Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben
DE10202881B4 (de) Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips
DE102006002539A1 (de) Leuchtdiodenbauteil und Verfahren zu seiner Herstellung
EP1649412A1 (de) Chipkarte, chipkartenmodul sowie verfahren zur herstellung eines chipkartenmoduls
DE10162676B4 (de) Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben
EP0996979B1 (de) Gehäuse für zumindest einen halbleiterkörper
DE10221646A1 (de) Verfahren zur Verbindung von Schaltungseinrichtungen und entsprechender Verbund von Schaltungseinrichtungen
DE10206661A1 (de) Elektronisches Bauteil mit einem Halbleiterchip
DE10158563C1 (de) Verfahren zur Herstellung eines Bauelementmoduls
DE19639934A1 (de) Verfahren zur Flipchip-Kontaktierung eines Halbleiterchips mit geringer Anschlußzahl
DE102018122571A1 (de) VORRICHTUNG ZUR TEMPORÄREN BEGRENZUNG EINES FLIEßFÄHIGEN MATERIALS AUF EINER OPTOELEKTRONISCHEN LEUCHTVORRICHTUNG UND VERFAHREN ZUM HERSTELLEN EINER OPTOELEKTRONISCHEN LEUCHTVORRICHTUNG
WO2001016875A1 (de) Chipkartenmodul und diesen umfassende chipkarte, sowie verfahren zur herstellung des chipkartenmoduls
DE10339022A1 (de) Halbleitervorrichtung
EP0691626A2 (de) Datenträger mit einem Modul mit integriertem Schaltkreis
DE10201204A1 (de) Verfahren zum Herstellen eines Schutzes für Chipkanten und Anordnung zum Schutz von Chipkanten
DE10106492B4 (de) Verbiegefähige Halbleitervorrichtung und Verfahren zu deren Herstellung
EP1518270B1 (de) Verfahren zum herstellen einer verpackung für halbleiterbauelemente
WO1999026287A1 (de) Siliziumfolie als träger von halbleiterschaltungen als teil von karten
DE19921113C2 (de) Verfahren zur COB-Montage von elektronischen Chips auf einer Schaltungsplatine
EP1466364B1 (de) Nutzen für elektronische bauteile sowie verfahren zu dessen herstellung
DE19957609A1 (de) Verfahren zum Herstellen einer zugleich haftenden und elektrisch leitfähigen Verbindung zwischen einem Modul und einem elektronischen Bauelement
WO1999035690A1 (de) Verfahren zum herstellen eines halbleiterbauelementes und ein derart hergestelltes halbleiterbauelement

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee