ES2871419T3 - Corte de obleas por la cara trasera y delantera de la oblea - Google Patents
Corte de obleas por la cara trasera y delantera de la oblea Download PDFInfo
- Publication number
- ES2871419T3 ES2871419T3 ES14845656T ES14845656T ES2871419T3 ES 2871419 T3 ES2871419 T3 ES 2871419T3 ES 14845656 T ES14845656 T ES 14845656T ES 14845656 T ES14845656 T ES 14845656T ES 2871419 T3 ES2871419 T3 ES 2871419T3
- Authority
- ES
- Spain
- Prior art keywords
- laser
- semiconductor wafer
- wafer
- mask
- front face
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000005520 cutting process Methods 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 53
- 239000004065 semiconductor Substances 0.000 claims abstract description 49
- 238000001465 metallisation Methods 0.000 claims abstract description 24
- 238000001020 plasma etching Methods 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract 2
- 239000000758 substrate Substances 0.000 claims description 27
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 10
- 238000003848 UV Light-Curing Methods 0.000 claims description 5
- 239000007864 aqueous solution Substances 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 74
- 239000010410 layer Substances 0.000 description 39
- 239000000463 material Substances 0.000 description 21
- 210000002381 plasma Anatomy 0.000 description 17
- 238000013459 approach Methods 0.000 description 10
- 238000003698 laser cutting Methods 0.000 description 9
- 230000006378 damage Effects 0.000 description 8
- 238000012545 processing Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005056 compaction Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000010330 laser marking Methods 0.000 description 4
- 229910003460 diamond Inorganic materials 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000000608 laser ablation Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 239000002313 adhesive film Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- FOXXZZGDIAQPQI-XKNYDFJKSA-N Asp-Pro-Ser-Ser Chemical compound OC(=O)C[C@H](N)C(=O)N1CCC[C@H]1C(=O)N[C@@H](CO)C(=O)N[C@@H](CO)C(O)=O FOXXZZGDIAQPQI-XKNYDFJKSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229920002307 Dextran Polymers 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 229920003171 Poly (ethylene oxide) Polymers 0.000 description 1
- 229920002845 Poly(methacrylic acid) Polymers 0.000 description 1
- 229920002873 Polyethylenimine Polymers 0.000 description 1
- 239000004372 Polyvinyl alcohol Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229920002125 Sokalan® Polymers 0.000 description 1
- 238000002679 ablation Methods 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 239000012736 aqueous medium Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 229920000592 inorganic polymer Polymers 0.000 description 1
- 238000010147 laser engraving Methods 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000004584 polyacrylic acid Substances 0.000 description 1
- 229920002451 polyvinyl alcohol Polymers 0.000 description 1
- 229920000915 polyvinyl chloride Polymers 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000000135 prohibitive effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000700 radioactive tracer Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000001429 visible spectrum Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- IGELFKKMDLGCJO-UHFFFAOYSA-N xenon difluoride Chemical compound F[Xe]F IGELFKKMDLGCJO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K26/00—Working by laser beam, e.g. welding, cutting or boring
- B23K26/20—Bonding
- B23K26/32—Bonding taking account of the properties of the material involved
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K26/00—Working by laser beam, e.g. welding, cutting or boring
- B23K26/36—Removing material
- B23K26/362—Laser etching
- B23K26/364—Laser etching for making a groove or trench, e.g. for scribing a break initiation groove
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K26/00—Working by laser beam, e.g. welding, cutting or boring
- B23K26/36—Removing material
- B23K26/40—Removing material taking account of the properties of the material involved
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K26/00—Working by laser beam, e.g. welding, cutting or boring
- B23K26/36—Removing material
- B23K26/40—Removing material taking account of the properties of the material involved
- B23K26/402—Removing material taking account of the properties of the material involved involving non-metallic material, e.g. isolators
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K2103/00—Materials to be soldered, welded or cut
- B23K2103/08—Non-ferrous metals or alloys
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K2103/00—Materials to be soldered, welded or cut
- B23K2103/16—Composite materials, e.g. fibre reinforced
- B23K2103/166—Multilayered materials
- B23K2103/172—Multilayered materials wherein at least one of the layers is non-metallic
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K2103/00—Materials to be soldered, welded or cut
- B23K2103/30—Organic material
- B23K2103/42—Plastics
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K2103/00—Materials to be soldered, welded or cut
- B23K2103/50—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K2103/00—Materials to be soldered, welded or cut
- B23K2103/50—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26
- B23K2103/56—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26 semiconducting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Plasma & Fusion (AREA)
- Mechanical Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Dicing (AREA)
- Laser Beam Processing (AREA)
- Drying Of Semiconductors (AREA)
Abstract
Un procedimiento de corte de una oblea semiconductora (204) que comprende una pluralidad de circuitos integrados (206) en una cara anterior de la misma y una metalización (252') en una cara trasera de la misma, en el que el procedimiento comprende modelar la metalización (252') en la cara trasera de la oblea semiconductora (204) con un primer proceso de trazado láser para proporcionar la primera pluralidad de líneas de trazado láser (254) en la cara trasera de la oblea semiconductora (204), y marcar un dado en la cara trasera de la oblea semiconductora (204) durante el primer proceso de trazado láser, formando una máscara en la cara delantera; modelar, desde la cara delantera, la máscara con un segundo proceso de trazado láser para proporcionar una máscara con una segunda pluralidad de líneas de trazado (210), en el que la primera pluralidad de líneas de trazado láser (254) y la segunda pluralidad de líneas de trazado láser (210) terminan en la oblea semiconductora (204) o se extienden como primeros surcos (256) y como segundos surcos (212) en la oblea semiconductora, exponiendo regiones de la oblea semiconductora (204) entre los circuitos integrados (206), en el que la segunda pluralidad de líneas de trazado (210) está alineada con la primera pluralidad de líneas de trazado (254); y en el que el procedimiento comprende además el grabado por plasma de la oblea semiconductora (204) a través de la segunda pluralidad de líneas de trazado (210) para singularizar los circuitos integrados (206).
Description
DESCRIPCIÓN
Corte de obleas por la cara trasera y delantera de la oblea
1) Campo
Las realizaciones de la presente invención pertenecen al campo del procesamiento de semiconductores y, en particular, a los procedimientos de corte de obleas de semiconductoras, teniendo cada oblea una pluralidad de circuitos integrados en en la misma.
2) descripción de la técnica relacionada
En el procesamiento de obleas semiconductoras, los circuitos integrados se forman en una oblea (también denominada sustrato) compuesta de silicio u otro material semiconductor. En general, para formar los circuitos integrados se utilizan capas de diversos materiales que son semiconductores, conductores o aislantes. Estos materiales se dopan, se depositan y se graban mediante diversos procesos conocidos para formar circuitos integrados. Cada oblea se procesa para formar un gran número de regiones individuales que contienen circuitos integrados conocidos como dados.
Tras el proceso de formación del circuito integrado, la oblea se "trocea" para separar los dados individuales entre sí para su empaquetado o para su uso en forma no empaquetada dentro de circuitos más grandes. Las dos técnicas principales que se utilizan para el corte de obleas son el trazado y el aserrado. Con el trazado, se desplaza un trazador con punta de diamante por la superficie de la oblea a lo largo de las líneas de trazado preformadas. Estas líneas de trazado se extienden a lo largo de los espacios entre el dado. Estos espacios se denominan comúnmente "calles" El trazador de diamante forma arañazos poco profundos en la superficie de la oblea a lo largo de las calles. Al aplicar presión, por ejemplo con un rodillo, la oblea se separa a lo largo de las líneas de trazado. Las roturas en la oblea siguen la estructura de la red cristalina del sustrato de la oblea. El trazado puede utilizarse para obleas con un grosor de aproximadamente 254 pm o menor. En el caso de las obleas más gruesas, el procedimiento preferido para el corte es el aserrado.
En el aserrado, una sierra con punta de diamante que gira a altas revoluciones por minuto entra en contacto con la superficie de la oblea y la sierra a lo largo de las calles. La oblea se monta en un miembro de soporte, como una película adhesiva estirada a través de un marco de película, y la sierra se aplica repetidamente a las calles verticales y horizontales. Uno de los problemas que plantea el trazado o el aserrado es que pueden formarse astillas y grietas a lo largo de los bordes cortados de los dados. Además, pueden formarse grietas que se propagan desde los bordes de los dados hasta el sustrato y hacen que el circuito integrado no funcione. El astillado y el agrietamiento son particularmente un problema con el trazado porque sólo una cara de un dado cuadrado o rectangular puede ser trazada en la dirección <110> de la estructura cristalina. En consecuencia, el corte de la otra cara del dado da lugar a una línea de separación irregular. Debido al astillado y al agrietamiento, se requiere un espacio adicional entre los dados de la oblea para evitar que se dañen los circuitos integrados, por ejemplo, las astillas y las grietas se mantienen a una distancia de los circuitos integrados reales. Como resultado de los requisitos de espaciado, no se pueden formar tantos dados en una oblea de tamaño estándar y se desperdicia el espacio de la oblea que de otro modo podría utilizarse para los circuitos. El uso de una sierra agrava el desperdicio de espacio en una oblea semiconductora. La hoja de la sierra tiene un grosor aproximado de 15 micrómetros. Por ello, para garantizar que las grietas y otros daños que rodean el corte realizado por la sierra no dañen los circuitos integrados, a menudo deben separarse entre trescientas y quinientas micrómetros de los circuitos de cada uno de los dados. Además, tras el corte, cada dado requiere una limpieza importante para eliminar las partículas y otros contaminantes resultantes del proceso de aserrado.
También se ha utilizado el corte con plasma, pero también puede tener limitaciones. Por ejemplo, una de las limitaciones que dificulta la aplicación del corte de plasma puede ser el coste. Una operación de litografía estándar para la creación de patrones de resistencia puede hacer que el coste de la implementación sea prohibitivo. Otra limitación que puede dificultar la aplicación del corte por plasma es que el procesamiento por plasma de los metales más comunes (por ejemplo, el cobre) en el corte a lo largo de las calles puede crear problemas de producción o límites de rendimiento
Los documentos US 2013/0221517 y US2011/0312157 divulgan cada uno de ellos un proceso de corte.
Sumario
La invención es como se define en la reivindicación 1 adjunta, con reivindicaciones dependientes que definen características adicionales.
Breve descripción de los dibujos
La figura 1 es un diagrama de flujo que incluye las operaciones de un proceso de corte por láser en la cara trasera, más corte por láser en la cara delantera y corte por plasma, de acuerdo con una realización de la presente invención.
Las figuras 2A-2E ilustran vistas transversales que representan varias operaciones en un proceso de corte por láser en la cara trasera más corte por láser en la cara delantera y corte por plasma, de acuerdo con una realización de la presente invención.
La figura 3 ilustra los efectos de utilizar un pulso láser en el rango de los femtosegundos frente a tiempos de pulso más largos, de acuerdo con una realización de la presente invención.
La figura 4 ilustra la compactación en una oblea semiconductora lograda mediante el uso de calles más estrechas en comparación con el corte convencional, que puede estar limitado a una anchura mínima, de acuerdo con una realización de la presente invención.
La figura 5 ilustra la disposición de circuitos integrados de forma libre que permite un empaquetamiento más denso y, por tanto, más dados por oblea frente a los enfoques de alineación de red, de acuerdo con una realización de la presente invención.
Descripción detallada
Se describen procedimientos de corte de obleas semiconductoras, cada oblea con una pluralidad de circuitos integrados en en la misma. En la siguiente descripción, se exponen numerosos detalles específicos, como las condiciones de grabado con láser de femtosegundo y plasma y los regímenes de material, con el fin de proporcionar una comprensión completa de las realizaciones de la presente invención. Será evidente para un experto en la materia que las realizaciones de la presente invención pueden practicarse sin estos detalles específicos. En otros casos, aspectos bien conocidos, como la fabricación de circuitos integrados, no se describen en detalle para no oscurecer innecesariamente las realizaciones de la presente invención. Además, debe entenderse que las diversas realizaciones mostradas en las figuras son representaciones ilustrativas y no están necesariamente dibujadas a escala.
Se puede implementar un proceso híbrido de corte de obleas o sustratos que incluya procesos iniciales de trazado láser y trasera tratamiento con plasma para la singularización del dado. El proceso de trazado láser puede utilizarse para eliminar limpiamente una capa de máscara, las capas dieléctricas orgánicas e inorgánicas y las capas del dispositivo en ambas caras de una oblea, así como para cortar un sustrato intermedio. Para eliminar la metalización de la cara trasera se puede utilizar una operación adicional de trazado láser. La parte de tratamiento o grabado por plasma del proceso de corte puede emplearse entonces para obtener una singularización o corte limpio del cubo o de la viruta.
De forma más general, la invención se dirige al corte de obleas o sustratos desde la cara trasera y delantera de la oblea o el sustrato en un enfoque combinado. Por ejemplo, en el caso de los dispositivos semiconductores de alta potencia, es habitual que las obleas lleven una metalización en la cara trasera para una disipación térmica eficaz y otros fines funcionales. El corte de obleas con metalización en la cara trasera presenta dificultades para las tecnologías convencionales de corte con cuchillas y también puede plantear dificultades para los enfoques de trazado láser/grabado por plasma, ya que el grabado de la metalización en la cara trasera puede ser lento, caro o difícil de realizar. Un enfoque de corte por láser puede manejarlo bien, pero tal enfoque puede tener limitaciones para mantener la cara del dispositivo y la cara lateral sin ser dañadas. La invención permite que la tecnología de corte basada en el grabado por láser/plasma sea aplicable a las obleas de corte con metalización trasera.
Más concretamente, algunas obleas o sustratos llevan capas metálicas y/o dieléctricas en la cara trasera de la oblea o del sustrato. En una realización, como primera operación, una cara de los dados de la oblea (cara del CI) se adhiere a una capa o pila de protección o a una cinta (por ejemplo, como las que se utilizan a menudo durante el esmerilado de la cara trasera). A continuación, se utiliza un láser DPSS de nanosegundos, picosegundos o femtosegundos para trazar la metalización trasera. A continuación, la oblea se transfiere y se monta por su cara trasera en una cinta de corte. La cinta de protección se retira de la cara delantera de la oblea. A continuación, se lleva a cabo un proceso de trazado láser de la cara delantera y de grabado por plasma para completar el corte . Es un proceso establecido que cada chip semiconductor tiene que ser marcado con láser para fines de registro e identificación antes de ser empaquetado. En la actualidad, más del 95% de las obleas se marcan con láser (en cada dado) desde la cara trasera antes de cortarlas. El 5% restante de las obleas debe marcarse con láser después del corte para los casos especiales, como cuando se adopta el enfoque de corte antes del esmerilado (DBG), pero en este último caso la mayoría de las veces no se necesita la metalización de la cara trasera de la oblea. En el primer caso, en el que el marcado con láser dado a dado se realiza antes del corte, la cara delantera de la oblea se monta en un marco de cinta, y el marcado con láser se realiza en cada dado desde la cara trasera. Para garantizar que el marcado se sitúe con precisión en cada dado, la oblea tiene que estar previamente alineada y mapeada. Tras el marcado, se retira la cinta de la cara delantera y se monta la cara trasera de la oblea en una cinta de corte para cortarla. Los láseres utilizados para el marcado son los infrarrojos pulsados de nanosegundos de bajo coste (~1um de longitud de onda) o fuentes láser de segundo armónico (500-540nm). Estas fuentes láser se acoplan muy bien a la metalización trasera.
Como tal, una o más realizaciones implican el uso de un mismo láser para un proceso de marcado para trazar y eliminar la metalización trasera en la misma configuración, que se ajusta al flujo de proceso existente. La inversión adicional para implementar el proceso de trazado de la metalización trasera es mínima. En el caso de las obleas ultrafinas, como las inferiores a 50um, para evitar un daño térmico excesivo en las matrices por el marcado con láser de la cara trasera y el trazado de la metalización de la cara trasera, pueden ser necesarios los láseres de pulsos cortos, como los láseres de un solo dígito de nanosegundo, los láseres de picosegundo o los láseres de femtosegundo. En cuanto a la longitud de onda, se preferirán las fuentes láser de segundo armónico (por ejemplo, 500-540 nm) para reducir significativamente la profundidad de absorción del láser de aproximadamente 1um en el infrarrojo de 1,0 um a aproximadamente 0,1 um en el segundo armónico.
En consecuencia, como se describe con más detalle a continuación, una o más realizaciones implican el corte tanto de la cara trasera como de la cara delantera de la oblea. La figura 1 es un diagrama de flujo 100 que incluye las operaciones de un proceso de corte por láser en la cara trasera, más corte por láser en la cara delantera y corte por plasma, de acuerdo con una realización de la presente invención. Las figuras 2A-2E ilustran vistas transversales que representan varias operaciones en un proceso de corte por láser en la cara trasera más corte por láser en la cara delantera y corte por plasma, correspondientes a las operaciones del diagrama de flujo 100.
Con referencia a las operaciones 102 y 104 del diagrama de flujo 100, y a la correspondiente figura 2A, después de la prueba de la oblea se adhiere una capa o cinta de protección 250 a la cara delantera de la oblea 204, es decir, la cara de la oblea 204 que tiene circuitos integrados 206 en en la misma. Los circuitos integrados 206 están separados por calles 207, que pueden incluir capas de metalización y dieléctricas similares a las de los circuitos integrados 206. Por ejemplo, las calles 207 pueden estar compuestas por capas de materiales dieléctricos, materiales semiconductores y metalización. En una realización, una o más de las calles 207 incluyen dispositivos de prueba similares a los dispositivos reales de los circuitos integrados 206. Se debe apreciar que los circuitos integrados 206 (y las calles 207) no necesitan ser planas como se muestra. En cambio, la topografía puede estar presente debido a la inclusión de protuberancias/pilares y otras características similares. Las capas de metalización de la cara trasera 252 (y las correspondientes capas dieléctricas) se incluyen en la cara trasera de la oblea o el sustrato 204.
Con referencia a la operación 106 del Diagrama de Flujo 100, y a la correspondiente Figura 2B, la metalización de la cara trasera 252 se traza con un primer proceso de trazado láser para proporcionar una metalización de la cara trasera 252' con líneas de trazado láser 254 en la misma. Las líneas de trazado láser 254 pueden terminar en la superficie de la oblea 204 o pueden extenderse como surcos 256 en la oblea 204. En este momento se realiza un marcado con láser de la cara trasera de la oblea 204.
Con referencia a las operaciones 108 y 110 del Diagrama de Flujo 100, y a la correspondiente Figura 2C, se adhiere una cinta de corte a la cara trasera de la oblea (por ejemplo, en la metalización modelada 252'). Una capa de máscara 202 se forma en la cara delantera de la oblea 204, es decir, en o por encima de los circuitos integrados 206 y las calles 207. La capa de máscara 204 puede formarse en una operación de recubrimiento e inceniración.
Con referencia a la operación 112 del Diagrama de Flujo 100, y a la correspondiente Figura 2D, la máscara 202 y las calles 207 se trazan con un segundo proceso de trazado láser para proporcionar una máscara con patrón 208 con líneas de trazado láser 210 en la misma, y para eliminar el material de las calles 207. Las líneas de trazado láser 210 pueden terminar en la superficie de la oblea 204 o pueden extenderse como surcos 212 en la oblea 204.
Con referencia a las operaciones 114 y 116 del Diagrama de Flujo 100, y a la correspondiente Figura 2E, se utiliza un proceso de grabado por plasma para singularizar la oblea 204 en CIs individuales (es decir, como CIs individuales 206). En una realización, el grabado por plasma se lleva a cabo a través de las líneas de trazado 210, utilizando la máscara modelada 208 para proteger los CIs 206 durante el grabado por plasma. El proceso de grabado por plasma se utiliza para conectar las líneas de trazado 210 y 254, singularizando de forma efectiva los CIs sin interferencia del material de metalización de la calle o de la cara trasera. En una realización, se pueden llevar a cabo operaciones traseraes a la desintegración de la oblea, como la eliminación del material de la máscara y la eliminación de las capas de la cinta trasera, etc.
Por lo tanto, se utiliza una combinación de trazado láser en la cara trasera y trazado láser en la cara delantera y grabado con plasma para cortar una oblea semiconductora en circuitos integrados individualizados o singularizados. En una realización, ambas operaciones de trazado láser se utilizan como procesos esencialmente, si no totalmente, no térmicos. Por ejemplo, el trazado láser de la cara trasera y delantera puede estar localizado con una zona de daño térmico nula o insignificante. En una realización, los enfoques del presente documento se utilizan para singularizar circuitos integrados que tienen películas de k ultrabajo, y obleas que tienen metalización en las superficies delantera y trasera. En el caso del corte por convención, puede ser necesario reducir la velocidad de las sierras para acomodar películas de k tan bajo.
En una realización, la oblea o el sustrato semiconductor que se traza se compone de un material adecuado para soportar un proceso de fabricación y sobre el que pueden disponerse adecuadamente capas de procesamiento de semiconductores. Por ejemplo, en una realización, la oblea o el sustrato semiconductor está compuesto por un material basado en el grupo IV como, pero sin limitación, silicio cristalino, germanio o silicio/germanio. En una
realización específica, el suministro de la oblea semiconductora incluye el suministro de un sustrato de silicio monocristalino. En una realización particular, el sustrato de silicio monocristalino está dopado con átomos de impurezas. En otra realización, la oblea o sustrato semiconductor está compuesto por un material III-V como, por ejemplo, un sustrato de material III-V utilizado en la fabricación de diodos emisores de luz (LED).
En una realización, la oblea o sustrato semiconductor tiene dispuesta en su cara delantera unos dados de dispositivos semiconductores. Ejemplos de tales dispositivos semiconductores incluyen, pero sin limitación, dispositivos de memoria o transistores de óxido metálico-semiconductores complementarios (CMOS) fabricados en un sustrato de silicio y encerrados en una capa dieléctrica. Se puede formar una pluralidad de interconexiones metálicas por encima de los dispositivos o transistores, y en las capas dieléctricas circundantes, y se pueden utilizar para acoplar eléctricamente los dispositivos o transistores para formar los circuitos integrados. Una o más de las capas dieléctricas puede ser una capa dieléctrica de baja k. En una realización, la oblea o sustrato semiconductor tiene dispuestas capas de metalización (y las correspondientes capas dieléctricas) en la cara trasera de la oblea o sustrato. Más generalmente, muchas capas funcionales de diferentes tipos de materiales (por ejemplo, conductores, aislantes, semiconductores) y espesores pueden estar dispuestas tanto en la cara trasera como en la delantera del sustrato. Dichos materiales pueden incluir, entre otros, materiales orgánicos como polímeros, metales o dieléctricos inorgánicos como el dióxido de silicio y el nitruro de silicio. También puede incluirse una capa dieléctrica de bajo K (por ejemplo, una capa que tenga una constante dieléctrica inferior a la constante dieléctrica de 4,0 para el dióxido de silicio). En una realización específica, las capas dieléctricas de bajo K están compuestas por un material de óxido de silicio dopado con carbono.
En el caso de que la capa de máscara 202 sea una capa de máscara soluble en agua, en una realización, la capa soluble en agua es fácilmente disoluble en un medio acuoso. Por ejemplo, en una realización, la capa soluble en agua se compone de un material que es soluble en uno o más de una solución alcalina, una solución ácida, o en agua desionizada. En una realización, la capa soluble en agua mantiene su solubilidad en agua tras un proceso de calentamiento, como por ejemplo el calentamiento aproximadamente en el rango de 50 - 160 grados Celsius. Por ejemplo, en una realización, la capa soluble en agua es soluble en soluciones acuosas tras la exposición a las condiciones de la cámara utilizadas en un proceso de singulización por láser y plasma. En una realización, la capa de dado soluble en agua está compuesta por un material como, por ejemplo y sin limitación, alcohol polivinílico, ácido poliacrílico, dextrano, ácido polimetacrílico, polietilenimina u óxido de polietileno. En una realización específica, la capa soluble en agua tiene una velocidad de grabado en una solución acuosa aproximadamente en el intervalo de 1 - 15 micrómetros por minuto y, más particularmente, aproximadamente 1,3 micrómetros por minuto. En otra realización específica, la capa soluble en agua se forma mediante una técnica de spin-on.
En el caso de que la capa de máscara 202 sea una capa de máscara de curado UV, en una realización, la capa de máscara tiene una susceptibilidad a la luz UV que reduce una adhesividad de la capa de curado UV en al menos aproximadamente un 80%. En una de estas realizaciones, la capa UV está compuesta de cloruro de polivinilo o de un material de base acrílico. En una realización, la capa de curado UV está compuesta por un material o una pila de materiales con una propiedad adhesiva que se debilita al exponerse a la luz UV. En una realización, la película adhesiva de curado UV es sensible a la luz UV de aproximadamente 365 nm. En una de estas formas de realización, esta sensibilidad permite el uso de la luz LED para realizar una cura.
En una realización, uno o ambos procesos de trazado láser de la cara delantera o de la cara trasera implican el uso de un láser que tiene un ancho de pulso en el rango de los femtosegundos. En concreto, un láser con una longitud de onda en el espectro visible más las gamas ultravioleta (UV) e infrarroja (IR) (totalizando un espectro óptico de banda ancha) puede utilizarse para proporcionar un láser basado en el femtosegundo, es decir, un láser con una anchura de pulso del orden del femtosegundo (10‘15 segundos). En una realización, la ablación no es, o no es esencialmente, dependiente de la longitud de onda y, por lo tanto, es adecuada para películas complejas como las capas dieléctricas de baja k y las capas de metalización trasera.
La figura 3 ilustra los efectos del uso de un pulso láser en el intervalo del femtosegundo frente a frecuencias más largas, de acuerdo con una realización de la presente invención. Con referencia a la figura 3, utilizando un láser con una anchura de pulso en el intervalo de los femtosegundos se mitigan o eliminan los problemas de daño por calor (por ejemplo, daño mínimo o nulo 302C con el procesamiento de femtosegundos de una vía 300C) frente a anchuras de pulso más largas (por ejemplo, daño 302B con el procesamiento de picosegundos de una vía 300B y daño significativo 302A con el procesamiento de nanosegundos de una vía 300A). La eliminación o mitigación del daño durante la formación de la vía 300C puede deberse a la falta de reacoplamiento de baja energía (como se observa en la ablación láser basada en picosegundos) o al equilibrio térmico (como se observa en la ablación láser basada en nanosegundos), como se representa en la figura 3. Sin embargo, como se mencionó anteriormente, el trazado láser basado en nano-segundos, picosegundos o femtosegundos puede ser considerado para las realizaciones del presente documento.
Como se ha mencionado anteriormente, el grabado de la oblea o sustrato semiconductor incluye el uso de un proceso de grabado por plasma. En una realización, se utiliza una fuente de plasma de ultra alta densidad para la parte de grabado por plasma del proceso de singularización deldado. Un ejemplo de una cámara de proceso adecuada para realizar dicho proceso de grabado por plasma es el sistema Applied Centura® Silvia™ Etch disponible en Applied Materials de Sunnyvale, CA, USA. El sistema Applied Centura® Silvia™ Etch combina el
acoplamiento de RF capacitivo e inductivo, lo que proporciona un control mucho más independiente de la densidad de iones y de la energía de los iones de lo que era posible con el acoplamiento capacitivo solamente, incluso con las mejoras proporcionadas por la mejora magnética. Esta combinación permite desacoplar eficazmente la densidad de iones de la energía iónica, de modo que se consiguen plasmas de densidad relativamente alta sin los altos niveles de polarización de corriente continua, potencialmente perjudiciales, incluso a presiones muy bajas. El resultado es una ventana de proceso excepcionalmente amplia. Sin embargo, puede utilizarse cualquier cámara de grabado por plasma capaz de tratar y/o grabar el silicio. En una realización específica, el proceso de grabado se basa en un plasma generado a partir de un gas reactivo, que generalmente es un gas a base de flúor como SF6, C4F8, CHF3, XeF2, o cualquier otro gas reactivo capaz de grabar el silicio a una velocidad de grabado relativamente rápida.
En otra realización, una pluralidad de circuitos integrados puede estar separada por calles que tengan una anchura de aproximadamente 10 micrómetros o menor. El uso de un enfoque de trazado láser en la cara trasera y trazado láser en la cara delantera y grabado con plasma, al menos en parte debido al estricto control del perfil del láser, puede permitir dicha compactación en un diseño de circuitos integrados. Por ejemplo, la figura 4 ilustra la compactación en una oblea o sustrato semiconductor lograda mediante el uso de calles más estrechas frente al corte convencional, que puede estar limitado a una anchura mínima, de acuerdo con una realización de la presente invención.
Con referencia a la Figura 4, la compactación en una oblea semiconductora se consigue utilizando calles más estrechas (por ejemplo, anchos de aproximadamente 10 micrómetros o menores en la disposición 402) frente al corte convencional que puede estar limitado a un ancho mínimo (por ejemplo, anchos de aproximadamente 70 micrómetros o mayores en la disposición 400). Sin embargo, debe entenderse que no siempre es deseable reducir la anchura de la calle a menos de 10 micrómetros, incluso si lo permite un proceso de trazado láser basado en el femtosegundo. Por ejemplo, algunas aplicaciones pueden requerir una anchura de calle de al menos 40 micrómetros para poder fabricar dispositivos ficticios o de prueba en las calles que separan los circuitos integrados.
En otra realización, una pluralidad de circuitos integrados puede estar dispuesta en una oblea o sustrato semiconductor en una disposición no restringida. Por ejemplo, la figura 5 ilustra la disposición de circuitos integrados de forma libre que permite un empaquetamiento más denso. El empaquetamiento más denso puede proporcionar más dados por oblea frente a los enfoques de alineación de red, de acuerdo con una realización de la presente invención. Con referencia a la Figura 5, una disposición de forma libre (por ejemplo, una disposición no restringida en la oblea o sustrato semiconductor 502) permite un empaquetamiento más denso y, por tanto, más dados por oblea frente a los enfoques de alineación de red (por ejemplo, una disposición restringida en la oblea o sustrato semiconductor 500). En una realización, la velocidad del proceso de ablación láser y de singulización por plasma es independiente del tamaño del dado, de la disposición o del número de calles.
Claims (9)
1. Un procedimiento de corte de una oblea semiconductora (204) que comprende una pluralidad de circuitos integrados (206) en una cara anterior de la misma y una metalización (252') en una cara trasera de la misma, en el que el procedimiento comprende
modelar la metalización (252') en la cara trasera de la oblea semiconductora (204) con un primer proceso de trazado láser para proporcionar la primera pluralidad de líneas de trazado láser (254) en la cara trasera de la oblea semiconductora (204), y marcar un dado en la cara trasera de la oblea semiconductora (204) durante el primer proceso de trazado láser, formando una máscara en la cara delantera; modelar, desde la cara delantera, la máscara con un segundo proceso de trazado láser para
proporcionar una máscara con una segunda pluralidad de líneas de trazado (210), en el que
la primera pluralidad de líneas de trazado láser (254) y la segunda pluralidad de líneas de trazado láser (210) terminan en la oblea semiconductora (204) o se extienden como primeros surcos (256) y como segundos surcos (212) en la oblea semiconductora, exponiendo regiones de la oblea semiconductora (204) entre los circuitos integrados (206), en el que
la segunda pluralidad de líneas de trazado (210) está alineada con la primera pluralidad de líneas de trazado (254); y en el que
el procedimiento comprende además el grabado por plasma de la oblea semiconductora (204) a través de la segunda pluralidad de líneas de trazado (210) para singularizar los circuitos integrados (206).
2. El procedimiento de la reivindicación 1, en el que el primer y el segundo proceso de trazado láser implican el uso de las mismas condiciones láser.
3. El procedimiento de la reivindicación 1, en el que el primer y segundo procesos de trazado láser implican el uso de un láser basado en femtosegundos.
4. El procedimiento de la reivindicación 1, en el que los surcos (256) de la primera pluralidad de líneas de trazado (254) se forman parcialmente en la cara trasera de la oblea semiconductora (204).
5. El procedimiento de la reivindicación 1, en el que los surcos (212) de la segunda pluralidad de líneas de trazado (210) se forman parcialmente en la cara delantera de la oblea semiconductora (204).
6. El procedimiento de la reivindicación 1, en el que la formación de la máscara en la cara delantera de la oblea semiconductora (204) comprende la formación de una máscara soluble en agua.
7. El procedimiento de la reivindicación 6, que comprende eliminar la máscara modelada soluble en agua con una solución acuosa.
8. El procedimiento de la reivindicación 1, en el que la formación de la máscara en la cara delantera de la oblea semiconductora (204) comprende la formación de una máscara de curado UV.
9. El procedimiento de la reivindicación 1, en el que la oblea semiconductora (204) es un sustrato de silicio monocristalino.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201361879787P | 2013-09-19 | 2013-09-19 | |
US14/103,534 US9224650B2 (en) | 2013-09-19 | 2013-12-11 | Wafer dicing from wafer backside and front side |
PCT/US2014/053699 WO2015041842A1 (en) | 2013-09-19 | 2014-09-02 | Wafer dicing from wafer backside and front side |
Publications (1)
Publication Number | Publication Date |
---|---|
ES2871419T3 true ES2871419T3 (es) | 2021-10-28 |
Family
ID=52668310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
ES14845656T Active ES2871419T3 (es) | 2013-09-19 | 2014-09-02 | Corte de obleas por la cara trasera y delantera de la oblea |
Country Status (8)
Country | Link |
---|---|
US (1) | US9224650B2 (es) |
EP (2) | EP3047517B1 (es) |
JP (1) | JP6422484B2 (es) |
KR (1) | KR20160055933A (es) |
ES (1) | ES2871419T3 (es) |
PT (1) | PT3047517T (es) |
TW (1) | TWI655684B (es) |
WO (1) | WO2015041842A1 (es) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102013212577A1 (de) * | 2013-06-28 | 2014-12-31 | Trumpf Laser- Und Systemtechnik Gmbh | Verfahren zum Abtragschneiden eines Werkstücks mittels eines gepulsten Laserstrahls |
US20150147850A1 (en) * | 2013-11-25 | 2015-05-28 | Infineon Technologies Ag | Methods for processing a semiconductor workpiece |
JP5887633B1 (ja) * | 2014-10-02 | 2016-03-16 | 富士ゼロックス株式会社 | 半導体片の製造方法 |
JP6506606B2 (ja) * | 2015-04-27 | 2019-04-24 | 株式会社ディスコ | ウエーハの分割方法 |
KR101685428B1 (ko) * | 2015-07-20 | 2016-12-12 | 주식회사 이오테크닉스 | 레이저 마킹방법 |
EP3171399B1 (en) * | 2015-11-18 | 2020-06-03 | IMEC vzw | Method for singulating a stack of semiconductor wafers |
US10110306B2 (en) | 2015-12-13 | 2018-10-23 | GenXComm, Inc. | Interference cancellation methods and apparatus |
JP2017152569A (ja) * | 2016-02-25 | 2017-08-31 | 株式会社ディスコ | ウエーハの加工方法 |
US10257746B2 (en) | 2016-07-16 | 2019-04-09 | GenXComm, Inc. | Interference cancellation methods and apparatus |
JP6765949B2 (ja) * | 2016-12-12 | 2020-10-07 | 株式会社ディスコ | ウェーハの加工方法 |
JP6824581B2 (ja) * | 2017-04-04 | 2021-02-03 | 株式会社ディスコ | 加工方法 |
KR101962754B1 (ko) * | 2017-07-06 | 2019-03-28 | 주식회사 이오테크닉스 | 웨이퍼 가공방법 및 웨이퍼 가공장치 |
JP7066263B2 (ja) * | 2018-01-23 | 2022-05-13 | 株式会社ディスコ | 加工方法、エッチング装置、及びレーザ加工装置 |
US11664276B2 (en) | 2018-11-30 | 2023-05-30 | Texas Instruments Incorporated | Front side laser-based wafer dicing |
US11150409B2 (en) * | 2018-12-27 | 2021-10-19 | GenXComm, Inc. | Saw assisted facet etch dicing |
US10896819B2 (en) * | 2019-01-25 | 2021-01-19 | Semiconductor Components Industries, Llc | Backside metal photolithographic patterning die singulation systems and related methods |
US11114343B2 (en) * | 2019-01-25 | 2021-09-07 | Semiconductor Components Industries, Llc | Partial backside metal removal singulation system and related methods |
US11127634B2 (en) * | 2019-01-25 | 2021-09-21 | Semiconductor Components Industries, Llc | Backside metal removal die singulation systems and related methods |
US10796963B2 (en) | 2019-01-25 | 2020-10-06 | Semiconductor Components Industries, Llc | Backside metal patterning die singulation systems and related methods |
DE102019204457B4 (de) * | 2019-03-29 | 2024-01-25 | Disco Corporation | Substratbearbeitungsverfahren |
EP3909078A4 (en) * | 2019-06-27 | 2022-12-21 | Yangtze Memory Technologies Co., Ltd. | MARKING PATTERN IN THREE-DIMENSIONAL MEMORY DEVICE STAIR STRUCTURE FORMING |
US10727945B1 (en) | 2019-07-15 | 2020-07-28 | GenXComm, Inc. | Efficiently combining multiple taps of an optical filter |
US11215755B2 (en) | 2019-09-19 | 2022-01-04 | GenXComm, Inc. | Low loss, polarization-independent, large bandwidth mode converter for edge coupling |
US11539394B2 (en) | 2019-10-29 | 2022-12-27 | GenXComm, Inc. | Self-interference mitigation in in-band full-duplex communication systems |
US11211247B2 (en) | 2020-01-30 | 2021-12-28 | Applied Materials, Inc. | Water soluble organic-inorganic hybrid mask formulations and their applications |
US11854888B2 (en) * | 2020-06-22 | 2023-12-26 | Applied Materials, Inc. | Laser scribing trench opening control in wafer dicing using hybrid laser scribing and plasma etch approach |
US11796737B2 (en) | 2020-08-10 | 2023-10-24 | GenXComm, Inc. | Co-manufacturing of silicon-on-insulator waveguides and silicon nitride waveguides for hybrid photonic integrated circuits |
KR20230068419A (ko) * | 2020-09-14 | 2023-05-17 | 스냅 인코포레이티드 | 도파관 유리 기판에 대한 최적화된 레이저 절단 프로세스 |
US12001065B1 (en) | 2020-11-12 | 2024-06-04 | ORCA Computing Limited | Photonics package with tunable liquid crystal lens |
US11688718B2 (en) * | 2021-09-07 | 2023-06-27 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of controlling warpage during LAB |
US11838056B2 (en) | 2021-10-25 | 2023-12-05 | GenXComm, Inc. | Hybrid photonic integrated circuits for ultra-low phase noise signal generators |
CN115274424B (zh) * | 2022-06-24 | 2024-01-19 | 安徽安芯电子科技股份有限公司 | 半导体晶片切割工艺 |
CN115831736B (zh) * | 2023-02-13 | 2023-05-05 | 成都万应微电子有限公司 | 一种半导体材料产品的切割方法 |
Family Cites Families (102)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4049944A (en) | 1973-02-28 | 1977-09-20 | Hughes Aircraft Company | Process for fabricating small geometry semiconductive devices including integrated components |
US4339528A (en) | 1981-05-19 | 1982-07-13 | Rca Corporation | Etching method using a hardened PVA stencil |
US4684437A (en) | 1985-10-31 | 1987-08-04 | International Business Machines Corporation | Selective metal etching in metal/polymer structures |
JPH0416085A (ja) | 1990-05-10 | 1992-01-21 | Tokyo Gas Co Ltd | 画像記録再生装置 |
KR100215338B1 (ko) | 1991-03-06 | 1999-08-16 | 가나이 쓰도무 | 반도체 장치의 제조방법 |
JPH05166926A (ja) * | 1991-12-12 | 1993-07-02 | Hitachi Ltd | 半導体基板ダイシング法 |
DE69427882T2 (de) | 1993-02-01 | 2002-04-11 | Canon K.K., Tokio/Tokyo | Flüssigkristallanzeige |
US5593606A (en) | 1994-07-18 | 1997-01-14 | Electro Scientific Industries, Inc. | Ultraviolet laser system and method for forming vias in multi-layered targets |
ATE251341T1 (de) | 1996-08-01 | 2003-10-15 | Surface Technology Systems Plc | Verfahren zur ätzung von substraten |
US6426484B1 (en) | 1996-09-10 | 2002-07-30 | Micron Technology, Inc. | Circuit and method for heating an adhesive to package or rework a semiconductor die |
US5920973A (en) | 1997-03-09 | 1999-07-13 | Electro Scientific Industries, Inc. | Hole forming system with multiple spindles per station |
JP3230572B2 (ja) | 1997-05-19 | 2001-11-19 | 日亜化学工業株式会社 | 窒化物系化合物半導体素子の製造方法及び半導体発光素子 |
US6057180A (en) | 1998-06-05 | 2000-05-02 | Electro Scientific Industries, Inc. | Method of severing electrically conductive links with ultraviolet laser output |
JP2001044144A (ja) | 1999-08-03 | 2001-02-16 | Tokyo Seimitsu Co Ltd | 半導体チップの製造プロセス |
JP2001110811A (ja) | 1999-10-08 | 2001-04-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP4387007B2 (ja) | 1999-10-26 | 2009-12-16 | 株式会社ディスコ | 半導体ウェーハの分割方法 |
JP2001144126A (ja) | 1999-11-12 | 2001-05-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体装置 |
JP2001148358A (ja) | 1999-11-19 | 2001-05-29 | Disco Abrasive Syst Ltd | 半導体ウェーハ及び該半導体ウェーハの分割方法 |
US6300593B1 (en) | 1999-12-07 | 2001-10-09 | First Solar, Llc | Apparatus and method for laser scribing a coated substrate |
US6887804B2 (en) | 2000-01-10 | 2005-05-03 | Electro Scientific Industries, Inc. | Passivation processing over a memory link |
WO2001051243A2 (en) | 2000-01-10 | 2001-07-19 | Electro Scientific Industries, Inc. | Laser system and method for processing a memory link with a burst of laser pulses having ultrashort pulsewidths |
WO2001054853A2 (en) * | 2000-01-27 | 2001-08-02 | National Research Council Of Canada | Method and apparatus for repair of defects in materials with short laser pulses |
AU2001251172A1 (en) | 2000-03-30 | 2001-10-15 | Electro Scientific Industries, Inc. | Laser system and method for single pass micromachining of multilayer workpieces |
DE10196418B4 (de) | 2000-07-12 | 2010-07-22 | Electro Scientific Industries, Inc., Portland | Lasersystem zum Bearbeiten von Verbindungen eines IC-Bauelements, Verfahren zum Bearbeiten von Verbindungen eines IC-Bauelements und Verfahren zum Ausrichten eines Laserbearbeitungsstrahls auf eine Verbindung eines IC-Bauelements |
US6676878B2 (en) | 2001-01-31 | 2004-01-13 | Electro Scientific Industries, Inc. | Laser segmented cutting |
US6759275B1 (en) | 2001-09-04 | 2004-07-06 | Megic Corporation | Method for making high-performance RF integrated circuits |
WO2003028072A1 (fr) * | 2001-09-20 | 2003-04-03 | Renesas Technology Corp. | Procede de fabrication de dispositif semi-conducteur |
US6642127B2 (en) | 2001-10-19 | 2003-11-04 | Applied Materials, Inc. | Method for dicing a semiconductor wafer |
JP3910843B2 (ja) | 2001-12-13 | 2007-04-25 | 東京エレクトロン株式会社 | 半導体素子分離方法及び半導体素子分離装置 |
US6706998B2 (en) | 2002-01-11 | 2004-03-16 | Electro Scientific Industries, Inc. | Simulated laser spot enlargement |
KR100451950B1 (ko) | 2002-02-25 | 2004-10-08 | 삼성전자주식회사 | 이미지 센서 소자 웨이퍼 소잉 방법 |
JP4447325B2 (ja) | 2002-02-25 | 2010-04-07 | 株式会社ディスコ | 半導体ウェーハの分割方法 |
JP2003257896A (ja) | 2002-02-28 | 2003-09-12 | Disco Abrasive Syst Ltd | 半導体ウェーハの分割方法 |
EP1497851B1 (en) | 2002-04-19 | 2006-01-25 | Xsil Technology Limited | Program-controlled dicing of a substrate using a pulsed laser |
JP2004031526A (ja) | 2002-06-24 | 2004-01-29 | Toyoda Gosei Co Ltd | 3族窒化物系化合物半導体素子の製造方法 |
US6582983B1 (en) | 2002-07-12 | 2003-06-24 | Keteca Singapore Singapore | Method and wafer for maintaining ultra clean bonding pads on a wafer |
JP4286497B2 (ja) | 2002-07-17 | 2009-07-01 | 新光電気工業株式会社 | 半導体装置の製造方法 |
JP3908148B2 (ja) | 2002-10-28 | 2007-04-25 | シャープ株式会社 | 積層型半導体装置 |
US20040157457A1 (en) | 2003-02-12 | 2004-08-12 | Songlin Xu | Methods of using polymer films to form micro-structures |
JP2004273895A (ja) | 2003-03-11 | 2004-09-30 | Disco Abrasive Syst Ltd | 半導体ウエーハの分割方法 |
US7087452B2 (en) | 2003-04-22 | 2006-08-08 | Intel Corporation | Edge arrangements for integrated circuit chips |
JP2004322168A (ja) | 2003-04-25 | 2004-11-18 | Disco Abrasive Syst Ltd | レーザー加工装置 |
JP4231349B2 (ja) | 2003-07-02 | 2009-02-25 | 株式会社ディスコ | レーザー加工方法およびレーザー加工装置 |
JP4408361B2 (ja) | 2003-09-26 | 2010-02-03 | 株式会社ディスコ | ウエーハの分割方法 |
US7128806B2 (en) | 2003-10-21 | 2006-10-31 | Applied Materials, Inc. | Mask etch processing apparatus |
JP4471632B2 (ja) | 2003-11-18 | 2010-06-02 | 株式会社ディスコ | ウエーハの加工方法 |
JP2005191039A (ja) * | 2003-12-24 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 半導体ウェハの処理方法 |
JP2005203541A (ja) | 2004-01-15 | 2005-07-28 | Disco Abrasive Syst Ltd | ウエーハのレーザー加工方法 |
US7129114B2 (en) | 2004-03-10 | 2006-10-31 | Micron Technology, Inc. | Methods relating to singulating semiconductor wafers and wafer scale assemblies |
JP2005294636A (ja) * | 2004-04-01 | 2005-10-20 | Hitachi Constr Mach Co Ltd | ウエハの個片化方法、チップ、レーザマーキング方法およびレーザマーキング装置 |
US7459377B2 (en) | 2004-06-08 | 2008-12-02 | Panasonic Corporation | Method for dividing substrate |
US7804043B2 (en) | 2004-06-15 | 2010-09-28 | Laserfacturing Inc. | Method and apparatus for dicing of thin and ultra thin semiconductor wafer using ultrafast pulse laser |
US7687740B2 (en) | 2004-06-18 | 2010-03-30 | Electro Scientific Industries, Inc. | Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows |
JP4271625B2 (ja) * | 2004-06-30 | 2009-06-03 | 株式会社フジクラ | 半導体パッケージ及びその製造方法 |
US7507638B2 (en) | 2004-06-30 | 2009-03-24 | Freescale Semiconductor, Inc. | Ultra-thin die and method of fabricating same |
JP4018088B2 (ja) | 2004-08-02 | 2007-12-05 | 松下電器産業株式会社 | 半導体ウェハの分割方法及び半導体素子の製造方法 |
US7199050B2 (en) | 2004-08-24 | 2007-04-03 | Micron Technology, Inc. | Pass through via technology for use during the manufacture of a semiconductor device |
JP4018096B2 (ja) | 2004-10-05 | 2007-12-05 | 松下電器産業株式会社 | 半導体ウェハの分割方法、及び半導体素子の製造方法 |
US20060088984A1 (en) | 2004-10-21 | 2006-04-27 | Intel Corporation | Laser ablation method |
US20060086898A1 (en) | 2004-10-26 | 2006-04-27 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus of making highly repetitive micro-pattern using laser writer |
US20060146910A1 (en) | 2004-11-23 | 2006-07-06 | Manoochehr Koochesfahani | Method and apparatus for simultaneous velocity and temperature measurements in fluid flow |
JP4288229B2 (ja) | 2004-12-24 | 2009-07-01 | パナソニック株式会社 | 半導体チップの製造方法 |
US7875898B2 (en) | 2005-01-24 | 2011-01-25 | Panasonic Corporation | Semiconductor device |
JP2006253402A (ja) | 2005-03-10 | 2006-09-21 | Nec Electronics Corp | 半導体装置の製造方法 |
US7361990B2 (en) | 2005-03-17 | 2008-04-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads |
JP4478053B2 (ja) | 2005-03-29 | 2010-06-09 | 株式会社ディスコ | 半導体ウエーハ処理方法 |
JP4285455B2 (ja) | 2005-07-11 | 2009-06-24 | パナソニック株式会社 | 半導体チップの製造方法 |
JP4599243B2 (ja) | 2005-07-12 | 2010-12-15 | 株式会社ディスコ | レーザー加工装置 |
DE102005046479B4 (de) * | 2005-09-28 | 2008-12-18 | Infineon Technologies Austria Ag | Verfahren zum Spalten von spröden Materialien mittels Trenching Technologie |
JP4783381B2 (ja) * | 2005-11-24 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4769560B2 (ja) | 2005-12-06 | 2011-09-07 | 株式会社ディスコ | ウエーハの分割方法 |
JP4372115B2 (ja) | 2006-05-12 | 2009-11-25 | パナソニック株式会社 | 半導体装置の製造方法、および半導体モジュールの製造方法 |
US7494900B2 (en) | 2006-05-25 | 2009-02-24 | Electro Scientific Industries, Inc. | Back side wafer dicing |
JP4480728B2 (ja) | 2006-06-09 | 2010-06-16 | パナソニック株式会社 | Memsマイクの製造方法 |
JP4544231B2 (ja) | 2006-10-06 | 2010-09-15 | パナソニック株式会社 | 半導体チップの製造方法 |
JP5168920B2 (ja) * | 2007-01-31 | 2013-03-27 | 富士電機株式会社 | 半導体装置の製造方法およびマーキング装置 |
JP4840174B2 (ja) | 2007-02-08 | 2011-12-21 | パナソニック株式会社 | 半導体チップの製造方法 |
JP4840200B2 (ja) | 2007-03-09 | 2011-12-21 | パナソニック株式会社 | 半導体チップの製造方法 |
JP5141070B2 (ja) * | 2007-03-29 | 2013-02-13 | 富士電機株式会社 | ウェーハのダイシング方法 |
US7926410B2 (en) | 2007-05-01 | 2011-04-19 | J.R. Automation Technologies, L.L.C. | Hydraulic circuit for synchronized horizontal extension of cylinders |
WO2008142911A1 (en) * | 2007-05-18 | 2008-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP4488037B2 (ja) | 2007-07-24 | 2010-06-23 | パナソニック株式会社 | 半導体ウェハの処理方法 |
JP5205012B2 (ja) | 2007-08-29 | 2013-06-05 | 株式会社半導体エネルギー研究所 | 表示装置及び当該表示装置を具備する電子機器 |
JP4858395B2 (ja) | 2007-10-12 | 2012-01-18 | パナソニック株式会社 | プラズマ処理装置 |
JP5128897B2 (ja) * | 2007-10-23 | 2013-01-23 | 株式会社ディスコ | ウエーハの分割方法 |
JP2009141147A (ja) * | 2007-12-06 | 2009-06-25 | Nec Electronics Corp | 半導体装置の製造方法 |
US7859084B2 (en) | 2008-02-28 | 2010-12-28 | Panasonic Corporation | Semiconductor substrate |
JP2009260272A (ja) | 2008-03-25 | 2009-11-05 | Panasonic Corp | 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法 |
US20090255911A1 (en) | 2008-04-10 | 2009-10-15 | Applied Materials, Inc. | Laser scribing platform and hybrid writing strategy |
US20100013036A1 (en) | 2008-07-16 | 2010-01-21 | Carey James E | Thin Sacrificial Masking Films for Protecting Semiconductors From Pulsed Laser Process |
US8609512B2 (en) | 2009-03-27 | 2013-12-17 | Electro Scientific Industries, Inc. | Method for laser singulation of chip scale packages on glass substrates |
JP5619382B2 (ja) * | 2009-07-10 | 2014-11-05 | 株式会社ディスコ | ウエーハの加工方法 |
JP5486865B2 (ja) * | 2009-07-27 | 2014-05-07 | 株式会社ディスコ | 金属層付きチップの製造方法 |
KR101036157B1 (ko) * | 2010-03-11 | 2011-05-23 | 에스엔유 프리시젼 주식회사 | 마킹 기능을 가진 레이저 스크라이빙 장치 및 이를 이용한 태양 전지 가공 방법 |
US8642448B2 (en) | 2010-06-22 | 2014-02-04 | Applied Materials, Inc. | Wafer dicing using femtosecond-based laser and plasma etch |
US8802545B2 (en) | 2011-03-14 | 2014-08-12 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
US8557682B2 (en) * | 2011-06-15 | 2013-10-15 | Applied Materials, Inc. | Multi-layer mask for substrate dicing by laser and plasma etch |
US9126285B2 (en) * | 2011-06-15 | 2015-09-08 | Applied Materials, Inc. | Laser and plasma etch wafer dicing using physically-removable mask |
US8703581B2 (en) * | 2011-06-15 | 2014-04-22 | Applied Materials, Inc. | Water soluble mask for substrate dicing by laser and plasma etch |
US8361828B1 (en) * | 2011-08-31 | 2013-01-29 | Alta Devices, Inc. | Aligned frontside backside laser dicing of semiconductor films |
JP2013058707A (ja) * | 2011-09-09 | 2013-03-28 | Hitachi Cable Ltd | 半導体発光素子の製造方法 |
US8723314B2 (en) | 2012-02-29 | 2014-05-13 | Advanced Micro Devices, Inc. | Semiconductor workpiece with backside metallization and methods of dicing the same |
-
2013
- 2013-12-11 US US14/103,534 patent/US9224650B2/en active Active
-
2014
- 2014-09-02 PT PT148456569T patent/PT3047517T/pt unknown
- 2014-09-02 ES ES14845656T patent/ES2871419T3/es active Active
- 2014-09-02 JP JP2016515378A patent/JP6422484B2/ja active Active
- 2014-09-02 KR KR1020167010271A patent/KR20160055933A/ko not_active IP Right Cessation
- 2014-09-02 WO PCT/US2014/053699 patent/WO2015041842A1/en active Application Filing
- 2014-09-02 EP EP14845656.9A patent/EP3047517B1/en active Active
- 2014-09-02 EP EP21161057.1A patent/EP3869546B1/en active Active
- 2014-09-18 TW TW103132296A patent/TWI655684B/zh active
Also Published As
Publication number | Publication date |
---|---|
TWI655684B (zh) | 2019-04-01 |
US9224650B2 (en) | 2015-12-29 |
JP2016533025A (ja) | 2016-10-20 |
EP3047517B1 (en) | 2021-03-17 |
EP3047517A4 (en) | 2017-05-03 |
KR20160055933A (ko) | 2016-05-18 |
JP6422484B2 (ja) | 2018-11-14 |
US20150079761A1 (en) | 2015-03-19 |
EP3047517A1 (en) | 2016-07-27 |
WO2015041842A1 (en) | 2015-03-26 |
TW201517153A (zh) | 2015-05-01 |
EP3869546B1 (en) | 2024-05-15 |
PT3047517T (pt) | 2021-05-27 |
EP3869546A1 (en) | 2021-08-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
ES2871419T3 (es) | Corte de obleas por la cara trasera y delantera de la oblea | |
JP6509744B2 (ja) | フィルムフレームウェハアプリケーションのためのエッチングチャンバシールドリングを用いたレーザ・プラズマエッチングウェハダイシング | |
KR102250628B1 (ko) | 높은 다이 파괴 강도 및 평활한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭 | |
JP6360477B2 (ja) | ウェハダイシングのためのレーザ、プラズマエッチング、及び裏面研削プロセス | |
JP6516470B2 (ja) | 水溶性ダイアタッチフィルムを用いたレーザ・プラズマエッチングウェハダイシング | |
TWI698954B (zh) | 切割晶圓背側上具有焊料凸塊的晶圓 | |
JP2015524613A (ja) | 高いダイ破断強度及び清浄な側壁のためのレーザスクライビング及びプラズマエッチング | |
TW201411758A (zh) | 使用雙面uv可固化膠膜之雷射與電漿蝕刻晶圓切割 | |
JP2015531994A (ja) | レーザ及びプラズマエッチングを用いたウェハダイシングのための均一なマスキング | |
JP2015532542A (ja) | フィルムフレームアプリケーション用uv除去ダイシングテープの部分的前反応によるレーザ・プラズマエッチングウェハダイシング | |
JP2023052102A (ja) | ウエハダイシングプロセスにおけるパーティクル汚染の軽減 | |
TWI735406B (zh) | 用於使用雷射刻劃及電漿蝕刻之晶圓切割的交替遮蔽及雷射刻劃方法 | |
TWI607526B (zh) | 切割包含複數個積體電路之基板的方法 | |
JP7470104B2 (ja) | 中間ブレークスルー処理を用いたハイブリッドレーザスクライビング及びプラズマエッチング手法を使用するウエハダイシング | |
TWI667709B (zh) | 用於改良晶圓塗佈處理之烘烤工具 | |
TW201546928A (zh) | 電漿腔室中用於散熱的主動冷卻式遮蔽環 | |
TW201436019A (zh) | 用於使用雷射劃線和電漿蝕刻的晶圓切割之水溶性膜與可uv固化膜之雜合遮罩 | |
TW201508865A (zh) | 塗佈用於雷射劃線及電漿蝕刻的水溶性光罩之方法 |