TWI607526B - 切割包含複數個積體電路之基板的方法 - Google Patents

切割包含複數個積體電路之基板的方法 Download PDF

Info

Publication number
TWI607526B
TWI607526B TW104102580A TW104102580A TWI607526B TW I607526 B TWI607526 B TW I607526B TW 104102580 A TW104102580 A TW 104102580A TW 104102580 A TW104102580 A TW 104102580A TW I607526 B TWI607526 B TW I607526B
Authority
TW
Taiwan
Prior art keywords
dry film
tape
substrate
film
semiconductor wafer
Prior art date
Application number
TW104102580A
Other languages
English (en)
Other versions
TW201535604A (zh
Inventor
類維生
帕帕那詹姆士Ｓ
庫瑪普拉罕
伊頓貝德
庫默亞傑
Original Assignee
應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 應用材料股份有限公司 filed Critical 應用材料股份有限公司
Publication of TW201535604A publication Critical patent/TW201535604A/zh
Application granted granted Critical
Publication of TWI607526B publication Critical patent/TWI607526B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/2743—Manufacturing methods by blanket deposition of the material of the layer connector in solid form
    • H01L2224/27436—Lamination of a preform, e.g. foil, sheet or layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Dicing (AREA)
  • Laser Beam Processing (AREA)

Description

切割包含複數個積體電路之基板的方法
本發明實施例是有關半導體處理的領域，且明確言之，是關於切割半導體晶圓的方法，且每個晶圓上具有複數個積體電路。
在半導體晶圓製程中，會於矽或其他半導體材料所組成的晶圓(亦稱為基板)上形成積體電路。通常使用半導電性、導電性或絕緣性的各種材料層來形成積體電路。利用各種已知的製程來摻雜、沉積及蝕刻這些材料以形成積體電路。每個晶圓經過處理而形成眾多包含積體電路的個別區域，即所謂的晶粒。
在積體電路形成製程之後，接著切割晶圓以使各個晶粒彼此分開以進行封裝或以未封裝的形式用於更大的電路中。用於進行晶圓切割的兩種主要技術是劃線法及鋸切法。利用劃線法時，具有鑽石尖頭的劃線器沿著預先形成的劃線在晶圓表面上移動。這些劃線沿著晶粒之間的間距延伸。通常將這些間距稱為「街道」。鑽石劃線器沿著該等街道在晶圓表面中形成淺刮痕。當例如使用滾子施加壓力時，晶圓會 沿著該等劃線而分開。晶圓中破裂作用會順著晶圓基板的晶格結構進行。劃線法可用於厚度約10密耳(mil，千分之一英寸)或更薄的晶圓。針對較厚的晶圓而言，鋸切法會是較佳的切割方法。
利用鋸切法時，以高轉速(rpm)旋轉的鑽石尖頭鋸片接觸晶圓表面並沿著該等街道鋸切該晶圓。將晶圓安置在支撐構件(例如，以膜框架緊箍住的黏性膜)上，並使用鋸片重複地在垂直街道及水平街道上進行切割。使用劃線法或鋸切法的一個問題是會沿著晶粒的切割邊緣形成崩缺(chips)及鑿溝(gouges)。此外，可能形成裂紋(crack)，且裂紋可能從晶粒的邊緣擴大到基板內部而使得積體電路不能運作。使用劃線法時，由於僅對方形或矩形晶粒的一側沿結晶結構的方向進行劃線，因此崩缺與裂紋的問題尤為明顯。因此，晶粒的另一側裂開時會產生鋸齒狀的分割線。由於崩缺與裂紋的緣故，晶圓上的晶粒之間通常需留有額外的間距以避免損傷積體電路，例如，使崩缺與裂紋與實際的積體電路保持一段距離。由於需要保持間距，因此無法在標準尺寸的晶圓上形成這麼多的晶粒，並浪費掉晶圓可用來製造電路的實際可用面積。使用鋸片會加劇半導體晶圓上實際可用面積的浪費情形。鋸片的刀刃約15微米厚。正因如此，為了確保鋸片在切割處周圍所造成的裂紋及其他損傷不會傷害積體電路，常需使每個晶粒的電路間相隔三百微米至五百微米。再者，於切割之後，需要確實清洗每個晶粒，藉以去除鋸切製程中所產生的顆粒及其他污染物。
亦可使用電漿切割法，但也有所限制。例如，阻礙實施電漿切割法的其中一個限制便是成本問題。用來對光阻進行圖案化的標準微影操作可能導致實施成本過高。另一個可能阻礙實施電漿切割法的限制是在沿著街道進行切割時，使用電漿處理常用金屬(例如，銅)可能引起生產問題或產量限制。
本發明的一個或更多個實施例有關於切割半導體晶圓的方法，且在該等半導體晶圓上具有複數個積體電路。
根據一實施例，切割半導體晶圓的方法包括將膠帶黏貼於水溶性乾薄膜。該方法包括將該已黏貼於膠帶上的水溶性乾薄膜施用於該半導體晶圓的一表面上。該方法包括去除該水溶性乾薄膜上的該膠帶。該方法包括使用雷射劃線製程對該水溶性乾薄膜進行圖案化，曝露出該半導體晶圓介在該等積體電路之間的區域。該方法包括透過該已圖案化之水溶性乾薄膜中的縫隙(gap)來蝕刻該半導體晶圓。該方法還包括去除該水溶性乾薄膜。
根據另一實施例，切割基板的方法包括將膠帶黏貼於乾薄膜。該方法包括將該已黏貼於膠帶上的乾薄膜貼覆於基板上。該方法包括去除該乾薄膜上的該膠帶。該方法包括使用雷射劃線製程對該乾薄膜進行圖案化，以形成一溝槽，該溝槽曝露出該基板的介在該等積體電路之間的多個區域。該方法包括蝕刻該基板以加深該溝槽至貫穿該基板。該方法包括去除該基板上的該乾薄膜。
在一實施例中，用於切割基板的系統包括膠帶施用器，該膠帶施用器配置成用來將膠帶黏貼於乾薄膜。該系統包括乾式層疊模組(dry lamination module)，該乾式層疊模組配置成用於將該已黏貼於膠帶上的乾薄膜貼覆於基板上。該系統包括固化模組(curing module)，用於使該膠帶脫離該乾薄膜。該系統包括雷射劃線模組，該雷射劃線模組配置成可使用雷射劃線製程對該乾薄膜進行圖案化，以形成一溝槽，該溝槽曝露出該基板的介在該等積體電路之間的多個區域。該系統還包括電漿蝕刻模組，該電漿蝕刻模組與該雷射劃線模組物理性地耦接，且該電漿蝕刻模組配置成可蝕刻該基板以加深溝槽至貫穿該基板。
100A‧‧‧方法
102、104‧‧‧操作
106、108‧‧‧操作
110、112‧‧‧操作
114‧‧‧操作
100B‧‧‧方法
152、154‧‧‧操作
156、158‧‧‧操作
160、162‧‧‧操作
202‧‧‧半導體晶圓/基板
204‧‧‧積體電路
206‧‧‧鈍化層
208‧‧‧凸塊/墊
210‧‧‧底部填充層
212‧‧‧水溶性乾薄膜
214‧‧‧膠帶
216‧‧‧基底材料層
218‧‧‧脫離層/脫離膜
220‧‧‧切割膠帶
222‧‧‧基底材料
224‧‧‧脫離層
226‧‧‧區域
300‧‧‧方法
302、304‧‧‧操作
306、308‧‧‧操作
402‧‧‧半導體晶圓/基板
404‧‧‧元件層
406‧‧‧鈍化層
408‧‧‧凸塊/墊
412‧‧‧乾膜
420‧‧‧切割膠帶
422‧‧‧基底材料層
424‧‧‧脫離層
426‧‧‧溝槽
500‧‧‧街道區域/街道
502‧‧‧頂部
504‧‧‧第一二氧化矽層
506‧‧‧第一蝕刻終止層
508‧‧‧第一低介電常數介電層
510‧‧‧第二蝕刻終止層
512‧‧‧第二低介電常數介電層
514‧‧‧第三蝕刻終止層
516‧‧‧無摻雜矽玻璃
518‧‧‧第二二氧化矽層
520‧‧‧光阻層
522‧‧‧銅金屬層
600‧‧‧集成平臺
602‧‧‧工廠介面
604‧‧‧裝載鎖定室
606‧‧‧群集工具
608‧‧‧電漿蝕刻腔室
610‧‧‧雷射劃線設備
612‧‧‧沉積室/蝕刻腔室
614‧‧‧濕式站
700‧‧‧電腦系統
702‧‧‧處理器
704‧‧‧主記憶體
706‧‧‧靜態記憶體
708‧‧‧網路介面裝置
710‧‧‧視訊顯示器
712‧‧‧文字數字輸入裝置
714‧‧‧游標控制器
716‧‧‧訊號產生裝置
718‧‧‧輔助記憶體/數據存儲裝置
720‧‧‧網路
722‧‧‧軟體
726‧‧‧處理邏輯
730‧‧‧匯流排
731‧‧‧機器可存取之存儲媒體
舉出數個本發明實施例以進行示範說明，而非作為限制之用，且當配合該等圖式閱讀以下詳細說明內容時，當可更全面地瞭解本發明實施例，該等圖式中：第1A圖及第1B圖是流程圖，該等流程圖根據本發明實施例圖示出在切割半導體晶圓之方法中的操作，其中該半導體晶圓含有複數個積體電路；第2A、2B、2C、2D、2E、2F、2G及2H圖是根據本發明實施例進行切割半導體晶圓之方法期間，對應第1A圖及第1B圖的操作，圖示出該包含複數個積體電路之半導體晶圓的剖面圖；第3圖為流程圖，該流程圖根據本發明實施例圖示出在切割半導體晶圓之方法中的操作，其中該半導體晶圓含 有複數個積體電路；第4A、4B、4C、4D及4E圖是根據本發明實施例進行切割半導體晶圓之方法期間，對應第3圖的操作，圖示出該包含複數個積體電路之半導體晶圓的剖面圖；第5圖為根據本發明實施例圖示可能出現在半導體晶圓或基板之街道區域內的堆疊材料剖面圖；第6圖為根據本發明實施例圖示可用來進行基板之雷射與電漿切割法的工具佈局方塊圖；及第7圖為根據本發明實施例圖示示例性電腦系統的方塊圖，該電腦系統控制本發明所述遮罩、雷射劃線、電漿切割方法中之一個或更多個操作的自動化執行。
本發明描述切割半導體晶圓的方法，在各晶圓上具有複數個積體電路。在以下說明內容中，舉出諸多具體細節，例如使用遮罩(包括水溶性乾薄膜)進行雷射與電漿蝕刻的晶圓切割方法，以求能徹底理解本發明實施例。所屬技術領域中熟悉該項技藝者將明白可無需依循這些具體細節來實施本發明實施例。在其他情況下，諸如積體電路製造等眾所週知的知識方面，則不加以詳細描述，以免不必要地模糊掉本發明實施例。此外，應理解圖式中所示的各種實施例是解說用的代表例，且未必按照比例繪製。
當切割300微米或更厚的晶圓時，因晶圓夠硬，可將晶圓直接放置在安裝膠帶上而無需使用晶片接合膜(die attach film，DAF)。在不使用DAF而將晶圓放置在安裝膠帶 上的情況中會涉及到無DAF切割製程。本發明所述實施例是關於厚度在250微米至800微米間之積體電路晶圓(例如，具有處理晶片的集成晶圓)的切割應用。此外，實施例是關於具有可接受切口寬度之積體電路晶圓的切割應用，其中在晶圓正面上測得可接受的切口寬度為50微米至200微米，較佳為50微米至100微米。在雷射/鋸切混合製程中，在晶圓正面上測得50微米至100微米的切口寬度相當於從晶圓背面測得30微米至50微米的典型切口寬度。
在實施例中，實施混合式的晶圓或基板切割製程以進行晶粒單體化，混合式晶圓或基板切割製程包括初始的雷射劃線製程及後續的電漿蝕刻製程。雷射劃線製程可用來乾淨地去除遮罩層、有機與無機介電層及元件層。當曝露出晶圓或基板，或部分蝕除該晶圓或基板時，則可終止該雷射蝕刻製程。隨後可使用該切割製程中的電漿蝕刻部分來蝕穿該晶圓或基板的主體，例如蝕穿塊狀單晶矽，藉以產出晶粒(die)或進行晶片單體化或切割。因此，在一實施例中的方法是使用混合方法，該混合方法利用雷射劃線製程及電漿蝕刻製程來切割晶圓。該雷射劃線製程去除難以蝕刻的鈍化層、介電層及金屬層，直到曝露出下方的矽基板。電漿蝕刻製程產生深度達到目標晶粒深度的溝槽。在另一實施例中，雷射蝕刻製程可包括使用雷射劃線製程剝蝕(ablating)該基板的整個厚度，隨後利用電漿蝕刻該些藉由雷射劃線製程所曝露出來的基板表面。在一此實施例中，該電漿蝕刻製程可去除因雷射剝蝕而損壞的半導體，藉以增進晶粒強度。
因此，根據實施例，該等擬定方法是使用雷射劃線製程兼電漿蝕刻製程兩者來取代單獨使用雷射劃線或單獨使用鋸片鋸切法在半導體晶圓上產生溝槽。實施例包括在半導體晶圓上形成水溶性遮罩層，藉以在雷射劃線及/或電漿蝕刻期間保護積體電路(及在某些實施例中保護凸塊或墊)以免曝露出來。傳統上，可利用諸如旋塗法或網印法形成此種遮罩層。然而，由於遮罩材料具高黏度，因此此等方法可產生空隙或氣泡，空隙或氣泡可能導致形成瑕疵遮罩而無法提供充分保護來免受電漿蝕刻。
用來形成遮罩的其他習知方法包括將紫外線(UV)-固化樹脂片直接覆於晶圓表面上。經電漿處理之後，接著固化該遮罩並將膠帶貼覆於該已UV-固化的遮罩，藉以從晶圓上去除該已UV-固化的遮罩。然而，由於在處理(例如使用雷射及/或電漿進行處理)之後，可能難以去除晶圓表面上的UV-固化遮罩材料，故此等方法不佳。此外，若此種UV-固化遮罩是施用於下方的高分子材料(例如，底部填充乾膜層)，雷射處理可能造成該兩膜層在切口邊緣處發生融化及再固化的情形，而使該等膜層難以分開。
根據本發明實施例，使用乾式層疊技術在晶圓表面上形成水溶性膜。該水溶性膜保護積體電路免於接受雷射及/或電漿處理。相對於現行技術(包括旋塗法及網印法)，實施例能形成具有最少氣泡或空隙生成的水溶性膜。
在一此種實施例中，將要形成在晶圓上的水溶性膜是薄膜。例如，在一實施例中(例如當在底部填充層上方曝露 出5微米至10微米的凸塊或墊頂部以供焊接用時)，該水溶性膜具有5微米至15微米的厚度。現行的乾式層疊技術在水溶性薄膜的應用中並不實用。乾式層疊技術通常包括將欲貼附的膜加熱至預定溫度以軟化該膜。隨後(例如在真空中)拉伸該膜並將該膜貼覆在表面上。此種乾式層疊技術可能僅有效用於厚度足以承受拉伸應力而免於破裂的乾膜。例如，乾式層疊技術通常需要25微米的最小膜厚以達到合理的產量。
根據實施例，該水溶性乾薄膜貼於膠帶上，並可利用熱或UV固化法使該膠帶脫離。隨後藉由真空層疊法使該複合帶(包含該水溶性薄膜及該膠帶)貼覆在晶圓表面上，並使該膠帶脫離。於貼覆該水溶性乾薄膜之後，該方法可包括雷射及電漿處理步驟以用於切割該晶圓。此等實施例可藉由乾式層疊法而能施用水溶性乾薄膜又不會弄破該水溶性薄膜。
以下參照第1A圖、第1B圖及第3圖中的示例性方法來描述進一步的細節。第1A圖及第1B圖是流程圖，該等流程圖根據本發明實施例示出在切割半導體晶圓方法中的操作，其中該半導體晶圓含有複數個積體電路。第2A圖、第2B圖、第2C圖、第2D圖、第2E圖、第2F圖、第2G圖及第2H圖是根據本發明實施例進行切割半導體晶圓之方法期間，對應第1A圖及第1B圖的操作圖示該包含複數個積體電路之半導體晶圓的剖面圖。
第1A圖的方法100A及第1B圖的方法100B始於具有複數個積體電路(IC)的半導體晶圓或基板。第2A圖圖示示例性半導體晶圓的剖面圖。根據一實施例，半導體晶圓或基 板202具有至少300毫米(mm)的直徑及具有250微米至800微米的厚度。在半導體晶圓或基板202上或半導體晶圓或基板202內(作為積體電路204的一部分)設置有半導體元件陣列。此種半導體元件的實例包括，但不限於，製造於矽基板中且包在介電層內的記憶體元件或互補金屬-氧化物-半導體(CMOS)電晶體。可在該等元件或電晶體上及周圍的介電層內形成複數個金屬內連線(interconnect)，並可使用該等金屬內連線電性連接該等元件或電晶體以形成積體電路。可在該等內連線層的上方形成導電凸塊或墊208及鈍化層206。該等導電凸塊或墊208可包括焊球。根據某些實施例，導電凸塊或墊208約為50微米或更高。然而，文中所述實施例亦可用於切割具有短於50微米之導電凸塊或墊的積體電路。構成該等街道的材料可能與該些用來形成積體電路的材料相似或相同。例如，街道可由介電材料層、半導體材料層及金屬層所形成。在一實施例中，該等街道中的其中一個街道或更多個街道包含測試元件，該等測試元件類似於積體電路的實際元件。第5圖及以下對應的說明內容針對該等街道做進一步詳細描述。
回到第1A圖及對應的第2B圖，在一實施例中，該方法包括於操作102，在半導體晶圓或基板202上形成底部填充層(underfill layer)210。底部填充層210部分覆蓋住位於半導體晶圓或基板202上的凸塊或墊208。例如，在一實施例中，在底部填充層210上方曝露出5微米至10微米的凸塊或墊208。第2B圖中所示實施例是一種晶圓級底部填充技術， 在該技術中，於切割之前，先在半導體晶圓或基板202上形成底部填充層210，這與傳統上在切割後才進行底部填充的方法相反。在切割後才進行底部填充的習知方法中，通常使用液體底部填充物毛細濕潤及固化法來形成晶粒之間的固體填充層。然而，此一方法可能造成封裝良率損失(packaging yield loss)及疊晶可靠度(stacked die reliability)的問題，特別是當疊晶數目增加以用於三維(3D)半導體晶粒封裝應用時更是如此。
根據實施例，底部填充層210可為乾底部填充膜，可使用乾式層疊製程在半導體晶圓或基板202上形成該乾底部填充膜，隨後進行如以下所述的晶圓切割法以切割該等晶粒。每個已切開的晶粒上都具有一片乾底部填充膜，因此無需進行切割後的底部填充，且從而避免發生因使用某些切割後底部填充技術所帶來的封裝良率損失及可靠度的問題。隨後可堆疊該等晶粒以形成3D封裝。在一實施例中，該乾底部填充膜可導熱、電性絕緣且為每個晶粒提供機械性支撐。因此，在實施例中，底部填充層210可使晶粒更堅硬並降低晶粒翹曲的風險。
回到第1A圖及對應的第2C圖，方法100A包括於操作104，將膠帶214黏貼於水溶性乾薄膜212。類似地，第1B圖的方法100B包括於操作152，將膠帶214黏貼於水溶性乾薄膜212。在一實施例中，水溶性乾薄膜212有足夠的厚度而可在後續電漿蝕刻製程中存留下來，甚至可保護凸塊或墊208，凸塊或墊208通常為銅，且若暴露在蝕刻劑電漿中時， 凸塊或墊208可能受損、氧化或受到污染。於另一實施例中，在電漿蝕刻期間，凸塊或墊208可能暴露出來。水溶性乾膜212的最小厚度與後續電漿蝕刻(例如，第1A圖的操作112及第1B圖的操作160)所達到的選擇性有關。電漿蝕刻的選擇性取決於至少以下兩者：該水溶性層的材料/組成以及所使用的蝕刻製程。大體而言，當所使用的電漿具有相對低的離子轟擊能量時，會增進對遮罩材料的蝕刻選擇性，而允許使用較薄的水溶性乾膜。在一實施例中，該水溶性乾薄膜具有範圍在5微米至15微米間的厚度。
在實施例中，水溶性乾膜212包括水溶性聚合物。許多這類的聚合物可在市面上購得並可用在諸多應用上，例如洗衣袋及購物袋、環保包裝(green packaging)，等等。然而，因為在最大膜厚度、蝕刻抗性、熱安定性、在基板上塗覆材料或從基板上去除材料的力學及微污染方面有著嚴苛要求，而使得用於本發明之水溶性材料的選擇變得複雜。示例性材料包括以下至少一種：聚(乙烯醇)(PVA)、聚(丙烯酸)、聚(甲基丙烯酸)、聚(丙烯醯胺)或聚(環氧乙烷)，及還有諸多其他水溶性材料可供使用。
膠帶214可能為切割膠帶或其他膠帶。在所示的實施例中，膠帶214包括基底材料層216及具有黏性塗層的脫離層218。將膠帶黏貼於水溶性乾薄膜的步驟可包括利用該黏性塗層使該膠帶的脫離層黏貼於該水溶性乾薄膜的一面。該基底材料層216可包括，例如，聚氯乙烯(PVC)。脫離膜218可包括，例如，聚酯。根據實施例，該黏性塗層可UV固化、熱 固化或另一種能使膠帶214脫離的固化膜。該黏性塗層可為，例如，丙烯酸系化合物。在一實施例中，基底材料層216具有範圍在50微米至90微米間的厚度，該黏性塗層具有範圍在5微米至15微米間的厚度，及該脫離膜具有範圍在20微米至40微米間的厚度。
在將膠帶214黏貼於水溶性乾薄膜212後，方法100A包括於操作106中，將已黏貼於該膠帶上的該水溶性乾薄膜施用於半導體晶圓或基板202的表面上，且對應於第2D圖。施用該水溶性乾薄膜212的步驟可包括將該水溶性乾薄膜的第二面(即，與黏貼在膠帶214上之該面相反的面)貼覆於半導體晶圓的表面。在所示實施例中，施用該已黏貼於膠帶上之水溶性乾薄膜的步驟形成遮罩，該遮罩覆蓋並保護形成在半導體晶圓表面上的積體電路(ICs)且亦保護從半導體晶圓表面伸出或突出的凸塊或墊208。該水溶性乾膜212亦覆蓋住形成在相鄰積體電路之間的中介街道(intervening street)。
將該水溶性乾薄膜施用於半導體晶圓表面上的步驟可包括加熱該已黏貼於膠帶上的水溶性乾薄膜，拉伸該已黏貼於膠帶且已加熱的水溶性乾薄膜，及將該已黏貼於膠帶且已拉伸的水溶性乾薄膜貼覆於該半導體晶圓的表面。包括加熱該水溶性乾薄膜之步驟的方法可包括半導體晶圓或基板置於晶圓卡盤(wafer chuck)上，且藉由加熱晶圓卡盤而間接加熱該膜。例如，在一實施例中，於真空腔室內將該晶圓卡盤加熱至預定溫度(例如，<90℃)。包括加熱該乾膜之步驟的實施例可增進該貼膜的品質。其他實施例可能不包括加熱該水溶 性乾薄膜的步驟。類似於方法100A，第1B圖之方法100B包括於操作154，將該已黏貼於膠帶上的乾薄膜貼覆於基板上。相較於涉及加熱及/或拉伸欲貼覆膜的施用方法所能貼覆之水溶性薄膜而言，使用膠帶214能夠貼覆更薄的水溶性薄膜。方法100A及方法100B可亦包括將半導體晶圓或基板貼覆於切割膠帶220的步驟，並將切割膠帶220貼覆於帶框(圖中未示出)以供進行後續切割操作。切割膠帶220可包括，例如，基底材料222及脫離層224。
於操作108，該步驟108對應第2E圖，方法100A包括去除該水溶性乾薄膜212上的膠帶214。去除膠帶214的步驟可包括使脫離層218脫離。使脫離層218脫離的步驟可包括，例如，使用紫外線(UV radiation)照射膠帶214，或加熱膠帶214。類似地，第1B圖的方法100B包括於操作156，使該膠帶脫離該乾薄膜。
方法100A及方法100B包括使用混合式雷射電漿法切割半導體晶圓或基板202。在一此種實施例中，方法100A包括於操作110，如第2F圖中所示，使用雷射劃線製程對該水溶性乾薄膜進行圖案化。該雷射劃線製程曝露出該半導體晶圓介在該等積體電路之間的區域226(例如，縫隙或溝槽)。類似地，方法100B包括於操作158中，使用雷射劃線製程對該乾薄膜進行圖案化以形成溝槽。為了使介電質發生脫層及破裂的情形減至最低，以使用飛秒雷射為佳。然而，視元件結構而定，亦可使用紫外線(UV)、皮秒雷射源或奈秒雷射源。該雷射具有範圍在80kHz至1MHz間的脈衝重複頻率，且理 想上具有範圍在100kHz至500kHz間的脈衝重複頻率。
通常會進行雷射劃線製程來去除存在於積體電路之間的街道材料。根據本發明實施例，使用雷射劃線製程對水溶性乾薄膜212進行圖案化的步驟包括形成溝渠226，使溝渠226部分深入介於積體電路之間的半導體晶圓區域。在一實施例中，使用雷射劃線製程對該遮罩進行圖案化的步驟包括使用脈衝寬度在飛秒範圍內的雷射直接寫出圖案。明確言之，可使用波長範圍在可見光譜(例如，綠光帶或500奈米至540奈米)或在紫外線(UV，或300~400奈米之光譜帶)或紅外線(IR)光譜帶內的雷射(三種光譜帶總和涵蓋一個寬帶光譜)，以提供飛秒級雷射，即，具有飛秒等級(10-15秒)之脈衝寬度的雷射。在一實施例中，剝蝕作用與波長無關或實質上與波長無關，且因此剝蝕法適用於複合式膜(例如該遮罩、街道的多個膜)及可能適用於剝蝕該半導體晶圓或基板的一部分。
雷射參數的選擇(例如，脈衝寬度)對於建立成功的雷射劃線與切割製程可能很重要，而成功的雷射劃線與切割製程可使崩缺(chipping)、微裂紋及脫層(delamination)情形減至最少以達成乾淨的雷射劃線切口。雷射劃線切口越乾淨，用來進行最終晶粒單體化(die singulation)的蝕刻製程則越平滑順暢。在半導體元件晶圓中，通常上方設置有由不同材料種類(例如，導體、絕緣體、半導體)及厚度所形成的多種功能層。此種材料可包括，但不限於，有機材料(例如，聚合物)、金屬或無機介電質(例如，二氧化矽及氮化矽)。
介於位在晶圓或基板上之各個積體電路之間的街道 可能包含諸多膜層，該等膜層可能與積體電路本身的膜層相似或相同。例如，第5圖為根據本發明實施例圖示可能用在半導體晶圓或基板之街道區域中之堆疊材料的剖面圖。參閱第5圖，街道區域500包括矽基板的頂部502、第一二氧化矽層504、第一蝕刻終止層506、第一低介電常數(K)介電層508(例如，介電層508的介電常數小於二氧化矽的介電常數4.0)、第二蝕刻終止層510、第二低介電常數(K)介電層512、第三蝕刻終止層514、無摻雜矽玻璃(USG)層516、第二二氧化矽層518及光阻層520或一些其他的遮罩。銅金屬層(Copper metallization)522配置在第一蝕刻終止層506與第三蝕刻終止層514之間且貫穿第二蝕刻終止層510。在具體實施例中，第一蝕刻終止層506、第二蝕刻終止層510及第三蝕刻終止層514是由氮化矽所組成，同時，低介電常數介電層508及低介電常數介電層512是由摻雜碳的氧化矽材料所組成。
在習知的雷射照射(例如，奈秒級或皮秒級雷射照射)下，依據光吸收及剝蝕機制而定，街道500的該等材料的行為表現可能相當不同。例如，在一般(normal)條件下，介電層(例如，二氧化矽)對於所有市場上可取得的雷射波長都是實質可透明的(transparent)。相較之下，金屬、有機材料(例如，低介電常數材料)及矽非常容易與光子耦合，對於奈秒級或皮秒級的雷射照射的反應尤為明顯。然而，在實施例中，使用飛秒級雷射製程，藉著先剝蝕二氧化矽層，然後剝蝕低介電常數材料層及銅層，以對二氧化矽層、低介電常數材料層及銅層進行圖案化。在具體實施例中，於飛秒級雷射照射製程中 使用約小於或等於400飛秒的脈衝來去除遮罩、街道及一部分的矽基板。在另一實施例中，使用約小於或等於500飛秒的脈衝。
根據本發明實施例，適用之飛秒級雷射製程的特點是高的峰值強度(輻照度)，高峰值強度在各種不同材料中通常會造成非線性的交互作用。在一此種實施例中，飛秒級雷射源具有範圍約在10飛秒至500飛秒間的脈衝寬度，但較佳具有範圍在100飛秒至400飛秒間的脈衝寬度。在一實施例中，飛秒雷射源具有範圍約在1570奈米至200奈米間的波長，但較佳具有範圍在540奈米至250奈米間的波長。在一實施例中，該雷射及對應的光學系統在工作表面處提供範圍約在3微米至15微米間的焦點，但較佳提供範圍約在5微米至10微米間的焦點。
在工作表面處的光束空間輪廓可能是單一模式(高斯)或具有造型頂帽輪廓(shaped top-hat profile)。在一實施例中，雷射源具有範圍約在200kHz至10MHz間的脈衝重複率，但較佳具有範圍約在500kHz至5MHz間的脈衝重複率。在一實施例中，該雷射源在工作表面處傳遞範圍在約0.5微焦耳(μJ)至100微焦耳間的脈衝能量，較佳傳遞範圍在約1微焦耳至5微焦耳間的脈衝能量。在實施例中，該雷射劃線製程以範圍在約500毫米/秒至5公尺/秒間的速度，較佳以範圍在約600毫米/秒至2公尺/秒間的速度沿著工件表面行進。
該劃線製程可僅進行單趟(path)，或進行多趟，但在實施例中，較佳進行1趟至2趟。在一實施例中，該工件中 的劃線深度約在5微米至50微米深的範圍間，較佳約在10微米至20微米深的範圍間。可使用該雷射以指定的脈衝重複率施用一連串的單脈衝或是施用一連串的脈衝叢(pulse bursts)。在實施例中，在元件/矽的界面處測得所產生之雷射光束的切口寬度約在2微米至15微米的範圍間，但在矽晶圓劃線/切割製程中，該雷射光束的切口寬度較佳約在6微米至10微米的範圍間。
可選擇雷射參數以帶來益處和優點，例如提供足夠高的雷射強度以達到使無機介電質(例如，二氧化矽)離子化並使在直接剝蝕無機介電層之前因下方層損傷所造成的脫層和崩缺(chipping)情形減至最少。又，可選擇參數以提供對工業應用而言是有意義的製程產量且具有精確控制的剝蝕寬度(例如，切口寬度)及深度。如上述，相較於皮秒級與奈秒級雷射剝蝕製程，飛秒級雷射更適合提供此等優點。然而，即使在飛秒級雷射剝蝕的光譜中，相較於其他波長而言，某些波長可能提供較佳的性能。例如，在一實施例中，相較於具有接近或落在紅外線(IR)範圍間之波長的飛秒級雷射製程而言，具有接近(例如，500奈米~540奈米)或落在紫外線範圍間(例如，300奈米至400奈米)之波長的飛秒級雷射製程提供較乾淨的剝蝕製程。在具體的此種實施例中，適合進行半導體晶圓或基板劃線的飛秒級雷射製程是基於具有約小於或等於540奈米之波長的雷射。在特定的此種實施例中使用該具有約小於或等於540奈米之波長及約小於或等於400飛秒之脈衝的雷射。然而，在另一實施例中使用雙雷射波長，例如IR雷 射及UV雷射。
回到第1A圖和第1B圖及對應的第2G圖，在某些實施例中，在初始的雷射劃線操作之後，使用電漿蝕刻來完成晶粒的單體化(singulation)。例如，方法100A包括在操作112中，透過該已圖案化之水溶性乾薄膜中的縫隙來蝕刻該半導體晶圓，使得最終完全蝕穿半導體晶圓。類似地，方法100B包括於操作160中，蝕刻基板202以加深該溝槽至貫穿該基板202。在第2G圖所示的示例性實施例中，該電漿蝕刻終止於切割膠帶220上，且溝槽226分開該半導體晶圓或基板202之該些已單體化的部分。
在具體實施例中，於該蝕刻製程期間，半導體晶圓或基板202之材料的蝕刻速度大於每分鐘25微米。可使用超高密度電漿源來進行該晶粒單體化製程的電漿蝕刻部分。適用於進行此種電漿蝕刻製程的處理腔室實例是Applied Centura® SilviaTM蝕刻系統，該系統可購自美國加州陽光谷市(Sunnyvale)的應用材料公司。Applied Centura® SilviaTM蝕刻系統合併使用電容射頻(RF)耦合與感應RF耦合，相較於僅使用電容耦合，甚至在使用磁性增強方式提供改善之情況下所能給予的離子密度及離子能量控制而言，該電容與感應射頻耦合能更獨立地控制離子密度及離子能量。此種合併組合能夠使離子密度與離子能量有效脫鉤，以便於即使在極低壓下，無需使用具有潛在破壞性的高直流(DC)偏壓，便可達到相對高密度的電漿。多射頻源的結構配置亦可得到特別寬的製程容許範圍(process window)。然而，例如若產量不是非常 重要，那麼至少在理論上，任何能夠蝕刻矽的電漿蝕刻腔室皆可用。
在示例性實施例中，使用矽深蝕刻(deep silicon etch)以大於約40%之習知矽蝕刻速度(例如，40微米/分鐘或更高)的蝕刻速度來蝕刻單晶矽基板或晶圓202，同時維持實質精確的輪廓控制及實質上無扇形(scallop-free)的側壁。在具體實施例中使用直通矽穿孔型(through-silicon via)的蝕刻製程。該蝕刻製程是基於反應性氣體所形成的電漿，該反應性氣體通常是氟系氣體，例如NF3、SF6、SiF4、C4F8、CHF3、XeF2或任何能夠以相對快之蝕刻速度來蝕刻矽的其他反應物氣體。
在另一實施例中，該雷射劃線製程切割該等晶粒，及可進行電漿蝕刻操作以去除因雷射劃線製程而受損的半導體材料。例如，電漿蝕刻操作可從該劃線溝槽的側壁上去除一部分的半導體。根據實施例，該等已切割的晶粒需要足夠高的晶粒斷裂強度(die break strength)以確保能可靠地進行晶粒取放及後續組裝製程。發現到在雷射剝蝕操作之後所呈現粗糙且受損的側壁可能使晶粒破裂強度降低至令人難以接受的程度。然而，亦發現使用飛秒雷射，矽基板中的受損層小於3微米厚，並且可藉由進行電漿蝕刻操作l06從溝槽226曝露出來的側壁上去除同等厚度的半導體而達到較高的晶粒斷裂強度。
視製程條件而定，10微米/分鐘的垂直蝕刻速度，可預期橫向蝕刻速度介於約50%至100%的垂直速度之間。因此，視所期望之底切及/或基板剩餘厚度而定，蝕刻時間通常 在10秒至90秒內。
於第1A圖之操作112及第1B圖之操作160進行電漿蝕刻之後，該方法包括在操作114(第1A圖)及操作162(第1B圖)中去除水溶性乾薄膜212，如第2H圖中所示者。去除水溶性乾薄膜212的步驟可包括加壓水柱法、水浴法或其他水溶性薄膜去除法。
因此，第1A圖及第1B圖圖示切割半導體晶圓或基板的方法，該方法包括利用乾式層疊技術施用水溶性薄膜。在某些實施例中，使用膠帶能夠施用極薄的水溶性薄膜又不會造成水溶性薄膜破裂。
第3圖為流程圖，該流程圖根據本發明實施例示出在另一種切割半導體晶圓之方法中的操作，其中該半導體晶圓包含複數個積體電路。第4A圖、第4B圖、第4C圖、第4D圖及第4E圖是根據本發明實施例進行切割半導體晶圓之方法期間，對應第3圖的操作，圖示包含複數個積體電路之半導體晶圓的剖面圖。第3圖之方法300包括膜的乾式層疊，該膜厚度足以承受加熱及拉伸動作卻不會破裂。例如，在一實施例中，方法300應用於厚度大於或等於15微米的乾膜。
第3圖的方法300始於使用具有複數個積體電路(IC)的半導體晶圓。第4A圖圖示示例性半導體晶圓的剖面圖。基板402、元件層404、鈍化層406及導電凸塊或墊408可能類似第2A圖的對應特徵，或與第2A圖的對應特徵相同。在操作302及對應第4B圖，方法300包括將乾膜412貼覆在半導體晶圓或基板402上。將乾膜貼覆在半導體晶圓或基板402 上的步驟可包括加熱該乾膜，拉伸該已加熱的乾膜，及將該已拉伸的乾膜貼覆於該半導體晶圓。該方法可亦包括將該半導體晶圓或基板402貼覆於切割膠帶420，切割膠帶420可包括基底材料層422及脫離層424。
在乾式貼覆乾膜412之後，該方法包括利用雷射劃線製程及電漿蝕刻來切割半導體晶圓或基板402。在操作304，該方法包括使用雷射劃線製程對該乾膜進行圖案化以形成溝槽426，溝槽426曝露出介在該等IC之間的半導體晶圓區域，如第4C圖所示。於操作306，方法300包括蝕刻該半導體晶圓以加深該溝槽至貫穿該半導體晶圓，如第4D圖所示。如上述，其他實施例可包括使用雷射劃線製程切割該等晶粒，隨後進行電漿蝕刻以去除因雷射劃線製程所產生的受損半導體。
於操作308，該方法亦包括去除該半導體晶圓上的該乾膜。根據一實施例，該方法包括於蝕刻操作之後及在去除乾膜412後，在該等已切割的IC上形成底部填充層。因此，相較於包含以旋塗技術來塗覆水溶性遮罩的現行方法而言，第3圖中之方法300包括利用乾式層疊製程來施用水溶性乾膜。利用乾式層疊製程來施用水溶性乾膜的步驟可減少於旋塗期間在該遮罩內所產生的空隙或氣泡。
回到第6圖，可配置單個集成平臺600以用於進行該混合式雷射剝蝕-電漿蝕刻單體化製程100A、製程100B及製程300中的多個操作或所有操作。例如，第6圖為根據本發明實施例圖示可用來進行基板之雷射與電漿切割法的群集 工具606的方塊圖，該群集工具606與雷射劃線設備610連接。參閱第6圖，群集工具606連接至工廠介面602(FI)，工廠介面602具有複數個裝載鎖定室604。工廠介面602可為適當的大氣端口(atmospheric port)以作為具有雷射劃線設備610之外部製造設施與群集工具606之間的接口。工廠介面602可包括機器人，機器人具有手臂或刀刃以用於將基板(或基板載具)從儲存單元(例如，前開式晶圓盒)移送至群集工具606或雷射劃線設備610或兩者皆可。
雷射劃線設備610亦連接至工廠介面(FI)602。在實施例中，雷射劃線設備610包括飛秒雷射，該飛秒雷射可在300奈米~540奈米帶寬內進行操作。該飛秒雷射用來進行第1A圖之混合式雷射與蝕刻單體化製程100A、第1B圖之混合式雷射與蝕刻單體化製程100B及第3圖之混合式雷射與蝕刻單體化製程300中的雷射剝蝕部分。在一實施例中，雷射劃線設備610中亦包含活動臺(moveable stage)，該活動臺是配置用以相對飛秒級雷射來移動晶圓或基板(或晶圓或基板的載具)。在具體實施例中，該飛秒雷射亦可移動。
群集工具606包括一個或更多個電漿蝕刻腔室608，該等電漿蝕刻腔室608透過機器人移送室而連接至該工廠介面，該機器人移送腔室內容納有機器手臂以用於在真空下(in-vaccuo)移送基板。該等電漿蝕刻腔室608適用於進行該混合式雷射與蝕刻單體化製程100中的電漿蝕刻部分。在一示例性實施例中，電漿蝕刻腔室608進一步連接至SF6氣源及連接至C4F8與C4F6來源之其中至少一者。在一實施例中， 電漿蝕刻腔室608連接至SF6氣源及連接至C4F8、CF4與C4F6來源之其中至少一者。在具體實施例中，一個或更多個電漿蝕刻腔室608是Applied Centura® SilviaTM蝕刻系統，該系統可購自美國加州陽光谷市的應用材料公司，但亦可在市面上取得其他適用的蝕刻系統。在實施例中，群集工具606是集成平臺600的一部分，群集工具606中包含超過一個的蝕刻腔室608，而能使該單體化或切割製程達到高製造產量。
適用於進行本發明中所述功能的其他腔室或機台可能是群集工具606的一部分，或與群集工具606分開。例如，可配置膠帶施用器以用於將膠帶黏貼於乾薄膜。亦可包含乾式層疊模組及濕式站614。根據一實施例，乾式層疊模組與群集工具606分開。乾式層疊模組可包括：加熱器，該加熱器是配置用來加熱膜(例如，黏貼於膠帶上的水溶性乾薄膜)，及拉伸機構，該拉伸機構是配置用於拉伸該已加熱的膜。該乾式層疊模組可進一步包括施用器，該施用器是配置用於將該已拉伸的乾膜貼覆於半導體晶圓或基板。該乾式層疊模組可配置成用來將該乾膜(例如，當該乾膜已黏貼於膠帶上)貼覆於半導體晶圓或基板。該乾式層疊模組可亦配置用來在半導體晶圓或基板上形成底部填充層。因此，在一此種實施例中，藉著使用同一個工具來施用晶圓級底部填充層及乾膜遮罩層可降低切割工具的成本。
可包含固化模組以例如使用UV照光源或加熱器使該膠帶脫離該乾薄膜。可配置濕式站614，藉以在電漿蝕刻該基板之後可用於溶解該水溶性乾膜。濕式站614可包括例如 加壓噴霧器以用於分配水或其他溶劑。雖然圖中繪示成濕式站614整合在群集工具606中，但其他實施例可能包括與群集工具606物理分開的濕式站。亦可包括沉積室或附加的蝕刻腔室612。沉積室可配置用來如參照第3圖之方法300所述般地沉積(例如，使用旋塗模組來沉積)切割後的底部填充層。該群集工具可亦包括控制器(第6圖中未示出)，該控制器是用來設置及/或控制該等模組以進行本發明所述方法。該控制器可包括例如第7圖之電腦系統700中的諸多元件。
第7圖圖示電腦系統700，在電腦系統700內可執行指令集以使該機器執行本發明中所討論之劃線方法中的其中其中一種方法或更多種方法。示例性的電腦系統700包括處理器702、主記憶體704(例如，唯讀記憶體(ROM)、快閃記憶體、動態隨機存取記憶體(DRAM，例如，同步動態隨機存取記憶體(SDRAM)或Rambus DRAM，等等)、靜態記憶體706(例如，快閃記憶體、靜態隨機存取記憶體(SRAM)，等等)及輔助記憶體718(例如，數據存儲裝置)，該等元件透過匯流排730彼此通訊。
處理器702代表一個或更多個通用處理裝置，例如，微處理器、中央處理單元或諸如此類者。更明確言之，處理器702可為複雜指令集計算(CISC)微處理器、精簡指令集計算(RISC)微處理器、極長指令字(VLIW)微處理器，等等。處理器702亦可為一個或更多個特用處理裝置，例如特定應用積體電路(ASIC)、現場可程式化閘陣列(FPGA)、數位訊號處理器(DSP)、網路處理器或諸如此類者。處理器702配置成 可執行處理邏輯726以用於進行本發明中所討論的操作與步驟。
電腦系統700可進一步包括網路介面裝置708。電腦系統700亦可包括視訊顯示單元710(例如，液晶顯示器(LCD)或陰極射線管(CRT))、文字數字輸入裝置712(例如，鍵盤)、游標控制裝置714(例如，滑鼠)及訊號產生裝置716(例如，揚聲器)。
輔助記憶體718可包括機器可存取之存儲媒體(或更明確言之為電腦可讀取之存儲媒體)731，在機器可存取之存儲媒體731上儲存一組或更多組指令(例如，軟體722)以具體實現本發明所述方法或功能中的任意一種或更多種方法或功能。利用電腦系統700執行軟體722期間，軟體722亦可完全或至少部分地駐留在主記憶體704內及/或駐留在處理器702內，主記憶體704及處理器702亦構成機器可讀取之存儲媒體。可進一步透過網路介面裝置708在網路720上傳送或接收軟體722。
雖然示例性實施例中示出該機器可存取之存儲媒體731是單個媒體，但「機器可讀取之存儲媒體」一詞應包括單個媒體或複數個媒體(例如，集中式或分散式資料庫，及/或關聯式的快取記憶體或伺服器)，該單個媒體或複數個媒體中儲存了該一組或更多組指令。「機器可讀取之存儲媒體」一詞亦應包括任何能夠儲存或編碼指令集的媒體，並可用機器執行指令而使該機器進行本發明方法中的任意一種或更多種方法。因此，「機器可讀取之存儲媒體」一詞應包括，但不限 於，固態記憶體、光學及磁性媒體，及其他的非暫態性(non-transitory)機器可讀取之存儲媒體。
應瞭解，以上說明意欲做為示範解說，而非作為限制之用。例如，儘管該等圖式中的流程圖示出本發明某些實施例進行的特定操作順序，但應明白此種順序並非必要，例如，在替代實施例中可能以不同的順序進行該等操作、組合某些操作、重複某些操作，等等。再者，所屬技術領域中熟悉該項技藝者在閱讀並理解以上說明內容後，將易於習得諸多其他實施例。雖然已參照數個具體的示例性實施例來描述本發明，但需認知到，本發明不限於所述實施例，而可在後附申請專利範圍之精神與範圍內，對本發明做出修飾與變化。因此，本發明範圍應由後附申請專利範圍且連同後附申請專利範圍所享有之均等物的全部範圍來決定。
100A‧‧‧方法
102、104‧‧‧操作
106、108‧‧‧操作
110、112‧‧‧操作
114‧‧‧操作

Claims (20)

  1. 一種切割一半導體晶圓的方法，其中該半導體晶圓包含複數個積體電路(IC)，該方法包括以下步驟：將一複合膜施用於該半導體晶圓的一表面上，其中該複合膜包含一乾薄膜及黏貼於該乾薄膜之一膠帶，且其中在將該複合膜施用於該半導體晶圓的該表面上的步驟之前，該複合膜是該乾薄膜及該膠帶之一體化膜；自該乾薄膜去除該膠帶；使用一雷射劃線製程對該乾薄膜進行圖案化，曝露出該半導體晶圓介在該等積體電路之間的多個區域；及透過該經圖案化之水溶性乾薄膜中的多個縫隙來蝕刻該半導體晶圓。
  2. 如請求項1所述之方法，其中將該複合膜施用於該半導體晶圓之該表面上的步驟包括以下步驟：拉伸該複合膜；及將該複合膜貼覆於該半導體晶圓的該表面。
  3. 如請求項1所述之方法，進一步包括以下步驟：於該半導體晶圓上形成一底部填充層，且該底部填充層部分地覆蓋住位在該半導體晶圓上的多個凸塊或墊；其中將該複合膜施用於該半導體晶圓之該表面上的步驟包括使用該複合膜覆蓋該等凸塊或墊。
  4. 如請求項1所述之方法，進一步包括將該膠帶黏貼於該乾薄膜，而形成該複合膜。
  5. 如請求項4所述之方法，其中：將該膠帶黏貼於該乾薄膜的步驟包括將該膠帶的一脫離層黏貼於該乾薄膜的一第一面；施用該複合膜的步驟包括將該乾薄膜的一第二面貼覆於該半導體晶圓的該表面；及去除該膠帶的步驟包括使該脫離層脫離。
  6. 如請求項5所述之方法，其中使該脫離層脫離的步驟包括使用紫外線照射該膠帶。
  7. 如請求項5所述之方法，其中使該脫離層脫離的步驟包括加熱該膠帶。
  8. 一種切割一基板的方法，其中該基板包含複數個積體電路(IC)，該方法包括以下步驟：將一膠帶黏貼於一乾薄膜；在將該膠帶黏貼於該乾薄膜的步驟之後，拉伸已黏貼於該膠帶上的該乾薄膜；在拉伸已黏貼於該膠帶上的該乾薄膜的步驟之後，將已黏貼於該膠帶上且已拉伸的該乾薄膜貼覆於該基板； 自該乾薄膜去除該膠帶；對該乾薄膜進行圖案化，以形成一溝槽，該溝槽曝露出該基板的介在該等積體電路之間的多個區域；及蝕刻該基板以加深該溝槽至貫穿該基板。
  9. 如請求項8所述之方法，進一步包括以下步驟：於該基板上形成一底部填充層，該底部填充層部分地覆蓋住位在該基板上的多個凸塊或墊；其中將已黏貼於該膠帶上且已拉伸的該乾薄膜貼覆於該基板的步驟包括使用該乾薄膜覆蓋該等凸塊或墊。
  10. 如請求項8所述之方法，其中該乾薄膜具有一厚度，該厚度的範圍介於5微米至15微米。
  11. 如請求項8所述之方法，其中：將該膠帶黏貼於該乾薄膜的步驟包括將該膠帶的一脫離層黏貼於該乾薄膜的一第一面；將已黏貼於該膠帶上且已拉伸的該乾薄膜貼覆於該基板的步驟包括將該乾薄膜的一第二面貼覆於該基板；及去除該膠帶的步驟包括使該脫離層脫離。
  12. 如請求項11所述之方法，其中使該脫離層脫離的步驟包括使用紫外線照射該膠帶。
  13. 如請求項11所述之方法，其中使該脫離層脫離的步驟包括加熱該膠帶。
  14. 如請求項8所述之方法，其中該乾薄膜包括一水溶性乾薄膜。
  15. 一種切割一基板的方法，其中該基板包括複數個積體電路(IC)，該方法包括以下步驟：將一膠帶黏貼於一乾薄膜；在將該膠帶黏貼於該乾薄膜的步驟之後，拉伸已黏貼於該膠帶上的該乾薄膜；在拉伸已黏貼於該膠帶上的該乾薄膜的步驟之後，將已黏貼於該膠帶上且已拉伸的該乾薄膜貼覆於該基板；及使用一雷射劃線製程對該乾薄膜進行圖案化，以形成一溝槽，該溝槽曝露出該基板的介在該等積體電路之間的多個區域。
  16. 如請求項15所述之方法，進一步包括以下步驟：於該基板上形成一底部填充層，且該底部填充層部分地覆蓋住位在該基板上的多個凸塊或墊；將已黏貼於該膠帶上且已拉伸的該乾薄膜貼覆於該基板的步驟包括使用該乾薄膜覆蓋該等凸塊或墊。
  17. 如請求項15所述之方法，其中： 將該膠帶黏貼於該乾薄膜的步驟包括將該膠帶的一脫離層黏貼於該乾薄膜的一第一面；施用該複合膜的步驟包括將該乾薄膜的一第二面貼覆於該基板；及去除該膠帶的步驟包括使該脫離層脫離。
  18. 如請求項17所述之方法，其中使該脫離層脫離的步驟包括使用紫外線照射該膠帶。
  19. 如請求項17所述之方法，其中使該脫離層脫離的步驟包括加熱該膠帶。
  20. 如請求項15所述之方法，進一步包括以下步驟：在使用該雷射劃線製程對該乾薄膜進行圖案化的步驟之前，自該乾薄膜去除該膠帶。
TW104102580A 2014-01-29 2015-01-26 切割包含複數個積體電路之基板的方法 TWI607526B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/167,548 US8927393B1 (en) 2014-01-29 2014-01-29 Water soluble mask formation by dry film vacuum lamination for laser and plasma dicing

Publications (2)

Publication Number Publication Date
TW201535604A TW201535604A (zh) 2015-09-16
TWI607526B true TWI607526B (zh) 2017-12-01

Family

ID=52117233

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104102580A TWI607526B (zh) 2014-01-29 2015-01-26 切割包含複數個積體電路之基板的方法

Country Status (3)

Country Link
US (2) US8927393B1 (zh)
TW (1) TWI607526B (zh)
WO (1) WO2015116377A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312177B2 (en) * 2013-12-06 2016-04-12 Applied Materials, Inc. Screen print mask for laser scribe and plasma etch wafer dicing process
JP2017107921A (ja) * 2015-12-07 2017-06-15 株式会社ディスコ ウエーハの加工方法
US11158540B2 (en) * 2017-05-26 2021-10-26 Applied Materials, Inc. Light-absorbing mask for hybrid laser scribing and plasma etch wafer singulation process
CN109003898A (zh) * 2017-06-07 2018-12-14 郑州光力瑞弘电子科技有限公司 一种在薄片（包括晶圆）上实现图形转移的新工艺
JP2019169686A (ja) * 2018-03-26 2019-10-03 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
CN108922854B (zh) * 2018-06-14 2020-06-05 中国电子科技集团公司第二十四研究所 一种用于封装硅基芯片的瞬态电路封装结构实现方法
CN113666331B (zh) * 2021-08-23 2024-07-12 苏州司南传感科技有限公司 一种与mems深硅刻蚀工艺相兼容的薄硅释放工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050191572A1 (en) * 2002-02-14 2005-09-01 3M Innovative Properties Company Aperture masks for circuit fabrication
US20120322234A1 (en) * 2011-06-15 2012-12-20 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
JPH09216085A (ja) 1996-02-07 1997-08-19 Canon Inc 基板の切断方法及び切断装置
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
WO2001051243A2 (en) 2000-01-10 2001-07-19 Electro Scientific Industries, Inc. Laser system and method for processing a memory link with a burst of laser pulses having ultrashort pulsewidths
TW504425B (en) 2000-03-30 2002-10-01 Electro Scient Ind Inc Laser system and method for single pass micromachining of multilayer workpieces
CN1219319C (zh) 2000-07-12 2005-09-14 电子科学工业公司 用于集成电路熔丝的单脉冲切断的紫外激光***和方法
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
CN1515025A (zh) 2002-02-25 2004-07-21 ������������ʽ���� 半导体片的分割方法
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
JP2005523583A (ja) 2002-04-19 2005-08-04 エグシル テクノロジー リミテッド パルスレーザを用いる、基板のプログラム制御ダイシング
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
US7190058B2 (en) * 2004-04-01 2007-03-13 Chippac, Inc. Spacer die structure and method for attaching
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
JP2006253402A (ja) 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7989319B2 (en) * 2007-08-07 2011-08-02 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
CN101990480A (zh) 2008-04-10 2011-03-23 应用材料股份有限公司 激光刻划平台与杂合书写策略
JP2010165963A (ja) * 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050191572A1 (en) * 2002-02-14 2005-09-01 3M Innovative Properties Company Aperture masks for circuit fabrication
US20120322234A1 (en) * 2011-06-15 2012-12-20 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch

Also Published As

Publication number Publication date
US9443765B2 (en) 2016-09-13
US20150214111A1 (en) 2015-07-30
US8927393B1 (en) 2015-01-06
TW201535604A (zh) 2015-09-16
WO2015116377A1 (en) 2015-08-06

Similar Documents

Publication Publication Date Title
KR102157242B1 (ko) 웨이퍼 다이싱을 위한, 레이저, 플라즈마 에칭 및 배면 그라인딩 프로세스
JP6513082B2 (ja) ダイの破壊強度を高め、側壁を平滑化するためのレーザスクライビング及びプラズマエッチング
KR102365042B1 (ko) 높은 다이 파괴 강도 및 매끈한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭
TWI607526B (zh) 切割包含複數個積體電路之基板的方法
JP6223325B2 (ja) レーザスクライビング・プラズマエッチングによるデバイスの個片化用のインサイチュー蒸着マスク層
KR102149409B1 (ko) 물리적으로 제거가능한 마스크를 이용한 레이저 및 플라즈마 에칭 웨이퍼 다이싱
TWI659461B (zh) 使用具有藉由真空層疊之遮罩應用的混成雷射與電漿蝕刻方法之晶圓切割
JP6516470B2 (ja) 水溶性ダイアタッチフィルムを用いたレーザ・プラズマエッチングウェハダイシング
KR102303143B1 (ko) 레이저 및 플라즈마 에칭에 의한 기판 다이싱을 위한 마스크 잔류물 제거
TWI698954B (zh) 切割晶圓背側上具有焊料凸塊的晶圓
JP7203766B2 (ja) ウエハダイシングプロセスにおけるパーティクル汚染の軽減
TW201511106A (zh) 藉由雷射與電漿蝕刻之基板切割所用的水溶性遮罩
JP2015523731A (ja) 両面ｕｖ反応性接着フィルムによるレーザ・プラズマエッチングウェハダイシング
TWI667709B (zh) 用於改良晶圓塗佈處理之烘烤工具
TWI735406B (zh) 用於使用雷射刻劃及電漿蝕刻之晶圓切割的交替遮蔽及雷射刻劃方法
US8999816B1 (en) Pre-patterned dry laminate mask for wafer dicing processes
TWI697034B (zh) 藉由乾膜壓合之水溶性遮罩形成
TW201508865A (zh) 塗佈用於雷射劃線及電漿蝕刻的水溶性光罩之方法
TW201436019A (zh) 用於使用雷射劃線和電漿蝕刻的晶圓切割之水溶性膜與可ｕｖ固化膜之雜合遮罩