JP4288229B2 - 半導体チップの製造方法 - Google Patents

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Description

本発明は、分割領域により画定される複数の素子形成領域内に配置された半導体素子と、上記分割領域内に配置されたＴＥＧとがその第１の面において形成された半導体ウェハに対して、上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップの製造方法に関する。
従来、このような半導体ウェハを分割することで、複数の半導体チップを製造する方法としては、様々なものが知られている。例えば、単結晶シリコン等のウェハに設けられた複数の素子形成領域に半導体素子を一括して形成し、隣接する素子形成領域間に配置される分割領域においてウェハを機械的に切断して（すなわちダイシングを行って）、それぞれの素子形成領域を個片化された半導体チップとして製造するような方法が知られている。
また、このようなウェハにおいては、ＴＥＧ（Test Element Group：テスト・エレメント・グループ）と呼ばれる評価デバイス（テストデバイス）が分割領域内に形成されている。半導体チップの製造過程における様々な工程においては、このように形成されたＴＥＧを用いて種々の特性調査を行って、実際のデバイス特性のモニタリングが行われている。
また、このようなＴＥＧは一般的にウェハの主要材料であるシリコンやシリコン酸化物以外にも、様々な金属や無機物を含む材料により形成されることが多い。また、形成されたＴＥＧは、上記各種特性調査を行った後は不要となり、分割領域におけるウェハのダイシングの際に当該ＴＥＧが切削除去される。
近年においては、ウェハ当たりの半導体チップの取得数を増加させるために分割領域の縮小（狭小）化が進められているが、各種電気的測定を確実に行うという観点からＴＥＧの形成領域の幅を狭くするのには限界がある。そのため、ＴＥＧの形成領域の端部と分割領域の端部との間を狭くすることで、上記分割領域の狭小化が図られている。
一方、ウェハのダイシングにおいては、ブレードによる切削の際の衝撃によって微細な破片を生じるチッピングあるいは微細な亀裂を生じるマイクロクラックが生じ易いため、素子形成領域からある程度離れた位置でブレードによる切断を行う必要がある。そのため、上述のような分割領域の狭小化が進行すると、上記切削によりＴＥＧを完全に除去することができない場合が生じる。このようにＴＥＧの一部が残ったままの状態となると、半導体チップを実装した際に、ＴＥＧと配線パターンとの接触により短絡等が生じ、回路不良の問題が生じるおそれがある。
このような問題の発生を抑制するため、例えば、特許文献１や特許文献２に開示されているように、ＴＥＧの切削による除去を行う方法として種々の方法が考え出されている。
特開２００２−２３１６５９号公報 特開２００１−６０５６８号公報 特開２００４−１７２３６５号公報 特開２００３−１９７５６９号公報
近年、ウェハの分割のための新しいダイシングの技術として、プラズマエッチングを用いたプラズマダイシングが注目されている（例えば、特許文献３、４参照）。しかしながら、ＴＥＧは、シリコンやシリコン酸化物とは異なり、様々な金属や無機物により形成されていることが多いため、シリコン系材料をエッチングするためのガスが用いられるプラズマダイシング（例えば、フッ素系プラズマを用いたプラズマダイシング）においては、当該エッチングによりＴＥＧを完全に除去することができず、そのまま残ってしまうという問題がある。
そのため、プラズマダイシングにおいては、使用するガスの種類を変えてエッチングを行うことで、ＴＥＧのエッチングによる除去を行うことが考えられる。しかしながら、このような場合にあっては、エッチングのガス種を切り換えるという手間を要し、半導体チップの製造工程における効率性が阻害されるという問題がある。
従って、本発明の目的は、上記問題を解決することにあって、ＴＥＧが形成されたウェハを、プラズマダイシングを用いて半導体チップの個片へと分割するとともに、効率的にＴＥＧの除去を行うことができる半導体チップの製造方法を提供することにある。
上記目的を達成するために、本発明は以下のように構成する。
本発明の第１態様によれば、分割領域により画定される複数の素子形成領域内に配置された半導体素子と、上記分割領域内に配置されたＴＥＧとが、その第１の面において形成された半導体ウェハに対して、上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
上記半導体ウェハの上記第１の面において、上記ＴＥＧと接触するように保護シートを貼り付ける保護シート貼付工程と、
上記第１の面とは反対側の面である第２の面に、上記分割領域を画定するためのマスクを配置するマスク配置工程と、
上記保護シートが貼り付けられかつ上記マスクが配置された上記半導体ウェハにおける上記第２の面よりプラズマエッチングを施して、上記分割領域に該当する部分を除去することにより、上記各々の素子形成領域を上記個々の半導体チップとして分割するプラズマエッチング工程と、
上記プラズマエッチング工程にて分割された上記それぞれの半導体チップから、上記保護シートを剥がすことで、上記分割領域内に残存しかつ上記保護シートに貼り付けられた状態の上記ＴＥＧの残部を、当該保護シートとともに除去するＴＥＧ除去工程と、を含むことを特徴とする半導体チップの製造方法を提供する。
また、上記それぞれの半導体素子とＴＥＧとは互いに直接的に連結されることなく、切り離された状態にて形成される。
本発明の第２態様によれば、上記プラズマエッチング工程実施の後、上記ＴＥＧ除去工程実施の前に、上記それぞれの半導体チップにおける上記第２の面から、上記マスクを除去するマスク除去工程を行う第１態様に記載の半導体チップの製造方法を提供する。
本発明の第３態様によれば、上記プラズマエッチング工程において、上記ぞれぞれの半導体チップが個片に分割されるとともに、当該それぞれの半導体チップから上記ＴＥＧが個片に分離される第１態様又は第２態様に記載の半導体チップの製造方法を提供する。
本発明の第４態様によれば、上記半導体ウェハは、シリコン基板と、当該シリコン基板の上記第１の面に形成された上記それぞれの半導体素子と上記ＴＥＧとを有し、
上記プラズマエッチング工程において、当該プラズマエッチングを施すことにより、上記分割領域に相当する上記シリコン基板を除去して、隣接する上記それぞれの半導体素子を互いに分離させるとともに、上記ＴＥＧを上記シリコン基板から分離させる第１態様から第３態様のいずれか１つに記載の半導体チップの製造方法を提供する。
本発明の第５態様によれば、上記マスク配置工程において、上記シリコン基板の上記第１の面における上記ＴＥＧの固着部分が上記プラズマエッチング工程にて除去可能に、上記マスクが配置される第４態様に記載の半導体チップの製造方法を提供する。
本発明の第６態様によれば、分割領域により画定される複数の素子形成領域内に配置された半導体素子と、上記分割領域内に配置されたＴＥＧとが、その第１の面において形成された半導体ウェハに対して、上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
上記半導体ウェハの上記第１の面において、上記ＴＥＧと接触するように保護シートを貼り付ける保護シート貼付工程と、
上記第１の面とは反対側の面である第２の面において、上記分割領域に相当する部分に当該分割領域に沿って、当該半導体ウェハの厚み寸法よりも浅い深さの溝部を形成する溝部形成工程と、
当該溝部が形成された上記半導体ウェハの上記第２の面に対してプラズマエッチングを施して、上記溝部の底部の除去を行うことにより、上記各々の素子形成領域を上記個々の半導体チップとして分割するプラズマエッチング工程と、
上記プラズマエッチング工程にて分割された上記それぞれの半導体チップから、上記保護シートを剥がすことで、上記分割領域内に残存しかつ上記保護シートに貼り付けられた状態の上記ＴＥＧの残部を、当該保護シートとともに除去するＴＥＧ除去工程と、を含むことを特徴とする半導体チップの製造方法を提供する。
本発明の第７態様によれば、上記プラズマエッチング工程において、上記ぞれぞれの半導体チップが個片に分割されるとともに、当該それぞれの半導体チップから上記ＴＥＧが個片に分離される第６態様に記載の半導体チップの製造方法を提供する。
本発明の第８態様によれば、上記半導体ウェハは、シリコン基板と、当該シリコン基板の上記第１の面に形成された上記それぞれの半導体素子と上記ＴＥＧとを有し、
上記プラズマエッチング工程において、当該プラズマエッチングを施すことにより、上記分割領域に相当する上記シリコン基板を除去して、隣接する上記それぞれの半導体素子を互いに分離させるとともに、上記ＴＥＧを上記シリコン基板から分離させる第６態様又は第７態様に記載の半導体チップの製造方法を提供する。
本発明の第９態様によれば、上記溝部形成工程において、上記シリコン基板の上記第１の面における上記ＴＥＧの固着部分が上記プラズマエッチング工程にて除去可能に、当該固着部分の幅寸法以上の幅寸法を有する上記溝部が形成される第８態様に記載の半導体チップの製造方法を提供する。
本発明の上記態様によれば、その特性調査のために半導体チップの製造過程において分割領域内に形成されたそれぞれのＴＥＧが、プラズマエッチングによるエッチング対象材料であるシリコンやシリコン酸化物以外にも、それらとは異なる材料、例えば、金属や無機物を含む材料により形成されているため、上記半導体チップの個片化のためのプラズマエッチングによっては、除去することができないという従来における問題に対して、当該プラズマエッチングを施すことにより、それぞれのＴＥＧが上記それぞれの半導体チップから分離された状態とさせ、その後、上記半導体ウェハにおける第１の面を保護するために貼着された保護シートを、当該表面から引き剥がすことで、上記保護シートと接触して貼着状態にある上記それぞれのＴＥＧを当該それぞれの半導体チップの間の上記分割領域から取り除くことができる。
従って、プラズマエッチングを用いて上記半導体ウェハの分割処理を行うような場合であっても、ガスの種類をわざわざ変更して上記ＴＥＧの除去のためのプラズマエッチングを行う必要を無くすことができるとともに、単に上記保護シートを剥離するという作業を行うだけで上記それぞれのＴＥＧの除去を行うことができ、効率的な作業でもってＴＥＧの除去を実現することができる。
また、本発明の他の態様によれば、プラズマエッチングを行う際に、マスクを用いることなく、分割領域に沿って形成された溝部を用いることで、マスクレスダイシングを実現することができる。このようなマスクレスダイシングを用いることで、製造された半導体チップの角部に湾曲凸部を形成されることができ、抗折強度の高い半導体チップを製造することができる。
また、このようなマスクレスダイシングが用いられるような場合であっても、保護シートの剥離作業を行うことで、それぞれの分割領域に個片化された状態にて残存しているＴＥＧの除去を行うことができ、効率的な作業でもってＴＥＧの除去を実現することができる。
以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
本発明の第１の実施形態にかかる半導体チップの製造方法の説明を行うにあたって、まず、これらの製造方法において用いられる装置の構成についての説明を行う。
本第１実施形態の製造方法においては、半導体ウェハを複数の半導体チップに分割することで、当該半導体チップの製造を行う半導体チップ製造装置の一例であるプラズマ処理装置１０１が用いられる。このプラズマ処理装置１０１の構成を模式的に示す模式構成図を図１に示す。このプラズマ処理装置１０１は、複数の素子形成領域において半導体素子が形成された半導体ウェハに対して、プラズマエッチングを施すことにより、それぞれの素子形成領域を分割して半導体素子を含む半導体チップの個片への分割処理（プラズマダイシング処理）を行う装置である。まず、このプラズマ処理装置１０１の概略構成について図１を用いて以下に説明する。
図１に示すように、プラズマ処理装置１０１は、半導体ウェハ１に対してプラズマ処理を行うための密閉された空間である処理室１２をその内部に形成する真空容器１１を備えている。この真空容器１１の内部には、下部電極（第１の電極）１３と上部電極（第２の電極）１４とが互いに対向して平行に配置されている。また、下部電極１３の図示上面には、略円盤状の半導体ウェハ１を載置可能な載置面１３ａが形成されている。また、この載置面１３ａは、真空吸引又は静電吸引によって当該載置された半導体ウェハ１を解除可能に吸引保持する機能を有している。なお、下部電極１３は、絶縁体を介して真空容器１１内に配置されており、下部電極１３と真空容器１２とは上記絶縁体により電気的に絶縁されている。
また、上部電極１４には、この上部電極１４と下部電極１３との間に形成された空間（放電空間）内にプラズマ発生用ガスを供給するための通路であるガス供給孔１４ａが上部電極１４の内部を貫通するように形成されている。また、上部電極１４において、真空容器１１の外部に連通するように形成されたガス供給孔１４ａの一端は、真空容器１１の外部に備えられたプラズマ発生用ガス供給部１７と接続されており、プラズマ発生用ガス供給部１７より例えば四フッ化炭素（ＣＦ４）や六フッ化硫黄（ＳＦ６）等を含むフッ素系のプラズマ発生用ガスを、ガス供給孔１４ａを通して処理室１２内へ供給することが可能となっている。なお、プラズマ発生用ガス供給部１７とガス供給孔１４ａの上記一端との間のガス供給用通路の途中には、当該供給されるガス流量を所望の流量に調整するガス流量調整部（図示しない）が備えられている。さらに、上部電極１４の図示下面には多孔質プレート１５が装備されており、ガス供給孔１４ａを通じて供給されたプラズマ発生用ガスが、この多孔質プレート１５を介して、下部電極１３の載置面１３ａに載置された半導体ウェハ１に対して均一に吹き付けるように、処理室１２内に供給することが可能となっている。
また、プラズマ処理装置１０１には、処理室１２内を排気することで、処理室１２内を所望の圧力に減圧する（すなわち真空化する）真空排気装置の一例である排気ポンプ１９が備えられている。また、下部電極１３には高周波電源部２０が電気的に接続されており、高周波電源部２０により下部電極１３に高周波電圧を印加することが可能となっている。
このような構成のプラズマ処理装置１０１においては、下部電極１３の載置面１３ａに半導体ウェハ１を載置して真空容器１１を密閉した後、排気ポンプ１９により処理室１２内を排気して真空化するとともに、プラズマ発生用ガス供給部１７より所定の量のプラズマ発生用ガスを処理室１２内に供給した状態で、高周波電源部２０を駆動して下部電極１３に高周波電圧を印加することにより、上部電極１４と下部電極１３との間の放電空間にフッ素系のプラズマを発生させることができる。このように発生されたプラズマを半導体ウェハ１の表面に対して照射することにより、当該照射された表面をエッチング（すなわち、プラズマエッチング）することができる。
次に、このようなプラズマ処理装置１０１においてプラズマダイシング処理等が施される半導体ウェハ１について説明する。当該説明を行うにあたって、半導体ウェハ１におけるそれぞれの半導体素子が形成される回路形成面（第１の面）１ａの模式平面図を図２に示す。
図２に示すように、半導体ウェハ１の回路形成面１ａにおいては、複数の素子形成領域Ｒ１が格子状に配列されている。それぞれの素子形成領域Ｒ１は、製造される半導体チップの大きさに応じてその大きさが決定されており、例えば方形状の領域として配置されている。ここで、半導体ウェハ１の回路形成面１ａにおける部分拡大模式平面図を図３に示し、図３の半導体ウェハ１におけるＡ−Ａ線模式断面図を図４に示す。
図３に示すように、互いに隣接する素子形成領域Ｒ１の間には、所定の幅寸法を有する略線状の領域（すなわちその長手方向に比して十分に小さな幅寸法を有する領域）である分割領域Ｒ２が配置されている。この分割領域Ｒ２は、半導体ウェハ１の回路形成面１ａにおいて略格子状に配列されているとともに、それぞれの素子形成領域Ｒ１を画定する領域となっており、１つの素子形成領域Ｒ１との関係では、当該素子形成領域Ｒ１の外周に配置された枠形状の領域となっている。さらに、この分割領域Ｒ２は、後述するプラズマダイシング工程において、それぞれの素子形成領域Ｒ１を個別に分割するための分割位置となっている。また、それぞれの素子形成領域Ｒ１内には、半導体素子２が形成されている。
具体的には、図４に示すように、半導体ウェハ１は、円板形状を有するシリコン基板５１により形成されており、その回路形成面１ａにおいて、それぞれの素子形成領域Ｒ１に相当する部分に、シリコン酸化膜５２を介してデバイス層５３が形成されることで半導体素子２が形成されている。また、半導体ウェハ１の回路形成面１ａにおいて、隣接するそれぞれの素子形成領域Ｒ１の間に配置される分割領域Ｒ２に相当する部分には、シリコン酸化膜５４を介してＴＥＧ（テスト・エレメント・グループ）３が形成されている。ここでＴＥＧとは実際のデバイスのパターンではテストが困難な場合に、デバイスパターンとは別の場所に、テストに必要な特性や形状を評価できるように設計したテストパターンであり、用途に合わせて単数もしくは複数のパターンを形成したものである。また、このＴＥＧは、半導体チップの製造過程で形成される評価デバイスであり、シリコンやシリコン酸化物以外にも、それらとは異なる材質である金属や無機物を含む材料により形成されている。
また、図３及び図４に示すように、それぞれの素子形成領域Ｒ１におけるシリコン酸化膜５２と、それぞれの分割領域Ｒ２におけるシリコン酸化膜５４とは互いに切り離された状態で形成されている。すなわち、それぞれの半導体素子２とＴＥＧ３とは、互いに分離するように形成されており、例えば、両者の間にはシリコン酸化膜が存在しない微小な隙間が存在している。また、このように形成されるＴＥＧ３には様々な形状のものがあり、例えば、図３に示すように、略正方形状の平面形状を有するものや、分割領域Ｒ２の長手方向に沿って延在するように長方形状の平面形状を有するものがある。なお、図４において、例えば、素子形成領域Ｒ１はその幅寸法が１〜２０ｍｍの範囲にて形成され、分割領域Ｒ２はその幅寸法が５０μｍ程度にて形成され、ＴＥＧ３はその幅寸法が３０μｍ程度にて形成される。
次に、このような構成のプラズマ処理装置１０１を用いて行われる半導体ウェハ１の分割処理を含むそれぞれの半導体チップの一連の製造工程について、以下に説明する。当該説明にあたって、この半導体チップの製造工程の手順を示すフローチャートを図５に示すとともに、当該手順を説明するための模式説明図を図６（Ａ）〜（Ｄ）及び図７（Ａ）〜（Ｃ）に示す。
まず、図５のフローチャートのステップＳ１において、図４に示すように半導体ウェハ１における回路形成面１ａに対して、成膜、露光、エッチング等の処理を施すことにより、それぞれの素子形成領域Ｒ１内に半導体素子２の形成を行う（半導体素子形成工程）。また、この半導体素子形成工程の過程において、分割領域Ｒ２内にＴＥＧ３が形成される。なお、このような半導体素子形成工程の過程においては、ＴＥＧ３を用いて、形成された半導体素子２の各種特性の検査が行われる（検査工程）。
次に、図６（Ａ）に示すように、上記検査工程が完了した半導体ウェハ１が以降において行われるそれぞれの処理の際に回路形成面１ａが損傷を受けることがないように、回路形成面１ａに保護シート４が粘着剤を介して剥離可能に貼着される（保護シート貼り付け工程、ステップＳ２）。回路形成面１ａにはそれぞれの半導体素子２やＴＥＧ３が形成されていることにより、保護シート４は、それぞれの半導体素子２及びＴＥＧ３の図示上面に貼着されることとなる。なお、この保護シート４は、回路形成面１ａの全面を覆いかつ半導体ウェハ１の端部から外側にはみ出すことがないように半導体ウェハ１の外形形状と略同じ形状に整形したものが用いられる。このような形状の保護シート４が用いられることにより、その後の処理、例えばプラズマ処理において、半導体ウェハ１からはみ出した保護シート４がプラズマによって焼損するというダメージの発生を防止することができる。
次に、図５のステップＳ３において、半導体ウェハ１における回路形成面１ａとは反対側の表面（第２の面）である被処理面１ｂにマスク層５が形成される（マスク層形成工程、ステップＳ３）。マスク層５は、後述するプラズマダイシング工程において用いられるマスクパターンを形成するためのものであり、フッ素系ガスを用いたプラズマに対して耐性を有する材質、例えばアルミニウムや樹脂（例えば、感光性レジスト）で形成される。なお、図６（Ｂ）においては、図６（Ａ）に示す半導体ウェハ１からその回路形成面１ａと被処理面１ｂとが反転された状態を示している。また、本実施形態においては、保護シート貼付工程の後に、マスク層形成工程が行われるような場合について説明するが、このような場合に代えて、両工程の間に、半導体ウェハ１の厚みを薄くする薄化工程が行われるような場合であってもよい。
アルミニウムを用いる場合には、蒸着処理によってアルミニウム薄膜を被処理面１ｂに形成する方法や、箔状のアルミニウム薄膜を貼り付ける方法などが用いられる。また、樹脂を使用する場合には、膜状に形成された樹脂を貼り付ける方法や、液状の樹脂をスピンコートなどの方法で被処理面１ｂ上に塗布した後、ベーク処理も行ってマスク層を形成する方法などを用いることができる。
次に、図６（Ｃ）に示すように、レーザ加工によるマスク層５の部分的な除去が行われて所望のマスクパターンが形成される（マスクパターン形成工程、ステップＳ４）。このようなマスク層５の部分的な除去は、例えばレーザ光を用いて、予め設定された所望のパターンに基づいてマスク層５に対して当該レーザ光を照射することで行うことができる。また、このような所望のパターンとしては、半導体ウェハ１における分割領域Ｒ２に相当する部分に配置されているマスク層５が除去されるようなパターンが形成される。また、このようなマスクパターン形成工程の実施により、図６（Ｃ）に示すようにそれぞれの分割領域Ｒ２に相当する部分、すなわちそれぞれの半導体素子２の分割位置において、マスク層５が部分的に除去された分割線用マスク除去部５ａが形成される。また、マスク除去部５ａが除去された残りのマスク層５によりマスク５ｂとなっており、それぞれのマスク５ｂとマスク除去部５ａとによりマスクパターン５ｃが形成されている。このようなステップＳ３のマスク層形成工程とステップＳ４のマスクパターン形成工程とを合わせた工程がマスク形成工程（Ｓ９）となっている。なお、感光性の樹脂でマスク層５を形成した場合には、露光、現像を経てマスクパターンを形成する方法も適用できる。
次に、このようにマスクパターン５ｃが形成された半導体ウェハ１に対してプラズマエッチングを行うことにより、それぞれの素子形成領域Ｒ１を個別に分割して、半導体素子２を含む半導体チップ１０の個片を形成する方法について説明する（プラズマダイシング工程（あるいはプラズマエッチング工程）、ステップＳ５）。
具体的には、図１に示すプラズマ処理装置１０１において、下部電極１３の載置面１３ａに、マスクパターン５ｃが形成された被処理面１ｂを上面として、保護シート４を介して半導体ウェハ１を載置する。その後、真空容器１１を密閉し、排気ポンプ１９を駆動して処理室１２内を真空化（例えば、約１００Ｐａ）するとともに、プラズマ発生用ガス供給部１７より調整された流量のガスを、ガス供給孔１４ａ及び多孔質プレート１５を通して処理室１２内に供給する。このような状態にて高周波電源部２０により下部電極１３に高周波電圧を印加することで、上部電極１４と下部電極１３との間の放電空間にプラズマを発生させることができる。
当該放電空間にて発生されたプラズマは、下部電極１３の載置面１３ａに載置された状態の半導体ウェハ１の被処理面１ｂに形成されたマスクパターン５ｃに対して照射される。このようなプラズマの照射により、マスク５ｂが配置されていない露出表面である分割線用マスク除去部５ａに相当する被処理面１ｂの表面に対してプラズマが照射される。このようにプラズマが照射されることで、被処理面１ｂの露出表面に対してエッチングが施されることとなる。
半導体ウェハ１の被処理面１ｂの露出表面に対してプラズマエッチングが施されることにより、当該露出表面に相当する部分の半導体ウェハ１の厚みが薄化され、最終的には当該部分が除去される。これにより、図６（Ｄ）に示すように、半導体ウェハ１は、分割領域Ｒ２に沿ってそれぞれの半導体素子２を含む半導体チップ１０の個片に分割される。
このプラズマエッチングは、シリコン及びシリコン酸化物を除去する目的として、例えばフッ素系プラズマが用いられることとなるが、このようなフッ素系プラズマを用いたエッチングでは、金属や無機物を含む材料を主材料として形成されているＴＥＧ３に対してはエッチングレートが低下するため、ＴＥＧ３は除去されず残存することとなる（あるいは、ＴＥＧ３の一部が除去されて他部が残部として残ることとなる）。そのため、このようなプラズマエッチングが施された後においては、図６（Ｄ）に示すように、個片に分割されたそれぞれの半導体チップ１０の間、すなわち、分割領域Ｒ２に相当する部分においては、ＴＥＧ３のみがそれぞれの半導体チップ１０とは切り離された状態にて残存することとなる。つまり、このプラズマエッチングが行われることにより、それぞれの素子形成領域Ｒ１が分割されるとともに、シリコン基板５１の表面に形成されていたＴＥＧ３が、当該シリコン基板５１への固着部分が除去されることによりシリコン基板５１から分離されて個片化されることとなる。従って、このような半導体チップ１０の分割と、ＴＥＧ３の個片化を同時的に実施可能に形成されたマスクパターン５ｃを用いて、プラズマダイシング工程が行われることとなる。なお、図６（Ｄ）において、例えば、半導体チップ１０の幅寸法が１〜２０ｍｍ、厚さ寸法が５０μｍ、ＴＥＧ３の幅寸法が３０μｍ、厚さ寸法が３μｍ程度となっている。
その後、図７（Ａ）に示すように、分割されたそれぞれの半導体チップ１０の被処理面１ｂに残存しているマスク５ｂを、例えばアッシング処理を施すことで除去する（マスク層除去工程、ステップＳ６）。なお、ＴＥＧ３は一般的に複数の種類の材料で形成されているため、このマスク層除去工程が施されることによっても、ＴＥＧ３は除去されることなく、残存することとなる。
その後、図７（Ｂ）に示すように、半導体ウェハ１の被処理面１ｂに粘着シート（ダイシングシート）６を貼り付ける（ダイシングシート貼付工程、ステップＳ７）。この粘着シート６は、半導体ウェハ１よりも大きなサイズを有しており、さらにその周囲に図示しないウェハリング（治具）によって固定されて、このウェハリングを把持することで半導体ウェハ１のハンドリングを行うことが可能となっている。
さらにその後、半導体ウェハ１の回路形成面１ａを保護していた保護シート４が剥離される。この剥離の際に、分割領域Ｒ２に相当する部分に個別に残存しているＴＥＧ３が、保護シート４のみによって支持されている状態、すなわち、保護シート４の表面に貼着された状態とされているため、保護シート４の剥離とともに、それぞれの分割領域Ｒ２からＴＥＧ３が除去されることとなる。なお、このような保護シート４の剥離によるＴＥＧ３の除去を行うような工程は、保護シート除去工程あるいはＴＥＧ除去工程と言うことができる（ステップＳ８）。また、このような保護シート４の剥離作業は、作業者による手作業にて行われるような場合であってもよく、あるいは、ロボット等の装置を用いて機械的に行われるような場合であってもよい。
これにより、それぞれの半導体チップ１０が個片に分割され、かつ、ＴＥＧ３が存在しない状態で粘着シート６上に配置された状態とされることとなる。以上で半導体チップの製造工程が完了する。
このようなＴＥＧ３を効率的に除去することができる半導体チップ１０の製造方法について、上述のようにマスクパターン５ｃが形成された半導体ウェハ１に対してプラズマダイシングが施されるような場合について説明したが、本実施形態はこのような場合についてのみ限定されるものではない。このような場合に代えて、例えば、マスクパターンを用いることなく、プラズマダイシングが行われるような場合であってもよい。このような場合について、本実施形態の変形例として以下に説明する。
このような変形例にかかる半導体チップの製造工程の一連の手順を示すフローチャートを図８に示すとともに、当該それぞれの手順を説明するための模式説明図を図９（Ａ）〜（Ｅ）に示す。
まず、図８のフローチャートのステップＳ１において、半導体ウェハ１の回路形成面１ａに対して、それぞれの半導体素子２とＴＥＧ３が形成され、その後、回路形成面１ａを保護すべく、保護シート４が貼着される（ステップＳ２）。このような状態が図９（Ａ）に示す半導体ウェハ１の状態である。
次に、半導体ウェハ１の被処理面１ｂに、それぞれの半導体素子の分割位置（すなわち、分割領域Ｒ２）に合わせて分割用溝部６１を形成する（溝形成工程（ハーフカットダイシング）、ステップＳ１１）。このような溝部の形成は、例えば、半導体ウェハ１の被処理面１ｂに対して、円盤型回転刃（ブレード）を用いて当該表面を部分的に削り取ることにより分割用溝部６１を形成することができる。半導体ウェハ１においては、それぞれの素子形成領域Ｒ１が格子状に配列されており、それぞれの素子形成領域Ｒ１を個別に分割できるようにその分割領域Ｒ２が格子状に定められている。
また、図９（Ｂ）に示すように、分割用溝部６１はその底面が回路形成面１ａに到達しないようにその深さ寸法が決定されて形成されている（すなわち、ハーフカットが行われている）。このように形成することで、この分割用溝部６１の形成によりそれぞれの半導体素子が個片に分割されてしまうことが防止されている。ここで、「分割用溝部」とは、半導体ウェハ１（すなわち、シリコン基板５１）の被処理面１ｂに形成された凹部であって、その底面が回路形成面１ａに到達していないもののことをいう。すなわち、このような凹部の底面が回路形成面１ａに到達（すなわち貫通）しているようなものは、本明細書においては分割用溝部６１とは言わない。
また、この分割用溝部６１の深さ寸法は、最終的に形成されるそれぞれの半導体チップの厚さ寸法以上となるように決定される。本実施形態においては、薄化された半導体ウェハ１の厚さ寸法が、例えば５０μｍに対して、分割用溝部６１の深さ寸法が２５μｍとされており、最終的に形成される半導体チップの厚さ寸法が２５μｍとなっている。また、この場合、分割用溝部６１の底面と回路形成面１ａとの間の距離寸法は、分割用溝部６１としてその形状が保持できる最小限の距離寸法を考慮して、例えば５〜２５μｍの範囲で決定することができる。また、溝形成工程（ステップＳ１１）のような機械的加工が施されることにより、半導体ウェハ１の被処理面１ｂと分割用溝部６１の内表面の近傍には、付加された応力が残留するダメージ層が形成されることとなる。
このように分割用溝部６１の底面と回路形成面１ａとの間の距離寸法の下限が５μｍとして規定していることに対する第１の理由は、上記ハーフカットダイシングの後の半導体ウェハ１の強度を確保するためであり、第２の理由は、保護シート４がプラズマに曝される時間を少なくするためである。半導体ウェハ１の被処理面１ｂに形成されたダメージ層を除去するためには、被処理面１ｂをその表面より少なくとも５μｍの厚さ除去する必要がある。しかしながら、分割用溝部６１の底面と回路形成面１ａとの間の距離寸法が５μｍ未満であれば、被処理面１ｂに形成されたダメージ層が除去される前に分割用溝部６１が除去されてしまうこととなり、被処理面１ｂのダメージ層を完全に除去するまで、分割用溝部６１が形成されていた部分に相当する保護シート４が高温のプラズマにさらされることとなる。そのため、被処理面１ｂのダメージ層の除去完了前に、分割用溝部６１が除去されないようにすることで、このような問題の発生を未然に防止可能とし、分割用溝部６１の底面と回路形成面１ａとの間の距離寸法の下限を５μｍ以上として規定している。
次に、このように分割用溝部６１が形成された半導体ウェハ１に対して、プラズマエッチングを行って、それぞれの半導体チップの個片への分割、すなわちプラズマダイシングを行う（プラズマダイシング工程、ステップＳ１２）。本変形例においては、半導体ウェハ１の表面にマスク層を形成することなく、このプラズマダイシングが行われる。
このようにマスク層が形成されていない場合のプラズマダイシングは、図１に示すプラズマ処理装置１０１において、上述したマスク層が形成されている場合のプラズマダイシングと同様な方法で行うことができる。
プラズマ処理装置１０１において、発生されたプラズマは、下部電極１３の載置面１３ａに載置された状態の半導体ウェハ１の被処理面１ｂの全体とそれぞれの分割用溝部６１の内表面に対して照射される。このようにプラズマが照射されることで、被処理面１ｂの全体と分割用溝部６１の内表面のそれぞれに対してエッチングが施されることとなる。
半導体ウェハ１の被処理面１ｂの全体に対してプラズマエッチングが施されることにより、半導体ウェハ１の厚みが薄化され、それとともに、それぞれの分割用溝部６１の内表面に対してプラズマエッチングが施されることにより、それぞれの分割用溝部６１が除去される。このようにそれぞれの分割用溝部６１が除去されることで、図９（Ｃ）に示すように、半導体ウェハ１は、上記分割位置（すなわち、分割領域）に沿ってそれぞれの半導体素子２を含む半導体チップ３０の個片に分割されることとなる。ここで「分割用溝部６１が除去される」とは、分割用溝部６１の底面に対してエッチングが施されることで当該底面が回路形成面１ａに近づけられ、最終的に当該底面が回路形成面１ａと合致されることで当該底面が消滅状態とされることをいう。すなわち、分割用溝部６１が除去されることで、半導体ウェハ１において分割領域に沿って、被処理面１ｂと回路形成面１ａとが貫通された状態とされることとなる。
また、図９（Ｃ）に示すように、プラズマエッチングが施されることにより、被処理面１ｂとともに分割用溝部６１の内表面もエッチングされることとなるが、従来のプラズマエッチングのように被処理面１ｂにマスク層が配置されていないため、分割用溝部６１の入り口端部の形成される角部（エッジ部）も同様にエッチングが施されることとなり、その結果、当該角部が除去されて、半導体チップ３０の被処理面１ｂ側の端部には、湾曲凸面部の一例であるＲ（アール）部３０ａが形成されることとなる。また、プラズマエッチング後のそれぞれの半導体チップ３０は、その平面的に大略方形状の四隅部分に位置される角部に対してもこのようなエッジ除去が行われＲ部３０ａが形成されることとなる。なお、分割用溝部６１に対するプラズマエッチングにより、半導体ウェハ１の厚み方向を主としてエッチングが行われるが、そのエッチング特性により半導体ウェハ１の表面沿いの方向にも僅かにエッチングが行われることとなる。このようなエッチング特性は、それぞれのＲ部３０の形成に寄与することとなるが、分割用溝部６１の幅寸法が当該エッチングにより拡大されることを考慮して、予め分割用溝部６１の幅寸法を決定しておくことが望ましい。
また、半導体ウェハ１の被処理面１ｂとそれぞれの分割用溝部６１の内表面に対して、プラズマエッチングが施されることで、それぞれの半導体チップ３０への分割処理が行われるとともに、上記機械的加工により生じたダメージ層を除去することができる。また、図９（Ｃ）に示すように、このプラズマエッチングにより分割領域Ｒ２に相当する部分に形成されていたそれぞれのＴＥＧ３が当該領域において除去されたシリコン基板５１から分離された状態とされて、それぞれの分割領域Ｒ２において個別に残存することとなる。すなわち、シリコン基板５１へのＴＥＧ３の固着部分が、プラズマエッチングにより除去されることで、ＴＥＧ３が個片化されることとなる。このようなＴＥＧ３の確実な個片化を考慮すれば、それぞれの分割用溝部６１の幅寸法は、ＴＥＧ３の固着部分の幅寸法以上の寸法となるように形成されることが好ましい。
プラズマ処理装置１０１においてこのようなプラズマダイシングが完了すると、高周波電源部２０による高周波電圧の印加、プラズマ発生用ガス供給部１７よりのガスの供給、及び排気ポンプ１９の駆動が停止され、その後、真空チャンバ１１が開放されて、半導体ウェハ１が取り出される。
プラズマ処理装置１０１から取り出された半導体ウェハ１に対して、図９（Ｄ）に示すように、被処理面１ｂに粘着シート（ダイシングシート）６を貼り付ける（ダイシングシート貼付工程、ステップＳ１３）。その後、図９（Ｅ）に示すように、半導体ウェハ１の回路形成面１ａを保護していた保護シート４が剥離される（保護シート除去工程、ステップＳ１４）。この保護シート４の剥離の際に、保護シート４に貼着された状態にあるそれぞれのＴＥＧ３が、分割領域Ｒ２から除去されることとなる。
これにより、ＴＥＧ３付きの半導体ウェハ１をそれぞれの半導体チップ３０の個片へと分割することができるとともに、分割領域Ｒ２において形成されていたそれぞれのＴＥＧ３を除去することができる。さらに、プラズマエッチングにより分割されたそれぞれの半導体チップ３０は、その角部にＲ部３０ａが形成されることとなるため、形成された半導体チップの抗折強度を向上させることができる。また、プラズマダイシングにより分割を行う際に、マスク層の形成及び当該形成に伴うマスク層の除去を必要としないため、効率的なプラズマダイシングを行うことができる。
上記実施形態によれば、その特性調査のために半導体チップ１０の製造過程において分割領域Ｒ２内に形成されたそれぞれのＴＥＧ３が、プラズマエッチングによるエッチング対象材料であるシリコンやシリコン酸化物以外にも、それらとは異なる材料、例えば、金属や無機物を含む材料により形成されているため、半導体チップ１０の個片化のためのプラズマエッチングによっては、除去することができないという従来における問題に対して、当該プラズマエッチングを施すことにより、それぞれのＴＥＧ３がそれぞれの半導体チップ１０から分離された状態とさせ、その後、半導体ウェハ１における回路形成面１ａを保護するために貼着された保護シート４を、当該表面から引き剥がすことで、保護シート４と接触して貼着状態にあるそれぞれのＴＥＧ３をそれぞれの半導体チップ１０の間の分割領域Ｒ２から取り除くことができる。
従って、プラズマダイシングを用いて半導体ウェハ１の分割処理を行うような場合であっても、ガスの種類をわざわざ変更してＴＥＧ３の除去のためのプラズマエッチングを行う必要を無くすことができるとともに、単に保護シート４を剥離するという作業を行うだけでそれぞれのＴＥＧ３の除去を行うことができ、効率的な作業でもってＴＥＧの除去を実現することができる。
また、ＴＥＧ３の除去がこのような手法により実現可能となることにより、半導体ウェハ１において、シリコン基板５１上にそれぞれの半導体素子２と切り離されてＴＥＧ３が形成されることで、プラズマエッチングによりそれぞれの半導体チップ１０を分割するための分割領域Ｒ２におけるシリコン基板５１をエッチング除去して、ＴＥＧ３が独立して保護シート４上に貼着された状態とすることができる。従って、ＴＥＧ３と半導体素子２とを切り離した状態にて形成すれば、分割領域Ｒ２の幅をＴＥＧ３の幅近くまで狭小化することができ、半導体ウェハ１における半導体チップ１０の取得数を増大することができる。
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
本発明の一の実施形態にかかるプラズマ処理装置の構成を示す模式図である。 上記実施形態において取り扱われる半導体ウェハの模式平面図である。 図２の半導体ウェハにおける部分拡大模式平面図である。 図３の半導体ウェハにおけるＡ−Ａ線矢視断面図である。 上記実施形態における半導体チップの製造方法の工程を示すフローチャートである。 図５のフローチャートのそれぞれの工程を説明するための模式説明図であり、（Ａ）は半導体ウェハに保護シートが貼着された状態を示す図であり、（Ｂ）は半導体ウェハにマスク層が形成された状態を示す図であり、（Ｃ）は形成されたマスク層が加工されてマスクパターンが形成された状態を示す図であり、（Ｄ）はプラズマダイシングが施された状態を示す図である。 図５のフローチャートのそれぞれの工程を説明するための図６に続く模式説明図であり、（Ａ）はマスクパターンの除去が行われた状態を示す図であり、（Ｂ）は粘着シートが貼着された状態を示す図であり、（Ｃ）は保護シートが除去されるとともにＴＥＧの除去が行われている状態を示す図である。 上記実施形態の変形例にかかる半導体チップの製造方法の工程を示すフローチャートである。 図８のフローチャートのそれぞれの工程を説明するための模式説明図であり、（Ａ）は半導体ウェハに保護シートが貼着された状態を示す図であり、（Ｂ）は分割領域に合わせて分割用溝部が形成された状態を示す図であり、（Ｃ）はプラズマダイシングが行われた状態を示す図であり、（Ｄ）は粘着シートが貼着された状態を示す図であり、（Ｅ）は保護シートが除去されるとともにＴＥＧの除去が行われている状態を示す図である。
符号の説明
１ 半導体ウェハ
１ａ 回路形成面
１ｂ 被処理面
２ 半導体素子
３ ＴＥＧ
４ 保護シート
５ マスク層
５ａ 分割線用マスク除去部
５ｂ マスク
５ｃ マスクパターン
６ 粘着シート
１０ 半導体チップ
１１ 真空容器
１２ 処理室
１３ 下部電極
１４ 上部電極
１５ 多孔質プレート
１７ プラズマ発生用ガス供給部
１９ 排気ポンプ
２０ 高周波電源部
３０ 半導体チップ
３０ａ Ｒ部
５１ シリコン基板
５２ シリコン酸化膜
５３ デバイス層
５４ シリコン酸化膜
６１ 分割用溝部
１０１ プラズマ処理装置
Ｒ１ 素子形成領域
Ｒ２ 分割領域

Claims (9)

  1. 分割領域により画定される複数の素子形成領域内に配置された半導体素子と、上記分割領域内に配置されたＴＥＧ（テスト・エレメント・グループ）とが、その第１の面において形成された半導体ウェハに対して、上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
    上記半導体ウェハの上記第１の面において、上記ＴＥＧと接触するように保護シートを貼り付ける保護シート貼付工程と、
    上記第１の面とは反対側の面である第２の面に、上記分割領域を画定するためのマスクを配置するマスク配置工程と、
    上記保護シートが貼り付けられかつ上記マスクが配置された上記半導体ウェハにおける上記第２の面よりプラズマエッチングを施して、上記分割領域に該当する部分を除去することにより、上記各々の素子形成領域を上記個々の半導体チップとして分割するプラズマエッチング工程と、
    上記プラズマエッチング工程にて分割された上記それぞれの半導体チップから、上記保護シートを剥がすことで、上記分割領域内に残存しかつ上記保護シートに貼り付けられた状態の上記ＴＥＧの残部を、当該保護シートとともに除去するＴＥＧ除去工程と、を含むことを特徴とする半導体チップの製造方法。
  2. 上記プラズマエッチング工程実施の後、上記ＴＥＧ除去工程実施の前に、上記それぞれの半導体チップにおける上記第２の面から、上記マスクを除去するマスク除去工程を行う請求項１に記載の半導体チップの製造方法。
  3. 上記プラズマエッチング工程において、上記ぞれぞれの半導体チップが個片に分割されるとともに、当該それぞれの半導体チップから上記ＴＥＧが個片に分離される請求項１又は２に記載の半導体チップの製造方法。
  4. 上記半導体ウェハは、シリコン基板と、当該シリコン基板の上記第１の面に形成された上記それぞれの半導体素子と上記ＴＥＧとを有し、
    上記プラズマエッチング工程において、当該プラズマエッチングを施すことにより、上記分割領域に相当する上記シリコン基板を除去して、隣接する上記それぞれの半導体素子を互いに分離させるとともに、上記ＴＥＧを上記シリコン基板から分離させる請求項１から３のいずれか１つに記載の半導体チップの製造方法。
  5. 上記マスク配置工程において、上記シリコン基板の上記第１の面における上記ＴＥＧの固着部分が上記プラズマエッチング工程にて除去可能に、上記マスクが配置される請求項４に記載の半導体チップの製造方法。
  6. 分割領域により画定される複数の素子形成領域内に配置された半導体素子と、上記分割領域内に配置されたＴＥＧとが、その第１の面において形成された半導体ウェハに対して、上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
    上記半導体ウェハの上記第１の面において、上記ＴＥＧと接触するように保護シートを貼り付ける保護シート貼付工程と、
    上記第１の面とは反対側の面である第２の面において、上記分割領域に相当する部分に当該分割領域に沿って、当該半導体ウェハの厚み寸法よりも浅い深さの溝部を形成する溝部形成工程と、
    当該溝部が形成された上記半導体ウェハの上記第２の面に対してプラズマエッチングを施して、上記溝部の底部の除去を行うことにより、上記各々の素子形成領域を上記個々の半導体チップとして分割するプラズマエッチング工程と、
    上記プラズマエッチング工程にて分割された上記それぞれの半導体チップから、上記保護シートを剥がすことで、上記分割領域内に残存しかつ上記保護シートに貼り付けられた状態の上記ＴＥＧの残部を、当該保護シートとともに除去するＴＥＧ除去工程と、を含むことを特徴とする半導体チップの製造方法。
  7. 上記プラズマエッチング工程において、上記ぞれぞれの半導体チップが個片に分割されるとともに、当該それぞれの半導体チップから上記ＴＥＧが個片に分離される請求項６に記載の半導体チップの製造方法。
  8. 上記半導体ウェハは、シリコン基板と、当該シリコン基板の上記第１の面に形成された上記それぞれの半導体素子と上記ＴＥＧとを有し、
    上記プラズマエッチング工程において、当該プラズマエッチングを施すことにより、上記分割領域に相当する上記シリコン基板を除去して、隣接する上記それぞれの半導体素子を互いに分離させるとともに、上記ＴＥＧを上記シリコン基板から分離させる請求項６又は７に記載の半導体チップの製造方法。
  9. 上記溝部形成工程において、上記シリコン基板の上記第１の面における上記ＴＥＧの固着部分が上記プラズマエッチング工程にて除去可能に、当該固着部分の幅寸法以上の幅寸法を有する上記溝部が形成される請求項８に記載の半導体チップの製造方法。
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