JP3910843B2 - 半導体素子分離方法及び半導体素子分離装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子分離方法及び半導体素子分離装置に係り、特にウェハ上に形成された複数の半導体素子を個別の半導体素子に分離するための半導体素子分離方法及び半導体素子分離装置に関する。
【０００２】
電子機器の小型化、薄型化が進むなかで、電子機器に使用される半導体素子に対してもより一層の薄型化が要求されている。また、複数の半導体素子を積層して一つのパッケージに収容した積層型半導体装置の開発も進められており、半導体素子の薄型化への要求は高まっている。従来の半導体素子の厚みは２００〜２５０μｍ程度であったが、最近では５０μｍ程度の厚みの半導体素子が作成されるようになっており、さらに薄型化も進められている。
【０００３】
また、半導体素子が使用される用途も多様化しており、ユーザの用途に特化した回路のみから構成されたロジック素子やディスクリート素子等の小型の半導体素子も数多く製造されている。
【０００４】
【従来の技術】
一般的に、半導体素子はシリコンウェハの表面（回路形成面）上に複数個まとめて形成される。回路形成面に半導体素子が形成されたウェハは、まずバックグラインディング工程にかけられる。バックグラインディング工程では、ウェハに形成された回路形成面の反対側面（裏面）を研磨することにより、ウェハの厚みを減少する。ウェハの厚みが所定の厚みとされた後、ウェハはダイシング工程にかけられ、所定形状の半導体素子に分離される。
【０００５】
ダイシング工程では、ウェハはダイシングラインに沿ってダイシングソーにより切削されて、個々の半導体素子に分離される。一般的に、ダイシングラインはウェハの回路形成面に設けられたダイシングマークを画像認識することにより認識される。したがって、ダイシングはウェハの表面を上に向けた状態で行われることが一般的である。
【０００６】
また他の方法としては、予めウェハのダイシングラインをウェハ表面側から所定の深さだけダイシングソーにより切削して溝状のハーフカットを形成し（ハーフカット工程）、その後に表面側が接着されるようウェハをグラインダ用保護テープに貼着し、背面をバックグラインディングする（バックグラインディング工程）方法がある。
【０００７】
この方法では、バックグラインディング工程においてバックグラインディングを実施することによりウェハの厚さは徐々に薄くなり、そしてハーフカットの形成位置までバックグラインディングが進行した時点で、半導体素子は個別に分離される。
【０００８】
【発明が解決しようとする課題】
しかしながら、ダイシングソーを用いてウェハを機械的に切削する場合、微細な切削屑（シリコンウェハではシリコン片）が必然的に発生してしまう。この切削屑は、前記したグラインダ用保護テープとウェハとの間に侵入してしまうおそれがあり、浸入した場合には寸法や熱伝導の不均一を引き起こし、半導体素子の分離歩留りが低下してしまう。
【０００９】
また、ウェハをダイシングソーで切削する場合、いわゆるカーフロスが生じる。すなわち、ダイシングソーの厚みに相当するウェハの部分はダイシングソーによって削り取られるため、この部分のウェハは半導体素子を形成する領域として使用できない。現在使用されているダイシングソーの厚さは８０〜１００μｍ程度である。したがって、ダイシングラインを中心として、その両側１００μｍ程度の幅の領域は半導体素子の形成に使用することができない。
【００１０】
また、ダイシングは高速回転する刃物（ダイシングソー）で機械的にウェハを削り取るものであり、ダイシングソーにより削り取られた部分の周囲には微小なクラック又はチッピングが生じたり、過大な応力が発生してウェハが損傷したりするおそれがある。したがって、半導体素子の周囲部分には所定の幅の禁止領域が設けられる。すなわち、禁止領域には半導体素子回路を形成することはできず、回路形成に関して無効な領域とされる。
【００１１】
禁止領域の幅は一般的に５０〜１００μｍ程度である。したがって、個々の半導体素子で考えると、周囲の幅１００μｍ程度の領域には回路を形成することができず、その分半導体素子全体の寸法が大きくなってしまう。このため、小さな寸法の半導体素子を製造する場合、禁止領域の面積が半導体素子全体の面積に占める割合が大きくなり、回路形成に有効な面積が減少してしまう。
【００１２】
また、ウェハ全体で考えると、一つのダイシングラインに対して、カーフロスの幅と禁止領域の幅とを合わせて最大３００μｍ程度の無効な領域が生じてしまう。半導体素子が大きい場合は、一枚のウェハにおけるダイシングラインの数は少ないため、上記無効な領域がウェハ全体の面積に占める割合は小さい。
【００１３】
しかし、半導体装置が小さくなると、ダイシングラインの数も増えてしまう。したがって、上記無効な領域がウェハ全体の面積に占める割合が大きくなり、ウェハを有効に使用することができなくなる。すなわち、一枚のウェハから切り取ることのできる半導体素子の数が減少してしまう。
【００１４】
また、ダイシングの前にバックグラインディングされたウェハの面には細かいクラックが生じており、クラックが生じたままにしておくと、クラックの部分を起点として半導体素子が割れてしまうというような問題を生じる可能性がある。この問題は半導体素子が薄くなればなるほど顕著となってくる。このため、バックグラインディングを行った後に、ウェハの裏面に生じたクラックを除去する必要がある。
【００１５】
本発明は上記の点に鑑みてなされたものであり、バックグラインディングにより生じたウェハのクラックを効率的に除去し実装後の信頼性を大幅に向上させると共に、半導体素子の分離に必要なウェハにおける無効な領域の面積を大幅に減少してウェハにおいて半導体素子として使用可能な領域を増大することを目的とする。
【００１６】
【課題を解決するための手段】
上記の課題は、次に述べる各手段を講じることにより解決することができる。
【００１７】
請求項１記載の発明は、
複数の半導体素子が形成されたウェハを個々の半導体素子に分離する半導体素子分離方法であって、
前記ウェハ上を相対的に格子状に走査するノズルからプラズマを照射することにより、回路が形成された前記ウェハの表面側から、前記半導体素子を分離する分離位置をパーシャルプラズマエッチングしてハーフカットを形成するエッチング工程と、
前記ウェハの表面側にテープ材を貼着した後、前記ウェハの裏面を前記ハーフカットと連通しないよう残部を残し所定の厚さだけ機械的に研磨する研磨工程と、
前記ウェハの裏面側からエッチングまたは化学的機械的研磨を施すことにより、前記ウェハを個々の半導体素子に分離する分離工程とを有し、
前記エッチング工程で前記ウェハを格子状にハーフカットする際、格子の交点でのハーフカット深さと、該格子の交点以外の位置におけるハーフカット深さが略同一深さとなるよう前記パーシャルプラズマエッチングの条件を調整したことを特徴とするものである。
【００２０】
また、請求項２記載の発明は、
請求項１記載の半導体素子分離方法であって、
前記エッチング工程で、パーシャルプラズマエッチングのノズルが前記ウェハを格子状に走査することによりハーフカットを行ない、かつ前記格子の交点においては前記走査の走査速度を他の位置における走査速度の略倍の走査速度としたことを特徴とするものである。
【００２１】
また、請求項３記載の発明は、
請求項１記載の半導体素子分離方法であって、
前記エッチング工程で、パーシャルプラズマエッチングのノズルが前記ウェハを格子状に走査することによりハーフカットを行ない、
かつ、前記格子の交点においては、他の位置におけるハーフカットの深さと略同じ深さになるように前記パーシャルプラズマエッチングの条件を選定することを特徴とするものである。
【００２２】
また、請求項４記載の発明は、
請求項３記載の半導体素子分離方法であって、
前記交点における前記パーシャルプラズマエッチングの条件は、前記交点におけるエッチング速度を、前記他の位置におけるエッチング速度の略半分にするよう選定してなることを特徴とするものである。
【００２３】
また、請求項５記載の発明は、
請求項１乃至４のうちいずれか１項に記載の半導体素子分離方法であって、
前記分離工程に、
プラズマエッチング、ウェットエッチング、及びパーシャルプラズマエッチングのうちのいずれかを用いることを特徴とするものである。
【００２４】
上記のように、分離工程においてプラズマエッチング、ウェットエッチング、及びパーシャルプラズマエッチングのうちのいずれを用いる構成としても、研磨工程においてウェハに発生した微小なクラック等を確実に除去することができる。
【００２５】
また、請求項６記載の発明は、
請求項１乃至５のうちいずれか１項に記載の半導体素子分離方法であって、
前記エッチング工程を実施する前に、前記ウェハの表面に、前記半導体素子の形成領域を覆うレジストを配設するレジスト工程を有することを特徴とするものである。
【００２７】
請求項７記載の発明は、
複数の半導体素子が形成されたウェハを個々の半導体素子に分離する半導体素子分離装置であって、
前記ウェハ上を相対的に格子状に走査するノズルからプラズマを照射することにより、回路が形成された前記ウェハの表面側から、前記半導体素子を分離する分離位置をパーシャルプラズマエッチングしてハーフカットを形成する手段と、
該ハーフカットを形成する際、格子の交点でのハーフカット深さと、該格子の交点以外の位置におけるハーフカット深さが略同一深さとなるよう前記パーシャルプラズマエッチングの条件を調整する手段と、
前記ウェハの表面側にテープ材を貼着した後、前記ウェハの裏面を前記ハーフカットと連通しないよう残部を残し所定の厚さだけ機械的に研磨された前記ウェハを、
前記ウェハの裏面側からエッチングまたは化学的機械的研磨を実施することにより、前記ウェハを個々の半導体素子に分離する手段とを有することを特徴とするものである。
【００２８】
また、請求項８記載の発明は、
請求項７記載の半導体素子分離装置であって、
前記ウェハ上の交点の位置を予め認識するための認識装置と、
前記認識装置で認識した交点位置においてパーシャルプラズマエッチングの走査速度を略倍にするための駆動装置を備えたことを特徴とするものである。
【００３１】
上記した請求項１及び請求項７記載の各発明によれば、先ず半導体素子を分離する分離位置をウェハの表面側からエッチングすることによりハーフカットを行なう。このように、ハーフカットをエッチングにより行なうことにより、ハーフカットを機械的に形成する場合に必然的に発生するウェハ片の発生を、本発明では防止することができる。よって、従来のようにウェハ片がテープ材（グラインダ用保護テープ）とウェハとの間に侵入してしまうことはなくなり、半導体素子の分離歩留りの向上を図ることができる。
【００３２】
また、エッチングによりハーフカットを形成することにより、ダイシングソーによりハーフカットを実施する場合に比べてハーフカットの幅を狭くできる。また、エッチングによりハーフカットを形成するため、機械加工であるダイシングソーでハーフカットを形成した際に発生するカーフロスを少なくできるため、１枚のウェハから採れる半導体素子数を増大させることができる。
【００３３】
また、ウェハの裏面をハーフカットと連通しないよう残部を残し所定の厚さだけ機械的に研磨するため、エッチングに比べ短時間でウェハの裏面を所定の厚さとすることができる。なお、この研磨終了時においては、ウェハの裏面に残部が存在するため、半導体素子は分離されていない状態を維持している。
【００３４】
上記の研磨の次に実施される分離処理では、ウェハの裏面側からエッチングまたは化学的機械的研磨を施すことにより残部を除去し、ウェハを個々の半導体素子に分離する。よって、研磨時に機械加工を実施することにより、ウェハに微小なクラック，チッピング，及び応力が発生したとしても、ウェハの微小なクラック等が発生している層（残部を含む）は除去される。
【００３５】
この際、微小なクラック等が発生している層は、エッチングまたは化学的機械的研磨により除去されるため、機械加工と異なりこの除去処理時に分離される各半導体素子にクラック等が残るようなことはない。よって、信頼性の高い半導体素子を形成することができる。
【００３６】
請求項２乃至４、請求項８記載の発明によれば、エッチング工程で、パーシャルプラズマエッチングのノズルを走査させてハーフカットを行なう際、格子の交点においては走査の走査速度を他の位置における走査速度の略倍の走査速度とするか、或いは格子の交点においては他の位置におけるハーフカットの深さと略同じ深さになるようにパーシャルプラズマエッチングの条件を選定するか、或いは交点におけるエッチング速度を他の位置におけるエッチング速度の略半分にするよう選定することにより、交点においてノズルの走査が２回実施されても、この交点におけるハーフカットの深さを他の位置におけるハーフカットの深さと同一の深さとすることができる。
【００３７】
また、請求項５記載の発明によれば、分離処理（分離工程）において研磨時にウェハに発生した微小なクラック等を確実に除去することができる。
【００３８】
また、請求項６記載の発明によれば、エッチング工程を実施する前に、半導体素子の形成領域をレジストで覆うことにより、エッチング工程で半導体素子の回路にダメージが発生することを防止することができる。
【００４０】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００４１】
図１は、本発明の一実施例である半導体素子分離方法の各工程を説明するための工程図である。尚、同図においては、理解を容易とするためにウェハ２の厚さを実際のものよりも厚く図示している。
【００４２】
図１（Ａ）は、半導体素子分離処理を実施する前のウェハ２を示している。この段位において、ウェハ２には複数半導体素子が形成されている。また、各半導体素子を構成する回路面は、ウェハ２の表面２ａに形成されている。
【００４３】
ウェハ２には、先ずレジスト層８が配設される。図１（Ｂ）はレジスト層８が形成された状態を示している。
【００４４】
このレジスト層８は、後述するエッチングのためのマスキングとして設けられるものであり、少なくとも各半導体素子の回路面を覆うよう形成されている。また、ウェハ２の後に各半導体素子１２の分離処理が行われる分離位置７（以下、この分離位置をダイシングラインという）には、レジスト層８は形成されていない。よって、ウェハ２のダイシングライン７は、ウェハ２の表面２ａに露出した状態となっている。
【００４５】
レジスト層８が形成されると、次に、図１（Ｃ）に示すように、ウェハ２に対してエッチングが実施される（エッチング工程）。本発明では、このエッチングとして、パーシャルプラズマエッチングを用いている。
【００４６】
これは、プラズマエッチングによれば、エッチングにより形成される面をプラズマの方向に対して略平行にすることができる。すなわち、エッチングにより形成される面をウェハ２の表面（又は裏面）に対してほぼ垂直として精度のよい加工による分離を達成することができるためである。
【００４７】
ところで、プラズマエッチングには、ウェハ２の全体に対して同時にプラズマを照射してエッチングを行なう一括プラズマエッチングと、部分的にプラズマ密度を高めて照射するパーシャルプラズマエッチングがある。
【００４８】
ここで用いるパーシャルプラズマエッチングでは、ダイシングライン７の近辺のみを選択的にかつ高密度のプラズマでエッチングできるので、効率的に処理が行なえ、処理時間の短縮を図ることができる。また、局所的エッチング深さや速度等の制御が容易となる。
【００４９】
ここで、図３を参照して、パーシャルプラズマエッチングを行なう半導体素子分離装置２０について説明する。同図に示す半導体素子分離装置２０は、チャンバ２２と、処理ガス導入管２４と、マグネトロン２６と、ＸＹＺテーブルと駆動部３０とを有する。
【００５０】
チャンバ２２は、内部が所定の減圧環境となるように真空ポンプ等の排気手段に接続される。載置台としてのＸＹＺテーブル２８はチャンバ２２内に設けられ、その上に被処理体であるウェハ２が載置される。ＸＹＺテーブル２８は、駆動部３０によりＸ，Ｙ，Ｚ方向に移動可能に構成されている。
【００５１】
ＸＹＺテーブル２８の上方には、ガス導入管２４から延在したノズル２４ａが配置されている。このノズル２４ａの上方の部位はマグネトロン２６に接続されており、ガス導入管を流れてきた処理ガスにマグネトロン２６からの高周波が照射されプラズマが発生する。プラズマはノズル２４ａからウェハに局部的に照射され、ウェハ２がプラズマの作用により部分的にエッチングされる。
【００５２】
プラズマが照射される部位は、ＸＹＺテーブル２８を駆動部３０によりＸＹ方向（水平方向）に駆動してウェハをノズル２４ａに対して相対的に移動することにより変えることができる。また、ＸＹＺテーブルをＺ方向（垂直方向）に移動することにより、ノズル２４ａとウェハの間の距離を調整することができる。
【００５３】
上述の構成の半導体素子分離装置２０を用いて図１（Ｃ）に示すエッチング工程を行なうことにより、ウェハ２のダイシングライン７をエッチングすることができる。即ち、ノズル２４ａからのプラズマがウェハ２のダイシングライン７に沿って局部的に照射されるよう、駆動部３０によりＸＹＺテーブル２８を移動することにより、ウェハ２にダイシングライン７を効率的に精度よく行なうことができる。
【００５４】
この際、前記のようにダイシングライン７を除きレジスト層８が形成されているため、ウェハ２の半導体素子１２が形成された領域がエッチングされるようなことはない。よって、半導体素子１２の回路にダメージが発生することを防止できる。
【００５５】
尚、本実施例に係る半導体素子分離装置２０では、ウェハ２をノズル２４ａに対して移動するように構成しているが、これに限られるものではない。すなわち、ノズル２４ａに対してウェハ２を移動するよう構成としてもよく、或いは双方が移動する構成としてもよい。
【００５６】
この半導体素子分離装置２０によるエッチング処理は、ウェハ２が２００ｍｍウェハで厚さが７５０μｍである場合、表面２ａからのエッチング深さが２０μｍ〜１５０μｍ程度となるよう実施される。即ち、本実施例におけるエッチング処理では、ウェハ２を完全に分離することはせず、ウェハ２の途中位置まで溝を形成する（以下、この溝をハーフカット３という）。尚、ハーフカット３の幅は、約１０〜２０μｍである。
【００５７】
図２は、半導体素子分離装置２０において、ノズル２４ａがウェハ２上を相対的に走査（本実施例では、実際に移動するのはウェハ２である）する走査軌跡を説明するためのウェハ２の平面図である。同図において梨地で示す領域はレジスト層８が形成された領域であり、同図に一点鎖線で示すのはウェハ２を分離するダイシングライン７を示している。尚、図示の便宜上、図２には一部しか図示していなが、レジスト層８はウェハ２の表面２ａの全面に形成される。
【００５８】
ノズル２４ａがウェハ２上を相対的に走査する際、同図に示すように、Ｘ方向往復走査とＹ方向往復を行ない、全体としてノズル２４ａはウェハ２上を格子状に走査する。そして、各格子が１個の半導体素子１２の形成領域に相当する。また、ノズル２４ａの速度は、駆動部３０によりＸＹＺテーブル２８の移動速度を調整することにより制御することが可能である。
【００５９】
本実施例では、上記のようにノズル２４ａがウェハ２上を格子状に走査する際、格子の交点においては、走査の走査速度を他の位置における走査速度の略倍の走査速度とする構成とている。即ち、Ｙ方向に対するダイシングライン７とＸ方向に対するダイシングライン７が交差する位置（図２に矢印Ｃで示す位置であり、この位置を格子の交点という）におけるノズル２４ａの走査速度を、格子の交点以外の位置における走査速度の略２倍の走査速度としている。
【００６０】
この構成とすることにより、格子の交点ＣではＸ方向走査とＹ方向走査の２回のエッチング処理が実施されるが、格子の交点Ｃにおいてノズル２４ａの走査速度を他の位置における走査速度の略２倍の走査速度としたことにより、この交点Ｃにおけるハーフカット３の深さを他の位置におけるハーフカット３の深さと同一の深さとすることができる。これにより、後に説明する分離工程において半導体素子１２を確実に分離することが可能となる。
【００６１】
また、マグネトロン２６の出力や処理ガスの流量を調整することにより、またプラズマによるエッチング速度を略半分にしてやることにより、同様の効果を得ることができる。この際、格子の交点Ｃを認識する認識装置を設けておき、この認識装置の出力に基づきエッチング速度或いは走査速度を可変する構成としてもよい。尚、ノズル２４ａから照射されるプラズマのＸＹ方向のおける断面積は、被処理基体となるウェハ２の面積よりも小さいことが必要である。
【００６２】
ここで再び図１に戻り、半導体素子分離処理の説明を続ける。
上記したハーフカット３を形成するためのエッチング工程が終了すると、Ｏ２プラズマ等によりアッシングを行ない、レジスト層８を除去する。その後、ウェハ２を上下反対に位置させた上で、ウェハ２をバックグラインドテープ４に貼着する。ウェハ２は、図示しない粘着材によりバックグラインドテープ４に貼り付けられる。このバックグラインドテープ４に貼り付けられた状態において、ウェハ２の表面２ａは図中下部に位置し、ウェハ２の裏面２ｂは図中上部に位置した状態となる。
【００６３】
上記のようにウェハ２がバックグラインドテープ４に装着されると、ウェハ２はバックグラインド装置に装着され、図１（Ｄ）に示されるように、ウェハ２の裏面２ｂに対し機械的な研磨処理が実施される（研磨工程）。前記したように、ウェハ２は７５０μｍ程度の厚みを有しており、このままではウェハ２から形成される半導体素子１２の厚みが厚くなってしまう。
【００６４】
このため、ウェハ２の裏面２ｂ（回路形成面と反対側の面）を研磨することによりウェハ２の厚みを薄くし、半導体素子１２の薄型化を図る。このような研磨をバックグラインドと称する。
【００６５】
本実施例における研磨工程では、約６００〜７３０μｍ程度の研磨処理が実施されるが、本実施例ではウェハ２の裏面２ｂを機械的に研磨するため、エッチングに比べて短時間でウェハ２の裏面２ｂを所定の厚さに研磨することができる。また、研磨工程では、図１（Ｅ）に示すように、ウェハ２は所定の厚み（例えば２０〜１５０μｍ程度）となるまで研磨される。この際、バックグラインドテープ４は回路形成面を保護する機能を奏する。
【００６６】
また、研磨工程では、ウェハ２の厚みを半導体素子１２の厚さまでは研磨せず、所定の厚みだけ大きい厚さに止めておく。これにより、ハーフカット３は裏面２ｂと連通することはなく、従って半導体素子１２は残部５により繋がった状態となっている。尚、この残部５の厚さは、例えば１０〜５０μｍに設定されている。
【００６７】
上記した研磨工程が終了すると、続いて半導体素子１２を所定の厚さまでエッチングする分離工程を実施する。この分離工程を実施することにより残部５は除去され、よって図１（Ｆ）に示されるように、ウェハ２は個々の半導体素子１２に分離される。
【００６８】
この分離工程では、ウェハ２の裏面２ｂ側からエッチングによりウェハ２を半導体素子１２に分離するため、研磨工程においてウェハ２の裏面２ｂに発生する微小なクラック，チッピング，及び応力を除去することができる。
即ち、研磨工程では、前記したように機械的な研磨が実施されるため、研磨速度は向上できるものの、ウェハ２の裏面２ｂに上記の微小なクラック等が発生するおそれがある。これをそのまま残した状態でウェハ２を半導体素子１２に分離すると、半導体素子１２が経時的に損傷し、また所定の動作ができなくなるおそれがある。
【００６９】
そこで本実施例では、上記したように研磨工程においてウェハ２の厚みを半導体素子１２の厚さまでは研磨せず、所定の厚みだけ大きい厚さに止めておき、分離工程において半導体素子１２の所定厚さまでエッチングする構成としている。これにより、微小なクラック等が発生している層は、エッチング処理により除去される。エッチング処理は、機械加工と異なり処理時にクラック等が発生するようなことはない。よって、分離された半導体素子１２にクラック等が残存することはなく、信頼性の高い半導体素子１２を形成することができる。
【００７０】
尚、分離工程で用いるエッチング方法としては、ドライエッチングを用いてもよく、またウェットエッチングでもよいが、プラズマエッチングを用いることが好ましい。また、プラズマエッチングは、一括プラズマエッチングでもよく、パーシャルプラズマエッチングを用いることとしてもよい。更に、化学的機械的研磨（ＣＭＰ）を用いることも可能である。このいずれの方法を用いても、上記したウェハ２に発生する微小なクラック等を除去することができる。
【００７１】
上記したように本実施例に係る半導体素子分離方法によれば、エッチングによりハーフカット３を形成するため、従来のハーフカットを機械的に形成する場合に必然的に発生していたウェハ片の発生を防止することができる。よって、従来のようにウェハ片がバックグラインドテープ４（グラインダ用保護テープ）とウェハ２との間に侵入してしまうことはなくなり、半導体素子１２の分離歩留りの向上を図ることができる。
【００７２】
また、エッチングによりハーフカット３を形成することにより、従来のダイシングソーによりハーフカットを実施する場合に比べてハーフカット３の幅を狭くできる。具体的には、ダイシングソーの幅は８０μｍ〜１００μｍ程度であるため、従来ではダイシングラインに沿った１００μｍ程度の幅の領域が除去される。これに対して本実施例では、エッチングによりハーフカット３を形成するため、その幅はエッチング可能な幅である１０μｍ〜２０μｍ程度となる。
【００７３】
したがって、半導体素子１２を分離するために使用される領域の面積（すなわち半導体素子を形成することができない領域の面積）は、従来のダイシングに比較して５分の１から１０分の１程度となり、一枚のウェハから作られる半導体素子の数を約１５パーセント程度増やすことができる。
【００７４】
また、エッチングによる半導体素子１２の分離によれば、ダイシングの際にチッピングが生じる可能性がある禁止領域を設ける必要がない。すなわち、分離される半導体素子１２の周囲に禁止領域を設ける必要がなく、分離された半導体素子１２の表面全体にわたって回路が形成されていてもよい。したがって、従来のように禁止領域を設ける必要がないため、半導体素子１２の有効面積を増大することができる。
【００７５】
【発明の効果】
上述の如く本発明によれば、ハーフカットをエッチングにより行なうことによりウェハ片の発生を防止することができ、よってウェハ片がテープ材とウェハとの間に侵入することがなくなるため、半導体素子の分離歩留りの向上を図ることができる。
【００７６】
また、エッチングによりハーフカットを形成することにより、ハーフカットの幅を狭くできると共にカーフロスを少なくできるため、１枚のウェハから採れる半導体素子数を増大させることができる。
【００７７】
また、研磨時において機械加工を実施することにより発生する微小なクラック等が発生している層は、エッチングまたは化学的機械的研磨により除去されるため、信頼性の高い半導体素子を形成することができる。
【００７８】
また交点においてノズルの走査が２回実施されても、この交点におけるハーフカットの深さを他の位置におけるハーフカットの深さと同一の深さとすることができる。
【００７９】
更に、エッチングを実施する前に半導体素子の形成領域をレジストで覆うため、半導体素子の回路にダメージが発生することを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体素子分離方法を説明するための工程を示す図である。
【図２】本発明の一実施例である半導体素子分離方法により分離されるウェハの平面図である。
【図３】本発明の一実施例である半導体素子分離方法に用いられる半導体素子分離装置の構成図である。
【符号の説明】
２ ウェハ
２ａ 表面
２ｂ 裏面
３ 溝
４ バックグラインドテープ
５ 残部
７ ダイシングライン
８ レジスト層
１２ 半導体素子
２０ 半導体素子分離装置
２２ チャンバ２２
２４ 処理ガス導入管
２４ａ ノズル
２６ マグネトロン
２８ ＸＹＺテーブル
３０ 駆動部
【発明の属する技術分野】
本発明は半導体素子分離方法及び半導体素子分離装置に係り、特にウェハ上に形成された複数の半導体素子を個別の半導体素子に分離するための半導体素子分離方法及び半導体素子分離装置に関する。
【０００２】
電子機器の小型化、薄型化が進むなかで、電子機器に使用される半導体素子に対してもより一層の薄型化が要求されている。また、複数の半導体素子を積層して一つのパッケージに収容した積層型半導体装置の開発も進められており、半導体素子の薄型化への要求は高まっている。従来の半導体素子の厚みは２００〜２５０μｍ程度であったが、最近では５０μｍ程度の厚みの半導体素子が作成されるようになっており、さらに薄型化も進められている。
【０００３】
また、半導体素子が使用される用途も多様化しており、ユーザの用途に特化した回路のみから構成されたロジック素子やディスクリート素子等の小型の半導体素子も数多く製造されている。
【０００４】
【従来の技術】
一般的に、半導体素子はシリコンウェハの表面（回路形成面）上に複数個まとめて形成される。回路形成面に半導体素子が形成されたウェハは、まずバックグラインディング工程にかけられる。バックグラインディング工程では、ウェハに形成された回路形成面の反対側面（裏面）を研磨することにより、ウェハの厚みを減少する。ウェハの厚みが所定の厚みとされた後、ウェハはダイシング工程にかけられ、所定形状の半導体素子に分離される。
【０００５】
ダイシング工程では、ウェハはダイシングラインに沿ってダイシングソーにより切削されて、個々の半導体素子に分離される。一般的に、ダイシングラインはウェハの回路形成面に設けられたダイシングマークを画像認識することにより認識される。したがって、ダイシングはウェハの表面を上に向けた状態で行われることが一般的である。
【０００６】
また他の方法としては、予めウェハのダイシングラインをウェハ表面側から所定の深さだけダイシングソーにより切削して溝状のハーフカットを形成し（ハーフカット工程）、その後に表面側が接着されるようウェハをグラインダ用保護テープに貼着し、背面をバックグラインディングする（バックグラインディング工程）方法がある。
【０００７】
この方法では、バックグラインディング工程においてバックグラインディングを実施することによりウェハの厚さは徐々に薄くなり、そしてハーフカットの形成位置までバックグラインディングが進行した時点で、半導体素子は個別に分離される。
【０００８】
【発明が解決しようとする課題】
しかしながら、ダイシングソーを用いてウェハを機械的に切削する場合、微細な切削屑（シリコンウェハではシリコン片）が必然的に発生してしまう。この切削屑は、前記したグラインダ用保護テープとウェハとの間に侵入してしまうおそれがあり、浸入した場合には寸法や熱伝導の不均一を引き起こし、半導体素子の分離歩留りが低下してしまう。
【０００９】
また、ウェハをダイシングソーで切削する場合、いわゆるカーフロスが生じる。すなわち、ダイシングソーの厚みに相当するウェハの部分はダイシングソーによって削り取られるため、この部分のウェハは半導体素子を形成する領域として使用できない。現在使用されているダイシングソーの厚さは８０〜１００μｍ程度である。したがって、ダイシングラインを中心として、その両側１００μｍ程度の幅の領域は半導体素子の形成に使用することができない。
【００１０】
また、ダイシングは高速回転する刃物（ダイシングソー）で機械的にウェハを削り取るものであり、ダイシングソーにより削り取られた部分の周囲には微小なクラック又はチッピングが生じたり、過大な応力が発生してウェハが損傷したりするおそれがある。したがって、半導体素子の周囲部分には所定の幅の禁止領域が設けられる。すなわち、禁止領域には半導体素子回路を形成することはできず、回路形成に関して無効な領域とされる。
【００１１】
禁止領域の幅は一般的に５０〜１００μｍ程度である。したがって、個々の半導体素子で考えると、周囲の幅１００μｍ程度の領域には回路を形成することができず、その分半導体素子全体の寸法が大きくなってしまう。このため、小さな寸法の半導体素子を製造する場合、禁止領域の面積が半導体素子全体の面積に占める割合が大きくなり、回路形成に有効な面積が減少してしまう。
【００１２】
また、ウェハ全体で考えると、一つのダイシングラインに対して、カーフロスの幅と禁止領域の幅とを合わせて最大３００μｍ程度の無効な領域が生じてしまう。半導体素子が大きい場合は、一枚のウェハにおけるダイシングラインの数は少ないため、上記無効な領域がウェハ全体の面積に占める割合は小さい。
【００１３】
しかし、半導体装置が小さくなると、ダイシングラインの数も増えてしまう。したがって、上記無効な領域がウェハ全体の面積に占める割合が大きくなり、ウェハを有効に使用することができなくなる。すなわち、一枚のウェハから切り取ることのできる半導体素子の数が減少してしまう。
【００１４】
また、ダイシングの前にバックグラインディングされたウェハの面には細かいクラックが生じており、クラックが生じたままにしておくと、クラックの部分を起点として半導体素子が割れてしまうというような問題を生じる可能性がある。この問題は半導体素子が薄くなればなるほど顕著となってくる。このため、バックグラインディングを行った後に、ウェハの裏面に生じたクラックを除去する必要がある。
【００１５】
本発明は上記の点に鑑みてなされたものであり、バックグラインディングにより生じたウェハのクラックを効率的に除去し実装後の信頼性を大幅に向上させると共に、半導体素子の分離に必要なウェハにおける無効な領域の面積を大幅に減少してウェハにおいて半導体素子として使用可能な領域を増大することを目的とする。
【００１６】
【課題を解決するための手段】
上記の課題は、次に述べる各手段を講じることにより解決することができる。
【００１７】
請求項１記載の発明は、
複数の半導体素子が形成されたウェハを個々の半導体素子に分離する半導体素子分離方法であって、
前記ウェハ上を相対的に格子状に走査するノズルからプラズマを照射することにより、回路が形成された前記ウェハの表面側から、前記半導体素子を分離する分離位置をパーシャルプラズマエッチングしてハーフカットを形成するエッチング工程と、
前記ウェハの表面側にテープ材を貼着した後、前記ウェハの裏面を前記ハーフカットと連通しないよう残部を残し所定の厚さだけ機械的に研磨する研磨工程と、
前記ウェハの裏面側からエッチングまたは化学的機械的研磨を施すことにより、前記ウェハを個々の半導体素子に分離する分離工程とを有し、
前記エッチング工程で前記ウェハを格子状にハーフカットする際、格子の交点でのハーフカット深さと、該格子の交点以外の位置におけるハーフカット深さが略同一深さとなるよう前記パーシャルプラズマエッチングの条件を調整したことを特徴とするものである。
【００２０】
また、請求項２記載の発明は、
請求項１記載の半導体素子分離方法であって、
前記エッチング工程で、パーシャルプラズマエッチングのノズルが前記ウェハを格子状に走査することによりハーフカットを行ない、かつ前記格子の交点においては前記走査の走査速度を他の位置における走査速度の略倍の走査速度としたことを特徴とするものである。
【００２１】
また、請求項３記載の発明は、
請求項１記載の半導体素子分離方法であって、
前記エッチング工程で、パーシャルプラズマエッチングのノズルが前記ウェハを格子状に走査することによりハーフカットを行ない、
かつ、前記格子の交点においては、他の位置におけるハーフカットの深さと略同じ深さになるように前記パーシャルプラズマエッチングの条件を選定することを特徴とするものである。
【００２２】
また、請求項４記載の発明は、
請求項３記載の半導体素子分離方法であって、
前記交点における前記パーシャルプラズマエッチングの条件は、前記交点におけるエッチング速度を、前記他の位置におけるエッチング速度の略半分にするよう選定してなることを特徴とするものである。
【００２３】
また、請求項５記載の発明は、
請求項１乃至４のうちいずれか１項に記載の半導体素子分離方法であって、
前記分離工程に、
プラズマエッチング、ウェットエッチング、及びパーシャルプラズマエッチングのうちのいずれかを用いることを特徴とするものである。
【００２４】
上記のように、分離工程においてプラズマエッチング、ウェットエッチング、及びパーシャルプラズマエッチングのうちのいずれを用いる構成としても、研磨工程においてウェハに発生した微小なクラック等を確実に除去することができる。
【００２５】
また、請求項６記載の発明は、
請求項１乃至５のうちいずれか１項に記載の半導体素子分離方法であって、
前記エッチング工程を実施する前に、前記ウェハの表面に、前記半導体素子の形成領域を覆うレジストを配設するレジスト工程を有することを特徴とするものである。
【００２７】
請求項７記載の発明は、
複数の半導体素子が形成されたウェハを個々の半導体素子に分離する半導体素子分離装置であって、
前記ウェハ上を相対的に格子状に走査するノズルからプラズマを照射することにより、回路が形成された前記ウェハの表面側から、前記半導体素子を分離する分離位置をパーシャルプラズマエッチングしてハーフカットを形成する手段と、
該ハーフカットを形成する際、格子の交点でのハーフカット深さと、該格子の交点以外の位置におけるハーフカット深さが略同一深さとなるよう前記パーシャルプラズマエッチングの条件を調整する手段と、
前記ウェハの表面側にテープ材を貼着した後、前記ウェハの裏面を前記ハーフカットと連通しないよう残部を残し所定の厚さだけ機械的に研磨された前記ウェハを、
前記ウェハの裏面側からエッチングまたは化学的機械的研磨を実施することにより、前記ウェハを個々の半導体素子に分離する手段とを有することを特徴とするものである。
【００２８】
また、請求項８記載の発明は、
請求項７記載の半導体素子分離装置であって、
前記ウェハ上の交点の位置を予め認識するための認識装置と、
前記認識装置で認識した交点位置においてパーシャルプラズマエッチングの走査速度を略倍にするための駆動装置を備えたことを特徴とするものである。
【００３１】
上記した請求項１及び請求項７記載の各発明によれば、先ず半導体素子を分離する分離位置をウェハの表面側からエッチングすることによりハーフカットを行なう。このように、ハーフカットをエッチングにより行なうことにより、ハーフカットを機械的に形成する場合に必然的に発生するウェハ片の発生を、本発明では防止することができる。よって、従来のようにウェハ片がテープ材（グラインダ用保護テープ）とウェハとの間に侵入してしまうことはなくなり、半導体素子の分離歩留りの向上を図ることができる。
【００３２】
また、エッチングによりハーフカットを形成することにより、ダイシングソーによりハーフカットを実施する場合に比べてハーフカットの幅を狭くできる。また、エッチングによりハーフカットを形成するため、機械加工であるダイシングソーでハーフカットを形成した際に発生するカーフロスを少なくできるため、１枚のウェハから採れる半導体素子数を増大させることができる。
【００３３】
また、ウェハの裏面をハーフカットと連通しないよう残部を残し所定の厚さだけ機械的に研磨するため、エッチングに比べ短時間でウェハの裏面を所定の厚さとすることができる。なお、この研磨終了時においては、ウェハの裏面に残部が存在するため、半導体素子は分離されていない状態を維持している。
【００３４】
上記の研磨の次に実施される分離処理では、ウェハの裏面側からエッチングまたは化学的機械的研磨を施すことにより残部を除去し、ウェハを個々の半導体素子に分離する。よって、研磨時に機械加工を実施することにより、ウェハに微小なクラック，チッピング，及び応力が発生したとしても、ウェハの微小なクラック等が発生している層（残部を含む）は除去される。
【００３５】
この際、微小なクラック等が発生している層は、エッチングまたは化学的機械的研磨により除去されるため、機械加工と異なりこの除去処理時に分離される各半導体素子にクラック等が残るようなことはない。よって、信頼性の高い半導体素子を形成することができる。
【００３６】
請求項２乃至４、請求項８記載の発明によれば、エッチング工程で、パーシャルプラズマエッチングのノズルを走査させてハーフカットを行なう際、格子の交点においては走査の走査速度を他の位置における走査速度の略倍の走査速度とするか、或いは格子の交点においては他の位置におけるハーフカットの深さと略同じ深さになるようにパーシャルプラズマエッチングの条件を選定するか、或いは交点におけるエッチング速度を他の位置におけるエッチング速度の略半分にするよう選定することにより、交点においてノズルの走査が２回実施されても、この交点におけるハーフカットの深さを他の位置におけるハーフカットの深さと同一の深さとすることができる。
【００３７】
また、請求項５記載の発明によれば、分離処理（分離工程）において研磨時にウェハに発生した微小なクラック等を確実に除去することができる。
【００３８】
また、請求項６記載の発明によれば、エッチング工程を実施する前に、半導体素子の形成領域をレジストで覆うことにより、エッチング工程で半導体素子の回路にダメージが発生することを防止することができる。
【００４０】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００４１】
図１は、本発明の一実施例である半導体素子分離方法の各工程を説明するための工程図である。尚、同図においては、理解を容易とするためにウェハ２の厚さを実際のものよりも厚く図示している。
【００４２】
図１（Ａ）は、半導体素子分離処理を実施する前のウェハ２を示している。この段位において、ウェハ２には複数半導体素子が形成されている。また、各半導体素子を構成する回路面は、ウェハ２の表面２ａに形成されている。
【００４３】
ウェハ２には、先ずレジスト層８が配設される。図１（Ｂ）はレジスト層８が形成された状態を示している。
【００４４】
このレジスト層８は、後述するエッチングのためのマスキングとして設けられるものであり、少なくとも各半導体素子の回路面を覆うよう形成されている。また、ウェハ２の後に各半導体素子１２の分離処理が行われる分離位置７（以下、この分離位置をダイシングラインという）には、レジスト層８は形成されていない。よって、ウェハ２のダイシングライン７は、ウェハ２の表面２ａに露出した状態となっている。
【００４５】
レジスト層８が形成されると、次に、図１（Ｃ）に示すように、ウェハ２に対してエッチングが実施される（エッチング工程）。本発明では、このエッチングとして、パーシャルプラズマエッチングを用いている。
【００４６】
これは、プラズマエッチングによれば、エッチングにより形成される面をプラズマの方向に対して略平行にすることができる。すなわち、エッチングにより形成される面をウェハ２の表面（又は裏面）に対してほぼ垂直として精度のよい加工による分離を達成することができるためである。
【００４７】
ところで、プラズマエッチングには、ウェハ２の全体に対して同時にプラズマを照射してエッチングを行なう一括プラズマエッチングと、部分的にプラズマ密度を高めて照射するパーシャルプラズマエッチングがある。
【００４８】
ここで用いるパーシャルプラズマエッチングでは、ダイシングライン７の近辺のみを選択的にかつ高密度のプラズマでエッチングできるので、効率的に処理が行なえ、処理時間の短縮を図ることができる。また、局所的エッチング深さや速度等の制御が容易となる。
【００４９】
ここで、図３を参照して、パーシャルプラズマエッチングを行なう半導体素子分離装置２０について説明する。同図に示す半導体素子分離装置２０は、チャンバ２２と、処理ガス導入管２４と、マグネトロン２６と、ＸＹＺテーブルと駆動部３０とを有する。
【００５０】
チャンバ２２は、内部が所定の減圧環境となるように真空ポンプ等の排気手段に接続される。載置台としてのＸＹＺテーブル２８はチャンバ２２内に設けられ、その上に被処理体であるウェハ２が載置される。ＸＹＺテーブル２８は、駆動部３０によりＸ，Ｙ，Ｚ方向に移動可能に構成されている。
【００５１】
ＸＹＺテーブル２８の上方には、ガス導入管２４から延在したノズル２４ａが配置されている。このノズル２４ａの上方の部位はマグネトロン２６に接続されており、ガス導入管を流れてきた処理ガスにマグネトロン２６からの高周波が照射されプラズマが発生する。プラズマはノズル２４ａからウェハに局部的に照射され、ウェハ２がプラズマの作用により部分的にエッチングされる。
【００５２】
プラズマが照射される部位は、ＸＹＺテーブル２８を駆動部３０によりＸＹ方向（水平方向）に駆動してウェハをノズル２４ａに対して相対的に移動することにより変えることができる。また、ＸＹＺテーブルをＺ方向（垂直方向）に移動することにより、ノズル２４ａとウェハの間の距離を調整することができる。
【００５３】
上述の構成の半導体素子分離装置２０を用いて図１（Ｃ）に示すエッチング工程を行なうことにより、ウェハ２のダイシングライン７をエッチングすることができる。即ち、ノズル２４ａからのプラズマがウェハ２のダイシングライン７に沿って局部的に照射されるよう、駆動部３０によりＸＹＺテーブル２８を移動することにより、ウェハ２にダイシングライン７を効率的に精度よく行なうことができる。
【００５４】
この際、前記のようにダイシングライン７を除きレジスト層８が形成されているため、ウェハ２の半導体素子１２が形成された領域がエッチングされるようなことはない。よって、半導体素子１２の回路にダメージが発生することを防止できる。
【００５５】
尚、本実施例に係る半導体素子分離装置２０では、ウェハ２をノズル２４ａに対して移動するように構成しているが、これに限られるものではない。すなわち、ノズル２４ａに対してウェハ２を移動するよう構成としてもよく、或いは双方が移動する構成としてもよい。
【００５６】
この半導体素子分離装置２０によるエッチング処理は、ウェハ２が２００ｍｍウェハで厚さが７５０μｍである場合、表面２ａからのエッチング深さが２０μｍ〜１５０μｍ程度となるよう実施される。即ち、本実施例におけるエッチング処理では、ウェハ２を完全に分離することはせず、ウェハ２の途中位置まで溝を形成する（以下、この溝をハーフカット３という）。尚、ハーフカット３の幅は、約１０〜２０μｍである。
【００５７】
図２は、半導体素子分離装置２０において、ノズル２４ａがウェハ２上を相対的に走査（本実施例では、実際に移動するのはウェハ２である）する走査軌跡を説明するためのウェハ２の平面図である。同図において梨地で示す領域はレジスト層８が形成された領域であり、同図に一点鎖線で示すのはウェハ２を分離するダイシングライン７を示している。尚、図示の便宜上、図２には一部しか図示していなが、レジスト層８はウェハ２の表面２ａの全面に形成される。
【００５８】
ノズル２４ａがウェハ２上を相対的に走査する際、同図に示すように、Ｘ方向往復走査とＹ方向往復を行ない、全体としてノズル２４ａはウェハ２上を格子状に走査する。そして、各格子が１個の半導体素子１２の形成領域に相当する。また、ノズル２４ａの速度は、駆動部３０によりＸＹＺテーブル２８の移動速度を調整することにより制御することが可能である。
【００５９】
本実施例では、上記のようにノズル２４ａがウェハ２上を格子状に走査する際、格子の交点においては、走査の走査速度を他の位置における走査速度の略倍の走査速度とする構成とている。即ち、Ｙ方向に対するダイシングライン７とＸ方向に対するダイシングライン７が交差する位置（図２に矢印Ｃで示す位置であり、この位置を格子の交点という）におけるノズル２４ａの走査速度を、格子の交点以外の位置における走査速度の略２倍の走査速度としている。
【００６０】
この構成とすることにより、格子の交点ＣではＸ方向走査とＹ方向走査の２回のエッチング処理が実施されるが、格子の交点Ｃにおいてノズル２４ａの走査速度を他の位置における走査速度の略２倍の走査速度としたことにより、この交点Ｃにおけるハーフカット３の深さを他の位置におけるハーフカット３の深さと同一の深さとすることができる。これにより、後に説明する分離工程において半導体素子１２を確実に分離することが可能となる。
【００６１】
また、マグネトロン２６の出力や処理ガスの流量を調整することにより、またプラズマによるエッチング速度を略半分にしてやることにより、同様の効果を得ることができる。この際、格子の交点Ｃを認識する認識装置を設けておき、この認識装置の出力に基づきエッチング速度或いは走査速度を可変する構成としてもよい。尚、ノズル２４ａから照射されるプラズマのＸＹ方向のおける断面積は、被処理基体となるウェハ２の面積よりも小さいことが必要である。
【００６２】
ここで再び図１に戻り、半導体素子分離処理の説明を続ける。
上記したハーフカット３を形成するためのエッチング工程が終了すると、Ｏ２プラズマ等によりアッシングを行ない、レジスト層８を除去する。その後、ウェハ２を上下反対に位置させた上で、ウェハ２をバックグラインドテープ４に貼着する。ウェハ２は、図示しない粘着材によりバックグラインドテープ４に貼り付けられる。このバックグラインドテープ４に貼り付けられた状態において、ウェハ２の表面２ａは図中下部に位置し、ウェハ２の裏面２ｂは図中上部に位置した状態となる。
【００６３】
上記のようにウェハ２がバックグラインドテープ４に装着されると、ウェハ２はバックグラインド装置に装着され、図１（Ｄ）に示されるように、ウェハ２の裏面２ｂに対し機械的な研磨処理が実施される（研磨工程）。前記したように、ウェハ２は７５０μｍ程度の厚みを有しており、このままではウェハ２から形成される半導体素子１２の厚みが厚くなってしまう。
【００６４】
このため、ウェハ２の裏面２ｂ（回路形成面と反対側の面）を研磨することによりウェハ２の厚みを薄くし、半導体素子１２の薄型化を図る。このような研磨をバックグラインドと称する。
【００６５】
本実施例における研磨工程では、約６００〜７３０μｍ程度の研磨処理が実施されるが、本実施例ではウェハ２の裏面２ｂを機械的に研磨するため、エッチングに比べて短時間でウェハ２の裏面２ｂを所定の厚さに研磨することができる。また、研磨工程では、図１（Ｅ）に示すように、ウェハ２は所定の厚み（例えば２０〜１５０μｍ程度）となるまで研磨される。この際、バックグラインドテープ４は回路形成面を保護する機能を奏する。
【００６６】
また、研磨工程では、ウェハ２の厚みを半導体素子１２の厚さまでは研磨せず、所定の厚みだけ大きい厚さに止めておく。これにより、ハーフカット３は裏面２ｂと連通することはなく、従って半導体素子１２は残部５により繋がった状態となっている。尚、この残部５の厚さは、例えば１０〜５０μｍに設定されている。
【００６７】
上記した研磨工程が終了すると、続いて半導体素子１２を所定の厚さまでエッチングする分離工程を実施する。この分離工程を実施することにより残部５は除去され、よって図１（Ｆ）に示されるように、ウェハ２は個々の半導体素子１２に分離される。
【００６８】
この分離工程では、ウェハ２の裏面２ｂ側からエッチングによりウェハ２を半導体素子１２に分離するため、研磨工程においてウェハ２の裏面２ｂに発生する微小なクラック，チッピング，及び応力を除去することができる。
即ち、研磨工程では、前記したように機械的な研磨が実施されるため、研磨速度は向上できるものの、ウェハ２の裏面２ｂに上記の微小なクラック等が発生するおそれがある。これをそのまま残した状態でウェハ２を半導体素子１２に分離すると、半導体素子１２が経時的に損傷し、また所定の動作ができなくなるおそれがある。
【００６９】
そこで本実施例では、上記したように研磨工程においてウェハ２の厚みを半導体素子１２の厚さまでは研磨せず、所定の厚みだけ大きい厚さに止めておき、分離工程において半導体素子１２の所定厚さまでエッチングする構成としている。これにより、微小なクラック等が発生している層は、エッチング処理により除去される。エッチング処理は、機械加工と異なり処理時にクラック等が発生するようなことはない。よって、分離された半導体素子１２にクラック等が残存することはなく、信頼性の高い半導体素子１２を形成することができる。
【００７０】
尚、分離工程で用いるエッチング方法としては、ドライエッチングを用いてもよく、またウェットエッチングでもよいが、プラズマエッチングを用いることが好ましい。また、プラズマエッチングは、一括プラズマエッチングでもよく、パーシャルプラズマエッチングを用いることとしてもよい。更に、化学的機械的研磨（ＣＭＰ）を用いることも可能である。このいずれの方法を用いても、上記したウェハ２に発生する微小なクラック等を除去することができる。
【００７１】
上記したように本実施例に係る半導体素子分離方法によれば、エッチングによりハーフカット３を形成するため、従来のハーフカットを機械的に形成する場合に必然的に発生していたウェハ片の発生を防止することができる。よって、従来のようにウェハ片がバックグラインドテープ４（グラインダ用保護テープ）とウェハ２との間に侵入してしまうことはなくなり、半導体素子１２の分離歩留りの向上を図ることができる。
【００７２】
また、エッチングによりハーフカット３を形成することにより、従来のダイシングソーによりハーフカットを実施する場合に比べてハーフカット３の幅を狭くできる。具体的には、ダイシングソーの幅は８０μｍ〜１００μｍ程度であるため、従来ではダイシングラインに沿った１００μｍ程度の幅の領域が除去される。これに対して本実施例では、エッチングによりハーフカット３を形成するため、その幅はエッチング可能な幅である１０μｍ〜２０μｍ程度となる。
【００７３】
したがって、半導体素子１２を分離するために使用される領域の面積（すなわち半導体素子を形成することができない領域の面積）は、従来のダイシングに比較して５分の１から１０分の１程度となり、一枚のウェハから作られる半導体素子の数を約１５パーセント程度増やすことができる。
【００７４】
また、エッチングによる半導体素子１２の分離によれば、ダイシングの際にチッピングが生じる可能性がある禁止領域を設ける必要がない。すなわち、分離される半導体素子１２の周囲に禁止領域を設ける必要がなく、分離された半導体素子１２の表面全体にわたって回路が形成されていてもよい。したがって、従来のように禁止領域を設ける必要がないため、半導体素子１２の有効面積を増大することができる。
【００７５】
【発明の効果】
上述の如く本発明によれば、ハーフカットをエッチングにより行なうことによりウェハ片の発生を防止することができ、よってウェハ片がテープ材とウェハとの間に侵入することがなくなるため、半導体素子の分離歩留りの向上を図ることができる。
【００７６】
また、エッチングによりハーフカットを形成することにより、ハーフカットの幅を狭くできると共にカーフロスを少なくできるため、１枚のウェハから採れる半導体素子数を増大させることができる。
【００７７】
また、研磨時において機械加工を実施することにより発生する微小なクラック等が発生している層は、エッチングまたは化学的機械的研磨により除去されるため、信頼性の高い半導体素子を形成することができる。
【００７８】
また交点においてノズルの走査が２回実施されても、この交点におけるハーフカットの深さを他の位置におけるハーフカットの深さと同一の深さとすることができる。
【００７９】
更に、エッチングを実施する前に半導体素子の形成領域をレジストで覆うため、半導体素子の回路にダメージが発生することを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体素子分離方法を説明するための工程を示す図である。
【図２】本発明の一実施例である半導体素子分離方法により分離されるウェハの平面図である。
【図３】本発明の一実施例である半導体素子分離方法に用いられる半導体素子分離装置の構成図である。
【符号の説明】
２ ウェハ
２ａ 表面
２ｂ 裏面
３ 溝
４ バックグラインドテープ
５ 残部
７ ダイシングライン
８ レジスト層
１２ 半導体素子
２０ 半導体素子分離装置
２２ チャンバ２２
２４ 処理ガス導入管
２４ａ ノズル
２６ マグネトロン
２８ ＸＹＺテーブル
３０ 駆動部
Claims (8)
- 複数の半導体素子が形成されたウェハを個々の半導体素子に分離する半導体素子分離方法であって、
前記ウェハ上を相対的に格子状に走査するノズルからプラズマを照射することにより、回路が形成された前記ウェハの表面側から、前記半導体素子を分離する分離位置をパーシャルプラズマエッチングしてハーフカットを形成するエッチング工程と、
前記ウェハの表面側にテープ材を貼着した後、前記ウェハの裏面を前記ハーフカットと連通しないよう残部を残し所定の厚さだけ機械的に研磨する研磨工程と、
前記ウェハの裏面側からエッチングまたは化学的機械的研磨を施すことにより、前記ウェハを個々の半導体素子に分離する分離工程とを有し、
前記エッチング工程で前記ウェハを格子状にハーフカットする際、格子の交点でのハーフカット深さと、該格子の交点以外の位置におけるハーフカット深さが略同一深さとなるよう前記パーシャルプラズマエッチングの条件を調整したことを特徴とする半導体素子分離方法。 - 請求項１記載の半導体素子分離方法であって、
前記エッチング工程で、パーシャルプラズマエッチングのノズルが前記ウェハを格子状に走査することによりハーフカットを行ない、かつ前記格子の交点においては前記走査の走査速度を他の位置における走査速度の略倍の走査速度としたことを特徴とする半導体素子分離方法。 - 請求項１記載の半導体素子分離方法であって、
前記エッチング工程で、パーシャルプラズマエッチングのノズルが前記ウェハを格子状に走査することによりハーフカットを行ない、
かつ、前記格子の交点においては、他の位置におけるハーフカットの深さと略同じ深さになるように前記パーシャルプラズマエッチングの条件を選定することを特徴とする半導体素子分離方法。 - 請求項３記載の半導体素子分離方法であって、
前記交点における前記パーシャルプラズマエッチングの条件は、前記交点におけるエッチング速度を、前記他の位置におけるエッチング速度の略半分にするよう選定してなることを特徴とする半導体素子分離方法。 - 請求項１乃至４のうちいずれか１項に記載の半導体素子分離方法であって、
前記分離工程に、
プラズマエッチング、ウェットエッチング、及びパーシャルプラズマエッチングのうちのいずれかを用いることを特徴とする半導体素子分離方法。 - 請求項１乃至５のうちいずれか１項に記載の半導体素子分離方法であって、
前記エッチング工程を実施する前に、前記ウェハの表面に、前記半導体素子の形成領域を覆うレジストを配設するレジスト工程を有することを特徴とする半導体素子分離方法。 - 複数の半導体素子が形成されたウェハを個々の半導体素子に分離する半導体素子分離装置であって、
前記ウェハ上を相対的に格子状に走査するノズルからプラズマを照射することにより、回路が形成された前記ウェハの表面側から、前記半導体素子を分離する分離位置をパーシャルプラズマエッチングしてハーフカットを形成する手段と、
該ハーフカットを形成する際、格子の交点でのハーフカット深さと、該格子の交点以外の位置におけるハーフカット深さが略同一深さとなるよう前記パーシャルプラズマエッチングの条件を調整する手段と、
前記ウェハの表面側にテープ材を貼着した後、前記ウェハの裏面を前記ハーフカットと連通しないよう残部を残し所定の厚さだけ機械的に研磨された前記ウェハを、
前記ウェハの裏面側からエッチングまたは化学的機械的研磨を実施することにより、前記ウェハを個々の半導体素子に分離する手段と
を有することを特徴とする半導体素子分離装置。 - 請求項７記載の半導体素子分離装置であって、
前記ウェハ上の交点の位置を予め認識するための認識装置と、
前記認識装置で認識した交点位置においてパーシャルプラズマエッチングの走査速度を略倍にするための駆動装置を備えたことを特徴とする半導体素子分離装置。
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| US8237622B2 (en) | 2006-12-28 | 2012-08-07 | Philtech Inc. | Base sheet |
| KR100927778B1 (ko) | 2008-03-05 | 2009-11-20 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조 방법 |
| GB2459302A (en) * | 2008-04-18 | 2009-10-21 | Xsil Technology Ltd | A method of dicing wafers to give high die strength |
| US8154456B2 (en) | 2008-05-22 | 2012-04-10 | Philtech Inc. | RF powder-containing base |
| US8188924B2 (en) | 2008-05-22 | 2012-05-29 | Philtech Inc. | RF powder and method for manufacturing the same |
| US8642448B2 (en) | 2010-06-22 | 2014-02-04 | Applied Materials, Inc. | Wafer dicing using femtosecond-based laser and plasma etch |
| CN102376827A (zh) * | 2010-08-13 | 2012-03-14 | 大连美明外延片科技有限公司 | AlGaInP发光二极管的制备方法 |
| US9129904B2 (en) | 2011-06-15 | 2015-09-08 | Applied Materials, Inc. | Wafer dicing using pulse train laser with multiple-pulse bursts and plasma etch |
| US8557683B2 (en) | 2011-06-15 | 2013-10-15 | Applied Materials, Inc. | Multi-step and asymmetrically shaped laser beam scribing |
| US8759197B2 (en) | 2011-06-15 | 2014-06-24 | Applied Materials, Inc. | Multi-step and asymmetrically shaped laser beam scribing |
| US9029242B2 (en) | 2011-06-15 | 2015-05-12 | Applied Materials, Inc. | Damage isolation by shaped beam delivery in laser scribing process |
| US9126285B2 (en) | 2011-06-15 | 2015-09-08 | Applied Materials, Inc. | Laser and plasma etch wafer dicing using physically-removable mask |
| US8557682B2 (en) | 2011-06-15 | 2013-10-15 | Applied Materials, Inc. | Multi-layer mask for substrate dicing by laser and plasma etch |
| US8598016B2 (en) | 2011-06-15 | 2013-12-03 | Applied Materials, Inc. | In-situ deposited mask layer for device singulation by laser scribing and plasma etch |
| US8507363B2 (en) | 2011-06-15 | 2013-08-13 | Applied Materials, Inc. | Laser and plasma etch wafer dicing using water-soluble die attach film |
| US8912077B2 (en) | 2011-06-15 | 2014-12-16 | Applied Materials, Inc. | Hybrid laser and plasma etch wafer dicing using substrate carrier |
| US8703581B2 (en) | 2011-06-15 | 2014-04-22 | Applied Materials, Inc. | Water soluble mask for substrate dicing by laser and plasma etch |
| US8951819B2 (en) | 2011-07-11 | 2015-02-10 | Applied Materials, Inc. | Wafer dicing using hybrid split-beam laser scribing process with plasma etch |
| US8652940B2 (en) | 2012-04-10 | 2014-02-18 | Applied Materials, Inc. | Wafer dicing used hybrid multi-step laser scribing process with plasma etch |
| US8946057B2 (en) | 2012-04-24 | 2015-02-03 | Applied Materials, Inc. | Laser and plasma etch wafer dicing using UV-curable adhesive film |
| US8969177B2 (en) | 2012-06-29 | 2015-03-03 | Applied Materials, Inc. | Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film |
| US9048309B2 (en) | 2012-07-10 | 2015-06-02 | Applied Materials, Inc. | Uniform masking for wafer dicing using laser and plasma etch |
| US8993414B2 (en) | 2012-07-13 | 2015-03-31 | Applied Materials, Inc. | Laser scribing and plasma etch for high die break strength and clean sidewall |
| US8845854B2 (en) | 2012-07-13 | 2014-09-30 | Applied Materials, Inc. | Laser, plasma etch, and backside grind process for wafer dicing |
| US8940619B2 (en) | 2012-07-13 | 2015-01-27 | Applied Materials, Inc. | Method of diced wafer transportation |
| US8859397B2 (en) | 2012-07-13 | 2014-10-14 | Applied Materials, Inc. | Method of coating water soluble mask for laser scribing and plasma etch |
| US9159574B2 (en) | 2012-08-27 | 2015-10-13 | Applied Materials, Inc. | Method of silicon etch for trench sidewall smoothing |
| US9252057B2 (en) | 2012-10-17 | 2016-02-02 | Applied Materials, Inc. | Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application |
| US8975162B2 (en) | 2012-12-20 | 2015-03-10 | Applied Materials, Inc. | Wafer dicing from wafer backside |
| US8980726B2 (en) | 2013-01-25 | 2015-03-17 | Applied Materials, Inc. | Substrate dicing by laser ablation and plasma etch damage removal for ultra-thin wafers |
| US9236305B2 (en) | 2013-01-25 | 2016-01-12 | Applied Materials, Inc. | Wafer dicing with etch chamber shield ring for film frame wafer applications |
| WO2014159464A1 (en) | 2013-03-14 | 2014-10-02 | Applied Materials, Inc. | Multi-layer mask including non-photodefinable laser energy absorbing layer for substrate dicing by laser and plasma etch |
| JP6084883B2 (ja) * | 2013-04-08 | 2017-02-22 | 株式会社ディスコ | 円形板状物の分割方法 |
| US8883614B1 (en) | 2013-05-22 | 2014-11-11 | Applied Materials, Inc. | Wafer dicing with wide kerf by laser scribing and plasma etching hybrid approach |
| US9105710B2 (en) | 2013-08-30 | 2015-08-11 | Applied Materials, Inc. | Wafer dicing method for improving die packaging quality |
| US9224650B2 (en) | 2013-09-19 | 2015-12-29 | Applied Materials, Inc. | Wafer dicing from wafer backside and front side |
| US9460966B2 (en) | 2013-10-10 | 2016-10-04 | Applied Materials, Inc. | Method and apparatus for dicing wafers having thick passivation polymer layer |
| US9041198B2 (en) | 2013-10-22 | 2015-05-26 | Applied Materials, Inc. | Maskless hybrid laser scribing and plasma etching wafer dicing process |
| JP6302644B2 (ja) * | 2013-11-11 | 2018-03-28 | 株式会社ディスコ | ウェーハの加工方法 |
| US9312177B2 (en) | 2013-12-06 | 2016-04-12 | Applied Materials, Inc. | Screen print mask for laser scribe and plasma etch wafer dicing process |
| US9299614B2 (en) | 2013-12-10 | 2016-03-29 | Applied Materials, Inc. | Method and carrier for dicing a wafer |
| US9293304B2 (en) | 2013-12-17 | 2016-03-22 | Applied Materials, Inc. | Plasma thermal shield for heat dissipation in plasma chamber |
| US9018079B1 (en) | 2014-01-29 | 2015-04-28 | Applied Materials, Inc. | Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate reactive post mask-opening clean |
| US9012305B1 (en) | 2014-01-29 | 2015-04-21 | Applied Materials, Inc. | Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate non-reactive post mask-opening clean |
| US9299611B2 (en) | 2014-01-29 | 2016-03-29 | Applied Materials, Inc. | Method of wafer dicing using hybrid laser scribing and plasma etch approach with mask plasma treatment for improved mask etch resistance |
| US8927393B1 (en) | 2014-01-29 | 2015-01-06 | Applied Materials, Inc. | Water soluble mask formation by dry film vacuum lamination for laser and plasma dicing |
| US8991329B1 (en) | 2014-01-31 | 2015-03-31 | Applied Materials, Inc. | Wafer coating |
| US9236284B2 (en) | 2014-01-31 | 2016-01-12 | Applied Materials, Inc. | Cooled tape frame lift and low contact shadow ring for plasma heat isolation |
| US9130030B1 (en) | 2014-03-07 | 2015-09-08 | Applied Materials, Inc. | Baking tool for improved wafer coating process |
| US20150255349A1 (en) | 2014-03-07 | 2015-09-10 | JAMES Matthew HOLDEN | Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes |
| US9275902B2 (en) | 2014-03-26 | 2016-03-01 | Applied Materials, Inc. | Dicing processes for thin wafers with bumps on wafer backside |
| US9076860B1 (en) | 2014-04-04 | 2015-07-07 | Applied Materials, Inc. | Residue removal from singulated die sidewall |
| US8975163B1 (en) | 2014-04-10 | 2015-03-10 | Applied Materials, Inc. | Laser-dominated laser scribing and plasma etch hybrid wafer dicing |
| US8932939B1 (en) | 2014-04-14 | 2015-01-13 | Applied Materials, Inc. | Water soluble mask formation by dry film lamination |
| US8912078B1 (en) | 2014-04-16 | 2014-12-16 | Applied Materials, Inc. | Dicing wafers having solder bumps on wafer backside |
| US8999816B1 (en) | 2014-04-18 | 2015-04-07 | Applied Materials, Inc. | Pre-patterned dry laminate mask for wafer dicing processes |
| US8912075B1 (en) | 2014-04-29 | 2014-12-16 | Applied Materials, Inc. | Wafer edge warp supression for thin wafer supported by tape frame |
| US9159621B1 (en) | 2014-04-29 | 2015-10-13 | Applied Materials, Inc. | Dicing tape protection for wafer dicing using laser scribe process |
| US8980727B1 (en) | 2014-05-07 | 2015-03-17 | Applied Materials, Inc. | Substrate patterning using hybrid laser scribing and plasma etching processing schemes |
| US9112050B1 (en) | 2014-05-13 | 2015-08-18 | Applied Materials, Inc. | Dicing tape thermal management by wafer frame support ring cooling during plasma dicing |
| US9034771B1 (en) | 2014-05-23 | 2015-05-19 | Applied Materials, Inc. | Cooling pedestal for dicing tape thermal management during plasma dicing |
| US9142459B1 (en) | 2014-06-30 | 2015-09-22 | Applied Materials, Inc. | Wafer dicing using hybrid laser scribing and plasma etch approach with mask application by vacuum lamination |
| US9093518B1 (en) | 2014-06-30 | 2015-07-28 | Applied Materials, Inc. | Singulation of wafers having wafer-level underfill |
| US9165832B1 (en) | 2014-06-30 | 2015-10-20 | Applied Materials, Inc. | Method of die singulation using laser ablation and induction of internal defects with a laser |
| US9130057B1 (en) | 2014-06-30 | 2015-09-08 | Applied Materials, Inc. | Hybrid dicing process using a blade and laser |
| US9349648B2 (en) | 2014-07-22 | 2016-05-24 | Applied Materials, Inc. | Hybrid wafer dicing approach using a rectangular shaped two-dimensional top hat laser beam profile or a linear shaped one-dimensional top hat laser beam profile laser scribing process and plasma etch process |
| US9196498B1 (en) | 2014-08-12 | 2015-11-24 | Applied Materials, Inc. | Stationary actively-cooled shadow ring for heat dissipation in plasma chamber |
| US9117868B1 (en) | 2014-08-12 | 2015-08-25 | Applied Materials, Inc. | Bipolar electrostatic chuck for dicing tape thermal management during plasma dicing |
| US9281244B1 (en) | 2014-09-18 | 2016-03-08 | Applied Materials, Inc. | Hybrid wafer dicing approach using an adaptive optics-controlled laser scribing process and plasma etch process |
| US9177861B1 (en) | 2014-09-19 | 2015-11-03 | Applied Materials, Inc. | Hybrid wafer dicing approach using laser scribing process based on an elliptical laser beam profile or a spatio-temporal controlled laser beam profile |
| US11195756B2 (en) | 2014-09-19 | 2021-12-07 | Applied Materials, Inc. | Proximity contact cover ring for plasma dicing |
| US9196536B1 (en) | 2014-09-25 | 2015-11-24 | Applied Materials, Inc. | Hybrid wafer dicing approach using a phase modulated laser beam profile laser scribing process and plasma etch process |
| US9130056B1 (en) | 2014-10-03 | 2015-09-08 | Applied Materials, Inc. | Bi-layer wafer-level underfill mask for wafer dicing and approaches for performing wafer dicing |
| US9245803B1 (en) | 2014-10-17 | 2016-01-26 | Applied Materials, Inc. | Hybrid wafer dicing approach using a bessel beam shaper laser scribing process and plasma etch process |
| US10692765B2 (en) | 2014-11-07 | 2020-06-23 | Applied Materials, Inc. | Transfer arm for film frame substrate handling during plasma singulation of wafers |
| US9330977B1 (en) | 2015-01-05 | 2016-05-03 | Applied Materials, Inc. | Hybrid wafer dicing approach using a galvo scanner and linear stage hybrid motion laser scribing process and plasma etch process |
| US9159624B1 (en) | 2015-01-05 | 2015-10-13 | Applied Materials, Inc. | Vacuum lamination of polymeric dry films for wafer dicing using hybrid laser scribing and plasma etch approach |
| US9355907B1 (en) | 2015-01-05 | 2016-05-31 | Applied Materials, Inc. | Hybrid wafer dicing approach using a line shaped laser beam profile laser scribing process and plasma etch process |
| JP6738591B2 (ja) * | 2015-03-13 | 2020-08-12 | 古河電気工業株式会社 | 半導体ウェハの処理方法、半導体チップおよび表面保護テープ |
| US9601375B2 (en) | 2015-04-27 | 2017-03-21 | Applied Materials, Inc. | UV-cure pre-treatment of carrier film for wafer dicing using hybrid laser scribing and plasma etch approach |
| US9478455B1 (en) | 2015-06-12 | 2016-10-25 | Applied Materials, Inc. | Thermal pyrolytic graphite shadow ring assembly for heat dissipation in plasma chamber |
| US9721839B2 (en) | 2015-06-12 | 2017-08-01 | Applied Materials, Inc. | Etch-resistant water soluble mask for hybrid wafer dicing using laser scribing and plasma etch |
| US9679785B2 (en) * | 2015-07-27 | 2017-06-13 | Semtech Corporation | Semiconductor device and method of encapsulating semiconductor die |
| US9972575B2 (en) | 2016-03-03 | 2018-05-15 | Applied Materials, Inc. | Hybrid wafer dicing approach using a split beam laser scribing process and plasma etch process |
| US9852997B2 (en) | 2016-03-25 | 2017-12-26 | Applied Materials, Inc. | Hybrid wafer dicing approach using a rotating beam laser scribing process and plasma etch process |
| US9793132B1 (en) | 2016-05-13 | 2017-10-17 | Applied Materials, Inc. | Etch mask for hybrid laser scribing and plasma etch wafer singulation process |
| US11158540B2 (en) | 2017-05-26 | 2021-10-26 | Applied Materials, Inc. | Light-absorbing mask for hybrid laser scribing and plasma etch wafer singulation process |
| US10363629B2 (en) | 2017-06-01 | 2019-07-30 | Applied Materials, Inc. | Mitigation of particle contamination for wafer dicing processes |
| KR102030409B1 (ko) * | 2017-07-28 | 2019-10-10 | (주) 예스티 | 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템 |
| US10535561B2 (en) | 2018-03-12 | 2020-01-14 | Applied Materials, Inc. | Hybrid wafer dicing approach using a multiple pass laser scribing process and plasma etch process |
| US11355394B2 (en) | 2018-09-13 | 2022-06-07 | Applied Materials, Inc. | Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate breakthrough treatment |
| JP7146931B2 (ja) * | 2018-09-20 | 2022-10-04 | 三井化学東セロ株式会社 | 電子装置の製造方法 |
| JP7213477B2 (ja) * | 2019-05-29 | 2023-01-27 | パナソニックＩｐマネジメント株式会社 | 素子チップの製造方法 |
| US11011424B2 (en) | 2019-08-06 | 2021-05-18 | Applied Materials, Inc. | Hybrid wafer dicing approach using a spatially multi-focused laser beam laser scribing process and plasma etch process |
| US11342226B2 (en) | 2019-08-13 | 2022-05-24 | Applied Materials, Inc. | Hybrid wafer dicing approach using an actively-focused laser beam laser scribing process and plasma etch process |
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