JP2015531994A - レーザ及びプラズマエッチングを用いたウェハダイシングのための均一なマスキング - Google Patents

レーザ及びプラズマエッチングを用いたウェハダイシングのための均一なマスキング Download PDF

Info

Publication number
JP2015531994A
JP2015531994A JP2015521631A JP2015521631A JP2015531994A JP 2015531994 A JP2015531994 A JP 2015531994A JP 2015521631 A JP2015521631 A JP 2015521631A JP 2015521631 A JP2015521631 A JP 2015521631A JP 2015531994 A JP2015531994 A JP 2015531994A
Authority
JP
Japan
Prior art keywords
mask
semiconductor wafer
laser
microns
spinning
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015521631A
Other languages
English (en)
Inventor
モハマド カムルツァマン チョウデュリー
モハマド カムルツァマン チョウデュリー
ブラッド イートン
ブラッド イートン
トッド イーガン
トッド イーガン
アジャイ クマー
アジャイ クマー
ウェイシェン レイ
ウェイシェン レイ
マドハバ ラオ ヤラマンチリ
マドハバ ラオ ヤラマンチリ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2015531994A publication Critical patent/JP2015531994A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/799—Apparatus for disconnecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Laser Beam Processing (AREA)
  • Dicing (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Plasma Technology (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

レーザ及びプラズマエッチングを用いたウェハダイシング用の均一なマスキングが記載される。一例では、バンプ又はピラーを有する複数の集積回路を有する半導体ウェハをダイシングする方法は、半導体ウェハの上方でマスクを均一にスピンオンさせる工程であって、マスクは集積回路を覆い保護する層を含む工程を含む。マスクは、その後、ギャップを有するパターニングされたマスクを提供するために、レーザスクライビングプロセスによってマスクをパターニングされ、集積回路間の半導体ウェハの領域を露出させる。半導体ウェハは、その後、集積回路を個片化するために、パターニングされたマスク内のギャップを貫通してエッチングされる。

Description

関連出願の相互参照
本出願は、２０１２年７月１０日に出願された米国仮特許出願第６１／６６９，８７０号の利益を主張し、その全内容は、参照により本明細書に組み込まれる。
背景
１）分野
本発明の実施形態は、半導体処理の分野に関し、特に、各ウェハが複数の集積回路を上に有する半導体ウェハをダイシングする方法に関する。
２）関連技術の説明
半導体ウェハ処理では、集積回路は、シリコン又は他の半導体材料からなるウェハ（基板ともいう）上に形成されている。一般に、半導体、導電体又は絶縁体のいずれかである様々な材料の層が、集積回路を形成するために利用される。これらの材料は、様々な周知のプロセスを用いてドープされ、堆積され、エッチングされ、これによって集積回路を形成する。各ウェハは、ダイとして知られる集積回路を含む多数の個々の領域を形成するように処理される。
集積回路形成プロセスに続いて、ウェハは「ダイシング」され、これによってパッケージ化するために、又はより大規模な回路内でパッケージ化されていない形態で使用するために、互いに個々のダイに分離される。ウェハダイシング用に使用される２つの主要な技術は、スクライビングとソーイングである。スクライビングでは、ダイヤモンドを先端に付けたスクライブが、予め形成されたスクライブラインに沿ってウェハ表面を横切って移動する。これらのスクライブラインは、ダイ間の空間に沿って延びている。これらの空間は、一般に「ストリート」と呼ばれている。ダイヤモンドスクライブは、ストリートに沿って、ウェハ表面に浅い傷を形成する。ローラなどによる圧力の印加時に、ウェハは、スクライブラインに沿って分離する。ウェハ内での破断は、ウェハ基板の結晶格子構造に従う。スクライビングは、約１０ミル（１インチの１０００分の１）又はそれ以下の厚さであるウェハに対して使用することができる。より厚いウェハに対しては、ソーイングが、現在のところ、ダイシングするのに好適な方法である。
ソーイングでは、１分当たり高回転数で回転するダイヤモンドが先端に付いた鋸（ソー）が、ウェハ表面に接触し、ストリートに沿ってウェハを切断（ソーイング）する。ウェハは、支持部材（例えば、フィルムフレーム全域に亘って伸ばされた接着フィルム）上に取り付けられ、鋸が垂直及び水平の両方のストリートに繰り返し印加される。スクライビング又はソーイングのいずれにおいても１つの問題は、チップ（欠け）及びゴージ（削り溝）が切断されたダイ端部に沿って形成される可能性があることである。また、亀裂が形成され、ダイの端部から基板内へと伝播し、集積回路を動作不能にする可能性がある。正方形又は長方形のダイの片側のみが結晶構造の＜１１０＞方向にスクライブ可能であるので、チッピング（欠け）及びクラッキング（割れ）は、スクライビングにおいて特に問題である。その結果、ダイのもう一方の側の劈開は、ギザギザの分離ラインをもたらす。チッピング及びクラッキングのために、集積回路への損傷を防止するための追加の間隔がウェハ上のダイ間に必要となる（例えば、チップ及びクラックが実際の集積回路からある距離に維持される）。間隔要件の結果として、標準サイズのウェハ上にはそれほど多くのダイを形成することはできず、もしもそうでないならば回路用に使用可能であったウェハの実質的な領域が無駄になる。鋸の使用は、半導体ウェハ上の実質的な領域の無駄を悪化させる。鋸の刃は、約１５ミクロンの厚さである。このように、鋸によって作られた切り口を取り巻く割れ及びその他の損傷が、集積回路に悪影響を及ぼさないことを保証するために、３００〜５００ミクロンはしばしばダイのそれぞれの回路を分離しなければならない。更に、切断後、各ダイは、ソーイングプロセスから生じる粒子及び他の汚染物質を除去するために実質的なクリーニングを必要とする。
プラズマダイシングもまた使用されてきたが、同様に制限を有するかもしれない。例えば、プラズマダイシングの実施を妨げる１つの制限は、コストであるかもしれない。レジストをパターニングするための標準的なリソグラフィ操作は、実行コストが桁違いに高くなる可能性がある。プラズマダイシングの実施を妨げる可能性のあるもう一つの制限は、一般的に遭遇する金属（例えば、銅）のプラズマ処理は、ストリートに沿ってダイシングする際に、製造の問題又はスループットの限界を作る可能性があることである。
概要
本発明の実施形態は、各ウェハが複数の集積回路を上に有する半導体ウェハをダイシングする方法を含む。
一実施形態では、バンプ又はピラーを有する複数の集積回路を有する半導体ウェハをダイシングする方法は、半導体ウェハの上方でマスクを均一にスピンオン（回転）させる工程であって、マスクは集積回路を覆い保護する層から構成される工程を含む。マスクは、その後、ギャップを有するパターニングされたマスクを提供するために、マスクは、レーザスクライビングプロセスによってパターニングされ、集積回路間の半導体ウェハの領域を露出させる。半導体ウェハは、その後、集積回路を個片化するために、パターニングされたマスク内のギャップを貫通してエッチングされる。
一実施形態では、複数の集積回路を含む半導体ウェハをダイシングするためのシステムは、ファクトリーインタフェースを含む。レーザスクライブ装置は、ファクトリーインタフェースに結合される。プラズマエッチングチャンバは、ファクトリーインタフェースに結合される。堆積チャンバは、ファクトリーインタフェースに結合される。堆積チャンバは、半導体ウェハの上方のマスク上に均一にスピンオンさせるためのものである。
一実施形態では、複数の集積回路を有する半導体ウェハをダイシングする方法は、シリコン基板の上方でマスクを均一にスピンオンさせる工程を含む。マスクは、シリコン基板上に配置された集積回路を覆い保護する層から構成される。集積回路は、低Ｋ材料の層の上方に配置された金属バンプ又はピラー（柱）を含む。本方法はまた、集積回路間のシリコン基板の領域を露出させるために、レーザスクライビングプロセスによってマスク及び低Ｋ材料の層をパターニングする工程を含む。本方法はまた、個片化された集積回路を形成するために、露出された領域を貫通してシリコン基板をエッチングする工程を含む。
本発明の一実施形態に係る、ダイシングされる半導体ウェハの上面図を示す。 本発明の一実施形態に係る、ダイシングマスクが上に形成されたダイシングされる半導体ウェハの上面図を示す。 本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハのダイシング方法の操作を示すフローチャートである。 〜 本発明の一実施形態に係る、半導体ウェハのダイシング方法を実行する間の、複数の集積回路を含む半導体ウェハの断面図を示す。 本発明の一実施形態に係る、フェムト秒範囲のレーザパルスとより長いパルス時間を使用した場合の効果の比較を示す。 本発明の一実施形態に係る、半導体ウェハ又は基板のストリート領域内で使用することができる材料のスタックの断面図である。 本発明の一実施形態に係る、結晶シリコン（ｃ−Ｓｉ）、銅（Ｃｕ）、結晶二酸化ケイ素（ｃ−ＳｉＯ２）、及びアモルファス二酸化ケイ素（ａ−ＳｉＯ２）に対する光子エネルギーの関数としての吸収係数のプロットを含む。 レーザパルスエネルギー、レーザパルス幅、レーザビーム半径の関数として所定のレーザに対するレーザ強度の関係を示す式である。 〜 本発明の一実施形態に係る、半導体ウェハをダイシングする方法における様々な操作の断面図を示す。 本発明の一実施形態に係る、最小幅に制限することができる従来のダイシングと比較してより狭いストリートを使用することによって達成される半導体ウェハ上における圧縮を示す。 本発明の一実施形態に係る、格子配置のアプローチと比較して、より密度の高い充填（パッキング）、したがって、ウェハ当たりのより多くのダイが可能な自由形式の集積回路配置を示す。 本発明の一実施形態に係る、ウェハ又は基板のレーザ・プラズマダイシング用のツールレイアウトのブロック図を示す。 本発明の一実施形態に係る、例示的なコンピュータシステムのブロック図を示す。
詳細な説明
各ウェハが複数の集積回路を上に有する半導体ウェハのダイシング方法が記載される。以下の説明では、本発明の実施形態の完全な理解を提供するために、多数の特定の詳細（例えば、フェムト秒ベースのレーザスクライビング・プラズマエッチング条件及び材料レジーム）が記載される。本発明の実施形態は、これらの特定の詳細なしに実施できることが、当業者には明らかであろう。他の例では、周知の態様（例えば、集積回路の製造）は、本発明の実施形態を不必要に曖昧にしないために、詳細には説明されない。更に、図に示される様々な実施形態は、例示であり、必ずしも縮尺通りに描かれていないことを理解すべきである。
初めのレーザスクライブと、後続のプラズマエッチングを含むハイブリッドなウェハ又は基板のダイシングプロセスは、ダイの個片化のために実施することができる。レーザスクライブプロセスは、マスク層、有機・無機誘電体層、及びデバイス層をきれいに除去するために使用することができる。その後、レーザエッチングプロセスは、ウェハ又は基板の露出又は部分的なエッチング時に終了することができる。ダイシングプロセスのプラズマエッチング部分は、その後、ダイ又はチップを個片化又はダイシングするために、ウェハ又は基板のバルクを貫通して（例えば、バルクの単結晶シリコンを貫通して）エッチングするために用いることができる。
本明細書内に記載される１以上の実施形態は、バンプ／金属ピラー、及びウェハダイシング用の切断（ソー）ストリート／ウェハ領域上への均一マスキングのためのスピンコーティングのアプローチに向けられる。ＩＣチップの個片化の段階では、ＩＣチップは、典型的には、バンプパッド周囲の応力緩和及びマスクの目的で、ダイ表面上にポリマーフィルム層（例えば、ポリイミド）を有する。したがって、レーザスクライビング＋プラズマエッチングダイシングプロセスのために、マスク層は、典型的には、ウェハに実行される個片化の頂部に追加される必要がある。このようなマスク層は、個片化後に除去される傾向がある。しかしながら、除去は、ＩＣチップ上の任意の既存のポリマー層及びバンプパッドを損傷する又は汚染することなしに実行されるべきである。
マスキング材料に対する上述の可能性のある必要性に加えて、バンプ／金属ピラーの頂部のマスク材料コーティングの厚さとダイシングストリートとの間のバランスを達成することは、非常に困難である可能性がある。従来のスピンコーティング処理を用いて、マスク材料は、典型的には、バンプ／金属ピラー頂部に比べて、ダイシングストリート上に厚くコーティングされる。エッチングプロセスの前に実行されるレーザスクライビングプロセスに対してより高いスループット及びレーザスクライビング時の材料アブレーションの最大量を達成するために、よりコンフォーマルなコーティングが必要とされる可能性がある。しかしながら、スピンプロセスの開発は、均一なコーティングを提供するために必要とされる可能性がある。
従来のウェハダイシングのアプローチは、純粋な機械的な分離に基づくダイヤモンドソーカッティング、初めのレーザスクライビングと後続のダイヤモンドソーダイシング、又はナノ秒又はピコ秒レーザダイシングを含む。薄いウェハ又は基板の個片化（例えば、５０ミクロン厚のバルクシリコンの個片化）に対しては、従来のアプローチでは、悪いプロセス品質のみが得られてきた。薄いウェハ又は基板からダイを個片化する際に直面する可能性のある課題のいくつかは、異なる層間でのマイクロクラック形成又は層間剥離、無機誘電体層のチッピング、厳密なカーフ幅制御の保持、又は正確なアブレーション深さの制御を含むことができる。本発明の実施形態は、上述の課題の１以上を克服するのに有用である可能性のあるハイブリッドレーザスクライビング・プラズマエッチングダイ個片化のアプローチを含む。
本発明の一実施形態では、レーザスクライビング（例えば、フェムト秒ベースのもの）とプラズマエッチングの組み合わせが使用され、これによって半導体ウェハを個別化又は個片化された集積回路にダイシングする。一実施形態では、フェムト秒ベースのレーザスクライビングは、本質的に、完全ではないならば、非熱的プロセスとして用いられる。例えば、フェムト秒ベースのレーザスクライビングは、全く無い又は無視できる程度の熱損傷領域に局在化させることができる。一実施形態では、本明細書内のアプローチは、超低ｋ膜を有する個片化された集積回路に使用される。従来のダイシングでは、このような低ｋ膜に対応するためには、鋸を減速する必要がある場合がある。更に、半導体ウェハは、現在、多くの場合、ダイシング前まで薄化される。このように、本実施形態では、プラズマエッチングプロセスに続いて、マスクのパターニングと、フェムト秒ベースのレーザによる部分的なウェハスクライビングとの組み合わせが、現在実用的である。一実施形態では、レーザによる直接描画は、フォトレジスト層のリソグラフィパターニング操作を不要にすることができ、非常に少ないコストで実施することができる。一実施形態では、スルービア型のシリコンエッチングが、プラズマエッチング環境内でダイシングプロセスを完了するために使用される。
したがって、本発明の一態様では、フェムト秒ベースのレーザスクライビングとプラズマエッチングの組み合わせが、半導体ウェハをダイシングして個片化された集積回路にするために使用することができる。図１は、本発明の一実施形態に係る、ダイシングされる半導体ウェハの上面図を示す。図２は、本発明の一実施形態に係る、ダイシングマスクが上に形成されたダイシングされる半導体ウェハの上面図を示す。
図１を参照すると、半導体ウェハ１００は、集積回路を含む複数の領域１０２を有する。領域１０２は、垂直ストリート１０４と水平ストリート１０６によって分離される。ストリート１０４及び１０６は、集積回路を含まず、これに沿ってウェハがダイシングされる場所として設計されている半導体ウェハの領域である。本発明のいくつかの実施形態は、ダイを個々のチップ又はダイに分離されるように、ストリートに沿って半導体ウェハを貫通してトレンチを切断する組合せフェムト秒ベースのレーザスクライブ・プラズマエッチング技術の使用を含む。レーザスクライブ及びプラズマエッチングプロセスの両方とも、結晶構造方位に独立しているので、ダイシングされる半導体ウェハの結晶構造は、ウェハを貫通して垂直なトレンチを達成するために重要である場合がある。
図２を参照すると、半導体ウェハ１００は、半導体ウェハ１００上に堆積されたマスク２００を有する。一実施形態では、マスクは、約２５〜１５０ミクロンの厚さの層を達成するようにスピンオンされる。マスク２００と、半導体ウェハ１００の一部は、レーザスクライビングプロセスによりパターニングされ、これによって半導体ウェハ１００がダイシングされるであろうストリート１０４及び１０６に沿った位置（例えば、ギャップ２０２及び２０４）を画定する。半導体ウェハ１００の集積回路領域は、マスク２００によって覆われ、保護される。マスク２００の領域２０６は、後続のエッチングプロセス中に、集積回路がエッチングプロセスによって劣化されないように配置される。水平方向のギャップ２０４及び垂直方向のギャップ２０２は、領域２０６間に形成され、これによってエッチングプロセス中にエッチングされ、最終的に半導体ウェハ１００をダイシングする領域を画定する。
図３は、本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハをダイシングする方法における操作を示すフローチャート３００である。図４Ａ〜図４Ｇは、本発明の一実施形態に係る、フローチャート３００の操作に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。
フローチャート３００の操作３０２及び対応する図４Ａ〜４Ｄを参照すると、マスク４０２が、半導体ウェハ又は基板４０４上に形成される。マスク４０２は、半導体ウェハ４０４の表面上に形成された金属バンプ又はピラー４９９を含む集積回路４０６を覆い、保護する層で構成される。具体的に、一実施形態では、図４Ａを参照すると、３００ｍｍウェハ４０４が真空ウェハチャック４９８によって空間内で保持される。マスク形成材料（例えば、コーティング材料）４９０が、図４Ｂに示されるように、手動又は自動投薬によって投薬される。図４Ｃを参照すると、真空ウェハチャック４９８の時計回り４８０及び反時計回り４８１の回転が（例えば、機械制御ソフトウェアを使用して）実行される。その結果、図４Ｄに示されるように、マスク形成材料４９０は、ウェハ４０４の上面全域に亘って均一に分配され、これによって均一なマスクコーティング４９５を提供する。均一なマスクコーティング４９５は、ウェハ４０４の表面上に切断ストリート、ウェハ領域、及びバンプ／ピラー４９９と共に均一（例えば、完全に又は本質的にコンフォーマル）である。
このように、一実施形態では、バンプ／金属ピラー及び切断ストリート／ウェハ領域上への均一なマスキングのためのスピンコーティングの方法が、提供される。１以上の実施形態では、このようなマスク層は、５００ミクロンのエッチング深さまで可能とし、薄いウェハ（フィルム＋フレーム）のシナリオに適用可能であり、はじめから薄いシナリオにも適用可能であり、レーザによる後続のクリーンなアブレーションを提供し、ポリイミド（ＰＩ）又は成形化合物の上部に適用可能であり、バンプ／ピラーを酸化させずに除去可能であり、下地層の特性を変化させることなく除去可能であり、及び／又はバンプ／金属ピラー頂部及び切断ストリートの上に均一な厚さを有する。
一実施形態では、バンプ／金属ピラーウェハ上に塗られたマスク層は、コンフォーマル層を分配及び形成すると、ダイ個片化の準備ができる。対称的に、従来のダイ個片化法（例えば、ダイヤモンドソー、レーザスクライビング等）は、バンプ／金属ピラーを保護するためにダイの個片化の前に、薄い保護材料がスピンコートされる一段階のダイ個片化を用いる。このようなアプローチでは、必ずしも均一な保護コーティングを有する必要はなく、単に任意の厚さ及びトポグラフィの保護層を設けるだけである。切断ストリートと比較したバンプ／金属ピラー上のマスク材料の偏在は、このような従来のダイシング操作においては測定可能な差異を生じない。一方、本明細書に記載された実施形態によれば、レーザスクライブ・プラズマエッチングプロセスは、一般的に、プラズマエッチングプロセスを施したレーザスクライブされたウェハを含む。操作のうちのプラズマエッチングプロセス部分の間、使用されるエッチャントは、個々のダイに個片化するために切断ストリート上でシリコンウェハをエッチングし、概してバンプ／金属ピラーの頂部及び切断ストリートから等しい量のマスク材料を消費する。一実施形態では、スピン法は、両方の場所でバランスのとれたマスク材料を提供するために、また、円形状バンプ／金属ピラーの周りに均一なコーティングを提供するために使用される。
一実施形態では、気泡のないコーティングが、多様なコーティング粘度に対して、ウェハ及びバンプ／ピラーの表面上に提供される。可能な粘度の範囲を有するコーティング材料は、手動及び自動投薬システムを使用して、バンプ／ピラーウェハの頂部に塗ることができる。従来において、業界での使用法は、時計回り又は反時計回りのみに回転させる工程を含み、これはバンプ又はピラーの周りにコーティング材料の不均一な被覆を生じさせる可能性がある。具体的には、遠心力が、時計回り又は反時計回りの回転中にコーティング材料の接触に作用する。一実施形態では、回転毎の時間の周期的間隔を伴う時計回り及び反時計回りの回転の組み合わせが使用され、これによってバンプ／ピラー構造の上を含むマスキング材料の均一なコーティングを提供する。一実施形態では、マスク材料の異なる厚さは、異なるスピン速度及び粘度の異なるコーティング材料を使用することによって達成される。一実施形態では、投薬システムを介してコーティング材料に温度バイアスを導入することもまた、バンプ／金属ピラー構造並びにウェハ領域及び切断ストリートの上及び周囲におけるコーティングの均一性に影響を与える。上述のマスク材料投薬及びスピン条件は、水溶性及び非水溶性のコーティング材料に適用可能である。
上記の均一なコーティング法の利点は、マスクの機能性とプロセスの簡易性の間の良好なバランスを達成できること（例えば、ポストエッチングマスクの除去が容易なマスクとしての水溶性フィルムの使用）、一般的な低コストの水溶性材料の使用を可能にすること、及びレーザプラスプラズマダイ個片化プロセス内のプラズマエッチングプロセス中に金属バンプ／ピラー構造を保護するための均一なコーティングを提供できることのうちの１以上を含むことができるが、これらに限定されない。本明細書内に記載される方法はまた、ミクロン及びサブミクロンスケールでの均一なコーティングの必要性を有する他の半導体製造プロセスに適用することができる。
一実施形態では、レーザ＋プラズマダイ個片化プロセスの文脈内において、均一なマスクコーティングは、例えば、３００ｍｍウェハ上で、約３０〜５０ミクロンの銅の相互接続バンプと、約５０ミクロンの高さの銅のピラーの上に提供される。一実施形態では、約３０〜４０ミクロンのコーティング厚に対して、達成された均一性は、トポグラフィの上でさえ約±１０％であり、これはマスク材料、化学組成、及び、おそらく温度を変えると更に縮小することができる。一実施形態では、均一なマスクを形成するためのコーティング材料は、水溶性であり、光感応性ではない。特定の一実施形態では、約数１００〜数１０００センチポアズの範囲内の粘度を有する（例えば、固形分を有する）ポリビニルアルコール（ＰＶＡ）系材料が用いられる。一実施形態では、約２０ミクロンの均一なコーティングが、約５０ミクロンのウェハに更に５０ミクロンのバンプ高さを有するウェハに対するレーザ＋プラズマ個片化プロセスのために使用される。別の一実施形態では、約３５ミクロンの均一なコーティングが、約５００ミクロンのウェハに更に５０ミクロンのバンプ高さを有するウェハに対するレーザ＋プラズマ個片化プロセスのために使用される。しかしながら、後者の場合には、約１５０ミクロンの厚さの均一なコーティングを使用してもよい。一実施形態では、均一なマスクコーティングの約１ミクロンが、エッチングされたシリコンのすべての約２０〜３０ミクロン毎に対して消費される。一実施形態では、レーザ及びエッチングプロセスの間のオプションのアッシングは、均一なマスクコーティングの約７〜８ミクロンを消費する。
図４Ｅ〜４Ｇを参照すると、ダイシングプロセスのエッチング部分が図示される。便宜上、マスク４０２及びウェハ４０４が再び図示されているが、バンプ及びピラーは図示せれない。その代わりに、図４Ｅでは、集積回路４０６の各々の間に形成される介在ストリート４０７が強調されている。しかしながら、バンプ／ピラー４９９及び均一なマスクコーティング４９５が、以下の説明において依然として想定されることを理解すべきである。
一実施形態では、半導体ウェハ又は基板４０４は、製造プロセスに耐えるのに適しており、その上に半導体処理層を好適に配置することができる材料で構成される。例えば、一実施形態では、半導体ウェハ又は基板４０４は、ＩＶ族系材料（例えば、結晶シリコン、ゲルマニウム又はシリコン／ゲルマニウムが挙げられるが、これらに限定されない）で構成される。特定の一実施形態では、半導体ウェハ４０４を提供する工程は、単結晶シリコン基板を提供する工程を含む。特定の一実施形態では、単結晶シリコン基板は、不純物原子によってドープされる。別の一実施形態では、半導体ウェハ又は基板４０４は、ＩＩＩ−Ｖ族材料（例えば、発光ダイオード（ＬＥＤ）の製造に使用されるＩＩＩ−Ｖ族材料基板など）から構成される。
一実施形態では、半導体ウェハ又は基板４０４は、半導体デバイスのアレイが集積回路４０６の一部として、その上又は中に配置される。このような半導体デバイスの例としては、シリコン基板内に製造され、誘電体層に囲まれたメモリデバイス又は相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含むが、これらに限定されない。複数の金属相互接続が、誘電体層を取り囲んで、デバイス又はトランジスタの上方に形成され、集積回路４０６を形成するようにデバイス又はトランジスタを電気的に結合するのに使用することができる。ストリート４０７を構成する材料は、集積回路４０６を形成するために使用される材料と類似又は同じであることができる。例えば、ストリート４０７は、誘電材料、半導体材料、メタライゼーションの層から構成することができる。一実施形態では、１以上のストリート４０７は、集積回路４０６の実際のデバイスと類似のテストデバイスを含む。
フローチャート３００の操作３０４及び対応する図４Ｆを参照すると、マスク４０２は、レーザスクライビングプロセスでパターニングされ、これによって集積回路４０６間の半導体ウェハ又は基板４０４の領域を露出させるギャップ４１０を有するパターニングされたマスク４０８を提供する。このように、レーザスクライビングプロセスは、集積回路４０６間にもともと形成されていたストリート４０７の材料を除去するために使用される。本発明の一実施形態によると、フェムト秒ベースのレーザスクライビングプロセスによってマスク４０２をパターニングする工程は、図４Ｆに示されるように、集積回路４０６間の半導体ウェハ４０４の領域内に部分的にトレンチ４１２を形成する工程を含む。
一実施形態では、レーザスクライビングプロセスによってマスク４０６をパターニングする工程は、フェムト秒範囲内のパルス幅をもつレーザを使用する工程を含む。具体的には、可視スペクトルに加えて紫外線（ＵＶ）及び赤外線（ＩＲ）内の波長（合わせて、広帯域光スペクトル）を有するレーザが使用され、これによってフェムト秒ベースのレーザ、すなわちフェムト秒（１０−１５秒）オーダーのパルス幅を有するレーザを提供することができる。一実施形態では、アブレーションは、波長に依存しない、又は本質的には波長に依存しないので、複雑な膜（例えば、マスク４０２、ストリート４０７、及びひょっとすると半導体ウェハ又は基板４０４の一部の膜）に適している。
図５は、本発明の一実施形態に係る、フェムト秒範囲内のレーザパルスとより長い周波数を使用した場合の効果の比較を示す。図５を参照すると、フェムト秒範囲内のパルス幅を有するレーザを用いることによって、より長いパルス幅（例えば、ビア５００Ｂのピコ秒処理による損傷５０２Ｂ、及びビア５００Ａのナノ秒処理による顕著な損傷５０２Ａ）と比較して、熱損傷の問題が軽減又は取り除かれる（例えば、ビア５００Ｃのフェムト秒処理では僅かな損傷から損傷無し５０２Ｃ）である。ビア５００Ｃの形成中の損傷の除去又は軽減は、図５に示されるように、（ピコ秒ベースのレーザアブレーションに対して見られるような）低エネルギー再結合又は（ナノ秒ベースのレーザアブレーションに対して見られるような）熱平衡の欠如に起因する可能性がある。
レーザパラメータの選択（例えば、パルス幅）は、クリーンなレーザスクライブ切断を実現するために、チッピング、マイクロクラック、層間剥離を最小化する、成功したレーザスクライビング・ダイシングプロセスを開発するのに重要である可能性がある。レーザスクライブ切断がクリーンであればあるほど、最終的なダイ個片化のために実行することができるエッチングプロセスはよりスムーズになる。半導体デバイスウェハにおいては、異なる材料の種類（例えば、導体、絶縁体、半導体）及び厚さの多くの機能層が、典型的には、その上に配置される。このような材料は、有機材料（例えば、ポリマー）、金属、又は無機誘電体（例えば、二酸化ケイ素及び窒化ケイ素）を含むことができるが、これらに限定されない。
ウェハ又は基板上に配置された個々の集積回路の間のストリートは、集積回路自身と類似又は同じ層を含むことができる。例えば、図３は、本発明の一実施形態に係る、半導体ウェハ又は基板のストリート領域内で使用することができる材料のスタックの断面図を示す。
図６を参照すると、ストリート領域６００は、シリコン基板の上部６０２、第１二酸化ケイ素層６０４、第１エッチストップ層６０６、（例えば、二酸化ケイ素の誘電率４．０よりも低い誘電率を有する）第１低Ｋ誘電体層６０８、第２エッチストップ層６１０、第２低Ｋ誘電体層６１２、第３エッチストップ層６１４、非ドープシリカガラス（ＵＳＧ）層６１６、第２二酸化ケイ素層６１８、及びスピンオンされたマスクの層６２０を、図示の相対的な厚さで含む。銅メタライゼーション６２２は、第１及び第３のエッチストップ層６０６及び６１４の間に、第２エッチストップ層６１０を貫通して配置される。特定の一実施形態では、第１、第２、第３エッチストップ層６０６、６１０、６１４は、窒化シリコンで構成され、一方、低Ｋ誘電体層６０８及び６１２は、炭素ドープ酸化シリコン材料で構成される。
従来のレーザ照射（例えば、ナノ秒ベース又はピコ秒ベースのレーザ照射）の下では、ストリート６００の材料は、光吸収及びアブレーションメカニズムの面で、かなり異なって振る舞う。例えば、二酸化ケイ素などの誘電体層は、通常の条件下では市販されているレーザのすべての波長に対して基本的に透明である。対照的に、金属、有機物（例えば、低Ｋ材料）及びシリコンは、（特に、ナノ秒ベース又はピコ秒ベースのレーザ照射に応答して）非常に容易に光子に結合可能である。例えば、図７は、本発明の一実施形態に係る、結晶シリコン（ｃ−Ｓｉ、７０２）、銅（Ｃｕ、７０４）、結晶二酸化ケイ素（ｃ−ＳｉＯ２、７０６）、及びアモルファス二酸化ケイ素（ａ−ＳｉＯ２、７０８）に対する光子エネルギーの関数としての吸収係数のプロット７００を含む。図８は、レーザパルスエネルギー、レーザパルス幅、レーザビーム半径の関数として所定のレーザに対するレーザ強度の関係を示す式８００である。
一実施形態では、式８００及び吸収係数のプロット７００を使用して、フェムト秒レーザベースのプロセス用のパラメータは、無機・有機誘電体、金属、及び半導体への本質的に共通のアブレーション効果を有するように選択されることができる（このような材料の一般的なエネルギー吸収特性は、特定の条件下で広く異なる可能性がある）。例えば、二酸化ケイ素の吸収率は非線形であり、適切なレーザアブレーションパラメータの下で、有機誘電体、半導体、及び金属の吸収率とより一致する可能性がある。このような一実施形態では、高強度及び短いパルス幅のフェムト秒ベースのレーザプロセスが使用され、これによって二酸化ケイ素層を含み、更に有機誘電体、半導体、又は金属のうちの１以上を含む層のスタックをアブレーションする。特定の一実施形態では、約４００フェムト秒以下のパルスが、フェムト秒ベースのレーザ照射プロセス内で使用され、これによってマスク、ストリート、及びシリコン基板の一部を除去する。
対照的に、非最適なレーザパラメータが選択された場合、無機誘電体、有機誘電体、半導体、又は金属のうちの２以上を伴う積層構造内で、レーザアブレーションプロセスは、層間剥離の問題を引き起こす可能性がある。例えば、レーザは、高バンドギャップエネルギーの誘電体（例えば、約９ｅＶのバンドギャップを有する二酸化ケイ素など）を測定可能な吸収なしに貫通する。しかしながら、レーザエネルギーは、下地の金属又はシリコン層内で吸収され、これは金属又はシリコン層のかなりの気化を引き起こす可能性がある。気化は、高い圧力を発生させ、これによって二酸化ケイ素誘電体層をリフトオフし、潜在的に重大な層間剥離及び微小亀裂の原因となる可能性がある。一実施形態では、ピコ秒ベースのレーザ照射プロセスは、複雑なスタック内で微小亀裂及び層間剥離を引き起こすが、フェムト秒ベースのレーザ照射プロセスは、同じ材料スタックの微小亀裂又は層間剥離を引き起こさないことが実証されている。
誘電体層を直接アブレーションすることができるためには、誘電体材料のイオン化が起こる必要があり、これによって誘電体層は、光子を強く吸収することによって導電性材料と同様に振る舞うことができる。吸収は、誘電体層の最終的なアブレーションの前に、レーザエネルギーの大部分が、下地のシリコン又は金属層まで貫通するのを阻害する可能性がある。一実施形態では、レーザ強度が、光子のイオン化を開始させて無機誘電体材料内でのイオン化に影響を与えるのに十分高い場合は、無機誘電体のイオン化が可能である。
本発明の一実施形態によると、好適なフェムト秒ベースのレーザプロセスは、通常、様々な材料内で非線形相互作用をもたらす高いピーク強度（照度）によって特徴付けられる。このような一実施形態では、フェムト秒レーザ光源は、約１０フェムト秒〜５００フェムト秒の範囲内のパルス幅を有するが、好ましくは１００フェムト秒〜４００フェムト秒の範囲内である。一実施形態では、フェムト秒レーザ光源は、約２００ナノメートル〜１５７０ナノメートルの範囲内の波長を有するが、好ましくは２５０ナノメートル〜５４０ナノメートルの範囲内である。一実施形態では、レーザ及び対応する光学系は、作業面で約３ミクロン〜１５ミクロンの範囲内の焦点を提供するが、好ましくは、約５ミクロン〜１０ミクロンの範囲内である。
作業面での空間ビームプロファイルは、シングルモード（ガウシアン）であるか、又は整形されたトップハットプロファイルを有していてもよい。一実施形態では、レーザ光源は、約２００ｋＨｚ〜１０ＭＨｚの範囲内のパルス繰り返しレートを有するが、好ましくは約５００ｋＨｚ〜５ＭＨｚの範囲内である。一実施形態では、レーザ光源は、作業面で約０．５μＪ〜１００μＪの範囲内のパルスエネルギーを送出するが、好ましくは約１μＪ〜５μＪの範囲内である。一実施形態では、レーザスクライビングプロセスは、ワークピース表面に沿って約５００ｍｍ／秒〜５ｍ／秒の範囲内の速度で走るが、好ましくは、約６００ｍｍ／秒〜２ｍ／秒の範囲内である。
スクライビングプロセスは、単一のパスのみ、又は複数のパスで実行可能であるが、一実施形態では、好ましくは１〜２パスである。一実施形態では、ワークピース内のスクライビング深さは、約５ミクロン〜５０ミクロンの深さの範囲内であるが、好ましくは、約１０ミクロン〜２０ミクロンの深さの範囲内である。レーザは、特定のパルス繰り返しレートで単一パルスの列又はパルスバーストの列のいずれかで印加することができる。一実施形態では、生成されたレーザ光のカーフ幅は、約２ミクロン〜１５ミクロンの範囲内であるが、シリコンウェハのスクライビング／ダイシングでは、デバイス／シリコン界面で測定されたときに、好ましくは約６ミクロン〜１０ミクロンの範囲内である。
無機誘電体（例えば二酸化ケイ素）のイオン化を達成し、無機誘電体の直接的なアブレーションの前に下地の損傷によって引き起こされる層間剥離及び欠けを最小限に抑えるのに十分に高いレーザ強度を提供するなどの利益及び利点によって、レーザパラメータを選択することができる。また、パラメータは、正確に制御されたアブレーション幅（例えば、カーフ幅）及び深さと共に、産業用途に意味のあるプロセススループットを提供するように選択することができる。上述したように、ピコ秒ベース及びナノ秒ベースのレーザアブレーションプロセスと比較して、フェムト秒ベースのレーザは、このような利点を提供するのにはるかにより適している。しかしながら、フェムト秒ベースのレーザアブレーションのスペクトル内においてさえ、特定の波長が他よりも優れたパフォーマンスを提供する場合がある。例えば、一実施形態では、近紫外又は紫外範囲内の波長を有するフェムト秒レーザベースのプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザプロセスよりもクリーンなアブレーションプロセスを提供する。このような特定の一実施形態では、半導体ウェハ又は基板のスクライビングに適したフェムト秒ベースのレーザプロセスは、約５４０ナノメートル以下の波長を有するレーザに基づく。このような特定の一実施形態では、約５４０ナノメートル以下の波長を有するレーザの、パルスは約４００フェムト秒以下が使用される。しかしながら、代替の一実施形態では、デュアルレーザ波長（例えば、赤外線レーザと紫外線レーザの組み合わせ）が使用される。
フローチャート３００の操作３０６及び対応する図４Ｇを参照すると、半導体ウェハ４０４は、パターニングされたマスク４０８内のギャップ４１０を貫通してエッチングされ、これによって個片化された集積回路４０６を形成する。本発明の一実施形態によると、半導体ウェハ４０４をエッチングする工程は、フェムト秒ベースのレーザスクライビングプロセスによって形成されたトレンチ４１２をエッチングして、図４Ｇに示されるように、最終的に、半導体ウェハ４０４を完全に貫通してエッチングする工程を含む。
一実施形態では、半導体ウェハ４０４をエッチングする工程は、プラズマエッチングプロセスを使用する工程を含む。一実施形態では、スルーシリコンビア型のエッチングプロセスが使用される。例えば、特定の一実施形態では、半導体ウェハ４０４の材料のエッチング速度は、毎分２５ミクロンよりも大きい。超高密度プラズマ源を、ダイの個片化プロセスのプラズマエッチング部分用に使用してもよい。このようなプラズマエッチングプロセスを行うのに適したプロセスチャンバの一例は、米国カリフォルニア州サニーベールのアプライドマテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）から入手可能なＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（商標名） Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムである。Ａｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（商標名） Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムは、容量性及び誘導性ＲＦ結合を組み合わせ、これによって容量結合のみで可能であったものよりも、イオン密度及びイオンエネルギーをはるかに独立して制御し、更に磁気強化による改善も提供される。この組み合わせは、イオン密度をイオンエネルギーから効果的に分離することを可能にし、これによって非常に低い圧力でさえ、高く、潜在的に損傷を与えるＤＣバイアスレベル無しで、相対的に高い密度のプラズマを達成することができる。これは、非常に広いプロセスウィンドウをもたらす。しかしながら、シリコンをエッチングすることができる任意のプラズマエッチングチャンバを用いることができる。例示的な一実施形態では、基本的に正確なプロファイル制御と事実上スカラップの無い側壁を維持しながら、従来のシリコンのエッチング速度を約４０％上回るエッチング速度で単結晶シリコン基板又はウェハ４０４をエッチングするのに、ディープシリコンエッチングが使用される。特定の一実施形態では、スルーシリコンビア型のエッチングプロセスが使用される。エッチングプロセスは、一般的にフッ素系ガス（例えば、ＳＦ６、Ｃ４Ｆ８、ＣＨＦ３、ＸｅＦ２）である反応ガス又は比較的速いエッチング速度でシリコンをエッチングすることができる任意の他の反応ガスから生成されたプラズマに基づく。一実施形態では、図４Ｇに示されるように、マスク層４０８は、個片化プロセス後に除去される。
したがって、フローチャート３００及び図４Ａ〜図４Ｆを再び参照すると、ウェハのダイシングは、マスク層を貫通し、（メタライゼーションを含む）ウェハのストリートを貫通し、部分的にシリコン基板内へアブレーション加工する最初のアブレーションによって実行することができる。レーザパルス幅は、フェムト秒範囲内で選択することができる。その後、ダイの個片化は、後続のスルーシリコンディーププラズマエッチングによって完了することができる。本発明の一実施形態に係る、ダイシング用材料スタックの具体例が、図９Ａ〜図９Ｄに関連して後述される。
図９Ａを参照すると、ハイブリッドレーザアブレーション・プラズマエッチングダイシング用の材料スタックは、マスク層９０２、デバイス層９０４、及び基板９０６を含む。マスク層、デバイス層、及び基板は、バッキングテープ９１０に貼り付けられたダイアタッチフィルム９０８の上方に配置される。一実施形態では、マスク層９０２は、マスク４０２に関連して上述したスピンオン層などのスピンオンマスク層である。デバイス層９０４は、１以上の金属層（例えば、銅層）及び１以上の低Ｋ誘電体層（例えば、炭素ドープの酸化物層）の上方に配置された無機誘電体層（例えば、二酸化ケイ素）を含む。デバイス層９０４はまた、集積回路間に配置され、集積回路と同一又は類似の層を含むストリートを含むことができる。一実施形態では、基板９０６は、バルクの単結晶シリコン基板である。
一実施形態では、バルクの単結晶シリコン基板９０６は、ダイアタッチフィルム９０８に貼り付けられる前に、裏側から薄化される。薄化は、裏面研削プロセスによって実行することができる。一実施形態では、バルクの単結晶シリコン基板９０６が、約５０〜１００ミクロンの範囲内の厚さまで薄化される。なお、一実施形態では、薄化は、レーザアブレーション・プラズマエッチングダイシングプロセスの前に実行されることに留意することが重要である。一実施形態では、スピンオンマスク層９０２は、約２０〜１５０ミクロンの厚さの層であり、デバイス層９０４は、約２〜３ミクロンの範囲内の厚さを有する。一実施形態では、ダイアタッチフィルム９０８（又は薄化された又は薄いウェハ又は基板をバッキングテープ９１０に接着可能な任意の適した代替物）は、約２０ミクロンの厚さを有する。
図９Ｂを参照すると、マスク９０２、デバイス層９０４、及び基板９０６の一部が、フェムト秒ベースのレーザスクライビングプロセス９１２によってパターニングされ、これによって基板９０６内にトレンチ９１４を形成する。図９Ｃを参照すると、スルーシリコンディーププラズマエッチングプロセス９１６が、ダイアタッチフィルム９０８の上部を露出させ、シリコン基板９０６を個片化するダイアタッチフィルム９０８までトレンチ９１４を拡張するために使用される。デバイス層９０４は、スルーシリコンディーププラズマエッチングプロセス９１６中に、スピンオンマスク層９０２によって保護される。
図９Ｄを参照すると、個片化プロセスは、ダイアタッチフィルム９０８をパターニングする工程と、バッキングテープ９１０の上部を露出させる工程と、ダイアタッチフィルム９０８を個片化する工程を更に含むことができる。一実施形態では、ダイアタッチフィルムは、レーザプロセスによって、又はエッチングプロセスによって個片化される。更なる実施形態は、続いてバッキングテープ９１０から（例えば、個々の集積回路として）基板９０６の個片化された部分を除去する工程を含むことができる。一実施形態では、個片化されたダイアタッチフィルム９０８は、基板９０６の個片化された部分の背面側に保持される。他の実施形態は、デバイス層９０４からスピンオンマスク層９０２を除去する工程を含むことができる。代替の一実施形態では、基板９０６が約５０ミクロンよりも薄い場合は、レーザアブレーションプロセス９１２を使用して、追加のプラズマ処理を用いることなく、基板９０６を完全に個片化する。
ダイアタッチフィルム９０８の個片化に続いて、一実施形態では、マスキング層９０２がデバイス層９０４から除去される。一実施形態では、個片化された集積回路がパッケージングのためにバッキングテープ９１０から除去される。このような一実施形態では、パターニングされたダイアタッチフィルム９０８は、各集積回路の裏面に保持され、最終パッケージに含まれる。しかしながら、別の一実施形態では、パターニングされたダイアタッチフィルム９０８は、個片化プロセスの間又は後に除去される。
図４Ａ〜４Ｆを再び参照すると、複数の集積回路４０６は、約１０ミクロン以下の幅を有するストリート４０７によって分離することができる。フェムト秒ベースのレーザスクライビング法の使用は、少なくとも部分的に、レーザの厳しいプロファイル制御のため、集積回路のレイアウト内のこのような圧縮を可能にすることができる。例えば、図１０は、本発明の一実施形態に係る、最小幅に制限することができる従来のダイシングに対してより狭いストリートを使用することによって達成された半導体ウェハ又は基板上の圧縮を示している。
図１０を参照すると、半導体ウェハ上の圧縮は、最小幅（例えば、レイアウト１０００内の約７０ミクロン以上の幅）に制限することができる従来のダイシングに対して、より狭いストリート（例えば、レイアウト１００２内の約１０ミクロン以下の幅）を使用することによって達成される。しかしながら、フェムト秒ベースのレーザスクライビングプロセスによって可能であるにしても、ストリート幅を１０ミクロン未満に減らすことが必ずしも常に望ましくはないかもしれないことを理解すべきである。例えば、いくつかのアプリケーションでは、集積回路を分離するストリート内に、ダミー又はテストデバイスを製造するために、少なくとも４０ミクロンのストリート幅を必要とする場合がある。
図４Ａ〜図４Ｆを再び参照すると、複数の集積回路４０６は、制約の無いレイアウトで、半導体ウェハ又は基板４０４上に配置することができる。例えば、図１１は、より高密度充填を可能にする自由形式の集積回路配置を示す。本発明の一実施形態に係る、より高密度の充填は、格子状アライメントのアプローチに対して、ウェハ当たりのより多いダイを提供することができる。図１１を参照すると、自由形式のレイアウト（例えば、半導体ウェハ又は基板１１０２上の制約の無いレイアウト）は、格子状アライメントのアプローチ（例えば、半導体ウェハ又は基板１１００上の制約されたレイアウト）に対して、より高密度の充填、したがってウェハ当たりのより多いダイを可能にする。一実施形態では、レーザアブレーション・プラズマエッチング個片化プロセスの速度は、ダイのサイズ、レイアウト又はストリートの数とは無関係である。
単一のプロセスツールは、ハイブリッドレーザアブレーション・プラズマエッチング個片化プロセス内の多くの又はすべての操作を実行するように構成することができる。例えば、図１２は、本発明の一実施形態に係る、ウェハ又は基板のレーザ・プラズマダイシング用のツールレイアウトのブロック図を示す。
図１２を参照すると、プロセスツール１２００は、複数のロードロック１２０４が結合されたファクトリーインタフェース１２０２（ＦＩ）を含む。クラスタツール１２０６は、ファクトリーインタフェース１２０２に結合される。クラスタツール１２０６は、１以上のプラズマエッチングチャンバ（例えば、プラズマエッチングチャンバ１２０８）を含む。レーザスクライブ装置１２１０もまた、ファクトリーインタフェース１２０２に結合される。プロセスツール１２００全体の設置面積は、一実施形態では、図１２に示されるように、約３５００ミリメートル（３．５メートル）×約３８００ミリメートル（３．８メートル）であることができる。
一実施形態では、レーザスクライブ装置１２１０は、フェムト秒ベースのレーザを収容する。フェムト秒ベースのレーザは、ハイブリッドレーザ・エッチング個片化プロセスのレーザアブレーション部分（例えば、上述したレーザアブレーションプロセス）を実行するのに適している可能性がある。一実施形態では、フェムト秒ベースのレーザに対してウェハ又は基板（又はそのキャリア）を移動させるために構成された可動ステージもまた、レーザスクライブ装置１２００に含まれる。特定の一実施形態では、フェムト秒ベースのレーザもまた、移動可能である。レーザスクライブ装置１２１０全体の設置面積は、一実施形態では、図１２に示されるように、約２２４０ミリメートル×約１２７０ミリメートルであることができる。
一実施形態では、１以上のプラズマエッチングチャンバ１２０８は、パターニングされたマスク内のギャップを貫通してウェハ又は基板をエッチングして、これによって複数の集積回路を個片化するように構成される。このような一実施形態では、１以上のプラズマエッチングチャンバ１２０８は、ディープシリコンエッチングプロセスを行うように構成される。特定の一実施形態では、１以上のプラズマエッチングチャンバ１２０８は、米国カリフォルニア州サニーベールのアプライドマテリアルズから入手可能なＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（商標名） Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムである。エッチングチャンバは、単結晶シリコン基板又はウェハの上又は中に収容された個別の集積回路を作成するために使用されるディープシリコンエッチング用に具体的に設計されてもよい。一実施形態では、高密度プラズマ源が、プラズマエッチングチャンバ１２０８に含まれ、これによって高いシリコンエッチング速度を促進する。一実施形態では、複数のエッチングチャンバが、プロセスツール１２００のクラスタツール１２０６の部分に含まれ、これによって個片化又はダイシングプロセスの高い製造スループットを可能にする。
ファクトリーインタフェース１２０２は、レーザスクライブ装置１２１０を有する外部の製造施設とクラスタツール１２０６との間をインタフェース接続するのに適した大気ポートであってもよい。ファクトリーインタフェース１２０２は、ウェハ（又はそのキャリア）を格納ユニット（例えば、正面開口式カセット一体型搬送・保管箱（ＦＯＵＰ））からクラスタツール１２０６又はレーザスクライブ装置１２１０のいずれか又はその両方へ搬送するためのアーム又はブレードを備えたロボットを含むことができる。
クラスタツール１２０６は、個片化の方法において機能を実行するのに適した他のチャンバを含むことができる。例えば、一実施形態では、追加のエッチングチャンバの代わりに、堆積チャンバ１２１２が含まれる。堆積チャンバ１２１２は、ウェハ又は基板のレーザスクライビングの前に、（例えば、均一なスピンオンプロセスによって、）ウェハ又は基板のデバイス層の上又は上方へのマスク堆積用に構成することができる。このような一実施形態では、堆積チャンバ１２１２は、共形度係数（コンフォーマリティファクター）が約１０％以内の均一な層を堆積するのに適している。別の一実施形態では、追加のエッチングチャンバの代わりに、ウェット／ドライステーション１２１４が含まれる。ウェット／ドライステーションは、基板又はウェハのレーザスクライブ・プラズマエッチング個片化プロセスの後、残留物及び断片を洗浄する又はマスクを除去するのに適している場合がある。一実施形態では、計測ステーションもまた、プロセスツール１２００の構成要素として含まれる。
本発明の実施形態は、本発明の実施形態に係るプロセスを実行するように、コンピュータシステム（又は他の電子デバイス）をプログラミングするために使用することができる命令を内部に格納したマシン可読媒体を含むことができる、コンピュータプログラム製品、又はソフトウェアとして提供することができる。一実施形態では、コンピュータシステムは、図１２に関連して説明された処理ツール１２００に結合される。マシン可読媒体は、マシン（例えば、コンピュータ）によって読み取り可能な形式で情報を記憶又は伝送する任意の機構を含む。例えば、マシン可読（例えば、コンピュータ可読）媒体は、マシン（例えば、コンピュータ）で読み取り可能な記憶媒体（例えば、リードオンリーメモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等）、マシン（例えば、コンピュータ）で読み取り可能な伝送媒体（電気的、光学的、音響的又はその他の形式の伝搬信号（例えば、赤外線信号、デジタル信号等））等を含む。
図１３は、本明細書に記載される任意の１以上の方法をマシンに実行させるための命令セットを内部で実行することができるコンピュータシステム１３００の例示的な形態におけるマシンの図表示を示す。代替の実施形態では、マシンは、ローカルエリアネットワーク（ＬＡＮ）、イントラネット、エクストラネット、又はインターネット内で他のマシンに接続（例えば、ネットワーク接続）することができる。マシンは、クライアント−サーバネットワーク環境におけるサーバ又はクライアントマシンの機能で、又はピアツーピア（又は分散）ネットワーク環境におけるピアマシンとして動作することができる。マシンは、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ウェブアプライアンス、サーバ、ネットワークルータ、スイッチ又はブリッジ、又はそのマシンによって取られる動作を特定する命令のセット（シーケンシャル又はそれ以外）を実行することができる任意のマシンであることができる。更に、単一のマシンのみが示されているが、用語「マシン」はまた、本明細書内に記載される任意の１以上の方法を実行する命令のセット（又は複数のセット）を個々に又は共同で実行するマシン（例えば、コンピュータ）の任意の集合を含むと解釈すべきである。
例示的なコンピュータシステム１３００は、プロセッサ１３０２、メインメモリ１３０４（例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）（例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）又はラムバスＤＲＡＭ（ＲＤＲＡＭ）など）、スタティックメモリ１３０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）、及び二次メモリ１３１８（例えば、データ記憶装置）を含み、これらはバス１３３０を介して互いに通信する。
プロセッサ１３０２は、１以上の汎用処理装置（例えば、マイクロプロセッサ、中央処理装置など）を表す。より具体的には、プロセッサ１３０２は、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、他の命令セットを実行するプロセッサ、又は命令セットの組み合わせを実行するプロセッサであることができる。プロセッサ１３０２は、１以上の特殊目的処理装置（例えば、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサなど）であることも可能である。プロセッサ１３０２は、本明細書に記載の操作を実行するための処理ロジック１３２６を実行するように構成される。
コンピュータシステム１３００は更に、ネットワークインターフェースデバイス１３０８を含むことができる。コンピュータシステム１３００は、ビデオディスプレイユニット１３１０（例えば、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ（ＬＥＤ）、又は陰極線管（ＣＲＴ））、英数字入力装置１３１２（例えば、キーボード）、カーソル制御装置１３１４（例えば、マウス）、及び信号生成装置１３１６（例えば、スピーカ）も含むことができる。
二次メモリ１３１８は、本明細書に記載の１以上の方法又は機能の何れかを具現化する１以上の命令セット（例えば、ソフトウェア１３２２）を格納するマシンアクセス可能な記憶媒体（又は、より具体的には、コンピュータ可読記憶媒体）１３３１を含むことができる。ソフトウェア１３２２はまた、コンピュータシステム１３００、メインメモリ１３０４及びプロセッサ１３０２（これらもまたマシン可読記憶媒体を構成している）によるその実行中に、メインメモリ１３０４内及び／又はプロセッサ１３０２内に、完全に又は少なくとも部分的に常駐することもできる。ソフトウェア１３２２は更に、ネットワークインターフェースデバイス１３０８を介してネットワーク１３２０上で送信又は受信されることができる。
マシンアクセス可能な記憶媒体１３３１は、例示的な一実施形態では単一の媒体であることが示されているが、用語「マシン可読記憶媒体」は、１以上の命令セットを格納する単一の媒体又は複数の媒体（例えば、集中型又は分散型データベース、及び／又は関連するキャッシュ及びサーバ）を含むように解釈されるべきである。用語「マシン可読記憶媒体」はまた、マシンによる実行用命令セットを格納又はエンコードすることができ、本発明の１以上の方法の何れかをマシンに実行させる任意の媒体を含むようにも解釈されるべきである。したがって、用語「マシン可読記憶媒体」は、固体メモリ、光・磁気メディアを含むが、これらに限定されないように解釈されるべきである。
本発明の一実施形態によれば、マシンアクセス可能な記憶媒体は、バンプ又はピラーを有する複数の集積回路を有する半導体ウェハをダイシングする方法をデータ処理システムに実行させる命令を内部に記憶している。本方法は、半導体ウェハの上方のマスク上で均一に回転（スピン）させる工程であって、マスクは集積回路を覆い保護する層から構成される工程を含む。その後、マスクは、ギャップを備えたパターニングされたマスクを提供するために、レーザスクライビングプロセスによってパターニングされる。半導体ウェハの領域は、集積回路間で露出される。その後、半導体ウェハは、パターニングされたマスク内のギャップを貫通してエッチングされ、これによって集積回路を個片化する。
このように、レーザ及びプラズマエッチングを用いたウェハダイシング用の均一なマスキングが開示された。

Claims (15)

  1. バンプ又はピラーを有する複数の集積回路を含む半導体ウェハをダイシングする方法であって、
    半導体ウェハの上方でマスクを均一にスピンオンさせる工程であって、マスクは集積回路を覆い保護する層を含む工程と、
    ギャップを有するパターニングされたマスクを提供するために、レーザスクライビングプロセスによってマスクをパターニングする工程と、
    集積回路間の半導体ウェハの領域を露出させる工程と、
    集積回路を個片化するために、パターニングされたマスク内のギャップを貫通して半導体ウェハをエッチングする工程を含む方法。
  2. 半導体ウェハの上方でマスクを均一にスピンオンさせる工程は、マスクの材料を投薬しながら、時計回りに、その後、反時計回りにスピンオンさせる工程を含む請求項１記載の方法。
  3. 半導体ウェハの上方でマスクを均一にスピンオンさせる工程は、マスクの材料を投薬しながら、反時計回りに、その後、時計回りにスピンオンさせる工程を含む請求項１記載の方法。
  4. 半導体ウェハの上方でマスクを均一にスピンオンさせる工程は、円形状バンプ又はピラーの周りに均一なコーティングを提供する請求項１記載の方法。
  5. 半導体ウェハの上方でマスクを均一にスピンオンさせる工程は、バンプ又はピラー上に気泡のないコーティングを形成する工程を含む請求項１記載の方法。
  6. 半導体ウェハの上方でマスクを均一にスピンオンさせる工程は、マスクを約３０〜４０ミクロンの範囲内及び約±１０％の均一性を有する厚さに形成する工程を含む請求項１記載の方法。
  7. 半導体ウェハの上方でマスクを均一にスピンオンさせる工程は、水溶性かつ非感光性材料を投薬する工程を含む請求項１記載の方法。
  8. 水溶性かつ非感光性材料は、粘度が約数百〜数千センチポアズの範囲内であるポリビニルアルコール（ＰＶＡ）系材料からなる群から選択された材料を含む請求項７記載の方法。
  9. 半導体ウェハの上方でマスクを均一にスピンオンさせる工程は、マスクを約２０ミクロンの厚さに形成する工程を含み、半導体ウェハは、約５０ミクロンの厚さを有し、バンプ又はピラーは、約５０ミクロンの高さを有する請求項１記載の方法。
  10. 半導体ウェハの上方でマスクを均一にスピンオンさせる工程は、マスクを約３５〜１５０ミクロンの範囲内の厚さに形成する工程を含み、半導体ウェハは、約５００ミクロンの厚さを有し、バンプ又はピラーは、約５０ミクロンの高さを有する請求項１記載の方法。
  11. レーザスクライビングプロセスの後、かつ、半導体ウェハをエッチングする工程の前に、アッシングプロセスを実行する工程を含み、アッシングプロセスは、マスクの約７〜８ミクロンを消費する請求項１記載の方法。
  12. 複数の集積回路を含む半導体ウェハをダイシングするためのシステムであって、
    ファクトリーインタフェースと、
    ファクトリーインタフェースに結合されたレーザスクライブ装置と、
    ファクトリーインタフェースに結合されたプラズマエッチングチャンバと、
    ファクトリーインタフェースに結合され、半導体ウェハの上方のマスク上に均一にスピンオンさせるための堆積チャンバを含むシステム。
  13. 堆積チャンバは、回転可能なチャックを含む請求項１２記載のシステム。
  14. 回転可能なチャックは、半導体ウェハ上にマスクの材料を投薬しながら、時計回りに、その後、反時計回りにスピンオンさせるためのものである請求項１３記載のシステム。
  15. 回転可能なチャックは、半導体ウェハ上にマスクの材料を投薬しながら、反時計回りに、その後、時計回りにスピンオンさせるためのものである請求項１３記載のシステム。
JP2015521631A 2012-07-10 2013-06-19 レーザ及びプラズマエッチングを用いたウェハダイシングのための均一なマスキング Pending JP2015531994A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201261669870P 2012-07-10 2012-07-10
US61/669,870 2012-07-10
US13/917,366 US9048309B2 (en) 2012-07-10 2013-06-13 Uniform masking for wafer dicing using laser and plasma etch
US13/917,366 2013-06-13
PCT/US2013/046665 WO2014011373A1 (en) 2012-07-10 2013-06-19 Uniform masking for wafer dicing using laser and plasma etch

Publications (1)

Publication Number Publication Date
JP2015531994A true JP2015531994A (ja) 2015-11-05

Family

ID=49914325

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015521631A Pending JP2015531994A (ja) 2012-07-10 2013-06-19 レーザ及びプラズマエッチングを用いたウェハダイシングのための均一なマスキング

Country Status (6)

Country Link
US (1) US9048309B2 (ja)
JP (1) JP2015531994A (ja)
KR (3) KR20150029027A (ja)
CN (1) CN104395988A (ja)
TW (1) TW201403698A (ja)
WO (1) WO2014011373A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019186364A (ja) * 2018-04-09 2019-10-24 株式会社ディスコ ウェーハの加工方法
JP2020021956A (ja) * 2019-10-11 2020-02-06 パナソニックＩｐマネジメント株式会社 素子チップの製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8940619B2 (en) * 2012-07-13 2015-01-27 Applied Materials, Inc. Method of diced wafer transportation
US8845854B2 (en) * 2012-07-13 2014-09-30 Applied Materials, Inc. Laser, plasma etch, and backside grind process for wafer dicing
WO2014159464A1 (en) * 2013-03-14 2014-10-02 Applied Materials, Inc. Multi-layer mask including non-photodefinable laser energy absorbing layer for substrate dicing by laser and plasma etch
US9236284B2 (en) * 2014-01-31 2016-01-12 Applied Materials, Inc. Cooled tape frame lift and low contact shadow ring for plasma heat isolation
US9076860B1 (en) * 2014-04-04 2015-07-07 Applied Materials, Inc. Residue removal from singulated die sidewall
US20150287638A1 (en) * 2014-04-04 2015-10-08 Jungrae Park Hybrid wafer dicing approach using collimated laser scribing process and plasma etch
US8932939B1 (en) 2014-04-14 2015-01-13 Applied Materials, Inc. Water soluble mask formation by dry film lamination
US9142459B1 (en) * 2014-06-30 2015-09-22 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with mask application by vacuum lamination
US9165832B1 (en) * 2014-06-30 2015-10-20 Applied Materials, Inc. Method of die singulation using laser ablation and induction of internal defects with a laser
US9093518B1 (en) * 2014-06-30 2015-07-28 Applied Materials, Inc. Singulation of wafers having wafer-level underfill
US9159624B1 (en) * 2015-01-05 2015-10-13 Applied Materials, Inc. Vacuum lamination of polymeric dry films for wafer dicing using hybrid laser scribing and plasma etch approach
US9793129B2 (en) * 2015-05-20 2017-10-17 Infineon Technologies Ag Segmented edge protection shield
WO2017105520A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Transmissive composite film for application to the backside of a microelectronic device
DE102017213181A1 (de) * 2017-07-31 2019-01-31 Carl Zeiss Smt Gmbh Optische Anordnung für EUV-Strahlung mit einer Abschirmung zum Schutz vor der Ätzwirkung eines Plasmas
JP7005281B2 (ja) * 2017-10-31 2022-01-21 株式会社ディスコ 被加工物の加工方法
CN110408283A (zh) * 2019-07-08 2019-11-05 深圳泰研半导体装备有限公司 一种等离子切割晶圆用的保护溶液及其在加工晶圆中的应用方法
CN110729186A (zh) * 2019-10-24 2020-01-24 东莞记忆存储科技有限公司 一种晶圆切割及分离的加工工艺方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS538634A (en) * 1976-07-14 1978-01-26 Nippon Electric Co Coating liquid for laser scriber
JPH0985155A (ja) * 1995-09-28 1997-03-31 Nippon Precision Circuits Kk スピンコート装置およびスピンコート方法
JP2000243754A (ja) * 1999-02-24 2000-09-08 Sanyo Electric Co Ltd 半導体装置
JP2001196285A (ja) * 2000-01-06 2001-07-19 Nippon Telegr & Teleph Corp <Ntt> レジスト類塗布機
JP2006253402A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
JP2009123881A (ja) * 2007-11-14 2009-06-04 Hitachi Chem Co Ltd ウェハーの保護層用樹脂組成物及びダイシング方法
JP2010073694A (ja) * 2008-09-19 2010-04-02 Beijing Boe Optoelectronics Technology Co Ltd 液晶ディスプレイ装置及びそのバック・ライトモジュール
JP2010099733A (ja) * 2008-10-27 2010-05-06 Disco Abrasive Syst Ltd レーザ加工装置
JP2010251350A (ja) * 2009-04-10 2010-11-04 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
JP2011124290A (ja) * 2009-12-08 2011-06-23 Renesas Electronics Corp 半導体装置の製造方法
US20110312157A1 (en) * 2010-06-22 2011-12-22 Wei-Sheng Lei Wafer dicing using femtosecond-based laser and plasma etch

Family Cites Families (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
US4339528A (en) 1981-05-19 1982-07-13 Rca Corporation Etching method using a hardened PVA stencil
US4684437A (en) 1985-10-31 1987-08-04 International Business Machines Corporation Selective metal etching in metal/polymer structures
KR100215338B1 (ko) 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
US5691794A (en) 1993-02-01 1997-11-25 Canon Kabushiki Kaisha Liquid crystal display device
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
JPH09216085A (ja) 1996-02-07 1997-08-19 Canon Inc 基板の切断方法及び切断装置
EP1357584A3 (en) 1996-08-01 2005-01-12 Surface Technology Systems Plc Method of surface treatment of semiconductor substrates
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US5981143A (en) * 1997-11-26 1999-11-09 Trw Inc. Chemically treated photoresist for withstanding ion bombarded processing
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
JP2001044144A (ja) 1999-08-03 2001-02-16 Tokyo Seimitsu Co Ltd 半導体チップの製造プロセス
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
US6300593B1 (en) 1999-12-07 2001-10-09 First Solar, Llc Apparatus and method for laser scribing a coated substrate
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
KR100850262B1 (ko) 2000-01-10 2008-08-04 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 초단 펄스 폭을 가진 레이저 펄스의 버스트로 메모리링크를 처리하기 위한 레이저 시스템 및 방법
WO2001074529A2 (en) 2000-03-30 2001-10-11 Electro Scientific Industries, Inc. Laser system and method for single pass micromachining of multilayer workpieces
GB2386184B (en) 2000-07-12 2004-05-26 Electro Scient Ind Inc UV laser system and method for single pulse severing of IC fuses
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
JP4447325B2 (ja) 2002-02-25 2010-04-07 株式会社ディスコ 半導体ウェーハの分割方法
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
CN1663038A (zh) 2002-04-19 2005-08-31 Xsil技术有限公司 激光加工
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
US20040157457A1 (en) 2003-02-12 2004-08-12 Songlin Xu Methods of using polymer films to form micro-structures
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
US7087452B2 (en) 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
JP2005229067A (ja) 2004-02-16 2005-08-25 Sharp Corp 基板の製造方法および基板
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7804043B2 (en) 2004-06-15 2010-09-28 Laserfacturing Inc. Method and apparatus for dicing of thin and ultra thin semiconductor wafer using ultrafast pulse laser
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
US7507638B2 (en) 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
US20060000493A1 (en) * 2004-06-30 2006-01-05 Steger Richard M Chemical-mechanical post-etch removal of photoresist in polymer memory fabrication
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
WO2006038496A1 (ja) * 2004-10-01 2006-04-13 Toray Industries, Inc. 長尺フィルム回路基板、その製造方法およびその製造装置
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
US20060088984A1 (en) 2004-10-21 2006-04-27 Intel Corporation Laser ablation method
US20060086898A1 (en) 2004-10-26 2006-04-27 Matsushita Electric Industrial Co., Ltd. Method and apparatus of making highly repetitive micro-pattern using laser writer
US20060146910A1 (en) 2004-11-23 2006-07-06 Manoochehr Koochesfahani Method and apparatus for simultaneous velocity and temperature measurements in fluid flow
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
US7361990B2 (en) 2005-03-17 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7926410B2 (en) 2007-05-01 2011-04-19 J.R. Automation Technologies, L.L.C. Hydraulic circuit for synchronized horizontal extension of cylinders
JP5205012B2 (ja) 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
US8587124B2 (en) * 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
WO2009126907A2 (en) 2008-04-10 2009-10-15 Applied Materials, Inc. Laser-scribing platform and hybrid writing strategy
US20100013036A1 (en) 2008-07-16 2010-01-21 Carey James E Thin Sacrificial Masking Films for Protecting Semiconductors From Pulsed Laser Process
JP2010165963A (ja) 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
US20120196444A1 (en) * 2009-08-11 2012-08-02 New South Innovations Pty Limited Method for the selective delivery of material to a substrate
KR20120023258A (ko) 2010-09-01 2012-03-13 주식회사 이오테크닉스 웨이퍼 가공방법 및 웨이퍼 가공장치
US8835301B2 (en) * 2011-02-28 2014-09-16 Stats Chippac, Ltd. Semiconductor device and method of forming bump structure with insulating buffer layer to reduce stress on semiconductor wafer
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS538634A (en) * 1976-07-14 1978-01-26 Nippon Electric Co Coating liquid for laser scriber
JPH0985155A (ja) * 1995-09-28 1997-03-31 Nippon Precision Circuits Kk スピンコート装置およびスピンコート方法
JP2000243754A (ja) * 1999-02-24 2000-09-08 Sanyo Electric Co Ltd 半導体装置
JP2001196285A (ja) * 2000-01-06 2001-07-19 Nippon Telegr & Teleph Corp <Ntt> レジスト類塗布機
JP2006253402A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
JP2009123881A (ja) * 2007-11-14 2009-06-04 Hitachi Chem Co Ltd ウェハーの保護層用樹脂組成物及びダイシング方法
JP2010073694A (ja) * 2008-09-19 2010-04-02 Beijing Boe Optoelectronics Technology Co Ltd 液晶ディスプレイ装置及びそのバック・ライトモジュール
JP2010099733A (ja) * 2008-10-27 2010-05-06 Disco Abrasive Syst Ltd レーザ加工装置
JP2010251350A (ja) * 2009-04-10 2010-11-04 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
JP2011124290A (ja) * 2009-12-08 2011-06-23 Renesas Electronics Corp 半導体装置の製造方法
US20110312157A1 (en) * 2010-06-22 2011-12-22 Wei-Sheng Lei Wafer dicing using femtosecond-based laser and plasma etch

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019186364A (ja) * 2018-04-09 2019-10-24 株式会社ディスコ ウェーハの加工方法
JP7083573B2 (ja) 2018-04-09 2022-06-13 株式会社ディスコ ウェーハの加工方法
JP2020021956A (ja) * 2019-10-11 2020-02-06 パナソニックＩｐマネジメント株式会社 素子チップの製造方法

Also Published As

Publication number Publication date
WO2014011373A1 (en) 2014-01-16
KR20210083388A (ko) 2021-07-06
KR20150029027A (ko) 2015-03-17
CN104395988A (zh) 2015-03-04
KR20200085947A (ko) 2020-07-15
TW201403698A (zh) 2014-01-16
US9048309B2 (en) 2015-06-02
US20140017879A1 (en) 2014-01-16

Similar Documents

Publication Publication Date Title
JP6642937B2 (ja) フェムト秒レーザ及びプラズマエッチングを用いたウェハダイシング
JP6577514B2 (ja) 水溶性ダイアタッチフィルムを用いたレーザ・プラズマエッチングウェハダイシング
US9177864B2 (en) Method of coating water soluble mask for laser scribing and plasma etch
US9048309B2 (en) Uniform masking for wafer dicing using laser and plasma etch
KR102149409B1 (ko) 물리적으로 제거가능한 마스크를 이용한 레이저 및 플라즈마 에칭 웨이퍼 다이싱
US8940619B2 (en) Method of diced wafer transportation
JP5926448B2 (ja) Ｕｖ反応性接着フィルムを用いたレーザ・プラズマエッチングウェハダイシング
US8975163B1 (en) Laser-dominated laser scribing and plasma etch hybrid wafer dicing
US9018079B1 (en) Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate reactive post mask-opening clean
JP6620091B2 (ja) マスクレスハイブリッドレーザスクライビング及びプラズマエッチングウエハダイシング処理
US9012305B1 (en) Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate non-reactive post mask-opening clean
KR20240033154A (ko) 웨이퍼 다이싱 프로세스들 동안의 입자 오염의 완화
JP2017500740A (ja) ウエハをダイシングする方法及びそのためのキャリア
JP7470104B2 (ja) 中間ブレークスルー処理を用いたハイブリッドレーザスクライビング及びプラズマエッチング手法を使用するウエハダイシング
WO2015023287A1 (en) Method of coating water soluble mask for laser scribing and plasma etch
WO2014126785A2 (en) Water soluble film and uv-curable film hybrid mask for wafer dicing using laser scribing and plasma etch

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160619

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161122

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170410

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170829

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180320