DE69231832T2 - Halbleiteranordnung ausgerüstet mit einem Hochspannungs-MISFET - Google Patents

Halbleiteranordnung ausgerüstet mit einem Hochspannungs-MISFET

Info

Publication number
DE69231832T2
DE69231832T2 DE69231832T DE69231832T DE69231832T2 DE 69231832 T2 DE69231832 T2 DE 69231832T2 DE 69231832 T DE69231832 T DE 69231832T DE 69231832 T DE69231832 T DE 69231832T DE 69231832 T2 DE69231832 T2 DE 69231832T2
Authority
DE
Germany
Prior art keywords
region
drain
well
conductivity type
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69231832T
Other languages
English (en)
Other versions
DE69231832D1 (de
Inventor
Tatsuhiko Fujihira
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE69231832D1 publication Critical patent/DE69231832D1/de
Application granted granted Critical
Publication of DE69231832T2 publication Critical patent/DE69231832T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

  • Die vorliegende Erfindung betrifft eine mit einem Hochspannungs-MISFET ausgestattete Halbleitervorrichtung und insbesondere seine Spannungsfestigkeitsstruktur.
  • In NEC Research & Dev. Nr. 94 vom Juli 1989, Seiten 29 bis 35 wird eine Reihe von Hochspannungstreiber-ICs beschrieben, wobei ein 'Selbstisolations'-Merkmal verwendet wird. Dies macht die Bildung einer tief und stark dotierten N-Wanne notwendig, um eine Hochspannungs-PMOS-Vorrichtung zu tragen, und verwendet eine oberflächlicher leicht dotierte N-Wanne, um Niederspannungs-PMOS oder CMOS-Vorrichtungen zu tragen. Die Bildung der tief und stark dotierten N-Wanne ist zeitaufwendig und führt zu hohen Produktionskosten.
  • 'Physics andTechnology of Semiconductor Devices' von A. S. Grove (1967 John Wiley) Seiten 161 bis 163 betrachtet das elektrostatische Potential einer vorgespannten PN-Grenzschicht und sagt die Breite von Verarmungszonen als eine Funktion der Sperr-Vorspannung voraus.
  • 'Physics of Semiconductor Devices' von S. M. Sze (1969 John Wiley) betrachtet die Vorhersage der Durchschlagspannung als eine Funktion der Dotierungskonzentration und Schichtdicke in einer PNPN-Vorrichtung.
  • In 'MOS Field-Effect Transistors and integrated Circuits' von P. Richman (1973 John Wiley) wird die erforderliche Drain- Spannung betrachtet, um eine Durchschlagspannung in einem N- Kanal-MOSFET zu erzeugen, wobei eine Durchschlagspannung auftritt, wenn sich Drain- und Wannen-Verarmungszonen berühren und als Ergebnis ein Strom fließt.
  • EP-A-0 319 047 offenbart eine integrierte Schaltungsstruktur, die Selbstisolationstechniken verwendet und eine Hochspannungs-PMOS-Vorrichtung einbaut.
  • EP-A-0 387 999 offenbart ein Verfahren zum Bilden von Transistoren, das einen Hochspannungs-LDD-PMOS-Transistor mit einer Gate-Schicht auf der Oberfläche einesGate-Oxidfilms in der Zone eines Drains mit niedriger Konzentration beinhaltet. Halbleitervorrichtungen, die mit einem Hochspannungs-MIS- FET zur Verwendung auf dem Gebiet der Leistungselektronik ausgestattet sind, erfordern eine Spannungsfestigkeitsleistung von etwa 100 V oder mehr, und es sind verschiedene Spannungsfestigkeitsstrukturen diskutiert worden. Von diesen MISFETs mit einer Spannungsfestigkeitsstruktur wird ein repräsentativer in Fig. 7 gezeigt. In dieser Figur repräsentiert die Ziffer 41 einen P-Kanal-MOSFET, die Oberfläche eines n--leitenden Halbleitersubstrats 42 mit einer p--leitenden Drain-Diffusionszone 43a mit niedriger Konzentration, eine Drain-Zone 43, die mit einer p+-leitenden Drain-Diffusionszone 43b mit hoher Konzentration als eine leitende Verbindung ausgestattet ist, eine p+-leitende Source-Diffusionszone 44, und eine Gate- Schicht 46, die auf einem Gate-Oxidfilm 45 augebildet ist. Ein Feldoxidfilm 47 auf der Oberfläche der Drain-Diffusionszone 43a mit niedriger Konzentration weist eine Dicke auf, die größer als der Gate-Oxidfilm 45 ist, und die Grenze. des Feldoxidfilms 47 mit dem Gate-Oxidfilm 45 bildet eine Stufe. Die Gate- Schicht 46 erstreckt sich direkt über der Drain-Diffusionszone 43a mit niedriger Konzentration über diese Stufe hinaus. Daher dient dieser ausgedehnte Teil als eine Feldplatte, wodurch die Spannung zwischen der Source-Zone und der Drain-Zone erhöht wird. Gleichzeitig weist die Source-Diffusionszone 44 eine n - leitende Kontaktzone 48 auf, die an ihrer Seite ausgebildet ist, wobei eine Source-Elektrode 49 auch mit dem n-leitenden Halbleitersubstrat 42 elektrisch leitend verbunden ist. Diese Anordnungen verhindern das Auftreten einer Einklink-Erscheinung. Zusätzlich ist eine Drain-Elektrode 50 mit, der Dram- Diffusionszone 43b mit hoher Konzentration elektrisch leitend verbunden, und eine Gate-Elektrode 51 ist mit der Gate-Schicht 46 elektrisch leitend verbunden. Wenn beim P-Kanal-MOSFET 41, der diese Struktur aufweist, der Leitungstyp jedes Teils umgekehrt wird, wird sich ein N-Kanal-MOSFET 61 ergeben, wie in Fig. 8 gezeigt. In dieser Figur ist die Struktur des N-Kanal- MOSFET 61 dieselbe wie jene für den P-Kanal-MOSFET 41, wohingegen jedem entsprechenden Teil dieselbe Ziffer gegeben wird und seine Erläuterung weggelassen wird.
  • Wie oben beschrieben, sind die in den Fig. 7 und 8 gezeigten MOSFETs so aufgebaut, daß sie der Haltespannung zwischen der Source-Zone und der Drain-Zone standhalten können und eine Einklink-Erscheinung verhindern. Daher wird eine unabhängig aufgebaute Halbleitervorrichtung, die diese MOS- FETs verwendet, eine stabile Operation aufweisen. Da jedoch jene MOSFETs direkt auf dem Halbleitersubstrat MOS-Abschnitte bilden, weist die Halbleitervorrichtung ein Problem darin auf, daß sie der folgenden Anforderung nicht genügen kann. Das heißt, das die Schaltungskomplexe in den letzten Jahren immer komplexer geworden sind, da das Niveau der Steuerung im Bereich der Leistungselektronik angehoben worden ist. Als Ergebnis ist eine große Belastung auf die Systemgestaltungen ausgeübt worden. Daher hat es Versuche gegeben, diese Belastung zur reduzieren, indem MOSFETs mit unterschiedlichen Leitungstypen und Steuerschaltungen in einem Chip integriert werden. So lange jedoch der MOS-Abschnitt mit einem Leitungstyp, der dem Substrat-Leitungstyp entspricht, gebildet wird, ist es nicht möglich, den in Fig. 7 gezeigten P-Kanal-MOSFET 41 und den in Fig. 8 gezeigten N-Kanal-MOSFET 61 auf einem Substrat zu bilden, so daß die obigen Anforderung nicht erfüllt werden kann, und keine geschickte Vorrichtung, die einen Gegentaktausgang und eine Brückenausgang auf einem Chip aufbauen kann, verwirklicht werden kann.
  • Dementsprechend verlangt ein Konzept, das das obige Problem beseitigt, die Übernahme einer CMOS-Struktur, wie in einem Niederspannungs-MOSFET. Jedoch ist es im Hochspannungs- MOSFET notwendig, eine Struktur zur Verfügung zu haben, die mit einer Haltespannung auf einem Pegel umgehen kann, der nicht durch die Betriebsbedingungen in der auf einem Substrat ausgebildeten Halbleiterzone beeinflußt wird, als auch eine Struktur, die Spannungen in der lateralen Richtung standhalten kann. Daher ist eine Isolationstrennungsstruktur erwogen worden, die eingebettete Schichten verwendet, die ein epitaktisches filmbildendes Verfahren nutzt, obwohl eine solche Struktur aufgrund ihrer übermäßigen Herstellungskosten nicht praktisch ist. In Hinblick auf die obigen Probleme ist die vorliegende Erfindung dazu bestimmt, eine Halbleitervorrichtung bereitzustellen, die sowohl mit einem Hochspannungs-N-Kanal- MISFET als auch mit einem Hochspannungs-P-Kanal-MISFET äusgestattet ist, die fähig ist, eine Gegentaktschaltung in einem Chip zu erzeugen, indem die Trennungsstruktur zusätzlich dazu optimiert wird, daß eine Grenzschicht Trennungsstruktur wie im Niederspannungs-MOSFET übernommen wird.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird eine Halble%tervorrichtung bereitgestellt, die mit einem Hochspannungs-MISFET ausgestattet ist, die ein Halbleitersubstrat eines ersten Leitungstyps aufweist, das eine Wanne eines zweiten Leitungstyps, die in einer seiner Oberflächen ausgebildet ist, und einen MIS-Abschnitt des ersten Leitungstyps aufweist, der auf der Oberfläche der Wanne ausgebildet ist, wobei der MIS-Abschnitt aufweist:
  • eine Source-Zone des ersten Leitungstyps;
  • eine Source-Elektrode, die mit der Source-Zone elektrisch leitend verbunden ist;
  • eine Drain-Zone des ersten Leitungstyps, die gegenüber der Source-Zone angeordnet ist, wobei die Drain-Zone eine damit verbundene Drain-Elektrode aufweist;
  • wobei die Drain-Zone eine Drain-Zone mit niedriger Konzentration und eine Drain-Zone mit hoher Konzentration aufweist, wobei die Drain-Elektrode mit der Drain-Zone mit hoher Konzentration verbunden ist;
  • einen Gate-Oxidfilm auf der Oberfläche der Wanne und der Drain-Zone;
  • einen Feldoxidfilm, der an den Gate-Oxidfilm angrenzt; und
  • eine Gate-Schicht auf der Oberfläche des Gate-Oxidfilms und auf der Oberfläche des Feldoxidfilms in der Zone der Drain-Zone mit niedriger Konzentration;
  • wobei
  • ein Abschnitt der Drain-Zone mit niedriger Konzentration, der an den Gate-Oxidfilm und den Feldoxidfilm angrenzt, mit einer Relaxationszone der elektrischen Feldstärke des zweiten Leitungstyps ausgebildet ist.
  • Der MIS-Abschnitt kann ferner eine Kontaktzone des zweiten Leitungstyps aufweist, die auf der Oberfläche der Wanne ausgebildet ist, wobei die Source-Elektrode mit der Kontaktzone elektrisch leitend verbunden ist.
  • In einer Ausführungsform der Erfindung weist das Halbleitersubstrat eine Verunreinigungskonzentration des ersten Leitungstyps von etwa 3 · 10¹&sup4;/cm³ oder weniger auf, die Wanne weist eine Verunreinigungsdosierung des zweiten Leitungstyps von 1 · 10¹³ bis 3 · 10¹³/cm² auf, und die Drain-Zone mit niedriger Konzentration weist eine Verunreinigungsdosierung des ersten Leitungstyps von 5 · 1012/cm² oder weniger auf.
  • In einer Ausführungsform der Erfindung weist die Wanne eine Diffusionstiefe im Bereich von 2 um bis 10 un auf, und die Drain-Zone mit niedriger Konzentration weist eine Diffusionstiefe im Bereich von 0,5 um bis 5 um auf, wobei die Tiefe der Drain-Zone kleiner als die Tiefe der Wanne ist.
  • Die vorliegende Erfindung wird nun im Detail unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es zeigen:
  • Fig. 1 einen Querschnitt einer mit einem Hochspannungs-MIS- FET ausgestatteten Halbleitervorrichtung zum Verständnis der vorliegenden Erfindung;
  • Fig. 2 einen Querschnitt einer mit einem Hochspannungs-MIS- FET ausgestatteten Halbleitervorrichtung, wie in Fig. 1, mit einer von der Grenzschichtfläche des Wanne dem Halbleitersubstrat ausgedehnten Verarmungszone;
  • Fig. 3 einen Querschnitt einer mit einem Hochspannungs-MISFET ausgestatteten Halbleitervorrichtung, wie in Fig. 1, mit einer von der Grenzschichtfläche der Wanne und des Halbleitersubstrats und von der Grenzschichtfläche der Drain-Zone und der Wanne ausgedehnten Verarmungszone;
  • Fig. 4 eine graphische Darstellung, die die Potentialverteilung direkt unter der Drain-Zone unter den in Fig. 3 gezeigten Bedingungen zeigt;
  • Fig. 5 einen Querschnitt einer mit einem Hochspannungs-MIS- FET ausgestatteten Halbleitervorrichtung, wie in Fig. 1, die mit einer Relaxationsschicht der elektrischen Feldstärke angeordnet ist;
  • Fig. 6 eine Prinzipzeichnung einer üblichen CMOS-Halbleitervorrichtung;
  • Fig. 7 einen Querschnitt einer Halbleitervorrichtung, die mit nur einem Hochspannungs-P-Kanal-MOSFET ausgebildet ist; und
  • Fig. 8 einen Querschnitt einer Halbleitervorrichtung, die mit nur einem Hochspannungs-N = Kanal-MOSFET ausgebildet ist.
  • Die Effekte der vorliegenden Erfindung werden erläutert, wobei als ein repräsentatives Beispiel ein Fall verwendet wird, indem der MIS-Abschnitt und ein MIS-Abschnitt mit einem anderen Leitungstyp, die auf der Oberfläche desselben Substrats aufbebaut sind, eine CMOS-Struktur bilden, unter Bezugnahme auf Fig. 6, einer Prinzipzeichnung des Aufbaus. In Fig. 6 ist die Oberfläche des n-leitenden Halbleitersubstrats 31 mit einer p-Wanne 32 und einem P-Kanal-MISFET 33 ausgebildet. Die Oberfläche der p-Wanne 32 ist mit einem N-Kanal-MISFET 34 ausgebildet. Die Drain-Zone 34a des N-Kanal-MISFET 34 und die Drain-Zone 33a des P-Kanal-MISFET 33 sind elektrisch leitend verbunden, die Source-Zone 34b des N-Kanal-MISFET 34 ist geerdet, und an die Source-Zone 33b des P-Kanal-MISFET 33 ist ein positives Potential VDD angelegt.
  • In einer solchen Halbleitervorrichtung ist, wenn ein Potential, zum Beispiel das Potential VDD, zwischen dem Halbleitersubstrat (31) und der Gate-Schicht 34c an den N-Kanal- MISFET 34 (MIS-Abschnitt) angelegt wird, die Source-Zone 34b (eine Source-Zone des ersten Leitungstyps) und die Drain-Zone 34a (eine Drain-Zone des ersten Leitungstyps), um die erste Verarmungszone von der Verbindungsfläche 35 des Halbleitersubstrat 31 mit einer p-Wanne (einer Wanne) auszudehnen, erfindungsgemäß die Vorderkante der ersten Verarmungszone zwischen der Verbindungsfläche 35 und der Drain-Zone 34a angeordnet, wohingegen die Verarmungszone die Drain-Zone 34a nicht erreicht, und die Drain-Zone 34a, die p-Wanne 32 und das Halbleitersubstrat 31 NPN-Struktur-Transistorbasen aufweisen, die geerdet bleiben. Daher ist die Spannungsfestigkeitsleistung so hoch, daß kein Durchschlag auftreten kann und die longitudinale Spannungsfestigkeit sichergestellt werden kann, selbst weün zum Beispiel das Potential VDD an die Drain-Zone 34a und über die Source-Zone 34b und das Halbleitersubstrat 31 angelegt bleibt, während des N-Kanal-MISFET 34 an ist und der P- Kanal-MTSFET 33 aus ist.
  • Ferner wird, wenn das Potential VDD, das bezüglich der Source-Zone 34b und der Gate-Schicht 34c positiv ist, an die Drain-Zone 34a und das Halbleitersubstrat 31 angelegt wird, um die zweite Verarmungszone von der Verbindungsfläche 35 der Drain-Zone 34a mit der p-Wanne 32 auszudehnen, und die dritte Verarmungszone von der Verbindungsfläche des Halbleitersubstrats 31 mit der Wanne 32 auszudehnen, wenn diese Verarmungszonen so angeordnet ist, daß sie miteinander verbunden sind, die p-Wanne 32 direkt unter der Drain-Zone 34a, das heißt die p-Wanne 32 zwischen der Drain-Zone 34a und dem Halbleitersubstrat 31 vollständig verarmt werden, selbst wenn der N-Kanal- MISFET 34 ausgeschaltet worden ist und der P-Kanal-MISFET 33 eingeschaltet worden ist. Daher weist die p-Wanne 32 in dieser Zone keine Zone mit einem Potential von null Volt auf, während nur die äußere Begrenzung der Source-Zone 34b ein Potential von null Volt aufweist. Daher wird die elektrische Feldstärke genügend niedrig gehalten, so daß keine Durchschläge in der Source-Zone 34b oder zwischen der Drain-Zone 34a und dem Halbleitersubstrat 31 auftreten können und die Spannungsfestigkeitsleistung sichergestellt werden kann.
  • Folglich wird die Spannungsfestigkeitsleistung am Halbleitersubstrat und dem N-Kanal-MISFET 34 sichergestellt, und der P-Kanal-MISFET 33 oder eine Steuerung kann in den anderen Zonen des Halbleitersubstrats ausgebildet werden.
  • Die mit einem Hochspannungs-MOSFET ausgestattete Halbleitervorrichtung wird unter Verwendung der Figuren erläutert.
  • Fig. 1 stellt einen Querschnitt des N-Kanal-MOSFET dar. In dieser Figur repräsentiert Ziffer 1 den N-Kanal-MOSFET, mit einer n--leitenden Halbleitersubstrat-Oberfläche 1a, die mit Feldoxidfilmen 2 und §-Wannen 3 ausgebildet ist, die sich zu den anderen Zonen erstrecken. Das verwendete Halbleitersubstrat weist eine Verunreinigungskonzentration von nicht mehr als 3 · 10¹&sup4;/cm³ auf, und die §-Wanne 3 weist eine Dosierung auf, die auf 1 · 10¹³ bis 3 · 10¹³ /cm² eingestellt ist, und ihre Diffusionstiefe wird in einem Bereich zwischen 2 um und 10 um eingestellt. Die Oberfläche dieser §-Wanne 3 weist eine Drain-Zone 7, die mit einer Drain-Diffusionszone 4 mit niedriger Konzentration des n-leitenden Typs bei einer verhältnismäßig niedrigen Konzentration mit einer Dosierung von zum Beispiel nicht mehr als 5 · 10¹²/cm², und einer Drain-Diffusionszone 6 mit hoher Konzentration des n+-leitenden Typs bei einer verhältnismäßig hohen Konzentration als eine leitende Verbindung angeordnet ist, als auch die n+-leitende Source-Zone 8 gegenüber der Drain-Diffusionszone 4 mit niedriger Konzentration über die Oberfläche der p--Wanne 3 auf. Die Diffusionstiefe der Diffusionszone 4 mit niedriger Konzentration ist auf einen Bereich zwischen etwa 0,5 um und etwa 5 um eingestellt. Die mit der Source-Diffusionszone 8 elektrisch leitend verbundene Source-Elektrode 9 ist auch mit der p--Wanne 3 über die p+-leitende Kontaktzone 10 elektrisch leitend verbunden, die auf der Oberfläche der p--Wanne 3 ausgebildet ist, die eine Struktur aufweist, die das Auftreten der Einklink-Erscheinung verhindert. Die Oberfläche der p--Wanne 3 zwischen der Source- Diffusionszone 8 und der Drain-Diffusionszone 4 mit niedriger Konzentration bildet die mit dem N-Kanal ausgebildete Zone 11, die eine Oberfläche aufweist, wobei die Gate-Schicht 13 auf der gegenüberliegenden Seite über den dünnen Gate-Oxidfilm 12 angeordnet ist. Der Gate-Oxidfilm 12 ist nahe dem Feldoxidfilm 14 ausgebildet, der dicker als der Gate-Oxidfilm 12 ist. Die Gate-Schicht 13 erstreckt sich über die Oberfläche dieses Feldoxidfilms 14 direkt über die Drain-Diffusionszone 4 mit niedriger Konzentration und dient als eine Feldplatte, die die Haltespannung für die Source-Diffusionszone 8 und die Drain- Zone 7 anhebt. Diese Gate-Schicht 13 ist mit der Gate-Elektrode 15 elektrisch leitend verbunden. Die Ziffer 16 zeigt einen Zwischenschicht-Isolationsfilm.
  • Im Halbleitersubstrat 1a dieser Konfiguration sind die anderen Zonen mit einem (nicht gezeigten) Niederspannungs- CMOS-Abschnitt, der eine Steuerschaltung bildet, als auch einem P-Kanal-MOSFET mit demselben Aufbau wie der in Fig. 7 gezeigte P-Kanal-MOSFET 41 ausgebildet, wobei der N-Kanal-MOS- FET 1 und der CMOS-Aufbau gebildet werden (im folgenden als der P-Kanal-MOSFET 41 bezeichnet).
  • Es wird unter den folgenden Bedingungen sichergestellt, daß die Haltespannung in die longitudinale richtung für den N- Kanal-MOSFET 1 hoch ist.
  • Zuerst wird, wie in Fig. 2 gezeigt, wenn die Gate-Elektrode 15, die Source-Elektrode 9 und die Drain-Elektrode 5 im N-Kanal-MOSFET 1 alle geerdet sind und ein Potential an das Halbleitersubstrat 1a angelegt wird, zum Beispiel das positive Potential VDD, das der Stromverorgungsspannung entspricht, um die erste Verarmungszone 18 (durch die diagonale Schraffur in Fig. 2 gezeigt) von der PN-Grenzschichtfläche 17 des Halbleitersubstrats 1a mit der p--Wanne 3 auszudehnen, die Vorderkante 18a der ersten Verarmungszone 18 zwischen der PN-Grenzschichtfläche 17 und der Drain-Diffusionszone 4 mit niedriger Konzentration angeordnet, und die Verarmungszone 18 erreicht die PN-Grenzschichtfläche 19 der Drain-Diffusionszone 4 mit niedriger Konzentration mit der p--Wanne 3 nicht. Der Abstand zwischen der Grenzschichtfläche 17 und der Grenzschichtfläche 19 ist so angeordnet, das die Vorderkante 18a der ersten Verarmungszone zwischen den Grenzschichtflächen 17 und 19 liegt, und vorzugsweise im Bereich von 0,5 um bis 9,5 um liegt. Daher kann selbst unter diesen Bedingungen die Durchschlagsspannung an der Drain-Diffusionszone 4 mit niedriger Konzentration und zwischen der Source-Diffusionszone 8 und dem Halbleitersubstrat 1a, das heißt die Haltespannung in die longitudinale Richtung des N-Kanal-MOSFET 1 auf einem hohen Pegel gehalten werden, weil die NPN-Transistorbasen der Drain-Diffusionszone 4 mit niedriger Konzentration, die pC-Wanne 3 und das Halbleitersubstrat 1a geerdet sind. Daher wird selbst wenn der N- Kanal-MOSFET 1 und der P-Kanal-MOSFET 41 der Fig. 7 auf demselben Halbleitersubstrat 1a ausgebildet sind, um einen CMOS- Aufbau zu bilden, keine Durchschlagsspannung zwischen ihnen erzeugt, und die Haltespannung am Halbleitersubstrat wird auf einem hohen Pegel gehalten, wenn der N-Kanal-MOSFET 1 eingeschaltet wird und der P-Kanal-MOSFET 41 ausgeschaltet wird, selbst wenn zum Beispiel das Potential VDD direkt an das Halbleitersubstrat 1a gegen die Drain-Diffusionszone 4 mit niedriger Konzentration und die Source-Diffusionszone 8 angelegt wird.
  • Wenn ferner, wie in Fig. 3 gezeigt, die Source-Elektrode 9 und die Gate-Elektrode 15 geerdet sind, und an die Drain- Elektrode 5 und das Halbleitersubstrat 1a zum Beispiel ein positives Potential VDD (das der Betriebsspannung) angelegt ist, um die zweite Verarmungszone von der PN-Grenzschichtfläche 35 der Diffusionszone 4 mit niedriger Konzentration mit der pC-Wanne 3 auszudehnen, und um die dritte Verarmungszone von der PN-Grenzschichtfläche 17 des Halbleitersubstrat 1a mit der pC-Wanne 3 auszudehnen, werden die zweite Verarmungszone und die dritte Verarmungszone miteinander verbunden, und auf eine Weise eingestellt, daß sie eine integrierte Verarmungszone 20 bilden, wobei sich die Verarmungszone 20 darauf ausbreitet, außer auf der Source-Diffusionszone 8 und der äußeren Begrenzung 20a der Kontaktzone 10. Daher nimmt die Potentialverteilung direkt unter der Drain-Zone 7 unter diesen Bedingungen die in Fig. 4 gezeigte Form an.
  • In Fig. 4 stellt die Achse der Abszisse den (durch den Leitungstyp jeder Zone angezeigten) Abstand von der Oberfläche dar, während die Achse der Ordinate das Potential zeigt. Die Kurve A gibt die Potentialverteilung des N-Kanal-MOSFET 1 mit dieser Ausführungsform an, und die Kurve B zeigt die Potentialverteilung im Vergleichsbeispiel an, wo die zweite Verarmungszone, die sich von der PN-Grenzschichtfläche 19 der Drain-Diffusionszone 4 mit niedriger Konzentration mit der p- Wanne 3 sich nicht mit der zweiten Verarmungszone verbindet, die sich von der PN-Grenzschichtfläche 17 des Halbleitersubstrats 1a mit der p--Wanne 3 ausgedehnt. Mit anderen Worten bezieht sich das Vergleichsbeispiel auf einen Fall, wo die p- Zone (p--Wanne 3) direkt unter der Drain-Diffusionszone 4 mit niedriger Konzentration bleibt. In der Figur weisen die Drain- Diffusionszone 6 mit hoher Konzentration und das Halbleitersubstrat 1a das Potential VDS auf, das der Source-Drain-Spannung entspricht (VDD in dieser Ausführungsform). Da im Vergleichsbeispiel eine Zone, die nicht verarmt worden ist, in der p--Wanne 3 direkt unter der Drain-Zone 7 vorhanden ist, wie durch die Kurve B in der Figur gezeigt, nimmt das Potential in dieser Zone auf null Volt ab, was wiederum die Potentialstärke (die dem Gradienten der Kurve entspricht) anhebt. Im Gegensatz zu dieser Ausführungsform nimmt, da die p-Wanne 3 vollständig verarmt ist, wie durch die Kurve A gezeigt, das Potential dort nicht auf null Volt ab, wodurch die Potentialstärke niedrig gemacht wird. Aus diesem Grund ist, da die Potentialstärke in dieser Ausführungsform niedrig ist, die Durchschlagsspannung an der Source-Zone 8 und über die Drain- Zone 7 gegen das Halbleitersubstrat 1a hoch, wodurch die Haltespannung dieser Halbleitervorrichtung 1 sichergestellt wird. Daher dehnt sich im Fall, wo der N-Kanal-MOSFET 1 und der P-Kanal-MOSFET 41 auf demselben Halbleitersubstrat 1a ausgebildet sind, das sich in einem CMOS-Aufbau ergibt, selbst wenn zum Beispiel die Spannung VDD an die Source-Diffusionszone 8 und die Drain-Zone 7 gegen das Halbleitersubstrat 1a angelegt wird, wenn der N-Kanal-MOSFET 1 aus ist und der P-Kanal- MOSFET 41 an ist, die Verarmungszone 20 aus, um eine hohe Durchschlagsspannung und die Haltespannung an der Halbleitervorrichtung 1 hoch zu halten.
  • Als nächstes wird das Verfahren, um diese Halbleitervorrichtung herzustellen, im folgenden erläutert, wobei die Voraussetzung zutrifft, daß der P-Kanal-MOSFET 41 gleichzeitig auf der Oberfläche des Halbleitersubstrat 1a zusätzlich zum N- Kanal-MOSFET 1 ausgebildet wird.
  • Zuerst wird das Halbleitersubstrat 1a mit einer ri -leitenden Verunreinigung mit einer Konzentration von 3 · 1013 bis 3 x 1014/cm³ und einer Dicke von etwa 500 um einer Dampfoxidation in einer Atmosphäre bei einer Temperatur von etwa 1100ºC für etwa vier Stunden unterzogen. Dies bildet einen thermischen Oxidfilm von etwa 1 um auf der Oberfläche des Halbleitersubstrats 1a. Dann wird dieser durch Photolithographie geätzt, und gepufferte Flußsäure wird verwendet, um Fenster an den vorbestimmten Regionen zu öffnen. Der thermische Oxidfilm, der auf der Oberfläche als ein Ergebnis dieses Verfahrens bleibt, ist der Feldoxidfilm 2. (Der erste Verfahrensschritt).
  • Als nächstes injiziert eine Beschleunigungsspannung Ionen von oberhalb der durch Photolithographie gebildeten Resistmaske unter annährend 100 keV, und injiziert Bor-Ionen mit einer Dosierung von 1 · 10¹³ bis 3 · 10¹³/cm² in das Halbleitersubstrat 1a. Nach dieser Injektion wird die Resistmaske entfernt, und das Halbleitersubstrat 1a wird in einer Atmosphäre bei einer Temperatur zwischen 1100 und 1150ºC für zwei bis zehn Stunden wärmebehandelt, um die Ionen zu verteilen und eine Drain-Diffusionsschicht 43a mit niedriger Konzentration auf dem P-Kanal-MOSFET 41 und die p--Wanne 3 auf dem N-Kanal- MOSFET 1 zu bilden. Die Tiefe der Diffusion wird in einem Bereich von 2 bis 10 um eingestellt. (Der zweite Verfahrensschritt).
  • Dann wird das Halbleitersubstrat 1a einer Dampfoxidation in einer Atmosphäre bei einer Temperatur von etwa 1100ºC für etwa 2,5 Stunden unterzogen, um einen thermischen Oxidfilm zu bilden, der etwa 0,8 um mißt, gefolgt von Ätzen durch Photolithographie und mit gepufferter Flußsäure, um eine Resistmaske zu bilden, die Fenster aufweist, die um das Gebiet geöffnet sind, das für die Bildung der Drain-Diffüsianszone 4 mit niedriger Konzentration ausgewählt ist. Unter diesen Bedingungen injiziert eine Beschleunigungsspannung Ionen von oberhalb der Resistmaske unter annährend 100 keV, und injiziert Phosphor-Ionen bei einer Dosierung von 1 · 10¹² bis 5 · 10¹²/cm² in das Halbleitersubstrat. Nach dieser Injektion wird die Resistmaske entfernt, und das Halbleitersubstrat 1a wird in einer Atmosphäre bei einer Temperatur von 1100ºC für zwei bis zehn Stunden wärmebehandelt, um eine Drain-Diffusionsschicht 4 mit niedriger Konzentration auf dem N-Kanal-MOSFET 1 zu bilden. Die Tiefe der Diffusion wird innerhalb eines Bereichs von 0,5 bis 5,0 um eingestellt. (Der dritte Verfahrensschritt).
  • Als nächstes wird das Halbleitersubstrat 1a einer Trockenoxidation in einer Atmosphäre bei einer Temperatur von etwa 1100ºC für etwa eine Stunde unterzogen, um einen thermischen Oxidfilm zu bilden, der etwa 0,5 um mißt, dann wird dies durch Photölithographie und unter Verwendung von gepufferter Flußsäure geätzt, um Feldoxidfilme 14, 47 zu bilden. (Der vierte Verfahrensschritt).
  • Als nächstes wird das Halbleitersubstrat 1a einer Trockenoxidation in einer Atmosphäre bei einer Temperatur von etwa 1000ºC für etwa eine Stunde unterzogen, um die Gate-Oxidfilme 12, 45 mit einer Dicke von etwa 200 A zu bilden. (Der fünft e Verfahrensschritt).
  • Als nächstes wird polykristallines Silicium auf dem Halbleitersubstrat durch ein CVD-Verfahren abgeschieden, dann unter annähernd 50 keV mit Ionen injiziert, und es werden Phosphor-Ionen bei einer Dosierung von etwa 5 · 10¹&sup5;/cm² injiziert. Nach dieser Injektion wird das Substrat aktiviert, indem es in einer Atmosphäre bei einer Temperatur von etwa 1000ºC für etwa 30 Minuten wärmebehandelt wird.
  • Danach werden die Gate-Schichten 13, 46 durch Photolithographie und Trockenätzung gebildet, wobei polykristallines Silicium nur auf den vorbestimmten Gebieten gelassen wird. (Der sechste Verfahregsschritt).
  • Anschließend werden, nachdem die Resistmaske gebildet ist, Fenster geöffnet, und eine Beschleunigungsspannung injiziert selektiv Bor-Ionen bei einer Dosierung von etwa 5 · 10¹&sup5;/cm² unter annährend 50 keV, und die Resistmaske wird entfernt. (der siebte Verfahrensschritt).
  • Ferner werden, nachdem die Resistmaske gebildet ist, Fenster geöffnet, und eine Beschleunigungsspannung injiziert selektiv Arsen-Ionen bei einer Dosierung von etwa 5 · 10¹&sup5;/cm², und die Resistmaske wird entfernt. Danach wird das Substrat aktiviert, indem es in einer Atmosphäre bei einer Temperatur von etwa 1000ºC für etwa 30 Minuten wärmebehandelt wird. (Der achte Verfahrensschritt).
  • Als Ergebnis werden die Kontaktzone 10, die Source-Diffusionszone 8, und die Drain-Diffusionszone 6 mit hoher Konzentration auf der Seite des N-Kanal-MOSFET 1, und die Kontaktzone 48, die Source-Diffusionszone 44, und die Drain-Diffusionszone 43b mit hoher Konzentration auf der Seite des P-Kanal- MOSFET 41 alle aufeinanderfolgend gebildet.
  • Als nächstes wird ein BPSG (Bor-Phosphor(III)-Glas)-Film abgeschieden und wird dann in einer Atmosphäre bei einer Temperatur von etwa 1000ºC für etwa 30 Minuten wärmebehandelt. Anschließend werden durch Photolithographie und Trockenätzung Fenster in vorbestimmten Regionen geöffnet, um den Zwischenschicht-Isolationsfilm 16 zu hinterlassen. (Der neunte Verfahrensschritt).
  • Danach wird ein Aluminium-Silicium-Film von etwa 1 um abgeschieden, und die Elektroden 9, 15. 5, 49, 51, 50 und die Verdrahtunsschicht werden in vorbestimmten Regionen durch Photolithographie und Trockenätzung hinterlassen. (Der zehnte Verfahrensschritt).
  • Die oben erwähnten Verfahrensschritte bilden gleichzeitig den N-Kanal-MOSFET 1 und den P-Kanal-MOSFET 41, die diesen MOSFET 1 und CMOS auf der Oberfläche des Halbleitersubstrats 1a bilden. Da keine teuren Prozesse, wie das epitaktische Filmbildungsverfahren angewendet werden, kann dieses Herstellungsverfahren praktisch angewendet werden, während die Kosten niedrig gehalten werden.
  • Der in Fig. 5 gezeigte erfindungsgemäße N-Kanal-MOSFET 21 kann während der vierten und fünften Verfahrensschritte gebildet werden, indem eine Resistmaske gebildet wird, die in vorbestimmten Regionen auf der Oberfläche der Drain-Diffusionszone 14 mit niedriger Konzentration des N-Kanal-MOSFET 1 unter Verwendung von Photolithographie und Ätzung Fenster geöffnet läßt, die Resistmaske entfernt wird, nachdem eine Beschleunigungsspannung Bor-Ionen mit einer Dosierung von 1 · 10¹³/cm² von oberhalb dieser Resistmaske bei etwa 30.keV injiziert hat, und das Halbleitersubstrat 1a durch Wärmebehandlung in einer Atmosphäre bei einer Temperatur von etwa 1000ºC für etwa 30 Minuten aktiviert wird.
  • Da dieser N-Kanal-MOSFET 21 dieselbe Konfiguration wie der in Fig. 1 gezeigte N-Kanäl-MOSFET 1 aufweist, werden die entsprechenden Teile mit denselben Ziffern gezeigt, und ihre Erläuterung wird weggelassen, außer daß die Oberfläche der Drain-Diffusionszone 4 mit niedriger Konzentration, die der Abstufung 22 zwischen dem dünnen Gate-Oxidfilm 12 und dem Feldoxidfilm 14 entspricht, der dicker als der Gate-Oxidfilm ist, eine p-leitende Relaxationsschicht 23 für das elektrische Feld aufweist. Daher wird in der Drain-Diffusionszone 4 mit niedriger Konzentration durch die Gate-Schicht 13 an der Abstufung 23 zwischen dem Gate-Oxidfilm 12 und dem Feldoxidfilm 14 eine hohe elektrische Feldstärke erzeugt, das heißt die Kante einer Zone dient im wesentlichen als eine Gate- Schicht. Dies führt zur Ausrechterhaltung einer hohen Haltespannung über die Source-Diffusionszone 8 und die Drain-Zone 7.
  • Wie beschrieben, können, da die optimierte Grenzschicht und Trennungsstruktur in dieser Ausführungsform die Aufrechterhaltung einer hohen Haltespannung an der äußeren Begrenzung des MOS-Abschnitts selbst im einem Wannenaufbau realisiert, Hochspannungs-MOSFETs mit unterschiedlichen Leitungstypen auf einem Substrat gebildet werden. Daher wird sich eine geschickte Vorrichtung ergeben, in der ein Chip sowohl zum Gegentaktausgang als auch zum Brückenausgang fähig sein wird.
  • Der MOSFET mit einem CMOS-Aufbau, der in dieser Ausführungsform gezeigt wird, ist ein Beispiel der Übernahme des Hochspannungs-MOSFET-Aufbaus in dieser Ausführungsform, ohne Einschränkungen in seinem Schaltungskomplex.
  • Wie oben beschrieben, ist die Vorrichtung der Vorliegenden Erfindung so aufgebaut, daß selbst wenn ein Potential zwischen das Halbleitersubstrat und die Gate-Schicht, die Source-Zone des ersten Leitungstyps und die Drain-Zone des ersten Leitungstyps im MIS-Abschnitt des ersten Leitungstyps angelegt wird, der auf der Oberfläche der Wanne eines zweiten Leitungstyps ausgebildet ist, um eine erste Verarmungszone von einer Grenzschichtfläche des Halbleitersubstrats mit der Wanne auszudehnen, die Vorderkante der Verarmungszone zwischen der Grenzschichtfläche und der Drain-Zone angeordnet wird. Mit anderen Worten erreicht die Vorderkante die Grenzschichtfläche der Drain-Zone mit der Wanne nicht. Daher weist die Erfindung die folgenden Effekte auf:
  • (1) Da die Durchschlagsspannung am Halbleitersubstrat und zwischen der Source-Zone und der Dräin-Zone hoch gehalten wird, wird die Haltespannung sichergestellt, selbst wenn ein MIS- - Abschnitt des ersten Leitungstyps oder ein Steuerungsteil auf einem Substrat ausgebildet ist, unabhängig von ihren Betriebsbedingungen. Daher können diese Hochspannungs-MISFETs eine Halbleitervorrichtung realisieren, die sowohl zum Gegentaktausgang als auch zum Brückenausgang von einem Chip fähig ist. · (2) Wenn ein Potential an eine Drain-Zone und ein Halbleitersubsträt gegen eine Source-Zone und eine Gate-Schicht angelegt wird, so daß die zweite Verarmungszone von der Grenzschichtfläche der Drain-Zone und der Wanne mit der dritten Verarmungszone von der Grenzschichtfläche des Halbleitersubstrats und der Wanne verbunden ist, wird die Wanne direkt unter der Drain-Zone verarmt, was bedeutet, daß keine Zone mit einer hohen elektrischen Feldstärke erzeugt wird. Daher wird die Haltespannung zwischen der Source-Zone und der Drain-Zone hoch gehalten, wodurch die Zuverlässigkeit der obenerwähnten Halbleitervorrichtung gesteigert wird.
  • 3) Wenn die Drain-Zone mit einer Drain-Zone mit niedriger Konzentration des ersten Leitungstyps, die gegenüber der Source- Zone angeordnet ist, und einer Drain-Zone mit hoher Konzentration des ersten Leitungstyps ausgestattet ist, und die Gate- Schicht zur Oberfläche eines Feldoxidfilms ausgedehnt ist, die dicker als der Gate-Oxidfilm, und die mit der Source-Zone elektrisch leitend verbundene Source-Elektrode auch mit der Kontaktzone mit hoher Konzentration des zweiten Leitungstyps elektrisch leitend verbunden ist, die auf der Oberfläche der Wanne ausgebildet ist, und wenn die Relaxationsschicht der elektrischen Feldstärke des zweiten Leitungstyps auf der Oberfläche der Drain-Zone mit niedriger Konzentration angeordnet ist, die der Grenze zwischen dem Gate-Oxidfilm und der Feldoxidfilm entspricht, kann die Zuverlässigkeit der Halbleitervorrichtung vom Standpunkt seines Aufbaus verbessert werden.

Claims (4)

1. Halbleitervorrichtung, die mit einem Hochspannungs-MIS- FET ausgestattet ist, die ein Halbleitersubstrat (1a) eines ersten Leitungstyps aufweist, das eine Wanne (3) eines zweiten Leitungstyps, die in einer seiner Oberflächen ausgebildet ist, und einen MIS-Abschnitt des ersten Leitungstyps aufweist, der auf der Oberfläche der Wanne ausgebildet ist, wobei der MIS-Abschnitt aufweist:
eine Source-Zone (8) des ersten Leitungstyps;
eine Source-Elektrode (9), die mit der Source-Zone (8) elektrisch leitend verbunden ist;
eine Drain-Zone (4, 6) des ersten Leitungstyps, die gegenüber der Source-Zone (8) angeordnet ist, wobei die Drain-Zone eine damit verbundene Drain-Elektrode (5) aufweist;
wobei die Drain-Zone eine Drain-Zone (4) mit niedriger Konzentration und eine Drain-Zone (6) mit hoher Konzentration aufweist, wobei die Drain-Elektrode (5) mit der Drain-Zone (6) mit hoher Konzentration verbunden ist;
einen Gate-Oxidfilm (12) auf der Oberfläche der Wanne (3) und der Drain-Zone (4, 6);
einen Feldoxidfilm (14), der an den Gate-Oxidfilm (12) angrenzt; und
eine Gate-Schicht (13) auf der Oberfläche des Gate- Oxidfilms und auf der Oberfläche des Feldoxidfilms (14) in der Zone der Drain-Zone (4) mit niedriger Konzentration;
dadurch gekennzeichnet, daß ein Abschnitt der Drain-Zone (4) mit niedriger Konzentration, der an den Gate-Oxidfilm (12) und den Feldoxidfilm (14) angrenzt, mit einer Relaxationszone (23) der elektrischen Feldstärke des zweiten Leitungstyps ausgebildet ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der MIS-Abschnitt ferner eine Kontaktzone (10) des zweiten Leitungstyps aufweist, die an der Oberfläche der Wanne (3) ausgebildet ist, wobei die Source- Elektrode (9) mit der Kontaktzone (10) elektrisch leitend verbunden ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Halbleitersubstrat (1a) eine Verunreinigungskonzentration des ersten Leitungstyps von etwa 3 · 10¹&sup4;/cm³ oder weniger aufweist, die Wanne (3) eine Verunreiniguügsdosierung des zweiten Leitungstyps von 1 · 20¹³ bis 3 · 10¹³/cm² aufweist und die Drain-Zone (4) mit niedriger Konzentration eine Verunreinigungsdosierung des ersten Leitungstyps von 5 · 10¹²/cm² oder weniger aufweist.
4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Wanne (3) eine Diffusionstiefe im Bereich von 2 um bis 10 um aufweist und daß die Drain-Zone (4) mit niedriger Konzentration eine Diffusionstiefe im Bereich von 0,5 um bis 5 um aufweist, wobei die Tiefe der Drain-Zone (4) kleiner als die der Wanne ist.
DE69231832T 1991-07-19 1992-07-20 Halbleiteranordnung ausgerüstet mit einem Hochspannungs-MISFET Expired - Lifetime DE69231832T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17985991A JP3206026B2 (ja) 1991-07-19 1991-07-19 高電圧用ｍｉｓｆｅｔを備える半導体装置

Publications (2)

Publication Number Publication Date
DE69231832D1 DE69231832D1 (de) 2001-06-28
DE69231832T2 true DE69231832T2 (de) 2001-11-22

Family

ID=16073165

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69231832T Expired - Lifetime DE69231832T2 (de) 1991-07-19 1992-07-20 Halbleiteranordnung ausgerüstet mit einem Hochspannungs-MISFET

Country Status (4)

Country Link
US (1) US5319236A (de)
EP (1) EP0524030B1 (de)
JP (1) JP3206026B2 (de)
DE (1) DE69231832T2 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274259A (en) * 1993-02-01 1993-12-28 Power Integrations, Inc. High voltage transistor
JP3307481B2 (ja) * 1993-11-05 2002-07-24 三菱電機株式会社 半導体装置
US5349223A (en) * 1993-12-14 1994-09-20 Xerox Corporation High current high voltage vertical PMOS in ultra high voltage CMOS
DE4405631C1 (de) * 1994-02-22 1995-07-20 Bosch Gmbh Robert Integriertes Bauelement
US5903032A (en) * 1994-05-13 1999-05-11 Texas Instruments Incorporated Power device integration for built-in ESD robustness
JP4775357B2 (ja) * 1995-04-12 2011-09-21 富士電機株式会社 高耐圧ｉｃ
JP3528420B2 (ja) * 1996-04-26 2004-05-17 株式会社デンソー 半導体装置およびその製造方法
JPH11297847A (ja) * 1998-04-13 1999-10-29 Nec Kyushu Ltd 半導体装置及びその製造方法
GB2340999A (en) * 1998-08-28 2000-03-01 Ericsson Telefon Ab L M Isolating MOS transistors from substrates
DE19957532A1 (de) * 1999-11-30 2001-06-07 Infineon Technologies Ag Halbleiterschaltungsanordnung und Verfahren zur Herstellung
JP2002270830A (ja) * 2001-03-12 2002-09-20 Fuji Electric Co Ltd 半導体装置
JP4166010B2 (ja) * 2001-12-04 2008-10-15 富士電機デバイステクノロジー株式会社 横型高耐圧ｍｏｓｆｅｔ及びこれを備えた半導体装置
JP4508606B2 (ja) * 2003-03-20 2010-07-21 株式会社リコー 複数種類のウエルを備えた半導体装置の製造方法
JP4841106B2 (ja) 2003-08-28 2011-12-21 ルネサスエレクトロニクス株式会社 Ｍｉｓ型半導体装置及びその製造方法
DE102004009521B4 (de) 2004-02-27 2020-06-10 Austriamicrosystems Ag Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors
JP2006054247A (ja) * 2004-08-10 2006-02-23 Fuji Electric Device Technology Co Ltd 半導体装置
JP4611270B2 (ja) * 2006-09-27 2011-01-12 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
CN107452735B (zh) * 2017-09-07 2024-05-07 湖南静芯微电子技术有限公司 一种嵌入无沟道型ldpmos的双向可控硅静电防护器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01147854A (ja) * 1987-12-04 1989-06-09 Nissan Motor Co Ltd 半導体装置
US5047358A (en) * 1989-03-17 1991-09-10 Delco Electronics Corporation Process for forming high and low voltage CMOS transistors on a single integrated circuit chip
US5008719A (en) * 1989-10-20 1991-04-16 Harris Corporation Dual layer surface gate JFET having enhanced gate-channel breakdown voltage

Also Published As

Publication number Publication date
EP0524030B1 (de) 2001-05-23
DE69231832D1 (de) 2001-06-28
EP0524030A3 (de) 1995-03-22
EP0524030A2 (de) 1993-01-20
JP3206026B2 (ja) 2001-09-04
US5319236A (en) 1994-06-07
JPH0529620A (ja) 1993-02-05

Similar Documents

Publication Publication Date Title
DE69528961T2 (de) Verfahren zur Herstellung von intergrierten Schaltungen mit Hochspannungs- und Niederspannungs-lateralen-DMOS-Leistungsbauelementen und nichtflüchtigen Speicherzellen
DE69231832T2 (de) Halbleiteranordnung ausgerüstet mit einem Hochspannungs-MISFET
DE69618285T2 (de) Quasi-vertikaler DMOS in MOS- oder BICMOS-Verfahren mit hohem Wirkungsgrad
DE69130030T2 (de) N-Kanal-Klemmelement für einen ESD-Schutz bei der Herstellung eines selbstjustierenden, mit einem Silicid versehenen CMOS
DE69111929T2 (de) Halbleiteranordnung auf einem dielektrischen isolierten Substrat.
DE69324871T2 (de) Hochspannungs-MIS-Feldeffektransistor und integrierte Halbleiterschaltung
DE69028354T2 (de) Integrierte Vorrichtung mit komplementären LDMOS Leistungstransistoren, CMOS und vertikalen, integrierten PNP-Strukturen in Mischtechnologie, die imstande ist, relativ hohen Speisespannungen zu widerstehen
DE69032735T2 (de) Verfahren zum Herstellen von Hochspannungs- und Niederspannungs-CMOS-Transistoren in einem einzigen integrierten Schaltungs-Chip
DE69525188T2 (de) Hoch- und Niederspannungs-CMOS-Bauteil und Herstellungsverfahren
DE69209678T2 (de) Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung
DE69609313T2 (de) Halbleiterfeldeffektanordnung mit einer sige schicht
DE69432918T2 (de) Verfahren zum Herstellen eines CMOS-Bauteil mit Hoch- und Niedrigspannungstransistoren
DE69332619T2 (de) Verfahren zur Herstellung von einem Feldeffektbauelement mit einem isolierten Gatter
DE69132570T2 (de) Selbstjustierte Bipolartransistorstruktur und deren Herstellungsprozess
DE68925116T2 (de) In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür
DE68928326T2 (de) Eingeschlossener transistor mit eingegrabenem kanal
DE4233236A1 (de) Halbleitereinrichtung und herstellungsverfahren dafuer
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE3856174T2 (de) Halbleiteranordnung mit einem isolierten vertikalen Leistungs-MOSFET.
DE3720156A1 (de) Integrierte schaltung mit einem vertikal-mos
DE2352762A1 (de) Verfahren zur herstellung einer halbleiteranordnung mit komplementaeren feldeffekt-transistoren
DE2253702A1 (de) Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung
DE19711729A1 (de) Horizontal-Feldeffekttransistor und Verfahren zu seiner Herstellung
DE4041050C2 (de) Integrierter Schaltkreis und Verfahren zur Bildung eines Halbleiterbauelements
DE3856150T2 (de) Halbleiteranordnung und verfahren zur herstellung

Legal Events

Date Code Title Description
8320 Willingness to grant licences declared (paragraph 23)
8327 Change in the person/name/address of the patent owner

Owner name: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

R071 Expiry of right

Ref document number: 524030

Country of ref document: EP