DE69324871T2 - Hochspannungs-MIS-Feldeffektransistor und integrierte Halbleiterschaltung - Google Patents

Hochspannungs-MIS-Feldeffektransistor und integrierte Halbleiterschaltung

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Description

  • Die vorliegende Erfindung bezieht sich auf MIS-Feldeffekttransistoren und insbesondere auf MIS-Feldeffekttransistoren, die eine hohe Spannungsfestigkeit besitzen, und auf eine integrierte Halbleiterschaltkreisvorrichtung, die einen Hochspannungs-MIS- Feldeffekttransistor schafft.
  • Fig. 19 und 20 stellen den Aufbau herkömmlicher Hochspannungs-MIS-Feldeffekttransistoren dar. Der Hochspannungs-MIS-Feldeffekttransistor, der in Fig. 9 dargestellt ist, ist ein MOSFET, der durch den Doppeldiffusionsprozeß hergestellt ist, und er wird als ein vertikaler DMOS bezeichnet, da der Strom unmittelbar unter dem Gate dazu gebracht wird, in einer vertikalen Richtung in einem Halbleitersubtrat zu fließen. Der Hochspannungs-MIS-Feldeffekttransistor, der in Fig. 20 dargestellt ist, ist ein MOSFET, der durch denselben Doppeldiffusionsprozeß hergestellt ist wie in Fig. 19, und er wird als ein horizontaler DMOS bezeichnet, da der Strom gerade unter dem Gate dazu gebracht wird, in einer Querrichtung in einem Halbleitersubstrat zu fließen. Der vertikale DMOS, der in Fig. 19 dargestellt ist, ist eine effektive Struktur als ein diskretes Element, in dem eine Drain-Schicht 9 vom n+-Typ eine Unterlagenoberfläche aufweist, die auf einer Drain-Elektrode 13 angeordnet ist, wobei eine epitaxiale Schicht 20 vom n-Typ, nachfolgend als eine "epi-Schicht" bezeichnet, auf der Drain-Schicht 9 gebildet ist, und eine Vielzahl von Basis-Schichten 3 vom p-Typ ist auf der Oberfläche der epi-Schicht 20 vorgesehen. Weiterhin ist eine Source-Schicht 8 vom n+-Typ in jeder Basis-Schicht 3 vom p-Typ gebildet.
  • Demzufolge ist eine Gate-Elektrode über der epi-Schicht 20 durch ein Paar von Source- Schichten 8 und der Basis-Schicht 3 vorgesehen, um dadurch ein vertikales Element zu bilden. Deshalb wird, wenn eine Umkehr-Bias-Spannung in dem vertikalen DMOS angelegt wird, eine Verarmungsschicht in der vertikalen Richtung erweitert. Um eine ausreichende Spannungsfestigkeit beizubehalten, sollte die Störstellen-Konzentration der epi-Schicht 20 verringert werden und die Dicke davon sollte ausreichend sein.
  • Andererseits wird ein horizontaler DMOS (Fig. 20) unter Verwendung eines Substrats 1 vom p-Typ gebildet. Eine Basis-Schicht 3 vom p-Typ ist auf der Oberfläche vorgesehen und eine Source-Schicht 8 vom n+-Typ ist in dem Substrat der Source-Schicht 8 gebildet. Eine Drain-Schicht vom n-Typ ist auf der Oberfläche des Substrats 1 vorgesehen, die zu der Source-Schicht 8 hinweist. Die Drain-Schicht 9 ist mit der Basis-Schicht 3 durch eine Offset-Schicht 18 vom n-Typ verbunden und eine Gate-Elektrode ist über der Source-Schicht 8 der Basis-Schicht 3 und der Offset-Schicht 18 angeordnet. Demzufolge wird, wenn eine Umkehr-Bias-Spannung angelegt wird, eine Verarmungsschicht horizontal in der Offset-Schicht 18 erweitert. Um die Spannungsfestigkeit beizubehalten, wird eine lange Offset-Schicht 18 geeignet vorgesehen.
  • Ein Leistungs-IC ist entwickelt worden, bei dem ein MOSFET mit einer Spannungsfestigkeit von einigen 100 Volt (V) oder mehr und einem hohen Stromausgang von mehreren Amperes (A) vorgesehen ist, und indem ein Steuerbereich bei einer nierdrigen Spannung von ungefähr 5 V arbeitet. Wie in der japanischen Patentveröffentlichung (kokai) No. 63-314869 offenbart ist, ist ein IC zum Umschalten von Energieversorgungen bereits realisiert worden.
  • Allerdings ist, um einen solchen Leistungs-IC unter niedrigen Kosten zu erhalten, eine Miniaturisierung einer Chip-Größe unentbehrlich. Deshalb ist eine Größenreduktion eines Leistungs-MOSFET, der einen großen Flächenbereich in einem Leistungs-IC besitzt, wichtig. Wenn der Leistungs-MOSFET-Bereich hergestellt wird, wenn der Produktionsvorgang vergrößert wird, ist eine Reduktion der Produktionskosten schwierig, wenn nicht unmöglich.
  • In dem herkömmlichen, vertikalen DMOS. der vorstehend beschrieben ist, wird eine adäquate Dicke benötigt, um eine ausreichende Spannungsfestigkeit beizubehalten. Die Dicke des CMOS-Subtrats, usw., des Steuerschaltungsbereichs kann nicht einfach eingestellt werden, um eine ausreichende Spannungsfestigkeit zu erhalten. Weiterhin fließt der veritkale Strom und die Element-Isolation muß berücksichtigt werden. In diesem Fall werden, da die Bildung einer eingegrabenen bzw. innenliegenden Diffusions- Schicht und ein epitaxiales Wachstum benötigt werden, die Mann-Arbeitsstunden erhöht.
  • Andererseits wird in dem horizontalen DMOS die Verarmungsschicht lateral erweitert und ein Problem der Dicke des Substrats tritt nicht auf. Allerdings wird, um eine notwendige Spannungsfestigkeit sicherzustellen, eine lange Offset-Schicht benötigt. Da eine Sicherstellung des Querschnitts der Offset-Schicht schwierig ist, wird der Widerstand leicht während der Einschaltzeit erhöht. Weiterhin werden, da der Strom dazu gebracht wird, in einer lateralen Richtung zu fließen, die Träger in einen Oxidfilm injiziert, der auf der Oberfläche des Substrats gebildet ist, und werden leicht zu heißen Trägern in einem Bereich mit hoher Stromdichte geändert, wodurch ein Fehler usw. in dem Steuerschaltkreisbereich auftritt, und eine Sicherstellung einer Zuverlässigkeit der Vorrichtung ist schwierig.
  • Weiterhin wird in dem horizontalen DMOS ein Feldoxidfilm, der eine Dicke von ungefähr ein paar tausend Angström besitzt, gewöhnlich zwischen der Source und dem Drain gebildet. In diesem Fall wird in beiden Kantenbereichen des horizontalen DMOS ein sogenannter "bird's beak" konzentriert und eine Restspannung wird in der Bildung des Feldoxidfilms erzeugt. Demzufolge werden Kristalldefekte leicht erzeugt. Weiterhin wird ein sogenanntes "white ribbon", indem ein Nitrid in dem bird's beak gestapelt bzw. angehäuft wird, erzeugt, wodurch eine Spannungsfestigkeit für den Gate-Oxidfilm merkbar verschlechtert wird. Weiterhin ist ausreichend bekannt, daß die Menge der elektrischen Zwischenflächen-Ladung in der Zwischenfläche zwischen dem Feldoxidfilm und dem Silizium groß verglichen mit der Zwischenfläche zwischen dem Gate-Oxidfilm und dem Silizium ist. Als eine Folge wird die Spannungsfestigkeits-Eigenschaft nachteilig verschlechtert.
  • Eine allgemeine MIS-Vorrichtung ist in IEEE SC-19, 3, Seiten 406 bis 413, beschrieben, die einen Wannen-Bereich eines zweiten Leitfähigkeitstyps aufweist, der auf dem Halbleitersubstrats eines ersten Leitfähigkeitstyps gebildet ist. Der MIS-Bereich schafft eine Basis-Schicht eines ersten Leitfähigkeitstyps, die in dem Wannen-Bereich gebildet ist, und eine Source-Schicht eines zweiten Leitfähigkeitstyps, die in der ersten Basis- Schicht gebildet ist, und eine Gate-Elektrode, die über der Source-Schicht über eine isolierende Schicht angeordnet ist. Ein Drain-Bereich schafft eine Drain-Schicht eines zweiten Leitfähigkeitstyps, der in dem Wannen-Bereich gebildet ist.
  • In der DE-A-41 07 909 ist ein MIS-Feldeffekttransistor beschrieben, der einen Wannen- Bereich eines zweiten Leitfähigkeitstyps besitzt, der auf einem Halbleitersubstrat eines ersten Leitfähigkeitstyps gebildet ist. Ein MIS-Bereich liefert ein Paar erster Basis- Schichten vom ersten Leitfähigkeitstyp, Source-Schichten vom zweiten Leitfähigkeitstyp, die in den ersten Basis-Schichten gebildet sind, und eine Gate-Elektrode, die über den Source-Schichten durch eine isolierende Schicht angeordnet ist. Ein Drain-Bereich liefert eine Drain-Schicht vom zweiten Leitfähigkeitstyp, die in einem Kantenbereich eines Wannen-Bereichs gebildet ist.
  • Ein anderer MIS-Feldeffekttransistor ist in der US-A-5034790 beschrieben, der einen Bereich eines zweiten Leitfähigkeitstyps aufweist, der auf einem Halbleitersubstrat eines ersten Leitfähigkeitstyps gebildet ist. Ein MIS-Bereich liefert eine Basis-Schicht vom ersten Leitfähigkeitstyp, eine Source-Schicht vom zweiten Leitfähigkeitstyp, die in der Basis-Schicht gebildet ist, und eine Gate-Elektrode, die über ein isolierendes Gate angeordnet ist, das über der Source-Schicht und einem Bereich des Bereichs vom zweiten Leitfähigkeitstyps filmmäßig gebildet ist. Ein Drain-Bereich liefert eine Drain-Schicht vom zweiten Leitfähigkeitstyp, die in dem Bereich des zweiten Leitfähigkeitstyps gebildet ist. Ein Bereich eines ersten Leitfähigkeitstyps ist in dem Bereich des zweiten Leitfähigkeitstyps zwischen dem MIS-Bereich und dem Drain-Bereich gebildet. Eine halbisolierende Schicht ist durch einen isolierenden Film über dem Bereich angeordnet.
  • Die vorliegende Erfindung ist in Anbetracht der vorstehenden Umstände gemacht worden und besitzt als eine Aufgabe einen Hochspannungs-MIS-Feldeffekttransistor, der die Vorteile des vertikalen DMOS und des horizontalen DMOS realisiert und der mit dem Element, das einen Steuerschaltkreisbereich eines CMOS. usw., bildet auf demselben Substrat montiert werden kann, während eine hohe Zuverlässigkeit und eine ausreichend hohe Spannungsfestigkeit realisiert werden.
  • Diese Aufgabe wird mit einem Hochspannungs-MIS-Feldeffekttransistor, der die Merkmale des Anspruchs 1 besitzt, oder einer integrierten Halbleiterschaltungsvorrichtung, die die Merkmale der Ansprüche 8 und 9 besitzt, gelöst.
  • Bevorzugte Ausführungsformen sind in den beigefügten Unteransprüchen jeweils beschrieben.
  • Wenn eine Rückwärts- bzw. Umkehr-Bias-Spannung in dem vorstehend erwähnten Hochspannungs-MIS-Feldeffekttransistor angelegt wird, werden Verarmungsschichten zuerst von dem Paar der ersten Basis-Schicht und dem Substrat zu dem Wannen-Bereich in den vertikalen MIS-Bereich erweitert und der Strompfad dazwischen wird durch den JFET-Effekt unterbrochen. Weiterhin kann, da der Transistor eine hohe Spannungsfestigkeit besitzt, ein Bereich, in dem eine Verarmungsschicht in einer lateralen Richtung in einem Wannen-Bereich erweitert wird, wie in dem horizontalen DMOS. erhalten werden. Demzufolge kann der Hochspannungs-MIS-Feldeffekttransistor als ein kleines und lateral dünnes Element unter Verwendung einer Doppeldiffusion wie in dem horizontalen DMOS gebildet werden und kann auf demselben Substrat wie in dem Halbleiterelement, das einen Steuerschaltkreisbereich eines CMOS zusammensetzt, usw., gebildet werden.
  • Verarmungsschichten werden von dem unteren Substrat und der oberen, zweiten Basis- Schicht in diesem Wannen-Bereich erweitert und der Strompfad wird durch den JFET- Effekt gerade in diesem Wannen-Bereich unterbrochen. Demzufolge kann eine Hochspannung- bzw. Spannungsfestigkeits-Eigenschaft gerade in dem Wannen-Bereich mit der lateralen Länge beibehalten werden, und dabei ist kein Erfordernis für eine Wannen-Bereichs-Länge vorhanden, die das Problem eines erhöhten Widerstands in dem horizontalen DMOS entstehen läßt. Da die Störstellenkonzentration des Substrats niedrig ist, wenn die Breite der Verarmungsschicht gleichförmig durch Verringern der Störstellenkonzentration der zweiten Basis-Schicht mehr als in der ersten Basis-Schicht gemacht wird, kann der JFET-Effekt effizient in diesem Bereich erhalten werden. Weiterhin wird, da die zweite Basis-Schicht in der Oberfläche des Wannen-Bereichs gebildet worden ist, der einen Strompfad in einer EIN-Zeit bildet, die Erzeugung von heißen Elektronen in einem Feldoxidfilm verhindert, wodurch eine Verbesserung in der Zuverlässigkeit realisiert werden kann. Weiterhin können die Einflüsse des bird's beak in dem Feldoxidfilm und die Menge einer elektrischen Zwischenflächenladung auch verhindert werden.
  • Wenn die Drain-Schicht vom Durchschlags-Typ in der Art und Weise gebildet wird, daß der Wannen-Bereich mit dem Kantenbereich der Drain-Schicht verbunden ist, wird das elektrische Feld an dem Kantenbereich zwischen dem Wannen-Bereich und der Drain- Schicht konzentriert und der Durchschlagspunkt kann an einer Drain-Seite eingestellt werden, und die Spannungsfestigkeits-Eigenschaft, die Stoßspannungsfestigkeits-Eigenschaft und die Zuverlässigkeit der Gate- und Source-Seite, d. h. MIS-Bereich, können verbessert werden. Demzufolge werden die Zuverlässigkeit des MIS-Bereichs und des Steuerschaltkreis-Bereichs erhöht, um dadurch zu ermöglichen, daß die Zuverlässigkeit einer integrierten Schaltung, die diesen Hochspannungs-MIS-Feldeffekttransistor verwendet, verbessert wird. Gerade wenn eine innenliegende Schicht mit hoher Konzentration eines ersten Leitfähigkeitstyps unter der Drain-Schicht gebildet wird, wird ein Punkt, wo das elektrische Feld konzentriert wird, gebildet, und der Punkt des Durchschlags kann an die Seite des Drains eingestellt werden, um dadurch denselben Effekt, wie dies vorstehend erwähnt ist, zu erhalten.
  • Andererseits kann, unter der Verwendung einer Elektrode vom Feldplatten-Typ als eine Source-Elektrode und unter Verwendung einer Elektrode vom Feldplatten-Typ als eine Drain-Elektrode, ein elektrisches Feld, das leicht in dem Kantenbereich jeder Schicht konzentriert wird, relaxed bzw. entspannt werden, und die Spannungsfestigkeit des vorliegenden Hochspannungs-MIS-Feldeffekttransistors kann weiterhin verbessert werden.
  • Wenn eine im wesentlichen konzentrische Struktur als eine Ebene für einen solchen Hochspannungs-MIS-Feldeffekttransistor verwendet wird, ist eine Kantenbehandlung in jeder Schicht nicht erforderlich und der Prozeß und das Design können leicht produziert werden. Weiterhin kann, wenn ein freigelegter Wannen-Bereich von der zweiten Basis-Schicht gebildet wird, der Querschnittsflächenbereich für einen Strompfad erhöht werden und der EIN- bzw. Einschalt-Widerstand kann erniedrigt werden. Andererseits wird, wenn eine Umkehr-Bias-Spannung angelegt wird, eine Verarmungsschicht von der zweiten Basis-Schicht erweitert, sogar zu dem freigelegten Bereich, wodurch bewirkt wird, ein Pinch-off bzw. ein Abklemmen zu erreichen, so daß keine Erniedrigung der Spannungsfestigkeit auftritt.
  • Die Bewegung von Ionen während einer Produktion kann durch Vorsehen eines elektrisch leitenden Bereichs in mindestens einem Teil der Wannen-Bereichsoberfläche über dem MIS-Bereich und dem Drain-Bereich anstelle des Feldoxidfilms durch einen das Gate isolierenden Film vorgesehen werden. Gerade wenn ein Feldoxidfilm auf dem oberen Bereich des elektrisch leitenden Bereichs gestapelt wird, kann die Diffusion von Ionen in dem Feldoxidfilm in den Gate-Oxidfilm hinein verhindert werden. Und da ein bird's beak nicht auf der Siliziumoberfläche gebildet wird, kann die Erzeugung des Kristalldefekts und des "white ribbon" auch verhindert werden. Deshalb kann die Erzeugung eines Leckagestroms in der Wannen-Bereichsoberfläche verhindert werden, was einen Hochspannungs-MIS-Feldeffekttransistor ermöglicht.
  • Durch Bilden eines Offset-Bereichs vom ersten Leitfähigkeitstyp wird eine Verarmungsschicht von einem PN-Übergangsbereich zwischen diesem Offset-Bereich und dem Wannen-Bereich verhindert, wodurch der JFET-Effekt erhalten werden kann, wie dies vorstehend erwähnt ist. Demzufolge wird die Bildung des Pinch-off's leicht gemacht und die Einstellung der Konzentration des Wannen-Bereichs auf ein hohes Niveau kann ausgeführt werden, wodurch ein Hochspannungs-MIS-Feldeffekttransistor mit hoher Spannungsfestigkeit und niedrigem Widerstand gebildet wird. Wenn mindestens ein Teil des Offset-Bereichs unter einer Gate-Elektrode gebildet ist, kann das elektrische Feld unmittelbar unter der Gate-Elektrode entspannt werden und die Verbesserung der Spannungsfestigkeit kann realisiert werden. Weiterhin kann, wenn ein inselförmig geformter Offset-Bereich vorgesehen ist, eine Erhöhung der Wannen-Bereichsoberfläche, die eine hohe Konzentration besitzt, realisiert werden, wodurch der Wannen-Bereich dazu gebracht wird, einen niedrigen Widerstand zu haben, und ein MIS-Feldeffekttransistor mit hoher Spannungsfestigkeit und niedrigem Widerstand kann realisiert werden. Weiterhin ist der vertikale MIS-Bereich auch eingeschlossen. Das elektrische Potential der Offset-Schicht wird aktiv durch elektrisches Verbinden mindestens einer der Basis- Schichten mit dem Offset-Bereich gesteuert und der JFET-Effekt kann erhalten werden, um einen Hochspannungs-MIS-Feldeffekttransistor zu erhalten. Durch Einführen einer Source-Elektrode vom Feld-Platten-Typ oder einer Drain-Elektrode vom Feld-Platten-Typ wird die elektrische Feldkonzentration um die Source-Schicht oder die Drain- Schicht herum entspannt und eine höhere Spannungsfestigkeits-Eigenschaft kann erzielt werden.
  • Durch aktives Steuern des elektrischen Oberflächenpotentials des Wannen-Bereichs kann eine erwünschte Spannungsfestigkeits-Eigenschaft mit einem kürzeren Abstand erhalten werden und ein niedriger Widerstand kann im Betrieb realisiert werden. Insbesondere wird ein eine Spannungsfestigkeit sichernder Bereich, der zum Erhalten einer erwünschten Spannungsfestigkeits-Eigenschaft geeignet ist, in einem Teil des Wannen- Bereichs basierend auf dem Abstand zwischen der Source-Schicht und der Drain- Schicht vorgesehen, und die Spannung dieses den Widerstand sichernden Bereichs wird an die andere Wannen-Bereichs-Oberfläche so angelegt, daß das Feldprofil des anderen Wannen-Bereichs gesteuert werden kann. Demzufolge kann, gerade wenn der Abstand zwischen der Source-Schicht und der Drain-Schicht kurz ist, dieselbe Spannungsfestigkeits-Eigenschaft erhalten werden wie in dem den Widerstand sichernden Bereich. Andererseits wird, da der Abstand zwischen der Source-Schicht und der Drain- Schicht kurz in dem Wannen-Bereich ist, anders als der den Widerstand sichernde Bereich, im Betrieb der Widerstand niedrig. Deshalb kann ein MIS-Feldeffekttransistor mit einer hohen Widerstandsfähigkeit und einem niedrigen Widerstand erzielt werden.
  • Der vorstehend erläuterte Hochspannungs-MIS-Feldeffekttransistor kann in demselben Substrat wie ein bipolarer Transistor oder ein MIS-Feldeffekttransistor, geeignet zum Bilden einer logischen Schaltung, gebildet werden. Ein Steuerschaltkreis-Bereich mit einer hoch widerstandsfähigen Umschalteigenschaft und einer hohen Zuverlässigkeit kann demzufolge unter Verwendung eines Substrats realisiert werden. Weiterhin können ein Wannen-Bereich eines Hochspannungs-MIS-Feldeffekttransistors und eine Wannen-Schicht eines zweiten Leitfähigkeitstyps eines MIS-Feldeffekttransistors, die eine Steuerschaltung bilden, gemeinsam in einer Vorrichtung gebildet werden, um dadurch einen Vorteil im Produktionsverfahren zu erzielen.
  • Es sollte verständlich werden, daß sowohl die vorstehende, allgemeine Beschreibung als auch die nachfolgende, detaillierte Beschreibung beispielhaft und erläuternd sind und dazu vorgesehen sind, eine weitere Erläuterung der Erfindung, wie sie beansprucht ist, zu liefern.
  • Die beigefügten Zeichnungen, die in diese Beschreibung eingeschlossen sind und einen Teil davon bilden, stellen eine bevorzugte Ausführungsform der Erfindung dar, und liefern, zusammen mit der Beschreibung, eine Erläuterung der Aufgaben, der Vorteile und Prinzipien der Erfindung. In den Zeichnungen:
  • Fig. 1a und 1b zeigen jeweils eine Draufsicht und eine Querschnittsansicht, die eine Struktur eines Hochspannungs-MOSFET gemäß einem Beispiel 1 der vorliegenden Erfindung darstellen;
  • Fig. 2 zeigt graphisch den Trägerfluß zu einer EIN-Zeit des Hochspannungs- MOSFET, dargestellt in Fig. 1;
  • Fig. 3 stellt graphisch Bedingungen einer AUS-Zeit des Hochspannungs-MOSFET, dargestellt in Fig. 1, dar;
  • Fig. 4 zeigt eine Querschnittsansicht, die eine andere integrierte Halbleitervorrichtungs-Schaltung darstellt, in der ein Hochspannungs-MOSFET, dargestellt in Fig. 1, und ein CMOS. der eine Steuerschaltung zusammensetzt, auf demselben Substrat gebildet sind;
  • Fig. 5 zeigt eine Querschnittsansicht eines Aufbaus einer integrierten Halbleiterschaltungsvorrichtung, in der die Wannen-Bereiche des CMOS und des Hochspannungs-MOSFET gemeinsam sind, wie in Fig. 4;
  • Fig. 6a und 6b steilen jeweils eine Draufsicht und eine Querschnittsansicht für eine Struktur eines Hochspannungs-MOSFET gemäß einem Beispiel 2 der vorliegenden Erfindung dar;
  • Fig. 7a und 7b stellen jeweils eine Draufsicht und eine Querschnittsansicht für eine Struktur eines Hochspannungs-MOSFET gemäß einem Beispiel 3 der vorliegenden Erfindung dar;
  • Fig. 8 zeigt eine Querschnittsansicht, die eine Struktur eines Hochspannungs- MOSFET gemäß einem Beispiel 4 darstellt, die zum Verständnis der Erfindung nützlich ist;
  • Fig. 9 zeigt eine Querschnittsansicht, die eine Struktur eines Hochspannungs- MOSFET gemäß einem Beispiel 5 darstellt, die zum Verständnis der Erfindung nützlich ist;
  • Fig. 10 zeigt eine Querschnittsansicht, die eine Struktur eines Hochspannungs- MOSFET gemäß einem Beispiel 5 darstellt, die zum Verständnis der Erfindung nützlich ist;
  • Fig. 11 zeigt eine Querschnittsansicht, die eine Struktur eines Hochspannungs- MOSFET gemäß einem Beispiel 6 darstellt, die zum Verständnis der Erfindung nützlich ist;
  • Fig. 12 zeigt eine Querschnittsansicht, die eine Struktur eines Hochspannungs- MOSFET gemäß einem Beispiel 7 darstellt, die zum Verständnis der Erfindung nützlich ist;
  • Fig. 13 zeigt eine Querschnittsansicht, die eine Struktur darstellt, in der ein Beispiel 8 bei dem Hochspannungs-MOSFET gemäß dem Beispiel 4 angewandt wird;
  • Fig. 14 zeigt eine Querschnittsansicht, die eine Struktur darstellt, in der das Beispiel 8 bei dem Hochspannungs-MOSFET gemäß dem Beispiel 5 angewandt wird;
  • Fig. 15 zeigt eine Querschnittsansicht, die eine Struktur darstellt, in der das Beispiel 8 bei dem Hochspannungs-MOSFET gemäß dem Beispiel 6 angewandt wird;
  • Fig. 16 zeigt eine Querschnittsansicht, die eine Struktur darstellt, in der das Beispiel 8 bei dem Hochspannungs-MOSFET gemäß dem Beispiel 7 angewandt wird;
  • Fig. 17 zeigt eine Draufsicht, die einen Planaufbau eines Hochspannungs-MOSFET gemäß einem Beispiel 9 darstellt;
  • Fig. 18 zeigt eine Querschnittsansicht, die einen Querschnittsaufbau des Hochspannungs-MOSFET der Fig. 17 gemäß dem Beispiel 9 darstellt;
  • Fig. 19 zeigt eine Querschnittsansicht, die einen herkömmlichen, vertikalen DMOS darstellt; und
  • Fig. 20 zeigt eine Querschnittsansicht, die einen herkömmlichen, horizontalen DMOS darstellt.
  • Gemäß der vorliegenden Erfindung setzt ein MIS-Feldeffekttransistor eine einzigartige Schaltungsstruktur ein, um eine hohe Spannungsfestigkeit mit einer hohen Zuverlässigkeit zu erzielen. Ein Beispiel der derzeit bevorzugten Ausführungsform der Erfindung wird nun im Detail beschrieben.
    • Beispiel 1
  • Die Fig. 1(a) und 1(b) stellen in einer Draufsicht und einer Querschnittsstruktur eine Struktur eines Hochspannungs-MOSFET gemäß dem Beispiel 1 der Erfindung dar. Zuerst wird die Struktur im Querschnitt des Hochspannungs-MOSFET, dargestellt in Fig. 1(b), beschrieben werden. Auf einem Siliziumsubtrat 1 von p-Typ mit ungefähr 80 Ohm cm wird eine Wannen-Schicht 2 vom n-Typ gebildet, die die Oberflächen-Störstellen-Konzentration von 2 · 10¹&sup6; cm&supmin;³ und eine Tiefe von ungefähr 6 Mikrometern besitzt. In der Wannen-Schicht 2 ist ein MOS-Bereich 25 auf der linken Seite gebildet und ein Drain-Bereich 26 ist auf der rechten Seite gebildet. In dem MOS-Bereich 25 ist ein Paar erster Basis-Schichten 3 vom p-Typ mit einer einen Kanal bildenden Schicht gebildet, die die Oberflächen-Konzentration von ungefähr 1 · 10¹&sup7; cm&supmin;³ und eine Tiefe von 1,5 Mikrometern besitzt. In der ersten Basis-Schicht sind eine Source-Schicht 8 von n+- Typ und eine Basis-Kontakt-Schicht vom innenliegenden p+-Typ jeweils gebildet. Eine Gate-Elektrode 7 ist auf einem Paar Source-Schichten 8 angeordnet, die die erste Schicht 3 und die Wannen-Schicht 2 kreuzen, und zwar durch einen Gate-Oxidfilm 6, der eine Dicke von einigen hundert Angström besitzt. Weiterhin ist mit der Source- Schicht 8 und der Basis-Kontaktschicht 10 eine Source-Verdrahtung 12 verbunden, die einen 5 Mikrometer vorstehenden Feld-Platten-Bereich 12a zu einer Drain-Schicht 9 hin bildet, die später hier beschrieben werden wird, und zwar auf einem isolierenden Film 11. Deshalb besitzen in dem MOS-Bereich 25 die Source-Schicht 8 und die erste Schicht 3 eine Doppel-Diffusions-Struktur, die ähnlich zu dem Kanal-Bereich des herkömmlichen, vertikalen DMOS ist. Weiterhin wird das elektrische Feld in dem Kantenbereich der Source-Schicht 8 entspannt, und eine Struktur mit hoher Spannungsfestigkeit ist erhaltbar.
  • Andererseits ist in einem Drain-Bereich 26, der auf der rechten Seite der Wannen- Schicht 2 gebildet ist, eine Drain-Schicht 9 vom n+-Typ auf der Oberfläche der Wannen- Schicht 2 gebildet und mit der Drain-Schicht 9 ist eine Drain-Verdrahtung 13 verbunden. Die Seite des MOS-Bereichs 25 der Drain-Verdrahtung 13 bildet einen Feld-Platten- Bereich 13a, der auf den isolierenden Film 11 vorstehend ist, und zwar wie in der Source-Verdrahtung 12. Demzufolge wird das elektrische Feld in dem Kantenbereich der Seite der Source-Schicht 8 der Drain-Schicht 9 entspannt und eine Struktur mit hoher Spannungsfestigkeit wird realisiert.
  • In dem vorliegenden Hochspannungs-MOSFET ist eine zweite Basis-Schicht 4 eines p-Typs zwischen der ersten Basis-Schicht 3 und der Drain-Schicht 9 auf der Wannen- Schicht 2 gebildet. Die zweite Basis-Schicht 4 besitzt eine Oberflächen-Konzentration von ungefähr 5 · 10¹&sup6; cm&supmin;³ und eine Tiefe von ungefähr 1 Mikrometer. Auch ist die zweite Basis-Schicht 4 mit einem Feldoxidfilm 5 abgedeckt, der eine Tiefe von ungefähr 1 Mikrometer besitzt, und auf dem Film 5 ist der isolierende Film 11 gebildet.
  • Die Struktur, die in der Draufsicht des Hochspannungs-MOSFET ersichtlich ist, ist eine konzentrische Struktur, wie in Fig. 1 dargestellt ist, in der eine zweite Basis-Schicht 4, eine erste Basis-Schicht 3, eine Source-Schicht 8 und eine Gate-Elektrode 7 auf der Drain-Schicht in dieser Reihenfolge zentriert sind. Wenn die konzentrische Struktur verwendet wird, ist eine Behandlung des Kantenbereichs jeder Schicht in der Richtung der Kanalbreite, d. h. in der Richtung entlang der Source-Schicht und der Gate-Elektrode, nicht erforderlich, und das Design erleichtert demzufolge eine Herstellung, d. h. eine Reduktion des Behandlungsvorgangs des Kantenbereichs in dem Herstellprozeß kann realisiert werden.
  • Als nächstes wird, unter Bezugnahme auf die Querschnittsansichten der Fig. 2 und 3, ein Betrieb des Hochspannungs-MOSFET der Fig. 1 beschrieben werden, Fig. 2 stellt einen Fluß 27 eines Elektrons zu der EIN- bzw. Einschalt-Zeit dar. In der vorstehend erwähnten MOSFET-Struktur beträgt die Schwellwertspannung ungefähr 1 V, und wenn ungefähr 5 V an die Gate-Elektrode 7 unter einer Drain-Spannung angelegt wird, wird die Polarität der Oberfläche der ersten Basis-Schicht 3 umgekehrt und Elektronen, die Träger sind, fließen in die Wannen-Schicht 2 hinein, wie durch die Strömung 27 dargestellt ist. Diese Elektronen fließen zuerst nach unten, wie in einem Fall eines typischen, vertikalen DMOS. und der Fluß wird dann zu einer lateralen Richtungsströmung entlang der Wannen-Schicht 2 geändert. Dann erreichen die Elektronen die Drain-Schicht 9 und werden darin absorbiert.
  • Ein Punkt, der in dem vorliegenden Beispiel angemerkt werden sollte, ist derjenige, daß der Pfad, wo Elektronen fließen, mit der ersten Basis-Schicht 3 und der zweiten Basis- Schicht 4 abgedeckt ist, so daß Elektronen, die Träger sind, nicht in Kontakt mit dem Oxidfilm 5 gebracht werden. Deshalb werden, gerade wenn bewirkt wird, daß ein großer Strom fließt, die Elektronen nicht zu heißen Elektronen hin geändert, indem sie zu dem Feldoxidfilm 5 implantiert werden, und sie beeinflussen nicht die andere, logische Schaltung.
  • Fig. 3 stellt Schaltungszustände zu einer AUS-Zeit dar. Wenn eine niedrige Spannung an die Gate-Elektrode 7, die Source-Schicht 8, die erste Basis-Schicht 3, die zweite Basis-Schicht 4 und das Substrat 1 angelegt wird und eine hohe Spannung an die Drain- Schicht 9 angelegt wird, wird ein Umkehr-Bias-Spannungs-Zustand eingerichtet. In diesem Fall wird, wie durch eine strichpunktierte Linie dargestellt ist, eine Verarmungsschicht 28 zu einem PN-Übergang zwischen der ersten Basis-Schicht 3, der zweiten Basis-Schicht 4 und die Wannen-Schicht 2 und dem Substrat 1 erweitert und ein elektrisches Feld wird gebildet. Demzufolge wird, wenn die Verarmungsschicht 28 von der ersten Basis-Schicht 3 erweitert wird und das Substrat 1 betrachtet wird, der innere Bereich der Wannen-Schicht 2 unter der Gate-Elektrode eingeschnürt bzw. abgeklemmt (29a) und der Pfad, wo Elektronen fließen, wird blockiert, wie in einem Fall eines JFET.
  • Weiterhin wird, wenn die Verarmungsschicht 28, die von der zweiten Basis-Schicht 4 erweitert ist, und das Substrat 1 betrachtet werden, der innere Bereich der Wannen- Schicht 2 unter der zweiten Basis-Schicht 4 abgeklemmt bzw. eingeschnürt (29b) und der Pfad, wo Elektronen fließen, wird auch blockiert, wie in einem Fall eines JFET. Deshalb wird, wenn eine Umkehr-Bias-Spannung angelegt wird, der Strompfad in dem Wannen-Bereich 2 durch den JFET-Effekt blockiert. Demzufolge wird eine lange Offset-Schicht, die eine niedrige Konzentration besitzt, die zum Sicherstellen der Spannungsfestigkeit in einem herkömmlichen, lateralen DMOS erforderlich war, nicht benötigt und die Konzentration der Wannen-Schicht 2 kann auf ein hohes Niveau eingestellt werden.
  • Insbesondere kann, da das elektrische Feld durch den vorstehend erwähnten JFET entspannt wird, eine Kompatibilität zwischen den hohen Stromausgängen in der hohen Spannungsfestigkeit und dem niedrigen EIN-Widerstand realisiert werden. Um effektiv den JFET-Effekt unter der zweiten Basis-Schicht 4 zu erhalten, ist die Beibehaltung einer Balance des Pinch-Offs erforderlich und es ist bevorzugt, daß die Störstellen-Konzentration in der zweiten Basis-Schicht 4 auf ein geringfügig niedrigeres Niveau als dasjenige der ersten Basis-Schicht 3 eingestellt wird.
  • Wie vorstehend erläutert ist, kann in dem vorliegenden Hochspannungs-MOSFET ein Abschnitt mit hoher Spannungsfestigkeit in einer lateralen Richtung wie in einem herkömmlichen, lateralen DMOS gebildet werden. Deshalb besteht dabei ein geringer oder kein Bedarf für ein dickes Substrat und eine ausreichende Spannungsfestigkeit kann unter Verwendung eines Substrats erhalten werden, das dieselbe Dicke wie diejenige des CMOS hat - und ein bipolarer Transistor, der einen Schaltkreisbereich bildet, usw.. Die Erhöhung des EIN-Widerstands, was ein Problem des lateralen DMOS und das Problem des Stands der Technik eines Auftretens der heißen Elektronen gewesen ist, kann gelöst werden. Demzufolge können, wie in Fig. 4 und Fig. 5 dargestellt ist, ein Steuerschaltkreis-Bereich 30 mit einer niedrigen Spannungsfestigkeit ebenso wie demzufolge ein Hochspannungs-MOSFET-Bereich 31 auf demselben Substrat gebildet werden.
  • Fig. 4 stellt eine Querschnittsansicht einer integrierten Halbleiterschaltungsvorrichtung dar, in der ein Steuerschaltungsbereich 30 mit niedriger Spannungsfestigkeit durch ein CMOS gebildet ist, der aus einem MOS vom n-Kanal-Typ, gebildet in dem Graben 16 des p-Typs, und einem MOS vom p-Kanal-Typ, gebildet in dem Graben 17 vom n-Typ, zusammengesetzt ist, und der vorstehend erwähnte Hochspannungs- MOSFET 31 wird durch einen Chip gebildet.
  • Fig. 5 stellt eine Querschnittsansicht einer integrierten Halbeiterschaltungsvorrichtung dar, in der ein Steuerschaltkreis-Bereich 31 mit einer niedrigen Spannungsfestigkeit durch einen CMOS gebildet ist, und der MOSFET 31-2 mit einer hohen Spannungsfestigkeit ist durch einen Chip gebildet. In der vorliegenden Schaltkreisvorrichtung sind der Graben bzw. die Wanne 17 vom n-Typ und die Wannen-Schicht 2, die den Hochspannungs-MOSFET 31 bilden, zu derselben Zeit gebildet. Demzufolge können in einer integrierten Chip-Halbleiter-Schaltkreisvorrichtung, die einen Hochspannungs- MOSFET 31 des vorliegenden Beispiels verwendet, eine Wanne mit einer hohen Spannungsfestigkeit und eine Wanne mit einer niedrigen Spannungsfestigkeit zu derselben Zeit gebildet werden und die Zeit für den Chip-Herstellvorgang kann verkürzt werden.
    • Beispiel 2
  • Fig. 6(a) stellt eine Draufsicht dar und Fig. 6(b) stellt eine Querschnittsansicht eines Hochspannungs-MOSFET gemäß dem Beispiel 2 der vorliegenden Erfindung dar.
  • Das vorliegende Beispiel schafft eine Wannen-Schicht 2, einen MOS-Bereich 25 und einen Drain-Bereich 26 wie in einem Fall des Hochspannungs-MOSFET gemäß dem Beispiel 1 der Fig. 1, und die Struktur und die Betriebsweise davon sind immer dieselben. Deshalb werden Erläuterungen der entsprechenden Bereiche weggelassen werden. Ein Punkt, der in dem vorliegenden Beispiel angemerkt werden sollte, ist zunächst, daß die Wannen-Schicht nicht unmittelbar unter der Drain-Schicht 9 positioniert ist, wie in der Querschnittsstruktur (Fig. 6(b)) dargestellt ist. Weiterhin wurde, in der Draufsicht, die Struktur (Fig. 6(a)) einer Vielzahl von freigelegten Bereichen 36, in denen die Wannen-Schicht 2 freigelegt wurde, gebildet.
  • Insbesondere liegt, gemäß der Querschnittsstruktur des vorliegenden Beispiels, die Wannen-Schicht 2 unter der Drain-Schicht 9, ist allerdings zu dieser verschoben angeordnet, und die Wannen-Schicht 2 ist mit der Drain-Schicht 9 an dem Kantenbereich der Seite der Source-Schicht 8 der Drain-Schicht 9 verbunden. Deshalb wird ein elektrisches Feld nahe der Seite der Drain-Schicht 8 der Wannen-Schicht 2 konzentriert und ein Durchbruchspunkt 35 ist unmittelbar unter der Drain-Schicht 9 gebildet. Demzufolge kann die Spannungsfestigkeits-Eigenschaft in der Gate-Elektrode 7 und der Source- Schicht 8, das bedeutet der MOS-Bereich 25, verbessert werden und eine starke Struktur für die Durchbruchsspannung ebenso wie für den Stoßstrom kann erhalten werden.
  • In einer herkömmlichen DMOS-Struktur ist die Beibehaltung der Spannungsfestigkeit zwischen der Gate-Elektrode 7 und der Source-Schicht 8 schwierig. Gemäß der Erfindung wird eine Verarmungsschicht in dem MOS-Bereich 25 erweitert, gerade wenn eine Source-Drain-Umkehr-Bias-Spannung von ungefähr 30 V oder mehr angelegt wird, und zwar durch Einstellen eines Durchbruchspunkts 35 an der Seite der Drain-Schicht 9, wie in dem vorliegende Beispiel, und eine hohe Spannungsfestigkeit kann beibehalten werden. Deshalb kann, wenn der MOS-Bereich 25 auf demselben Substrat gebildet wird, die Zuverlässigkeit des MOS-Bereichs 25, der die Steuerseite beeinflussen kann, auch verbessert werden, und ein Hochspannungs-MOSFET, der leicht auf derselben Struktur wie ein Steuerschaltkreis mit einer niedrigen Spannungsfestigkeit, der ein CMOS. usw., besitzt, gebildet wird, kann realisiert werden.
  • Unter Bezugnahme auf den strukturellen Plan der Vorrichtung ist ein Bereich, in dem die Wannen-Schicht 2 zu der zweiten Basis-Schicht 4 vorstehend ist, ein Bereich 36, in dem die Wannen-Schicht 2 zu dem Feldoxidfilm 5 freigelegt ist, gebildet.
  • Demzufolge kann, da der Querschnittsflächenbereich des Wannen-Bereichs 2 während des Betriebs vergrößert wird, der EIN-Widerstand mehr herabgesetzt werden, so daß ein Betrieb mit hohem Ausgangsstrom realisiert werden kann. Andererseits wird, wenn eine Umkehr-Bias-Spannung angelegt wird, eine Verarmungsschicht von der zweiten Basis-Schicht 4 erweitert, die sandwichartig den freigelegten Bereich 36 zwischenfügt, und ein JFET-Effekt kann im wesentlichen so, wie in dem Beispiel 1, erhalten werden, wodurch die Verschlechterung der Spannungsfestigkeits-Eigenschaft klein ist.
    • Beispiel 3
  • Fig. 7(a) und Fig. 7(b) stellen einen strukturellen Plan und eine Querschnittsstruktur eines Hochspannungs-MOSFET gemäß dem Beispiel 3 der vorliegenden Erfindung dar. Das vorliegende Beispiel schafft eine Wannen-Schicht 2, einen MOS-Bereich 25 und einen Drain-Bereich 36, wie in einem Fall des Hochspannungs-MOSFET gemäß dem Beispiel 1 der Fig. 1, und die Struktur und der Betrieb davon sind nahezu dieselben. Deshalb werden Erläuterungen entsprechender Bereiche weggelassen werden. Ein Punkt, der in dem vorliegenden Beispiel angemerkt werden sollte, ist derjenige, daß eine innenliegende bzw. eingegrabene Schicht 14 vom p+-Typ unmittelbar unter der Drain-Schicht 9 in der Querschnittsstruktur (Fig. 7(b)) gebildet ist. Weiterhin wird, um die innenliegende Schicht 14 zu bilden, eine epitaxiale Wachstumsschicht 15 vom p-Typ auf dem Substrat 1 gebildet. Da in dem vorliegenden Beispiel ein elektrisches Feld auf dem oberen Bereich der innenliegenden Schicht 14 konzentriert ist, wird ein Flächenbereich unmittelbar unterhalb der Drain-Schicht 9 ein Durchbruchspunkt. Deshalb kann eine Eigenschaft der Spannungsfestigkeit des MOS-Bereichs 25 verbessert werden, wie in dem Fall von Beispiel 2, und eine starke Struktur für die Durchbruchsspannung und die Stoßspannung kann realisiert werden.
    • Beispiel 4
  • Fig. 8 stellt eine Querschnittsstruktur eines Hochspannungs-MOSFET gemäß Beispiel 4 dar, das beim Verständnis der Erfindung nützlich ist. In dem Hochspannungs- MOSFET ist eine Wannen-Schicht 2 mit einer Oberflächenkonzentration von ungefähr 2 · 10¹&sup6; cm&supmin;³ und einer Dicke von ungefähr 6 Mikrometern in einem Siliziumsubstrat 1 vom Typ mit ungefähr 80 Ohm cm dann gebildet. In der inneren Oberfläche der Wannen-Schicht 2 ist eine Basis-Schicht 3 vom p-Typ mit einer Oberflächenkonzentration von ungefähr 1 · 10¹&sup7; cm&supmin;³ gebildet und in der inneren Oberfläche der Basis-Schicht 3 ist eine Source-Schicht 8 vom n-Typ gebildet. Die gesamte Oberfläche der Wannen- Schicht 2 ist mit einem Gate-Oxidfilm 6 abgedeckt, der eine Dicke von ein paar hundert Angström besitzt. Weiterhin ist eine polykristalline Silizium-Gate-Elektrode 7 oberhalb der Kante der Source-Schicht 8, eine Oberfläche der Basis-Schicht 3 und der Oberfläche der Wannen-Schicht 2 durch den Gate-Oxidfilm 6 angeordnet. In diesem Fall bilden die Basis-Schicht 3 und die Source-Schicht 8 eine Doppel-Diffusions-Struktur und ein Kanal wird durch eine Spannung gebildet, die an die Gate-Elektrode 7 angelegt ist, um dadurch den MOS-Bereich 25 zu bilden.
  • Weiterhin ist eine Drain-Schicht 9 vom n-Typ in einem Oberflächenbereich gebildet, die zu dem MOS-Bereich 25 in der Wannen-Schicht 2 hinweist, so daß ein Drain-Bereich 26 gebildet ist. Eine Source-Verdrahtung 12 ist mit dem MOS-Bereich 25 verbunden und eine Drain-Verdrahtung 13 ist verbunden.
  • Ein Punkt, der in Bezug auf den MOSFET des Beispiels 4 angemerkt werden sollte, ist derjenige, daß eine polykristalline Silizium-Schicht 41 oberhalb der Oberfläche der Wannen-Schicht 2 durch den Gate-Oxidfilm 6 zwischen dem MOS-Bereich 25 und dem Drain-Bereich 26 gebildet ist. Die polykristalline Silizium-Schicht 41 ist ein elektrischer Leiter und verhindert die Speicherung von Ionen in dem Gate-Oxidfilm bei der Herstellung durch die Bewegung von Ionen. Durch die Einführung der polykristallinen Silizium- Schicht 41 wird kein Feldoxidfilm, wie beispielsweise ein LOCOS. usw., auf der Siliziumoberfläche gebildet und der Kristalldefekt in dem bird's beak und der Einfluß des white ribbon können verhindert werden.
  • Wenn eine Umkehr-Bias-Spannung an den MOSFET des vorliegenden Beispiels angelegt wird, wird eine Verarmungsschicht von dem PN-Übergangs-Bereich zwischen der Basis-Schicht 3 vom p-Typ und der Wannen-Schicht 2 und von dem PN-Übergangs-Bereich zwischen dem Siliziumsubstrat 1 und der Wannen-Schicht 2 erweitert. Da eine Störstellenkonzentration in der Wannen-Schicht 2 und dem Substrat 1 niedrig ist, wird eine Verarmungsschicht zunehmend zu diesen Bereichen erweitert. Wenn eine Umkehr- Bias-Spannung von einigen hundert V angelegt wird, wird eine Verarmungsschicht zu einem Bereich unmittelbar unter der polykristallinen Silizium-Schicht 41 erweitert und ein potentielles Profil wird unmittelbar unter der polykristallinen Silizium-Schicht 41 erzeugt. Deshalb besitzt die Oberfläche der Wannen-Schicht 2 unmittelbar unterhalb der polykristallinen Silizium-Schicht 41 eine Anzahl von sich addierenden Fehlern und eine Anzahl von Zwischenflächen-Ladungen erzeugen einen Leckagestrom, um dadurch die Festigkeitseigenschaft zu verschlechtern. Allerdings wird in dem vorliegenden Beispiel kein bird's beak erzeugt und die Menge an Kristalldefekten, d. h. die sich addierenden Fehler, ist klein. Weiterhin ist, da die Bewegung von Ionen bei der Herstellung verhindert wird, die Menge der Zwischenflächen-Ladung auch klein. Demzufolge kann das Auftreten eines Leckagestroms verhindert werden, um dadurch einen MOSFET mit einer hohen Spannungsfestigkeit zu bilden. Zusätzlich verhindert die polykristalline Silizium-Schicht 41 eine Diffusion von Ionen von dem isolierenden Film 11, der auf der Schicht 41 gestapelt ist, zu dem Gate-Oxidfilm 6, und die Erhöhung der Zwischenflächen-Ladung ist klein, wodurch eine hohe Spannungsfestigkeit realisiert werden kann. Der strukturelle Plan des MOSFET mit hoher Spannungsfestigkeit des Beispiels 4 basiert auf einer konzentrischen Bildung unter Verwendung des Drain-Bereichs als die Mitte, wie in dem vorstehend erwähnten Beispiel. Weiterhin kann unter Verwendung des Drain-Bereichs, wie in dem Beispiel 2 oder 3, eine hohe Spannungsfestigkeit realisiert werden.
    • Beispiel 5
  • Die Fig. 9 und 10 stellen eine Querschnittsstruktur eines Hochspannungs- MOSFET gemäß eines Beispiels 5 dar, das beim Verständnis der Erfindung nützlich ist. Das meiste der Struktur des MOSFET des vorliegenden Beispiels ist dasselbe wie dasjenige des Beispiels 4 und die Beschreibung entsprechender Bereiche ist weggelassen, während die entsprechenden Bereiche durch dieselben Bezugszeichen bezeichnet sind. Ein Punkt, der bei der Struktur des MOSFET des vorliegenden Beispiels angemerkt werden sollte, ist derjenige, daß eine Offset-Schicht 42 vom p-Typ, die eine Oberflächenkonzentration von 9 · 10¹&sup6; cm&supmin;³ besitzt, auf der Oberfläche der Wannen-Schicht 2 zwischen dem MOS-Bereich 25 und dem Drain-Bereich 26 gebildet ist. Zuerst wird in dem Hochspannungs-MOSFET, dargestellt in Fig. 9, die bei dem Verständnis der Erfindung nützlich ist, eine Offset-Schicht 42 in einem unteren Bereich der polykristallinen Silizium-Schicht 41 gebildet. Deshalb wird, wenn eine Umkehr-Bias- Spannung an den MOSFET angelegt wird, eine Verarmungsschicht von dem PN- Übergangs-Bereich zwischen der Offset-Schicht 42 und der Wannen-Schicht 2 ebenso wie von dem PN-Übergangs-Bereich zwischen der Basis-Schicht 3 und der Wannen- Schicht 2 und dem PN-Übergangs-Bereich zwischen dem Substrat 1 und der Wannen- Schicht 2 erweitert. Wenn eine Verarmungsschicht, die sich von irgendeinem der PN- Übergangs-Bereiche erstreckt bzw. davon erweitert ist, in Kontakt mit der Offset-Schicht 42 gebracht wird, und das Potential der Offset = Schicht 42 festgelegt ist, wird eine Verarmungsschicht von der gesamten Offset-Schicht 42 zu der Wannen-Schicht 2 hin, die eine niedrige Konzentration besitzt, erweitert. Deshalb können die Wannen-Schicht 2 von der Offset-Schicht 42 und das Substrat 1 durch die zwei Verarmungsschichten abgeklemmt werden und der Strompfad kann blockiert werden, wie in dem JFET, um dadurch eine hohe Spannungsfestigkeit zu erhalten. Da eine erwünschte Spannungsfestigkeit gerade dann erhalten werden kann, wenn die Störstellenkonzentration erhöht wird, kann ein niedriger Widerstand während des Betriebs durch Vergrößern der Störstellenkonzentration realisiert werden. Wie vorstehend beschrieben ist, können in dem MOSFET gemäß dem vorliegenden Beispiel eine hohe Spannungsfestigkeit ebenso wie ein niedriger Widerstand realisiert werden. Natürlich wird eine Leckagestrom nicht in der Oberfläche der Wannen-Schicht, wie in dem Beispiel 4, erzeugt, was auch einen Hochspannungs-MOSFET realisiert.
  • Weiterhin wird in einem MOSFET, der in Fig. 10 dargestellt ist, die zum Verständnis der Erfindung nützlich ist, eine Offset-Schicht 42 zu einem Bereich unmittelbar unter einer polykristallinen Silizium-Gate-Elektrode 7 erweitert. Deshalb kann die Konzentration des elektrischen Felds, die unmittelbar unter einer polykristallinen Silizium-Gate- Elektrode 7 erzeugt ist, entspannt werden und eine höhere Spannungsfestigkeits-Eigenschaft kann erhalten werden.
  • In diesem Fall kann durch Anlegen einer erwünschten Spannung an die polykristalline Silizium-Schicht 41 die Spannung der Offset-Schicht 42 aktiv kontrolliert werden, und eine Bias-Spannung, die das Abklemmen bzw. den Pinch-off erzeugt, kann auch kontrolliert bzw. gesteuert werden.
    • Beispiel 6
  • Fig. 11 stellt einen Querschnitt eines Hochspannungs-MOSFET gemäß einem Beispiel dar, das beim Verständnis der Erfindung nützlich ist. Die Struktur des MOSFET gemäß dem vorliegenden Beispiel ist im wesentlichen dieselbe wie diejenige des MOSFET, der in dem Beispiel 4 dargestellt ist, und die Beschreibungen der entsprechenden Bereiche werden weggelassen werden, während die gemeinsamen Bereiche bzw. Teile durch dieselben Bezugszeichen bezeichnet sind. Die Punkte, die in dem MOSFET des vorliegenden Beispiels angeführt werden sollten, sind diejenigen, daß eine Offset-Schicht vom p-Typ auf der Oberfläche der Wannen-Schicht 2 gebildet ist, wie in dem Beispiel 5, und daß die Offset-Schicht aus drei inselförmigen Offset-Schichten 42.1 bis 42.3 zusammengesetzt ist. Die inselförmigen Offset-Schichten 42.1 bis 42.3 sind dieselben Diffusions-Schichten vom p-Typ wie die Offset-Schicht des Beispiels 5, und der MOSFET des vorliegenden Beispiels ist derselbe Hochspannungs- MOSFET wie der MOSFET gemäß dem Beispiel 5 dahingehend, daß die Verarmungsschichten, die von solchen Offset-Schichten 42.1 bis 42.3 erweitert sind, in einer Umkehr-Bias-Spannung abgeklemmt sind.
  • Weiterhin sind in dem MOSFET des vorliegenden Beispiels die Offset-Schichten 42.1 bis 42.3 als inselförmige Bereiche separiert und die Oberfläche der Wannen- Schicht 2 besteht charakteristisch zwischen den Offset-Schichten 42.1 bis 42.3. Zum Beispiel ist, wenn die Wannen-Schicht 2 durch eine thermische Diffusion nach einer Ionenimplantation gebildet ist, die Störstellenkonzentration die höchste in der Oberfläche der Wannen-Schicht 2. Demzufolge kann durch Bilden der inselförmigen Offset-Schicht die Oberfläche mit hoher Konzentration verbleiben und die Störstellenkonzentration der gesamten Wannen-Schicht 2 ist hoch und der Widerstandswert der Wannen-Schicht 2 wird erniedrigt. Demzufolge kann durch Bilden der Offset-Schicht als die inselförmigen Offset-Schichten 42.1 bis 42.3 ein MOSFET mit einer hohen Spannungsfestigkeit und niedrigem Widerstand gebildet werden. In einem Fall, wo die Wannen-Schicht 2 ohne eine Ionenimplantation gebildet ist, gerade zum Beispiel dann, wenn ein epitaxiales Wachstum verwendet wird, wird dotiertes Phosphor auf der Oberfläche angehäuft. Demzufolge besitzt, durch Belassen der Oberfläche der Wannen-Schicht 2, die Wannen- Schicht 2 eine hohe Konzentration. Wie vorstehend beschrieben ist, kann in dem MOSFET des vorliegenden Beispiels ein niedriger Widerstand durch den JFET- Effekt realisiert werden, wie dies in dem Beispiel 5 erläutert ist, und die Störstellenkonzentration kann erhöht werden, so daß ein MOSFET mit einer hohen Spannungsfestigkeit und einem niedrigem Widerstand realisiert werden kann. Wenn eine Umkehr-Bias-Spannung angelegt wird, werden Verarmungsschichten jeweils von diesen inselförmigen Offset-Schichten 42.1 bis 42.3 erweitert und die Wannen-Schichten zwischen den Offset-Schichten 42.1 bis 42.3 besitzen jeweils eine Verarmungsschicht so, daß eine Spannungsfestigkeit erhalten wird. Weiterhin ist, da die Oberfläche der Wannen-Schicht 2 einen kleinen Stapelfehler und eine geringe Zwischenflächen-Ladung besitzt, die Erzeugung eines Leckagestroms sehr klein.
  • Das vorliegende Beispiel verwendet drei inselförmige Offset-Schichten 42.1 bis 42.3. Trotzdem können zwei oder vier oder mehr Schichten verwendet werden. Weiterhin kann die Spannung der inselförmigen Offset-Schichten 42.1 bis 42.3 aktiv durch die polykristalline Silizium-Schicht 41 gesteuert bzw. kontrolliert werden.
    • Beispiel 7
  • Fig. 12 stellt einen Querschnitt eines Hochspannungs-MOSFET gemäß einem Beispiel 7 dar, das zum Verständnis der Erfindung nützlich ist. Die Struktur des MOSFET gemäß dem vorliegenden Beispiel ist im wesentlichen dieselbe wie diejenige des MOSFET, der in dem Beispiel 4 dargestellt ist, und die Beschreibung der entsprechenden Bereiche wird weggelassen werden, wobei die entsprechenden Bereiche durch dieselben Bezugszeichen bezeichnet sind. Die Punkte, die in MOSFET des vorliegenden Beispiels erwähnt werden sollten, sind diejenigen, daß ein MOS-Bereich 25 einen vertikalen MOS-Bereich bildet, in dem ein Paar Basis- Schichten 3 und eine Source-Schicht 8 gebildet sind, wie in dem Beispiel 1. Deshalb wird, wenn eine Umkehr-Bias-Spannung angelegt wird, wie in dem Beispiel 1, der vertikale MOS-Bereich 25 zuerst abgeklemmt und der Strom wird blockiert. In diesem Fall wird, da eine Source-Schicht 4 unmittelbar unter beiden Kanten der Gate-Elektrode 7 existiert, das elektrische Feld der Kanten der Gate-Elektrode 7 entspannt, um dadurch eine hohe Spannungsfestigkeit zu entwickeln.
  • Weiterhin ist in dem MOSFET des vorliegenden Beispiels die Offset-Schicht 42 monolithisch mit der Basis-Schicht 3 des vertikalen MOS-Bereichs 25 gebildet. Demgemäß wird das elektrische Potential der Offset-Schicht 42 durch das elektrische Potential der Source gesteuert und das Abklemmen bzw. Pinch-Off wird in einem Bereich unmittelbar unter der Offset-Schicht 42 gebildet, um dadurch eine hohe Spannungsfestigkeit zu entwickeln. Weiterhin kann ein Durchbruchspunkt in einem Umkehr-Bias-Betrieb auf der Seite eines Drain-Bereichs 26 eingestellt werden. Unter Verwendung derselben Drain-Struktur wie in dem Beispiel 2 oder in dem Beispiel 3 kann die Spannungsfestigkeiteigenschaft erhöht werden.
    • Beispiel 8
  • Fig. 13 bis Fig. 16 stellen einen Querschnitt eines Hochspannungs-MOSFET gemäß einem Beispiel 8 dar, das beim Verständnis der Erfindung nützlich ist. Dieser MOSFET bezieht sich auf den MOSFET, der eine Struktur besitzt, die in den Beispielen 4 bis 7 erläutert ist. Die Erläuterung der entsprechenden Bereiche ist weggelassen. In dem MOSFET des vorliegenden Beispiels ist eine Feldplatte 12a, die zu der Seite eines Drain-Bereichs 26 erweitert ist, in einer Source-Verdrahtung 12 gebildet, und eine Feldplatte 13a, die zu der Seite eines MOS-Bereichs 25 erweitert ist, ist in einer Drain-Verdrahtung 13 gebildet. Die Source-Verdrahtung 12 und die Drain-Verdrahtung 13 sind aus Al aufgebaut. Deshalb wird in dem MOSFET des vorliegenden Beispiels die elektrische Feldkonzentration in einem Bereich, zu dem ein elektrisches Feld am besten konzentriert wird, nahe der Source-Schicht 8 und nahe der Drain-Schicht 9 entspannt und der Bruch der Spannungsfestigkeit wird verhindert. Demzufolge kann ein MOSFET mit einer hohen Spannungsfestigkeit realisiert werden. Natürlich kann, gerade wenn eine Feldplatte nur in der Source-Verdrahtung 12 oder der Drain-Verdrahtung 13 gebildet wird, die elektrische Feldkonzentration nahe der Ätz-Schicht entspannt werden, wodurch eine hohe Spannungsfestigkeit erhalten werden kann.
    • Beispiel 9
  • Fig. 17 und 18 stellen einen strukturellen Plan für einen Hochspannungs- MOSFET gemäß einem Beispiel 9 dar, das zum Verständnis der Erfindung nützlich ist. In dem MOSFET des vorliegenden Beispiels ist ein MOS-Bereich 25 ein vertikaler MOS-Bereich, wie in dem Beispiel 7, und das elektrische Potential der Offset- Schicht 42 wird auf das elektrische Source-Potential fixiert. Deshalb wird die Erläuterung der Bereiche entsprechend solchen des Beispiels 7 weggelassen.
  • Ein Punkt, der in dem MOSFET des vorliegenden Beispiels angemerkt werden sollte, ist derjenige, daß das elektrische Potential der Offset-Schicht 42 aktiv durch fünf Feldplatten 45.1 bis 45.5. kontrolliert bzw. gesteuert werden kann. In dem MOSFET des vorliegenden Beispiels ist ein MOS-Bereich 25 im wesentlichen konzentrisch um den Drain-Bereich 26 als die Mitte herum angeordnet, wie in Fig. 17 zu sehen ist. Allerdings ist die Position des Drain-Bereichs 26 in Bezug auf die konzentrischen Kreise versetzt. Deshalb ist der Abstand zwischen dem Drain-Bereich 26 und dem MOS-Bereich 25 für unterschiedliche Positionen unterschiedlich. Ein Bereich eines Querschnitts XVII- Ia ist der Bereich, der den meisten Raum zwischen dem Drain-Bereich 26 und dem MOS-Bereich 25 besitzt, und in diesem Bereich kann eine erwünschte Spannungsfestigkeit durch die Zwischenwannen-Schicht 2 beibehalten werden. Andererseits ist in einem Bereich eines Querschnitts XVIIIb, der zu dem Bereich des Querschnitts XVIIIa hinweist, der Abstand zwischen dem Drain-Bereich 26 und dem MOS-Bereich 25 sehr kurz und die Spannungsfestigkeits-Eigenschaft kann durch die Zwischenwannen- Schicht 2 beibehalten werden.
  • Allerdings wird in dem MOSFET des vorliegenden Beispiels das elektrische Potential für fünf Positionen der Offset-Schicht, dargestellt in dem Querschnitt XVIIIa, zu den Feldplatten 45.1 bis 45.5 über die Feldplatten-Kontakte 46.1 bis 46.5 übertragen. Da die Feldplatten 45.1 bis 45.5 konzentrisch um den Drain-Bereich 26 herum angeordnet sind, wird das elektrische Potential der Offset-Schicht 42 unmittelbar unter den Feldplatten 45.1 bis 45.5 zu jedem elektrischen Potential der Feldplatten 45.1 bis 45.5 beibehalten, d. h. dasselbe Potential wie in dem Querschnitt XVIIIa durch einen LOCOS 47, gerade in dem Querschnitt XVIIIb, mit der Folge, daß das Profil des elektrischen Potentials zwischen dem MOS-Bereich 25 und dem Drain-Bereich 26 so kontrolliert werden kann, daß eine erforderliche Spannungsfestigkeit beibehalten werden kann, gerade dort, wo der Querschnitt XVIIIb eine geringe Breite besitzt. Deshalb kann, gerade wenn die Breite klein ist, die Spannungsfestigkeits-Eigenschaft so wie in dem Querschnitt XVIIIa entwickelt werden. Demzufolge wird in dem MOSFET des vorliegenden Beispiels ein elektrisches Potential, das zum Beibehalten einer erwünschten Spannungsfestigkeit geeignet ist, unter Verwendung einer Vielzahl von Feldplatten an die Wannen-Schicht 2 angelegt, und, in einer Wannen-Schicht 2 mit einem noch kürzeren Abstand, kann eine erwünschte Spannungsfestigkeits-Eigenschaft durch Steuern des Potentials der Wannen-Schicht erhalten werden. Deshalb kann ein Vorrichtungs-Zyklus verkürzt werden und eine hohe Integration kann entwickelt werden, während man eine hohe Spannungsfestigkeit besitzt, und der Abstand zwischen der Source-Schicht und der Drain-Schicht kann während des Betriebs verkürzt werden, wodurch ein MOSFET mit einem niedrigen Widerstand realisiert werden kann.
  • Obwohl die Übertragung des elektrischen Potentials unter Verwendung von fünf Feldplatten in dem vorliegenden Beispiel vorgenommen wird, werden fünf Feldplatten nicht benötigt, und falls eine erforderliche Spannungsfestigkeits-Eigenschaft entwickelt werden kann, können die hohe Spannungsfestigkeit, die hohe Integration und ein niedriger Widerstand auch unter Verwendung gerade einer Feldplatte oder von zwei oder mehr Feldplatten erhalten werden, wodurch ein Schaltelement, das dazu geeignet ist, auf demselben Substrat wie ein logisches Element montiert zu werden, realisiert werden kann.
  • Wie vorstehend beschrieben ist, wird in der vorliegenden Erfindung dort, wo eine Umkehr-Spannung angelegt wird, eine Verarmungsschicht zu einem vertikalen MIS-Bereich erweitert, und ein erweiterter Wannen-Bereich, wie in dem horizontalen DMOS. und ein hoher Widerstand können durch einen JFET beibehalten werden. Deshalb wird, da eine höhere Spannungsfestigkeits-Eigenschaft für die laterale Länge des Wannen-Bereichs beibehalten werden kann, eine Wannen-Bereichs-Länge, die ein Problem eines erhöhten EIN-Widerstands des horizontalen DMOS aufwirft, nicht benötigt und eine Verringerung der Störstellenkonzentration ist nicht erforderlich. Demzufolge können in dem MIS-Feldeffekttransistor mit hoher Spannungsfestigkeit der vorliegenden Erfindung eine hohe Festigkeit und eine hohe Stromabgabe realisiert werden. Da die Struktur im wesentlichen dieselbe wie diejenige des horizontalen DMOS ist, kann der Transistor auf demselben Substrat wie dasjenige eines Elements gebildet werden, das Steuerschaltkreise besitzt, wie beispielsweise ein CMOS. usw., und die Prozesse sind im wesentlichen dieselben wie diejenigen eines Steuerschaltkreiselements, wie beispielsweise ein CMOS. usw..
  • In dem Hochspannungs-MIS-Feldeffekttransistor der vorliegenden Erfindung fließen, da die zweite Basis-Schicht auf der Oberfläche des Wannen-Bereichs gebildet ist, der ein momentaner Pfad ist, Träger nicht nahe der Oberfläche und Probleme des heißen Trägers, usw., werden gelöst. Demzufolge kann, gerade wenn der Transistor des vorliegenden Beispiels auf demselben Substrat wie dasjenige des Steuerschaltkreises gebildet ist, die Zuverlässigkeit der Vorrichtung verbessert werden.
  • Durch Anordnen eines elektrisch leitenden Bereichs auf mindestens einem Teil der Wannen-Bereichs-Oberfläche zwischen dem MIS-Bereich und dem Drain-Bereich durch einen isolierenden Film anstelle eines Feldoxidfilms können der Einfluß des isolierenden Films auf die Festigkeitseigenschaft, zum Beispiel, ein Kristalldefekt, der von dem bird's beak abgeleitet ist, der Erzeugung des white ribbon oder die Erhöhung der elektrischen Zwischenflächen-Ladung, usw., verhindert werden, so daß eine hohe Spannungsfestigkeits-Eigenschaft erhalten werden kann. Weiterhin können durch Bilden der Offset-Bereiche und der inselförmig geformten Offset-Bereiche eine hohe Spannungsfestigkeit und ein niedriger Widerstand simultan auch realisiert werden, wodurch ein MIS-Feldeffekttransistor mit einer hohen Spannungsfestigkeit und einem hohen Ausgang realisiert werden kann.
  • Weiterhin kann durch aktives Steuern des elektrischen Oberflächenpotentials des Wannen-Bereichs, unter Verwendung der Feldplatten, eine erforderliche Spannungsfestigkeits-Eigenschaft in einem kürzeren Abstand mit einem niedrigen Widerstand während des Betriebs erhalten werden, und eine Verkürzung des Vorrichtungs-Zyklus, d. h. eine hohe Integration, kann realisiert werden.
  • Demzufolge ist der Hochspannungs-MIS-Feldeffekttransistor gemäß der vorliegenden Erfindung ein dünner und klein dimensionierter Transistor und er kann auf demselben Substrat wie dasjenige eines Elements mit einer niedrigen Spannungsfestigkeit, wie beispielsweise ein Steurschaltkreis, usw., gebildet werden. In dem Transistor der vorliegenden Erfindung können ein niedriger Widerstand und ein hoher Stromausgang realisiert werden und eine hohe Integration kann auch realisiert werden.
  • Da in den Herstellprozessen ein neuer, spezieller Prozeß nicht erforderlich ist, können die Produktionskosten niedrig gehalten werden. Weiterhin kann der Hochspannungs- MIS-Feldeffekttransistor unter Verwendung eines Chips zusammen mit einem CMOS oder einem BiCMOS hergestellt werden, und es kann eine ausreichend zuverlässige Vorrichtung erhalten werden.

Claims (9)

1. Hochspannungs-MIS-Feldeffekttransistor, der einen Wannen-Bereich (2) vom zweiten Leitfähigkeitstyp, gebildet auf einem Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp; einen MIS-Bereich (25) mit einem Paar von Basis-Schichten (3) vom ersten Leitfähigkeitstyp, gebildet in einem Kantenbereich des Wannen-Bereichs (2), Source-Schichten (8) vom zweiten Leitfähigkeitstyp, gebildet in den ersten Basis-Schichten (3), und einer Gate-Elektrode (7), die über den Source- Schichten (8) durch eine isolierende Schicht (6) getrennt angeordnet ist; und einen Drain-Bereich (26) mit einer Drain-Schicht (9) vom zweiten Leitfähigkeitstyp, gebildet in einem Bereich des Wannen-Bereichs (2) separat von dem Kantenbereich, und einer zweiten Basis-Schicht (4) vom ersten Leitfähigkeitstyp, gebildet in dem Wannen-Bereich (2) zwischen dem MIS-Bereich (25) und dem Drain-Bereich (26); aufweist,
dadurch gekennzeichnet, daß
die zweite Basis-Schicht (4) vom ersten Leitfähigkeitstyp sowohl den MIS-Bereich (25) als auch den Drain-Bereich (26) kontaktiert, und
ein Feldoxidfilm (5), der auf der Oberfläche der zweiten Schicht (4) gebildet ist, vorgesehen ist.
2. Hochspannungs-MIS-Feldeffekttransistor nach Anspruch 1, wobei der Wannen- Bereich (2) und die Drain-Schicht (9) miteinander nur an einem Kantenbereich der Drain-Schicht (9) verbunden sind.
3. Hochspannungs-MIS-Feldeffekttransistor nach Anspruch 1 oder 2, wobei eine innenliegende Schicht (14) eines ersten Leitfähigkeitstyps mit hoher Konzentration unter der Drain-Schicht (9) gebildet ist.
4. Hochspannungs-MIS-Feldeffekttransistor nach einem der Ansprüche 1 bis 3, wobei eine Source-Elektrode (12), die mit der Source-Schicht (8) verbunden ist, eine Source-Elektrode vom Feldplattentyp ist, die um ungefähr 5 Mikrometer oder mehr auf den Feldoxidfilm (15) auf der zweiten Basis-Schicht (4) erweitert ist; und eine Drain-Elektrode (13), die mit der Drain-Schicht (9) verbunden ist, eine Drain-Elektrode vom Feldplattentyp ist, die um ungefähr 5 Mikrometer oder mehr auf den Feldoxidfilm (5) auf der zweiten Basis-Schicht (4) erweitert ist.
5. Hochspannungs-MIS-Feldeffekttransistor nach einem der Ansprüche 1 bis 4, wobei die Störstellenkonzentration der zweiten Basis-Schicht (4) niedriger als die Störstellenkonzentration der ersten Basis-Schicht (3) ist.
6. Hochspannungs-MIS-Feldeffekttransistor nach einem der Ansprüche 1 bis 5, wobei die zweite Basis-Schicht (4) und die Source-Schicht (8) im wesentlichen konzentrisch in Bezug auf die Mitte der Drain-Schicht (9) gebildet sind.
7. Hochspannungs-MIS-Feldeffekttransistor nach Anspruch 6, wobei die zweite Basis-Schicht (4) mindestens einen freigelegten Bereich (36) schafft, durch den sich die Wannen-Schicht (2) und der Feldoxidfilm (5) berühren, wobei der mindestens eine freigelegte Bereich (36) eine radiale Dimension kleiner als diejenige der zweiten Basis-Schicht (4) besitzt.
8. Intergrierte Halbleiterschaltungsvorrichtung, die einen Hochspannungs-MIS- Feldeffekttransistor gemäß einem der Ansprüche 1 bis 7 aufweist, wobei der Hochspannungs-MIS-Feldeffekttransistor (31) auf einem Substrat (7) gebildet ist, das mindestens einen bipolaren Transistor, der zum Aufbauen einer logischen Schaltung geeignet ist, oder einen MIS-Feldeffekttransistor (30) umfaßt.
9. Integrierte Halbleiterschaltungsvorrichtung, die einen Hochspannungs-MIS- Feldeffekttransistor nach einem der Ansprüche 1 bis 7 aufweist, wobei der Hochspannungs-MIS-Feldeffekttransistor (31) auf demselben Substrat (1) wie ein MIS-Feldeffekttransistor vom ersten Leitfähigkeitstyp gebildet ist, der in mindestens einer digitalen oder analogen Schaltung verschaltet ist, und wobei der Wannen-Bereich (2) und die Wannen-Schicht (17) vom zweiten Leitfähigkeitstyp des MIS-Feldeffekttransistors (30) gemeinsam gebildet sind.
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