JP3528420B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するものである。
びその製造方法に関するものである。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴの接続方法として
は、図２８に示すハイサイド接続と図２９に示すローサ
イド接続の２種類がある。ハイサイド接続は、図２８に
示すように、電源ＶDDと負荷４０との間にパワーＭＯＳ
ＦＥＴ４１を接続するもので、万が一、負荷４０がショ
ートを起こした場合でもパワーＭＯＳＦＥＴ４１で電流
を制御できることから、信頼性の高い接続形態として多
く採用されている。
は、図２８に示すハイサイド接続と図２９に示すローサ
イド接続の２種類がある。ハイサイド接続は、図２８に
示すように、電源ＶDDと負荷４０との間にパワーＭＯＳ
ＦＥＴ４１を接続するもので、万が一、負荷４０がショ
ートを起こした場合でもパワーＭＯＳＦＥＴ４１で電流
を制御できることから、信頼性の高い接続形態として多
く採用されている。
【０００３】ＰチャネルパワーＭＯＳＦＥＴはゲート電
圧をソース電圧に対し負にすることによりオンさせるこ
とができることより、ハイサイド接続に適している。し
かしながら、ＰチャネルパワーＭＯＳＦＥＴのオン抵抗
は、ＮチャネルパワーＭＯＳＦＥＴに比べ、同じチップ
サイズで２〜３倍と高いため、低いオン抵抗を得ようと
すると、チップサイズが大きくなり、コスト高となって
しまう。このため、現在ではオン抵抗の小さいＮチャネ
ルパワーＭＯＳＦＥＴをハイサイド接続して使用する方
法もとられている。図３０に示すように、Ｎチャネルパ
ワーＭＯＳＦＥＴ４１をハイサイド接続して使用する場
合、ＮチャネルパワーＭＯＳＦＥＴの性質上（ソース電
位よりゲート電位を高くしないとオンしない）、ゲート
に昇圧回路４２を用いる必要があり、システム設計上等
のコストが高くなるものの、これまでのオン抵抗の高い
ＰチャネルパワーＭＯＳＦＥＴを使用するよりはコスト
メリットがある場合に多く用いられている。
圧をソース電圧に対し負にすることによりオンさせるこ
とができることより、ハイサイド接続に適している。し
かしながら、ＰチャネルパワーＭＯＳＦＥＴのオン抵抗
は、ＮチャネルパワーＭＯＳＦＥＴに比べ、同じチップ
サイズで２〜３倍と高いため、低いオン抵抗を得ようと
すると、チップサイズが大きくなり、コスト高となって
しまう。このため、現在ではオン抵抗の小さいＮチャネ
ルパワーＭＯＳＦＥＴをハイサイド接続して使用する方
法もとられている。図３０に示すように、Ｎチャネルパ
ワーＭＯＳＦＥＴ４１をハイサイド接続して使用する場
合、ＮチャネルパワーＭＯＳＦＥＴの性質上（ソース電
位よりゲート電位を高くしないとオンしない）、ゲート
に昇圧回路４２を用いる必要があり、システム設計上等
のコストが高くなるものの、これまでのオン抵抗の高い
ＰチャネルパワーＭＯＳＦＥＴを使用するよりはコスト
メリットがある場合に多く用いられている。
【０００４】そこで、オン抵抗の低いＰチャネルパワー
ＭＯＳＦＥＴがあれば、昇圧回路等を必要とせず、シス
テム構成の容易なパワーＭＯＳハイサイドスイッチが実
現できる。
ＭＯＳＦＥＴがあれば、昇圧回路等を必要とせず、シス
テム構成の容易なパワーＭＯＳハイサイドスイッチが実
現できる。
【０００５】ところで、最近ＮチャネルパワーＭＯＳＦ
ＥＴにおいては、シリコン表面に溝を形成し、パワーＭ
ＯＳＦＥＴのジャンクションＦＥＴ（ＪＦＥＴ）部分の
抵抗を低減し、さらに半導体微細加工技術を適用してパ
ワーＭＯＳＦＥＴの単位セルを微細化することにより、
集積度を向上させオン抵抗を低減したものが発表されて
きている。
ＥＴにおいては、シリコン表面に溝を形成し、パワーＭ
ＯＳＦＥＴのジャンクションＦＥＴ（ＪＦＥＴ）部分の
抵抗を低減し、さらに半導体微細加工技術を適用してパ
ワーＭＯＳＦＥＴの単位セルを微細化することにより、
集積度を向上させオン抵抗を低減したものが発表されて
きている。
【０００６】これらの例として、例えば特開昭６０−２
８２７１号公報や特開昭５６−９６８６５号公報などに
は、シリコン表面にＬＯＣＯＳ膜を形成し、そのＬＯＣ
ＯＳ膜をマスクに二重拡散層を形成した後、ＬＯＣＯＳ
膜を除去した後のシリコン溝にゲート酸化膜およびゲー
ト電極を形成している。
８２７１号公報や特開昭５６−９６８６５号公報などに
は、シリコン表面にＬＯＣＯＳ膜を形成し、そのＬＯＣ
ＯＳ膜をマスクに二重拡散層を形成した後、ＬＯＣＯＳ
膜を除去した後のシリコン溝にゲート酸化膜およびゲー
ト電極を形成している。
【０００７】Ｎチャネルの場合には、二重拡散層のソー
ス拡散層には砒素（Ａｓ）を用い浅い拡散層を形成して
いる。これにより、単位セルの微細化が可能となり、オ
ン抵抗の低減を可能としている。
ス拡散層には砒素（Ａｓ）を用い浅い拡散層を形成して
いる。これにより、単位セルの微細化が可能となり、オ
ン抵抗の低減を可能としている。
【０００８】
【発明が解決しようとする課題】このＮチャネルパワー
ＭＯＳＦＥＴの構造と同じようにＰチャネルパワーＭＯ
ＳＦＥＴを作る場合、以下の問題がある。
ＭＯＳＦＥＴの構造と同じようにＰチャネルパワーＭＯ
ＳＦＥＴを作る場合、以下の問題がある。
【０００９】ソース拡散層不純物としてのＮチャネルの
砒素（Ａｓ）に代えて拡散係数の大きいボロン（Ｂ）を
用いなければならない。これは、さらにソース拡散層を
形成した後で、ゲート酸化膜およびゲート電極を形成す
る。シリコン表面に溝を形成するタイプのパワーＭＯＳ
ＦＥＴにおいては、ゲート酸化、ポリシリコン電極形成
およびポリシリコン酸化などの熱処理工程にて、ボロン
（Ｂ）の拡散深さが深くなりチャネル部分が狭くなり、
パンチスルーを起こすという問題がある。
砒素（Ａｓ）に代えて拡散係数の大きいボロン（Ｂ）を
用いなければならない。これは、さらにソース拡散層を
形成した後で、ゲート酸化膜およびゲート電極を形成す
る。シリコン表面に溝を形成するタイプのパワーＭＯＳ
ＦＥＴにおいては、ゲート酸化、ポリシリコン電極形成
およびポリシリコン酸化などの熱処理工程にて、ボロン
（Ｂ）の拡散深さが深くなりチャネル部分が狭くなり、
パンチスルーを起こすという問題がある。
【００１０】又、パンチスルーを制御すべくシャロージ
ャンクション化を達成するために拡散深さを浅くしよう
とボロンの不純物濃度を下げるとソース拡散層とアルミ
電極のコンタクト抵抗が大きくなり、パワーＭＯＳＦＥ
Ｔ自体のオン抵抗が大きくなってしまうという問題があ
る。
ャンクション化を達成するために拡散深さを浅くしよう
とボロンの不純物濃度を下げるとソース拡散層とアルミ
電極のコンタクト抵抗が大きくなり、パワーＭＯＳＦＥ
Ｔ自体のオン抵抗が大きくなってしまうという問題があ
る。
【００１１】そこで、この発明の目的は、パンチスルー
の回避とオン抵抗の低減との両立を図ることができるよ
うにすることである。
の回避とオン抵抗の低減との両立を図ることができるよ
うにすることである。
【００１２】
【課題を解決するための手段】請求項１に記載の発明
は、ソース領域の表層部に、当該ソース領域の不純物濃
度よりも高濃度な第１導電型の高濃度領域を形成し、当
該領域に接するようにソース電極を配置したことを特徴
としている。このように、第１導電型の高濃度領域によ
ってソース領域とソース電極（例えば、アルミ）のコン
タクト抵抗を小さくしてオン抵抗を小さくでき、かつ、
ソース領域を低濃度にできるため、その拡散深さも浅く
形成できる。これにより適正なチャネル長を形成できパ
ンチスルーの発生のないチャネル構造を実現できる。こ
のようにして、パンチスルーの回避とオン抵抗の低減と
の両立を図ることができることとなる。
は、ソース領域の表層部に、当該ソース領域の不純物濃
度よりも高濃度な第１導電型の高濃度領域を形成し、当
該領域に接するようにソース電極を配置したことを特徴
としている。このように、第１導電型の高濃度領域によ
ってソース領域とソース電極（例えば、アルミ）のコン
タクト抵抗を小さくしてオン抵抗を小さくでき、かつ、
ソース領域を低濃度にできるため、その拡散深さも浅く
形成できる。これにより適正なチャネル長を形成できパ
ンチスルーの発生のないチャネル構造を実現できる。こ
のようにして、パンチスルーの回避とオン抵抗の低減と
の両立を図ることができることとなる。
【００１３】ここで、半導体基板に、前記チャネル形成
領域およびソース領域を側壁とする溝を有する装置に適
用してもよい。又、第１導電型がＰ型，第２導電型がＮ
型であるＰチャネル型トランジスタとしてもよい。
領域およびソース領域を側壁とする溝を有する装置に適
用してもよい。又、第１導電型がＰ型，第２導電型がＮ
型であるＰチャネル型トランジスタとしてもよい。
【００１４】請求項４に記載の発明によれば、半導体基
板に第１導電型の不純物が導入されてソース領域の不純
物濃度よりも高濃度な第１導電型の高濃度領域が形成さ
れ、この高濃度領域に接するソース電極が形成される。
その結果、請求項１に記載の半導体装置が製造される。
板に第１導電型の不純物が導入されてソース領域の不純
物濃度よりも高濃度な第１導電型の高濃度領域が形成さ
れ、この高濃度領域に接するソース電極が形成される。
その結果、請求項１に記載の半導体装置が製造される。
【００１５】請求項５に記載の発明によれば、請求項４
に記載の発明において、チャネル形成用不純物領域およ
びソース領域を形成した後に、ゲート絶縁膜を介してゲ
ート電極材が配置され、その後に、ソース領域の表層部
に第１導電型の不純物を導入して第１導電型の高濃度領
域が形成される。このように、ゲート絶縁膜を介してゲ
ート電極材を配置した後に高濃度領域を形成することに
より、ゲート絶縁膜の配置工程等にて高温雰囲気になっ
た後においては高温雰囲気になることが少ないので高濃
度領域の拡散を抑制して浅いソース領域を形成すること
ができる。
に記載の発明において、チャネル形成用不純物領域およ
びソース領域を形成した後に、ゲート絶縁膜を介してゲ
ート電極材が配置され、その後に、ソース領域の表層部
に第１導電型の不純物を導入して第１導電型の高濃度領
域が形成される。このように、ゲート絶縁膜を介してゲ
ート電極材を配置した後に高濃度領域を形成することに
より、ゲート絶縁膜の配置工程等にて高温雰囲気になっ
た後においては高温雰囲気になることが少ないので高濃
度領域の拡散を抑制して浅いソース領域を形成すること
ができる。
【００１６】請求項６に記載のように、請求項４に記載
の半導体装置の製造方法において、半導体基板に、チャ
ネル形成領域およびソース領域を側壁とする溝を形成す
る工程を有するものとしてもよい。
の半導体装置の製造方法において、半導体基板に、チャ
ネル形成領域およびソース領域を側壁とする溝を形成す
る工程を有するものとしてもよい。
【００１７】請求項７に記載のように、請求項４に記載
の半導体装置の製造方法において、第１導電型がＰ型，
第２導電型がＮ型であるＰチャネル型トランジスタとし
てもよい。
の半導体装置の製造方法において、第１導電型がＰ型，
第２導電型がＮ型であるＰチャネル型トランジスタとし
てもよい。
【００１８】請求項８に記載のように、請求項４に記載
の半導体装置の製造方法において、高濃度領域形成のた
めの不純物導入とゲート用ノンドープトポリシリコン膜
への不純物導入（例えば、ボロンの導入）とを同時に行
う工程を有するものとしてもよい。このようにすると、
工程を簡略化できる。
の半導体装置の製造方法において、高濃度領域形成のた
めの不純物導入とゲート用ノンドープトポリシリコン膜
への不純物導入（例えば、ボロンの導入）とを同時に行
う工程を有するものとしてもよい。このようにすると、
工程を簡略化できる。
【００１９】請求項９に記載のように、請求項４に記載
の半導体装置の製造方法において、ゲート電極材として
の不純物ドープトポリシリコン膜の表面にイオン注入に
よるイオンの飛程より大きなマスク層を形成し、半導体
基板にイオン注入を行い高濃度領域を形成するものとし
てもよい。
の半導体装置の製造方法において、ゲート電極材として
の不純物ドープトポリシリコン膜の表面にイオン注入に
よるイオンの飛程より大きなマスク層を形成し、半導体
基板にイオン注入を行い高濃度領域を形成するものとし
てもよい。
【００２０】このようにすると、不純物導入を独立して
行うことができ、例えば、Ｐ型ポリシリコンゲート電極
となるＰ型ポリシリコンを抵抗体として用いる場合、そ
の抵抗値の制御が容易になる。
行うことができ、例えば、Ｐ型ポリシリコンゲート電極
となるＰ型ポリシリコンを抵抗体として用いる場合、そ
の抵抗値の制御が容易になる。
【００２１】
（第１の実施の形態）以下、この発明の第１の実施の形
態を図面に従って説明する。
態を図面に従って説明する。
【００２２】図１には、本実施の形態におけるＰチャネ
ルパワーＭＯＳＦＥＴを示す。半導体基板１において、
Ｐ+ シリコン基板２の上にはＰ型エピタキシャル層３が
形成されている。このように、半導体基板１において
は、その表面側に第１導電型の半導体領域としてのＰ型
エピタキシャル層３が形成されている。
ルパワーＭＯＳＦＥＴを示す。半導体基板１において、
Ｐ+ シリコン基板２の上にはＰ型エピタキシャル層３が
形成されている。このように、半導体基板１において
は、その表面側に第１導電型の半導体領域としてのＰ型
エピタキシャル層３が形成されている。
【００２３】Ｐ型エピタキシャル層３の表層部において
は、二重拡散による深いＮ型のチャネル形成用不純物領
域４および浅いＰ型のソース領域５が形成されている。
つまり、Ｐ型エピタキシャル層３の表層部にＮ型のチャ
ネル形成用不純物領域４が形成されるとともに、このチ
ャネル形成用不純物領域４での表層部に浅いＰ型のソー
ス領域５が形成されている。そして、Ｐ型エピタキシャ
ル層３とソース領域５との間、即ち、Ｎ型のチャネル形
成用不純物領域４におけるソース領域５以外の領域がチ
ャネル形成領域４ａとなる。
は、二重拡散による深いＮ型のチャネル形成用不純物領
域４および浅いＰ型のソース領域５が形成されている。
つまり、Ｐ型エピタキシャル層３の表層部にＮ型のチャ
ネル形成用不純物領域４が形成されるとともに、このチ
ャネル形成用不純物領域４での表層部に浅いＰ型のソー
ス領域５が形成されている。そして、Ｐ型エピタキシャ
ル層３とソース領域５との間、即ち、Ｎ型のチャネル形
成用不純物領域４におけるソース領域５以外の領域がチ
ャネル形成領域４ａとなる。
【００２４】さらに、半導体基板１における上面には溝
６が形成され、この溝６の側面は斜状となっている。
又、溝６の底面はＰ型エピタキシャル層３の配置領域に
あり、溝６の側面におけるチャネル形成領域４ａ（Ｐ型
エピタキシャル層３とソース領域５に挟まれた領域）の
表層部がチャネル領域（図１において４ｂにて示す）と
なる。このように、溝６は、チャネル形成領域４ａおよ
びソース領域５を側壁としている。さらに、溝６の底面
と側面との角部は丸みを有し、溝６の側面と基板表面と
の角部も丸みを有している。この溝形状は、後記する製
造工程において図４のＬＯＣＯＳ膜２３にて溝６を形成
することにより得られるものである。この溝６をコンケ
イブ（concave ）と呼び、本実施の形態のＦＥＴはコン
ケイブ型パワーＭＯＳＦＥＴとなっている。
６が形成され、この溝６の側面は斜状となっている。
又、溝６の底面はＰ型エピタキシャル層３の配置領域に
あり、溝６の側面におけるチャネル形成領域４ａ（Ｐ型
エピタキシャル層３とソース領域５に挟まれた領域）の
表層部がチャネル領域（図１において４ｂにて示す）と
なる。このように、溝６は、チャネル形成領域４ａおよ
びソース領域５を側壁としている。さらに、溝６の底面
と側面との角部は丸みを有し、溝６の側面と基板表面と
の角部も丸みを有している。この溝形状は、後記する製
造工程において図４のＬＯＣＯＳ膜２３にて溝６を形成
することにより得られるものである。この溝６をコンケ
イブ（concave ）と呼び、本実施の形態のＦＥＴはコン
ケイブ型パワーＭＯＳＦＥＴとなっている。
【００２５】溝６の内壁面および溝６の周辺部における
ソース領域５の表面にはゲート絶縁膜としての薄いシリ
コン酸化膜７が形成されている。溝６の内部および溝６
の周辺部におけるシリコン酸化膜７の上にはポリシリコ
ンゲート電極８が配置され、ポリシリコンゲート電極８
の表面はシリコン酸化膜９にて被覆されている。さら
に、ポリシリコンゲート電極８およびシリコン酸化膜９
は層間絶縁膜１０にて覆われている。層間絶縁膜１０と
してはＰＳＧやＢＰＳＧ等が用いられる。
ソース領域５の表面にはゲート絶縁膜としての薄いシリ
コン酸化膜７が形成されている。溝６の内部および溝６
の周辺部におけるシリコン酸化膜７の上にはポリシリコ
ンゲート電極８が配置され、ポリシリコンゲート電極８
の表面はシリコン酸化膜９にて被覆されている。さら
に、ポリシリコンゲート電極８およびシリコン酸化膜９
は層間絶縁膜１０にて覆われている。層間絶縁膜１０と
してはＰＳＧやＢＰＳＧ等が用いられる。
【００２６】このように、Ｐ型エピタキシャル層３の表
層部に二重拡散によるＮ型の深いチャネル形成用不純物
領域４およびＰ型の浅いソース領域５が形成されるとと
もに、溝６の側壁においてソース領域５とＰ型エピタキ
シャル層３との間の表面部にゲート酸化膜７（ゲート絶
縁膜）を介してポリシリコンゲート電極８が配置されて
いる。
層部に二重拡散によるＮ型の深いチャネル形成用不純物
領域４およびＰ型の浅いソース領域５が形成されるとと
もに、溝６の側壁においてソース領域５とＰ型エピタキ
シャル層３との間の表面部にゲート酸化膜７（ゲート絶
縁膜）を介してポリシリコンゲート電極８が配置されて
いる。
【００２７】ソース領域５の表層部におけるポリシリコ
ンゲート電極８および層間絶縁膜１０の無い領域にはＰ
+ 型領域（高濃度領域）１１が形成されている。本実施
の形態においては、チャネル形成用不純物領域４のドー
ズ量は４×１０ 13atms/cm2であり、ソース領域５のドー
ズ量は２×１０14atms/cm2であり、Ｐ+型領域１１のド
ーズ量は１．０×１０15atms/cm2である。
ンゲート電極８および層間絶縁膜１０の無い領域にはＰ
+ 型領域（高濃度領域）１１が形成されている。本実施
の形態においては、チャネル形成用不純物領域４のドー
ズ量は４×１０ 13atms/cm2であり、ソース領域５のドー
ズ量は２×１０14atms/cm2であり、Ｐ+型領域１１のド
ーズ量は１．０×１０15atms/cm2である。
【００２８】又、Ｐ型エピタキシャル層３にはＮウェル
領域１２およびＮ+ 領域１３が形成されている。半導体
基板１の表面にはソース電極１４が形成され、ソース電
極１４はアルミ薄膜よりなる。このソース電極１４はＰ
+ 型領域１１およびＮ+ 領域１３と接している。又、Ｐ
+ 型シリコン基板２の表面（半導体基板１の裏面）に
は、Ｔｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極１
５が配置され、ドレイン電極１５はＰ+ シリコン基板２
（半導体基板１の裏面）と接している。
領域１２およびＮ+ 領域１３が形成されている。半導体
基板１の表面にはソース電極１４が形成され、ソース電
極１４はアルミ薄膜よりなる。このソース電極１４はＰ
+ 型領域１１およびＮ+ 領域１３と接している。又、Ｐ
+ 型シリコン基板２の表面（半導体基板１の裏面）に
は、Ｔｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極１
５が配置され、ドレイン電極１５はＰ+ シリコン基板２
（半導体基板１の裏面）と接している。
【００２９】そして、ゲート電極８に加える電圧を変え
ることによりソース・ドレイン間に流れる電流を制御で
き、この際、Ｐ+ 型領域１１により低抵抗化が図られ
る。即ち、ソース領域５とチャネル形成領域４ａとＰ型
エピタキシャル層３とＰ+ 型シリコン基板２を通してソ
ース電極１４とドレイン電極１５が導通可能となってお
り、ソース電極１４→ソース領域５→チャネル形成領域
４ａ（より詳しくはチャネル領域４ｂ）→Ｐ型エピタキ
シャル層３→Ｐ+ 型シリコン基板２→ドレイン電極１５
の電流経路において、ソース領域５とソース電極１４と
の間にＰ+ 型領域（高濃度領域）１１が介在され、コン
タクト抵抗が小さくなっている。
ることによりソース・ドレイン間に流れる電流を制御で
き、この際、Ｐ+ 型領域１１により低抵抗化が図られ
る。即ち、ソース領域５とチャネル形成領域４ａとＰ型
エピタキシャル層３とＰ+ 型シリコン基板２を通してソ
ース電極１４とドレイン電極１５が導通可能となってお
り、ソース電極１４→ソース領域５→チャネル形成領域
４ａ（より詳しくはチャネル領域４ｂ）→Ｐ型エピタキ
シャル層３→Ｐ+ 型シリコン基板２→ドレイン電極１５
の電流経路において、ソース領域５とソース電極１４と
の間にＰ+ 型領域（高濃度領域）１１が介在され、コン
タクト抵抗が小さくなっている。
【００３０】次に、このように構成したＰチャネルパワ
ーＭＯＳＦＥＴの製造方法を説明する。以下の製造工程
においては、図１のＡ部について説明する。図２に示す
ように、Ｐ+ 型シリコン基板（ウェハ）２を用意し、そ
のＰ+ 型シリコン基板２上にＰ型エピタキシャル層３を
成長させる。そして、このＰ型エピタキシャル層３にお
ける所定領域にＮウェル領域１２を形成する。この半導
体基板１の上に熱酸化膜２０と窒化膜２１を順次形成
し、通常のホトエッチング技術によりゲート領域となる
部分の窒化膜２１を除去する。
ーＭＯＳＦＥＴの製造方法を説明する。以下の製造工程
においては、図１のＡ部について説明する。図２に示す
ように、Ｐ+ 型シリコン基板（ウェハ）２を用意し、そ
のＰ+ 型シリコン基板２上にＰ型エピタキシャル層３を
成長させる。そして、このＰ型エピタキシャル層３にお
ける所定領域にＮウェル領域１２を形成する。この半導
体基板１の上に熱酸化膜２０と窒化膜２１を順次形成
し、通常のホトエッチング技術によりゲート領域となる
部分の窒化膜２１を除去する。
【００３１】続いて、図３に示すように、パターニング
した窒化膜２１を用いてゲート領域となる部分の熱酸化
膜２０を除去した後、ドライエッチングにてＰ型エピタ
キシャル層３（ウェハ）に浅い窪み２２を形成する。
した窒化膜２１を用いてゲート領域となる部分の熱酸化
膜２０を除去した後、ドライエッチングにてＰ型エピタ
キシャル層３（ウェハ）に浅い窪み２２を形成する。
【００３２】そして、図４に示すように、ＬＯＣＯＳ酸
化を行い、ゲート領域となる部分に所望の厚さをもつＬ
ＯＣＯＳ膜２３を形成する。さらに、図５に示すよう
に、リン（Ｐ）のイオン注入を行う。このとき、リン
（Ｐ）はＬＯＣＯＳ膜２３によりセルフアラインでイオ
ン注入される。
化を行い、ゲート領域となる部分に所望の厚さをもつＬ
ＯＣＯＳ膜２３を形成する。さらに、図５に示すよう
に、リン（Ｐ）のイオン注入を行う。このとき、リン
（Ｐ）はＬＯＣＯＳ膜２３によりセルフアラインでイオ
ン注入される。
【００３３】引き続き、図６に示すように、Ｎ2 、１０
５０℃でのアニール処理を行い、注入されたリン（Ｐ）
をその接合深さがほぼＬＯＣＯＳ膜２３の底面と同じ所
まで拡散してチャネル形成用不純物領域４にする。
５０℃でのアニール処理を行い、注入されたリン（Ｐ）
をその接合深さがほぼＬＯＣＯＳ膜２３の底面と同じ所
まで拡散してチャネル形成用不純物領域４にする。
【００３４】さらに、図７に示すように、ボロン（Ｂ）
を低ドーズ量でイオン注入する。このとき、ボロンはＬ
ＯＣＯＳ膜２３によりセルフアラインでイオン注入され
る。ボロンのドーズ量としては、２×１０14ドーズ程度
である。
を低ドーズ量でイオン注入する。このとき、ボロンはＬ
ＯＣＯＳ膜２３によりセルフアラインでイオン注入され
る。ボロンのドーズ量としては、２×１０14ドーズ程度
である。
【００３５】そして、図８に示すように、Ｎ2 、９００
℃でのアニール処理を行い、イオン注入されたボロンを
活性化させＰ型領域５ａとする。より具体的には、９０
０℃、３０分、Ｎ2 雰囲気程度の処理を行う。さらに、
所定領域にレジスト２４を配置した状態でリン（Ｐ）の
イオン注入を行い、Ｎ+ 領域１３ａを形成する。
℃でのアニール処理を行い、イオン注入されたボロンを
活性化させＰ型領域５ａとする。より具体的には、９０
０℃、３０分、Ｎ2 雰囲気程度の処理を行う。さらに、
所定領域にレジスト２４を配置した状態でリン（Ｐ）の
イオン注入を行い、Ｎ+ 領域１３ａを形成する。
【００３６】さらに、図９に示すように、ＬＯＣＯＳ膜
２３を通常のホトエッチング技術を用いて除去し、溝６
を露出させる。尚、図３の窪み２２の深さ調整やＬＯＣ
ＯＳ酸化量の調整により、溝６の深さが所望の深さとな
る。
２３を通常のホトエッチング技術を用いて除去し、溝６
を露出させる。尚、図３の窪み２２の深さ調整やＬＯＣ
ＯＳ酸化量の調整により、溝６の深さが所望の深さとな
る。
【００３７】次に、図１０に示すように、ゲート絶縁膜
としてのシリコン酸化膜７を形成する。このゲート酸化
工程は、ドライＯ2 雰囲気で９５０〜１０５０℃程度の
温度で行われる。そのため、ボロンの拡散が深くなり、
浅いＰ型のソース領域５（Ｐ型シリコン層）が形成され
る（チャネル形成領域４ａが形成される）。
としてのシリコン酸化膜７を形成する。このゲート酸化
工程は、ドライＯ2 雰囲気で９５０〜１０５０℃程度の
温度で行われる。そのため、ボロンの拡散が深くなり、
浅いＰ型のソース領域５（Ｐ型シリコン層）が形成され
る（チャネル形成領域４ａが形成される）。
【００３８】そして、図１１に示すように、シリコン酸
化膜７上にゲート用ノンドープトポリシリコン膜８ａを
４０００Å程度、ＬＰ−ＣＶＤ法により形成する。さら
に、図１２に示すように、ゲート用ノンドープトポリシ
リコン膜８ａの上に熱酸化膜２５を形成し、ゲート用ノ
ンドープトポリシリコン膜８ａに対しボロン（Ｂ）をイ
オン注入し、さらに、活性化の熱処理（９００℃、３０
分、Ｎ2 ）を行う。その結果、Ｐ型ポリシリコン膜８ｂ
となる。
化膜７上にゲート用ノンドープトポリシリコン膜８ａを
４０００Å程度、ＬＰ−ＣＶＤ法により形成する。さら
に、図１２に示すように、ゲート用ノンドープトポリシ
リコン膜８ａの上に熱酸化膜２５を形成し、ゲート用ノ
ンドープトポリシリコン膜８ａに対しボロン（Ｂ）をイ
オン注入し、さらに、活性化の熱処理（９００℃、３０
分、Ｎ2 ）を行う。その結果、Ｐ型ポリシリコン膜８ｂ
となる。
【００３９】そして、Ｐ型ポリシリコン膜８ｂの上にあ
った熱酸化膜２５を除去した後、図１３に示すように、
通常のホトエッチング技術により、ゲート電極となる部
分のＰ型ポリシリコン膜８ｂを残して、他をドライエッ
チングにて除去する。その後、熱酸化によりポリシリコ
ンゲート電極８（Ｐ型ポリシリコン膜８ｂ）の表面に熱
酸化膜９を形成する。
った熱酸化膜２５を除去した後、図１３に示すように、
通常のホトエッチング技術により、ゲート電極となる部
分のＰ型ポリシリコン膜８ｂを残して、他をドライエッ
チングにて除去する。その後、熱酸化によりポリシリコ
ンゲート電極８（Ｐ型ポリシリコン膜８ｂ）の表面に熱
酸化膜９を形成する。
【００４０】さらに、図１４に示すように、所定領域に
レジスト２６を配置した状態でボロン（Ｂ）を高ドーズ
に（１×１０15ドーズ程度）イオン注入する。次に、図
示しない層間絶縁膜（図１での符号１０）を形成する。
さらに、Ｎ2、９００〜９５０℃でのアニール処理を行
い、層間絶縁膜１０のリフロー処理を行う。このとき、
ボロン高ドーズイオン注入のアニール処理も同時に行わ
れる。即ち、ボロン高ドーズイオン注入のアニール処理
は、層間絶縁膜１０のリフロー処理と兼用している。
レジスト２６を配置した状態でボロン（Ｂ）を高ドーズ
に（１×１０15ドーズ程度）イオン注入する。次に、図
示しない層間絶縁膜（図１での符号１０）を形成する。
さらに、Ｎ2、９００〜９５０℃でのアニール処理を行
い、層間絶縁膜１０のリフロー処理を行う。このとき、
ボロン高ドーズイオン注入のアニール処理も同時に行わ
れる。即ち、ボロン高ドーズイオン注入のアニール処理
は、層間絶縁膜１０のリフロー処理と兼用している。
【００４１】その結果、図１５に示すように、活性化の
ためのアニール処理によりＰ+ 型領域（高濃度領域）１
１が形成され、低濃度および高濃度の二重のＰ型拡散層
５，１１が形成される。このとき、Ｐ+ 型領域１１は、
図１に示すように、ポリシリコンゲート電極８の側面
（より詳しくはポリシリコンゲート電極８の側面の酸化
膜９）から横方向にΔＬだけ広がる。
ためのアニール処理によりＰ+ 型領域（高濃度領域）１
１が形成され、低濃度および高濃度の二重のＰ型拡散層
５，１１が形成される。このとき、Ｐ+ 型領域１１は、
図１に示すように、ポリシリコンゲート電極８の側面
（より詳しくはポリシリコンゲート電極８の側面の酸化
膜９）から横方向にΔＬだけ広がる。
【００４２】引き続き、ソース電極１４（アルミ薄膜）
を配置するとともに、Ｐ+ 型シリコン基板２の表面（基
板１の裏面）にドレイン電極１５（Ｔｉ／Ｎｉ／Ａｕ
膜）を形成する。
を配置するとともに、Ｐ+ 型シリコン基板２の表面（基
板１の裏面）にドレイン電極１５（Ｔｉ／Ｎｉ／Ａｕ
膜）を形成する。
【００４３】このようにして図１に示すＰチャネルパワ
ーＭＯＳＦＥＴが製造される。このような製造工程にお
いて、ソース領域５（低濃度拡散層）の不純物濃度を低
くしてソース領域５を浅く形成する。これにより、パン
チスルーの抑制をすることができる。即ち、Ｐ+ 型領域
（高濃度拡散層）１１によりソース電極１４とのコンタ
クト抵抗を小さくして素子のオン抵抗が小さくでき、
又、ソース領域５（低濃度拡散層）のボロン不純物濃度
を下げて拡散深さを浅くしてチャネル長を適正に保つこ
とができパンチスルーが抑制できる。つまり、ゲート絶
縁膜としてのシリコン酸化膜７、ポリシリコンゲート電
極８および熱酸化膜９を形成した後にＰ+型領域１１を
形成しているので、Ｐ+ 型領域１１の形成工程以後にお
いては高温雰囲気になることはなくＰ+ 型領域１１の拡
散を最小に抑えられるので、Ｐ+ 型領域１１を浅くでき
ソース領域５も浅くすることができる。
ーＭＯＳＦＥＴが製造される。このような製造工程にお
いて、ソース領域５（低濃度拡散層）の不純物濃度を低
くしてソース領域５を浅く形成する。これにより、パン
チスルーの抑制をすることができる。即ち、Ｐ+ 型領域
（高濃度拡散層）１１によりソース電極１４とのコンタ
クト抵抗を小さくして素子のオン抵抗が小さくでき、
又、ソース領域５（低濃度拡散層）のボロン不純物濃度
を下げて拡散深さを浅くしてチャネル長を適正に保つこ
とができパンチスルーが抑制できる。つまり、ゲート絶
縁膜としてのシリコン酸化膜７、ポリシリコンゲート電
極８および熱酸化膜９を形成した後にＰ+型領域１１を
形成しているので、Ｐ+ 型領域１１の形成工程以後にお
いては高温雰囲気になることはなくＰ+ 型領域１１の拡
散を最小に抑えられるので、Ｐ+ 型領域１１を浅くでき
ソース領域５も浅くすることができる。
【００４４】次に、トレンチゲート型ＭＯＳＦＥＴへの
適用例を図２７に示す。図２７において基板にはトレン
チ３４が形成され、トレンチ３４内にはゲート絶縁膜と
してのシリコン酸化膜３５を介してゲート電極３６が形
成されている。ゲート電極３６の上面はシリコン酸化膜
３７にて覆われている。基板表面にはソース電極３８が
配置されるとともに、基板表層部にはＰ+ 型領域（高濃
度領域）３９が形成される。トレンチゲート型ＭＯＳＦ
ＥＴにおいて、ゲート電極３６をマスクとしたイオン注
入にてＰ+ 型領域３９を形成する場合、ゲート絶縁膜と
してのシリコン酸化膜３５にもイオンが打ち込まれてし
まいゲート破壊やゲート酸化膜の寿命を短くしてしまう
虞がある。これに対し、図１のＭＯＳＦＥＴにおいては
図１４に示すようにゲート電極（８）をマスクとしたイ
オン注入にてＰ+ 型領域１１を形成しても、ゲート絶縁
膜としてのシリコン酸化膜７はゲート電極（８ａ）にて
完全にマスクされておりシリコン酸化膜７にイオンが打
ち込まれることがない。トレンチゲート型ＭＯＳＦＥＴ
ではこのような配慮が必要となる。
適用例を図２７に示す。図２７において基板にはトレン
チ３４が形成され、トレンチ３４内にはゲート絶縁膜と
してのシリコン酸化膜３５を介してゲート電極３６が形
成されている。ゲート電極３６の上面はシリコン酸化膜
３７にて覆われている。基板表面にはソース電極３８が
配置されるとともに、基板表層部にはＰ+ 型領域（高濃
度領域）３９が形成される。トレンチゲート型ＭＯＳＦ
ＥＴにおいて、ゲート電極３６をマスクとしたイオン注
入にてＰ+ 型領域３９を形成する場合、ゲート絶縁膜と
してのシリコン酸化膜３５にもイオンが打ち込まれてし
まいゲート破壊やゲート酸化膜の寿命を短くしてしまう
虞がある。これに対し、図１のＭＯＳＦＥＴにおいては
図１４に示すようにゲート電極（８）をマスクとしたイ
オン注入にてＰ+ 型領域１１を形成しても、ゲート絶縁
膜としてのシリコン酸化膜７はゲート電極（８ａ）にて
完全にマスクされておりシリコン酸化膜７にイオンが打
ち込まれることがない。トレンチゲート型ＭＯＳＦＥＴ
ではこのような配慮が必要となる。
【００４５】このように本実施の形態は、下記の特徴を
有する。 （イ）ソース領域５の表層部に、ソース領域５の不純物
濃度よりも高濃度なＰ+型領域１１（第１導電型の高濃
度領域）を形成し、当該領域１１に接するようにソース
電極１４を配置した。これにより、Ｐ+ 型領域１１によ
ってソース領域５とソース電極（アルミ）１４のコンタ
クト抵抗を小さくしてオン抵抗を小さくでき、かつ、ソ
ース領域５を低濃度にできるため、その拡散深さも浅く
形成できる。これにより適正なチャネル長が形成できパ
ンチスルーの発生のないチャネル構造を実現できる。こ
のように、パンチスルーの回避とオン抵抗の低減との両
立を図ることができる。又、ソース領域５が浅いことに
より横方向の寸法も小さくでき、単位セルの微細化が可
能となり集積度が向上し、オン抵抗が低減できる。 （ロ）製造方法として、半導体基板１にＰ型（第１導電
型）の不純物を導入してＰ型のソース領域５の不純物濃
度よりも高濃度なＰ+ 型領域１１（第１導電型の高濃度
領域）を形成し、Ｐ+ 型領域１１に接するソース電極１
４を形成した。よって、（イ）の構造のＰチャネルパワ
ーＭＯＳＦＥＴを製造することができる。 （ハ）この製造方法において、チャネル形成用不純物領
域４およびソース領域５を形成した後に、ゲート絶縁膜
としてのシリコン酸化膜７を介してゲート電極材として
のポリシリコン膜８ａ（より詳しくはポリシリコンゲー
ト電極８および熱酸化膜９）を配置し、その後に、ソー
ス領域５の表層部にＰ型の不純物を導入してＰ+ 型領域
１１を形成するようにした。このように、シリコン酸化
膜７を介してポリシリコン膜８ａ（より詳しくはポリシ
リコンゲート電極８および熱酸化膜９）を配置した後に
Ｐ+ 型領域１１を形成することにより、シリコン酸化膜
７の配置工程（熱酸化膜の形成工程）やゲート電極の配
置工程やポリシリコン酸化工程にて高温雰囲気になった
後においては高温雰囲気になることがないのでＰ+ 型領
域１１の拡散を抑制して浅いソース領域５を形成するこ
とができる。 （第２の実施の形態）次に、この発明の第２の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
有する。 （イ）ソース領域５の表層部に、ソース領域５の不純物
濃度よりも高濃度なＰ+型領域１１（第１導電型の高濃
度領域）を形成し、当該領域１１に接するようにソース
電極１４を配置した。これにより、Ｐ+ 型領域１１によ
ってソース領域５とソース電極（アルミ）１４のコンタ
クト抵抗を小さくしてオン抵抗を小さくでき、かつ、ソ
ース領域５を低濃度にできるため、その拡散深さも浅く
形成できる。これにより適正なチャネル長が形成できパ
ンチスルーの発生のないチャネル構造を実現できる。こ
のように、パンチスルーの回避とオン抵抗の低減との両
立を図ることができる。又、ソース領域５が浅いことに
より横方向の寸法も小さくでき、単位セルの微細化が可
能となり集積度が向上し、オン抵抗が低減できる。 （ロ）製造方法として、半導体基板１にＰ型（第１導電
型）の不純物を導入してＰ型のソース領域５の不純物濃
度よりも高濃度なＰ+ 型領域１１（第１導電型の高濃度
領域）を形成し、Ｐ+ 型領域１１に接するソース電極１
４を形成した。よって、（イ）の構造のＰチャネルパワ
ーＭＯＳＦＥＴを製造することができる。 （ハ）この製造方法において、チャネル形成用不純物領
域４およびソース領域５を形成した後に、ゲート絶縁膜
としてのシリコン酸化膜７を介してゲート電極材として
のポリシリコン膜８ａ（より詳しくはポリシリコンゲー
ト電極８および熱酸化膜９）を配置し、その後に、ソー
ス領域５の表層部にＰ型の不純物を導入してＰ+ 型領域
１１を形成するようにした。このように、シリコン酸化
膜７を介してポリシリコン膜８ａ（より詳しくはポリシ
リコンゲート電極８および熱酸化膜９）を配置した後に
Ｐ+ 型領域１１を形成することにより、シリコン酸化膜
７の配置工程（熱酸化膜の形成工程）やゲート電極の配
置工程やポリシリコン酸化工程にて高温雰囲気になった
後においては高温雰囲気になることがないのでＰ+ 型領
域１１の拡散を抑制して浅いソース領域５を形成するこ
とができる。 （第２の実施の形態）次に、この発明の第２の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
【００４６】図２〜図１０を用いて説明した処理を行っ
た後、図１６に示すように、低ドーズのボロンイオン注
入によりソース領域５を形成し、その後、シリコン酸化
膜７、ゲート用ノンドープトポリシリコン膜８ａを形成
する。ここまでは、第１の実施の形態と同じである。
た後、図１６に示すように、低ドーズのボロンイオン注
入によりソース領域５を形成し、その後、シリコン酸化
膜７、ゲート用ノンドープトポリシリコン膜８ａを形成
する。ここまでは、第１の実施の形態と同じである。
【００４７】そして、図１７に示すように、ゲート用ノ
ンドープトポリシリコン膜８ａには不純物をドープせず
に、通常のホトエッチング技術にてゲート電極となるポ
リシリコンを残して他の領域のポリシリコン膜を除去す
る。
ンドープトポリシリコン膜８ａには不純物をドープせず
に、通常のホトエッチング技術にてゲート電極となるポ
リシリコンを残して他の領域のポリシリコン膜を除去す
る。
【００４８】この後、熱酸化にてゲート用ノンドープト
ポリシリコン膜８ａの表面にシリコン酸化膜９を形成す
る。そして、図１８に示すように、所定領域にレジスト
２７を配置した状態で、Ｐ+ 型領域１１を形成すべくボ
ロン（Ｂ）を高ドーズにイオン注入する。このとき同時
にゲート用ノンドープトポリシリコン膜８ａにもボロン
がイオン注入され、Ｐ型ポリシリコンゲート電極８が形
成される。
ポリシリコン膜８ａの表面にシリコン酸化膜９を形成す
る。そして、図１８に示すように、所定領域にレジスト
２７を配置した状態で、Ｐ+ 型領域１１を形成すべくボ
ロン（Ｂ）を高ドーズにイオン注入する。このとき同時
にゲート用ノンドープトポリシリコン膜８ａにもボロン
がイオン注入され、Ｐ型ポリシリコンゲート電極８が形
成される。
【００４９】そして、図１９に示すように、ゲート領域
となる部分以外のシリコン酸化膜７を除去し、図１に示
した層間絶縁膜１０を形成し、リフロー処理を行う。こ
のリフロー処理は、Ｐ+ 型領域１１を形成するための
（高ドーズボロンイオン注入後の）、アニール処理も兼
ねて行われる。
となる部分以外のシリコン酸化膜７を除去し、図１に示
した層間絶縁膜１０を形成し、リフロー処理を行う。こ
のリフロー処理は、Ｐ+ 型領域１１を形成するための
（高ドーズボロンイオン注入後の）、アニール処理も兼
ねて行われる。
【００５０】さらに、図１に示すように、ソース電極１
４（アルミ薄膜）を配置するとともに、Ｐ+ 型シリコン
基板２の表面（基板１の裏面）にドレイン電極１５を形
成する。
４（アルミ薄膜）を配置するとともに、Ｐ+ 型シリコン
基板２の表面（基板１の裏面）にドレイン電極１５を形
成する。
【００５１】このようにして図１に示すＰチャネルパワ
ーＭＯＳＦＥＴが製造される。本実施の形態において
は、Ｐ型ポリシリコンゲート電極８の形成のためのゲー
ト用ノンドープトポリシリコン膜８ａへのボロンのイオ
ン注入が、Ｐ+ 型領域１１の形成のためのボロンイオン
注入と同時にできることより、第１の実施の形態に比較
して工程が簡略化できる。
ーＭＯＳＦＥＴが製造される。本実施の形態において
は、Ｐ型ポリシリコンゲート電極８の形成のためのゲー
ト用ノンドープトポリシリコン膜８ａへのボロンのイオ
ン注入が、Ｐ+ 型領域１１の形成のためのボロンイオン
注入と同時にできることより、第１の実施の形態に比較
して工程が簡略化できる。
【００５２】つまり、ＰチャネルパワーＭＯＳＦＥＴに
おいて、通常ＮチャネルパワーＭＯＳＦＥＴで用いられ
るＮ型ポリシリコンゲート電極を用いると、そのしきい
値電圧ＶT の絶対値が大きくなってしまうので、Ｎ型ポ
リシリコンゲート電極に代えてＰ型（ボロン添加）ポリ
シリコン電極を用いてその仕事関数差よりしきい値電圧
ＶT の絶対値を小さくしようということが行われてい
る。このためにはＰ型ポリシリコンゲート電極の形成工
程が必要となるが、本実施の形態においては、これを簡
単にできる。 （第３の実施の形態）次に、この発明の第３の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
おいて、通常ＮチャネルパワーＭＯＳＦＥＴで用いられ
るＮ型ポリシリコンゲート電極を用いると、そのしきい
値電圧ＶT の絶対値が大きくなってしまうので、Ｎ型ポ
リシリコンゲート電極に代えてＰ型（ボロン添加）ポリ
シリコン電極を用いてその仕事関数差よりしきい値電圧
ＶT の絶対値を小さくしようということが行われてい
る。このためにはＰ型ポリシリコンゲート電極の形成工
程が必要となるが、本実施の形態においては、これを簡
単にできる。 （第３の実施の形態）次に、この発明の第３の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
【００５３】図２〜図１１を用いて説明したように、第
１の実施の形態と同じように、ソース領域５、ゲート酸
化膜７、ゲート用ノンドープトポリシリコン膜８ａの形
成工程までは同じである。
１の実施の形態と同じように、ソース領域５、ゲート酸
化膜７、ゲート用ノンドープトポリシリコン膜８ａの形
成工程までは同じである。
【００５４】そして、図２０に示すように、ゲート用ノ
ンドープトポリシリコン膜８ａの表面に熱酸化膜１９を
形成する。さらに、図２１に示すように、ボロンのイオ
ン注入を行い、ポリシリコン膜８ａをＰ型化する。
ンドープトポリシリコン膜８ａの表面に熱酸化膜１９を
形成する。さらに、図２１に示すように、ボロンのイオ
ン注入を行い、ポリシリコン膜８ａをＰ型化する。
【００５５】引き続き、図２２に示すように、Ｐ型ポリ
シリコン膜８ｂの表面の熱酸化膜１９を残したまま（あ
るいは一度除去し、再度酸化膜を形成し）、ポリシリコ
ン膜８ｂ上に酸化膜が形成された状態で、通常のホト技
術によりゲート電極となるＰ型ポリシリコン膜８ｂ上に
レジスト２８を形成する。
シリコン膜８ｂの表面の熱酸化膜１９を残したまま（あ
るいは一度除去し、再度酸化膜を形成し）、ポリシリコ
ン膜８ｂ上に酸化膜が形成された状態で、通常のホト技
術によりゲート電極となるＰ型ポリシリコン膜８ｂ上に
レジスト２８を形成する。
【００５６】そして、図２３に示すように、このレジス
ト２８をマスクとして、熱酸化膜１９をエッチングし、
引き続き、Ｐ型ポリシリコン膜８ｂをエッチングするこ
とにより、Ｐ型ポリシリコン膜８ｂ上に熱酸化膜１９が
形成されたゲート電極を形成する。
ト２８をマスクとして、熱酸化膜１９をエッチングし、
引き続き、Ｐ型ポリシリコン膜８ｂをエッチングするこ
とにより、Ｐ型ポリシリコン膜８ｂ上に熱酸化膜１９が
形成されたゲート電極を形成する。
【００５７】さらに、図２４に示すように、熱酸化によ
り、Ｐ型ポリシリコン膜８ｂ（ゲート電極８）の側面を
酸化膜３０で覆う。この時同時に、Ｐ型ポリシリコン膜
８ｂの上面の酸化膜１９は厚く成長して厚膜の酸化膜３
１とする。つまり、ゲート電極材としてのＰ型ポリシリ
コン膜（不純物ドープトポリシリコン膜）８ｂの表面に
イオン注入によるイオンの飛程より大きなマスク層とし
ての酸化膜３１を形成する。
り、Ｐ型ポリシリコン膜８ｂ（ゲート電極８）の側面を
酸化膜３０で覆う。この時同時に、Ｐ型ポリシリコン膜
８ｂの上面の酸化膜１９は厚く成長して厚膜の酸化膜３
１とする。つまり、ゲート電極材としてのＰ型ポリシリ
コン膜（不純物ドープトポリシリコン膜）８ｂの表面に
イオン注入によるイオンの飛程より大きなマスク層とし
ての酸化膜３１を形成する。
【００５８】そして、図２５に示すように、レジスト３
２を用いてＰ+ 型領域１１の形成のためのボロンのイオ
ン注入を行う。このとき、Ｐ型ポリシリコン膜８ｂに
は、その上面に厚い酸化膜３１が形成されているため、
適当な加速電圧を設定することによりポリシリコン中に
ボロンが注入されることが回避される。
２を用いてＰ+ 型領域１１の形成のためのボロンのイオ
ン注入を行う。このとき、Ｐ型ポリシリコン膜８ｂに
は、その上面に厚い酸化膜３１が形成されているため、
適当な加速電圧を設定することによりポリシリコン中に
ボロンが注入されることが回避される。
【００５９】引き続き、図２６に示すように、ゲート領
域となる部分以外のシリコン酸化膜７を除去し、図１に
示した層間絶縁膜１０を形成し、リフロー処理を行いボ
ロンの活性化を行い、Ｐ+ 型領域１１を形成する。
域となる部分以外のシリコン酸化膜７を除去し、図１に
示した層間絶縁膜１０を形成し、リフロー処理を行いボ
ロンの活性化を行い、Ｐ+ 型領域１１を形成する。
【００６０】そして、図１に示すように、ソース電極１
４（アルミ薄膜）を配置するとともに、Ｐ+ 型シリコン
基板２の表面（基板１の裏面）にドレイン電極１５を形
成する。
４（アルミ薄膜）を配置するとともに、Ｐ+ 型シリコン
基板２の表面（基板１の裏面）にドレイン電極１５を形
成する。
【００６１】本実施の形態においては、Ｐ型ポリシリコ
ンゲート電極８の形成のためのボロンイオン注入とＰ+
型領域１１の形成のためのボロンイオン注入を互いに独
立に実施できる。その結果、例えば、Ｐ型ポリシリコン
ゲート電極となるＰ型ポリシリコンを抵抗体として用い
る場合、その抵抗値の制御が容易になる。
ンゲート電極８の形成のためのボロンイオン注入とＰ+
型領域１１の形成のためのボロンイオン注入を互いに独
立に実施できる。その結果、例えば、Ｐ型ポリシリコン
ゲート電極となるＰ型ポリシリコンを抵抗体として用い
る場合、その抵抗値の制御が容易になる。
【００６２】これまでに述べた実施の形態以外にも以下
の形態にて実施してもよい。Ｐチャネルトランジスタの
他にも、Ｎチャネルトランジスタに適用してもよい。つ
まり、ボロンに比べ拡散係数の小さな砒素による拡散層
を用いた場合においても拡散深さをより浅くしてシャロ
ージャンクション化を図ることができる。
の形態にて実施してもよい。Ｐチャネルトランジスタの
他にも、Ｎチャネルトランジスタに適用してもよい。つ
まり、ボロンに比べ拡散係数の小さな砒素による拡散層
を用いた場合においても拡散深さをより浅くしてシャロ
ージャンクション化を図ることができる。
【００６３】又、ＭＯＳＦＥＴの他にも、ＩＧＢＴに適
用してもよい。さらに、半導体基板の裏面にドレイン電
極を配置した装置に限ることはなく、アップドレイン型
の装置に適用してもよい。
用してもよい。さらに、半導体基板の裏面にドレイン電
極を配置した装置に限ることはなく、アップドレイン型
の装置に適用してもよい。
【００６４】さらには、図１では溝６を有する半導体装
置に具体化したが、溝の無い半導体装置に適用してもよ
い。又、Ｐ+ 型領域１１（第１導電型の高濃度領域）の
拡散深さは、図１に示す深さのものよりも、チャネル形
成用不純物領域４におけるソース領域５より拡がらない
範囲で、深くすることも可能である。
置に具体化したが、溝の無い半導体装置に適用してもよ
い。又、Ｐ+ 型領域１１（第１導電型の高濃度領域）の
拡散深さは、図１に示す深さのものよりも、チャネル形
成用不純物領域４におけるソース領域５より拡がらない
範囲で、深くすることも可能である。
【図面の簡単な説明】
【図１】 実施の形態の半導体装置の断面図。
【図２】 第１の実施の形態における半導体装置の製造
工程を説明するための断面図。
工程を説明するための断面図。
【図３】 半導体装置の製造工程を説明するための断面
図。
図。
【図４】 半導体装置の製造工程を説明するための断面
図。
図。
【図５】 半導体装置の製造工程を説明するための断面
図。
図。
【図６】 半導体装置の製造工程を説明するための断面
図。
図。
【図７】 半導体装置の製造工程を説明するための断面
図。
図。
【図８】 半導体装置の製造工程を説明するための断面
図。
図。
【図９】 半導体装置の製造工程を説明するための断面
図。
図。
【図１０】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１１】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１２】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１３】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１４】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１５】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１６】 第２の実施の形態における半導体装置の製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図１７】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１８】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１９】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２０】 第３の実施の形態における半導体装置の製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図２１】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２２】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２３】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２４】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２５】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２６】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２７】 トレンチゲート型ＭＯＳＦＥＴの断面図。
【図２８】 パワーＭＯＳＦＥＴの接続方法を説明する
ための図。
ための図。
【図２９】 パワーＭＯＳＦＥＴの接続方法を説明する
ための図。
ための図。
【図３０】 パワーＭＯＳＦＥＴの接続方法を説明する
ための図。
ための図。
１…半導体基板、３…第１導電型の半導体領域としての
Ｐ型エピタキシャル層、４…チャネル形成用不純物領域
領域、４ａ…チャネル形成領域、５…ソース領域、６…
溝、７…ゲート絶縁膜としてのシリコン酸化膜、８…ポ
リシリコンゲート電極、８ａ…ゲート電極材としてのポ
リシリコン膜、８ｂ…ゲート電極材としてのＰ型ポリシ
リコン膜（不純物ドープトポリシリコン膜）、１１…第
１導電型の高濃度領域としてのＰ+ 型領域、１４…ソー
ス電極、１５…ドレイン電極、３１…マスク層としての
酸化膜
Ｐ型エピタキシャル層、４…チャネル形成用不純物領域
領域、４ａ…チャネル形成領域、５…ソース領域、６…
溝、７…ゲート絶縁膜としてのシリコン酸化膜、８…ポ
リシリコンゲート電極、８ａ…ゲート電極材としてのポ
リシリコン膜、８ｂ…ゲート電極材としてのＰ型ポリシ
リコン膜（不純物ドープトポリシリコン膜）、１１…第
１導電型の高濃度領域としてのＰ+ 型領域、１４…ソー
ス電極、１５…ドレイン電極、３１…マスク層としての
酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−267652（ＪＰ，Ａ)
特開 昭60−28271（ＪＰ，Ａ)
特開 平３−195064（ＪＰ，Ａ)
特開 平４−82275（ＪＰ，Ａ)
特開 平４−346233（ＪＰ，Ａ)
国際公開93／003502（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (9)
- 【請求項１】 半導体基板の表面側に形成された第１導
電型の半導体領域の表層部に二重拡散による第２導電型
の深いチャネル形成用不純物領域および第１導電型の浅
いソース領域が形成されるとともに、前記第１導電型の
半導体領域の表面部にゲート絶縁膜を介してゲート電極
が配置され、少なくとも前記ソース領域、前記第１導電
型の半導体領域と前記ソース領域との間に形成されたチ
ャネル形成領域、および前記第１導電型の半導体領域を
通してソース・ドレイン間が導通可能な半導体装置であ
って、 前記ソース領域の表層部に、当該ソース領域の不純物濃
度よりも高濃度な第１導電型の高濃度領域を形成し、当
該領域に接するようにソース電極を配置したことを特徴
とする半導体装置。 - 【請求項２】 前記半導体基板に、前記チャネル形成領
域およびソース領域を側壁とする溝を有する請求項１に
記載の半導体装置。 - 【請求項３】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型である請求項１に記載の半導体装置。 - 【請求項４】 半導体基板の表面側に形成された第１導
電型の半導体領域の表層部に二重拡散による第２導電型
の深いチャネル形成用不純物領域および第１導電型の浅
いソース領域が形成されるとともに、前記第１導電型の
半導体領域の表面部にゲート絶縁膜を介してゲート電極
が配置され、少なくとも前記ソース領域、前記第１導電
型の半導体領域と前記ソース領域との間に形成されたチ
ャネル形成領域、および前記第１導電型の半導体領域を
通してソース・ドレイン間が導通可能な半導体装置の製
造方法であって、 前記半導体基板に第１導電型の不純物を導入して前記ソ
ース領域の不純物濃度よりも高濃度な第１導電型の高濃
度領域を形成する工程と、 前記高濃度領域に接するソース電極を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記チャネル形成用不純物領域およびソ
ース領域を形成した後に、ゲート絶縁膜を介してゲート
電極材を配置し、その後に、前記ソース領域の表層部に
第１導電型の不純物を導入して第１導電型の高濃度領域
を形成するようにした請求項４に記載の半導体装置の製
造方法。 - 【請求項６】 前記半導体基板に、前記チャネル形成領
域およびソース領域を側壁とする溝を形成する工程を有
する請求項４に記載の半導体装置の製造方法。 - 【請求項７】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型である請求項４に記載の半導体装置の製造
方法。 - 【請求項８】 前記高濃度領域形成のための不純物導入
とゲート用ノンドープトポリシリコン膜への不純物導入
とを同時に行う工程を有する請求項４に記載の半導体装
置の製造方法。 - 【請求項９】 ゲート電極材としての不純物ドープトポ
リシリコン膜の表面にイオン注入によるイオンの飛程よ
り大きなマスク層を形成し、半導体基板にイオン注入を
行い高濃度領域を形成する工程を有する請求項４に記載
の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10814296A JP3528420B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体装置およびその製造方法 |
| US08/847,599 US5877527A (en) | 1996-04-26 | 1997-04-25 | Semiconductor device and method of producing the same |
| US09/244,605 US6114207A (en) | 1996-04-26 | 1999-02-10 | Method of producing a semiconductor device |
| US09/444,299 US6278155B1 (en) | 1996-04-26 | 1999-11-22 | P-channel MOSFET semiconductor device having a low on resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10814296A JP3528420B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293861A JPH09293861A (ja) | 1997-11-11 |
| JP3528420B2 true JP3528420B2 (ja) | 2004-05-17 |
Family
ID=14477009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10814296A Expired - Fee Related JP3528420B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5877527A (ja) |
| JP (1) | JP3528420B2 (ja) |
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