DE69132570T2 - Selbstjustierte Bipolartransistorstruktur und deren Herstellungsprozess - Google Patents

Selbstjustierte Bipolartransistorstruktur und deren Herstellungsprozess

Info

Publication number
DE69132570T2
DE69132570T2 DE69132570T DE69132570T DE69132570T2 DE 69132570 T2 DE69132570 T2 DE 69132570T2 DE 69132570 T DE69132570 T DE 69132570T DE 69132570 T DE69132570 T DE 69132570T DE 69132570 T2 DE69132570 T2 DE 69132570T2
Authority
DE
Germany
Prior art keywords
emitter
base
polysilicon
collector
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69132570T
Other languages
English (en)
Other versions
DE69132570D1 (de
Inventor
Robert H. Eklund
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Application granted granted Critical
Publication of DE69132570D1 publication Critical patent/DE69132570D1/de
Publication of DE69132570T2 publication Critical patent/DE69132570T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66265—Thin film bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/7317—Bipolar thin film transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76289—Lateral isolation by air gap

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

  • "BiCMOS/SOI Process Flow" von Robert H. Eklund (US-A-5049513) und "SOI BiCMOS Process" von Robert H. Eklund u. a. (US-A-SiO&sub2;&sub8;09), beide übertragen an Texas Instruments.
  • Diese Erfindung wurde mit staatlicher Unterstützung gemäß Vertrag Nr. SC-0010-87-0021, zuerkannt von Naval Weapons Support Center, geschaffen. Der Staat besitzt bestimmte Rechte an dieser Erfindung.
    • Hintergrund der Erfindung
  • Diese Erfindung liegt im Gebiet der integrierten Schaltungen und richtet sich speziell auf Fertigungsverfahren von Bipolar-Transistoren in integrierten Schaltungen sowie auf Verfahren zur Fertigung sowohl von Bipolar- als auch von MOS-Transistoren auf einer Silicium auf-Isolator-(SOI)-Oberfläche.
  • Es besteht ein großer Bedarf an der Integration von MOSFET-Strukturen und Bipolar-Transistoren auf einem einzigen Substrat. Außerdem bietet die Siliciumauf-Isolator-(SOI)-Technologie bei gegebener Strukturgröße aufgrund der Minimierung von Störkapazitäten die höchste Leistung.
  • Wie im Stand der Technik wohlbekannt ist, werden digitale und lineare Funktionen häufig durch integrierte Schaltungen ausgeführt, wobei entweder die Bipolar-Technologie oder die Metall-Oxid-Halbleiter-(MOS)-Technologie eingesetzt wird. Bipolare integrierte Schaltungen ergeben selbstverständlich einen Betrieb bei höherer Geschwindigkeit und höhere Steuerströme als NIOS- Schaltungen, auf Kosten einer höheren Verlustleistung, insbesondere im Vergleich zu Komplementär-MOS-(CMOS)-Schaltungen. Dank der jüngsten Fortschritte in der Fertigungstechnik können in derselben integrierten Schaltung (gewöhnlich als BiCMOS-Bausteine bezeichnet) sowohl Bipolar- als auch CMOS- Transistoren verwendet werden.
  • Bis heute waren SOI-Prozesse CMOS-orientiert. Bei SOI-Bipolar- oder 501- BiCMOS-Prozessen bestanden die typischen Probleme in der durch die vergrabene Oxidschicht hervorgerufenen Störstellendichte. Verschiedene Lösungen für SOI-Bipolarstrukturen wurden aufgezeigt, jedoch unterliegen diese Lösungen der Einschränkung, daß sie eine Grabenisolation erfordern, die neben der Tatsache, daß sie ein kostenaufwendiger Prozeß ist, die Ausbeute begrenzen kann.
  • Bisherige Bipolarstrukturen, die für die Fertigung von selbstjustierten Transistoren in einer dünnen epitaktischen Schicht vorgeschlagen wurden, unterlagen dem Nachteil, daß diese eine Ätzung von Polysilicium erforderten, die an einkristallinem Silicium stoppt. Dies erschwert die Steuerung des Prozesses und kann zu einer sehr teuren Struktur führen.
  • Ein Verfahren der obenbeschriebenen Art ist in EP-A-281 235 offenbart. In diesem Dokument wird ein Bipolartransistor und ein Verfahren zu dessen Herstellung beschrieben, das mit MOSFET-Bausteinen kompatibel ist. In der Fläche einer Halbleiterwanne wird in einer störstellenleitenden Basiszone ein Transistor ausgebildet und mit einem Gate-Oxid bedeckt. Das Gate-Oxid wird geöffnet und dotiertes Polysilicium darauf abgeschieden, um eine Mehrfachemitter-Struktur in Kontakt mit der Basiszone zu bilden. Das Seitenwandoxid wird auf der Mehrfachemitter-Struktur gebildet. In der Halbleiterwanne werden eine Kollektorzone und eine störstellenleitende Basiszone gebildet und in bezug auf die gegenüberliegenden seitlichen Kanten des Mehrfachemitter-Seitenwandoxids selbstjustiert.
  • Ein weiteres Verfahren der obenbeschriebenen Art ist in EP-A-345 153 offenbart. Dieses Dokument beschreibt eine komprimierte vertikale Bipolartransistor- Konfiguration, bei der eine Seite des standardmäßigen symmetrischen Basis- Kontakts und somit das Erfordernis eines Kollektor-Kontaktdurchgriffs entfällt. Insbesondere offenbart dieses Dokument einen Verfahrensschritt, in dem eine durch Ätzen der Siliciumoberfläche vertiefte Zone für einen störstellenleitenden Kollektor gebildet wird.
    • Zusammenfassung der Erfindung
  • Es wird eine selbstjustierte bipolare Struktur zur Verwendung auf einem SOI- (Silicium auf-Isolator)-Substrat beschrieben. Diese Struktur erfordert kein Ätzen von Polysilicium und kein einkristallines Silicium als Ätzstopp. Diese Struktur kann ohne wesentliche Vergrößerung der Topographie ebenso für einen BiCMOS/SOI-Prozeß verwendet werden.
  • Die Erfindung stellt einen Prozeß zur Bildung eines vertikalen Bipolar- Transistors auf einer Silicium auf-Isolator-Oberfläche bereit, wie er in Anspruch 1 beschrieben ist.
  • Die beschriebenen Ausführungsformen der vorliegenden Erfindung schaffen Bipolar-Transistoren, zusammen mit CMOS-Transistoren, auf SOI-Substraten. In der zuerst beschriebenen Ausführungsform ist die störstellenleitende Basis auf einen Seitenwandoxid-Abstandshalter auf dem Emitter-Polysilicium selbstjustiert. Nach der kollektorseitigen Silicium-Ätzung und der Bildung eines zweiten Seitenwand-Abstandshalters wird der Kollektor-Kontakt auf die andere Seite des Emitter-Polysiliciums selbstjustiert. Die kollektorseitige Silicium-Ätzung trennt die Basis und den stark dotierten Kollektor-Kontakt, um eine Herabsetzung der Durchbruchsspannung des Kollektor-Basis-Übergangs zu verhindern. Es sei angemerkt, daß diese Struktur keine vergrabene Schicht verwendet, um den Kollektorwiderstand zu minimieren, sondern dies durch die Selbstjustierung des Kollektor-Kontakts auf das Emitter-Polysilicium erreicht.
  • Dies ist ein Prozeß zur Bildung eines MOS-Transistors und eines vertikalen, vollkommen selbstjustierten Bipolar-Transistors auf einem isolierenden Substrat. Der Prozeß umfaßt die in Anspruch 3 offenbarten Schritte.
  • Das Verfahren kann eine erste kollektorseitige Emitter-Seitenwand und eine erste basisseitige Emitter-Seitenwand, die vor dem Ätzen des störstellenleitenden Kollektor-Abschnitts gebildet werden, und eine zweite kollektorseitige Emitter- Seitenwand und eine zweite basisseitige Emitter-Seitenwand, die nach dem Ätzen des störstellenleitenden Kollektor-Abschnitts gebildet werden, und die störstellenleitende Basis, die unter Verwendung der zweiten basisseitigen Emitter- Seitenwand gebildet wird, um die störstellenleitende Basis auszurichten, und das Ätzen des störstellenleitenden Kollektor-Abschnitts des Mesa, um eine auf die erste kollektorseitige Emitter-Seitenwand ausgerichtete, tieferliegende Zone zu schaffen, und den störstellenleitenden Kollektor in der tieferliegenden Zone, die unter Verwendung der zweiten kollektorseitigen Emitter-Seitenwand gebildet wird, um den störstellenleitenden Kollektor auszurichten, verwenden. In einer weiteren Alternative kann das Verfahren eine erste kollektorseitige Emitter- Seitenwand und eine erste basisseitige Emitter-Seitenwand verwenden, die vor dem Ätzen des störstellenleitenden Kollektor-Abschnitts gebildet werden, und eine zweite kollektorseitige Emitter-Seitenwand und eine zweite basisseitige Emitter-Seitenwand, die nach dem Ätzen des störstellenleitenden Kollektor-Abschnitts gebildet werden, und die störstellenleitende Basis, die unter Verwendung der ersten basisseitige Emitter-Seitenwand gebildet wird, um die störstellenleitende Basis auszurichten, und das Ätzen des störstellenleitenden Kollektor-Abschnitts des Mesa, um eine mit der ersten kollektorseitigen Emitter-Seitenwand ausgerichtete, tiefer liegende Zone zu schaffen, und den störstellenleitenden Kollektor in der tieferliegenden Zone, die unter Verwendung der zweiten kollektorseitigen Emitter- Seitenwand gebildet wird, um den störstellenleitenden Kollektor auszurichten.
  • Das Verfahren verwendet das Ätzen, um den extrinsischen Kollektor- Abschnitt des Mesa, jedoch nicht die störstellenleitende Basis tiefer zu setzen, wobei das Verfahren außerdem das Strukturieren des Ätzresists anwendet, um Emitter-Polysilicium mit einer größeren Fläche als die Emitter-Kontaktzone zu schaffen, wodurch eine Emitter-Basis-Überlappungszone erzeugt wird, und wobei das Verfahren außerdem TEOS und Nitrid über der Oxidoberfläche in der Emitter-Basis-Überlappungszone verwenden kann, wodurch die Kapazität zwischen dem Emitter-Kontakt und der störstellenleitenden Basis verringert wird. Das Verfahren umfaßt außerdem das Strukturieren des Ätzresists auf dem Polysilicium, um einen freigelegten negativen Gate-Abschnitt des Polysiliciums auf dem MOS- Mesa zu schaffen; das Ätzen des freigelegten negativen Gate-Abschnitts des Polysiliciums unter Verwendung der Oxidoberflächen als Ätzstopp, um dadurch ein Gate aus nicht geätztem Polysilicium zu bilden; das Bilden von Gate- Seitenwänden auf dem Gate; das Verwenden der Gate-Seitenwände, um Source- /Drain-Zonen auf das Gate auszurichten, um dadurch einen Abschnitt der Oxidoberfläche als Gate-Oxid zu verwenden, wodurch die Oxidoberfläche sowohl auf der MOS- als auch auf der Bipolar-Mesa als Ätzstopp für die Polysilicium-Ätzung und außerdem als Gate-Oxid dient.
  • Die Erfindung betrifft außerdem ein vollkommen selbstjustierter Bipolar- Transistor auf einem isolierenden Substrat mit den Merkmalen gemäß Anspruch 5. Vorzugsweise verwendet der Transistor eine dielektrische Schicht (z. B. eine TEOS-Schicht und eine Nitridschicht) über der Oxidoberfläche in der Emitter- Basis-Überlappungszone, wodurch die Kapazität zwischen dem Emitter und der störstellenleitenden Basis verringert wird.
    • Kurzbeschreibung der Zeichnung
  • Fig. 1 ist eine Querschnittsansicht, die eine bevorzugte Ausführungsform der vorliegenden Erfindung zeigt, in der ein Bipolar-Transistor in einer einzigen epitaktischen Schicht auf einer vergrabenen Oxidschicht aufgebaut wird.
  • Die Fig. 2 bis 8 sind Querschnittsansichten, die die Fertigungsschritte einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigen, in der ein Bipolar-Transistor zusammen mit einem NMOS-Transistor in einer einzigen epitaktischen Schicht auf einer vergrabenen Oxidschicht aufgebaut wird.
    • Genaue Beschreibung der bevorzugten Ausführungsformen
  • Die vorliegende Erfindung bietet wesentliche Vorteile bei Schaltungen, die Bipolar-Transistoren verwenden und insbesondere bei Schaltungen, die Bipolar- und CMOS-Transistoren kombinieren. Bei der offenbarten Struktur muß bei der Polysilicium-Ätzung einkristallines Silicium nicht als Ätzstopp dienen, wie es im Stand der Technik erforderlich war. Ein Oxid als Polysilicium-Ätzstopp in einem vollkommen selbstjustierten Bipolartransistor zu verwenden, wurde bisher anscheinend noch nie verwirklicht. Diese Struktur besitzt den klaren Vorteil, daß sie in derselben epitaktischen Schicht 16 wie der MOSFET aufgebaut wird. Ein weiterer Vorteil ist, daß diese Ausführung aufgrund der verringerten epitaktischen Dicke die Strahlungsfestigkeit, verglichen mit dem Stand der Technik, verbessert. Ein wesentlicher Vorteil dieser Struktur ist, daß aufgrund der Tatsache, daß sich die Diffusionen etwa für die störstellenleitende Basis bis zum vergrabenen Oxid hinab erstrecken, die Störkapazitäten verringert werden.
  • Die Herstellung dieser Bipolarstruktur ist im Zusammenhang mit einem CMOS/SOI-Prozeß beschrieben und ergibt folglich einen BiCMOS-Prozeß, jedoch könnte sie ebenso für einen Bipolar/SOI-Prozeß verwendet werden. Obwohl diese Transistorstruktur primär für die Verwendung auf einem SOI-Substrat geeignet ist, kann sie in einem Volumenprozeß verwendet werden, um keine Bearbeitung der vergrabenen N&spplus;-Schichten vornehmen zu müssen. Dies ist bei einem DRAM-Prozeß äußerst vorteilhaft, bei dem das Substrat eine epitaktische P -Schicht auf einem P&spplus;-Substrat ist und eine vergrabene Schicht, die eine hohe Temperatur erfordert, nicht gebildet werden kann. Die einzige spezielle Anforderung ist die, daß die Wannentiefe größer als der vertikale Isolationabstand sein muß, um die Verstärkung des parasitären Transistors (des störstellenleitenden Basis-Wanne-Substrats) zu minimieren. Es sei außerdem hervorgehoben, daß die bevorzugte Ausführungsform als NPN-Typ beschrieben wird, jedoch als PNP-Typ aufgebaut werden könnte.
  • Die vorgeschlagene Struktur ist nicht streng selbstjustierend, da das Emitter- Polysilicium 60 ein Oxid 44 etwas überlappt, doch ist bei den heutigen Ausrichtungstoleranzen der Stepper nicht zu erwarten, daß dadurch die Transistorkennlinien wesentlich verändert werden.
  • Die Fig. 1 bis 8 sind Querschnittsdarstellungen, die eine bevorzugte Ausführungsform der vorliegenden Erfindung und des Verfahrens zu ihrer Herstellung zeigen. Fig. 1 ist eine Querschnittsansicht des Bipolar-Transistors. Der Bipolartransistor 11 ist in einer epitaktischen Schicht16 gebildet, wobei dieselbe zur Herstellung des NMOS-Transistors 13 verwendet wird. Die Schaltung enthält eine vergrabene Oxidschicht 10, eine epitaktische n-Silicium-Schicht (Kollektor) 26, Oxid-Seitenwände 36, Nitrid-Seitenwände 38, TEOS-Seitenwände 68, eine Oxidschicht 44, eine aktive p-Basis 48, eine TEOS-Schicht 50, eine Nitridschicht 52 (die Schichten 50 und 52 sind optional, um die Dicke des Dielektrikums zwischen dem Emitter-Polysilicium und der Basis zu erhöhen), einen n&spplus;-Polysilicium- Emitter 60, innere Emitter- und Gate-Seitenwandoxid-(Seitenwand-TEOS)- Abstandshalter 66, eine störstellenleitende p&spplus;-Basis 72, die auf die Seitenwandoxid-Abstandshalter 66 auf dem Emitter-Polysilicium 60 selbstjustiert ist, äußere Emitter- und Gate-Seitenwandoxid-(Seitenwand-TEOS)-Abstandshalter 74 und einen n&spplus;-Kollektor-Kontakt 76, der auf die äußeren Seitenwandoxid- Abstandshalter 74 auf seiten des Emitter-Polysiliciums selbstjustiert ist. Der Prozeß zur Integration der bipolaren npn-Struktur in den 1,0-um- CMOS/SOI-Fertigungsfluß ist in den Fig. 2 bis 8 gezeigt, in denen die Querschnitte eines Bipolar-Transistors 11 und eines NIOS-Transistors 13 gezeigt sind. Der Prozeß beginnt mit dem SOI-Ausgangsmaterial (vergrabenes Oxid) 10, auf dem eine epitaktische Schicht von 0,6 bis 0,8 um liegt. Nach dem Aufwachsen eines Unterbau-Oxids 20 und dem Abscheiden einer 100-nm-(1000-Ångström)- Nitridschicht 22 wird das Negativ der Bipolar-Kollektorzone strukturiert und das Nitrid geätzt. Ein Oxid 24 wird aufgebaut, so daß sich die Dicke der epitaktischen Schicht auf etwa 0,33 um verringert, wie es für die Auslegung eines CMOS- Transistors gefordert wird und in Fig. 2 gezeigt ist. Nach dem Entfernen des Nitrids 22 werden Ionen wie etwa Phosphor in den Bipolar-Kollektor 26 implantiert, und der Bipolar-Kollektor 26 wird wärmebehandelt. Die Oxidschicht 24 wird durch Naßätzen entfernt. Als nächstes wird das Unterbau-Oxid 28 aufgebaut, gefolgt von einer 140-nm-(1400-Ängström)-Nitridschicht 30. Die CMOS- und Bipolar-Mesas 13 und 11 werden nun strukturiert, und der Oxid/Nitrid-Schichtstapel wird geätzt. Nach der Strukturierung und der Implantation von Ionen wie etwa Bor (z. B. 0 Grad, 1,8X 10¹³ cm&supmin;² bei 30 keV und 3,0X 10¹³ cm² bei 80 keV) zur Bildung der NMOS-Kanal-Ätzstopps 32 wird ein 100-nm-(1000-Ängström)- TEOS-Film abgeschieden, verdichtet und geätzt, um, wie in Fig. 3 gezeigt ist, einen Seitenwandoxid-Abstandshalter 34 auf dem Nlesa-Schichtstapel zu bilden.
  • An diesem Punkt wird die Silicium-Ätzung zur Bildung der Mesas ausgeführt. Nach der Silicium-Ätzung erfolgt an der Mesa-Seitenwand eine 20-nm-(200- Ängström)-Oxidation 36. Nach der Nitrid-Entfernung wird die Seitenwandbildung durch die Abscheidung einer 15-nm-(150-Ängström)-Nitridschicht 38, gefolgt von der Abscheidung einer 1000-Ängström-TEOS-Schicht 40 und einer Plasma- Ätzung zur Bildung der Seitenwand (Fig. 4) abgeschlossen. Die NMOS- und PMOS-Schwellenspannungen und die Wannen-Implantationszonen werden anschließend strukturiert und mit Ionen wie etwa Bor (z. B. 1,7x 10¹² cm&supmin;² bei 25 keV und 3,5 · 10¹² cm&supmin;² bei 80 keV) für die NMOS-Schwellenspannung und die Wanne, und Bor (z. B. 1,0 · 10¹² cm&supmin;² bei 24 keV) und Phosphor (z. B. 2,7 x 10¹² cm&supmin;² bei 180 keV) für die PMOS-Schwellenspannungen und die Wanne implantiert.
  • Nach dem Abätzen des Abdeck-Oxids von der Mesa-Oberfläche wird ein 20- nm-(200-Ängström)-Gate-Oxid 44 aufgebaut, gefolgt von der Abscheidung einer 200-nm-(2000-Ängström)-Polysiliciumschicht 46. Es sei erwähnt, daß ein geteilter Polysilicium-Prozeß ausgeführt wird, so daß das NIOS-Gate-Oxid 44 geschützt werden kann, während die Bipolar-Basis 48 und das Emitter-Fenster 54 gebildet werden. Die Basis 48 wird auf die Gate-Oxidation folgend gebildet, um die Breite ihres Übergangs zu begrenzen. Die Bipolar-Basiszone 48 wird strukturiert und das Polysilicium von dieser Zone durch eine Plasma-Ätzung entfernt. Als nächstes wird die Basis des Bipolar-Transistors, in Fig. 5 gezeigt, durch das verbleibende Gate-Oxid hindurch implantiert. Nach der Gate-Oxidation wird die Basis gebildet, um die Breite ihres Übergangs zu begrenzen. Als nächstes wird eine 60-nm-(600- Ängström)-TEOS-Schicht 50 abgeschieden, gefolgt von einer 20-nm-(200- Ängström)-Nitridschicht 52. Die TEOS-Schicht 50 und die Nitridschicht 52 sind optionale Schichten, die verwendet werden, um die Dicke des Dielektrikums zwischen dem Emitter-Polysilicium und der Basis zu erhöhen, (Obwohl es in den Figuren nicht gezeigt ist, können diese Schichten so maskiert werden, daß sie die Ränder des Mesa etwas überlappen, um die Ausrichtung weniger kritisch zu machen.) Der Emitter-Kontakt wird strukturiert, so daß er das Emitter-Fenster 54 und sämtliche CMOS-Zonen öffnet, jedoch den TEOS/Nitrid-Schichtstapel 50 und 52 über der restlichen Bipolar-Basiszone beläßt. Der erste 200-nm-(2000-Ängström)- Polysiliciumfilm 46 schützt die CMOS-Mesas während der Emitter-Ätzung. Dieser Prozeß wurde für Volumen-BiCMOS ausgeführt, ohne daß sich die GOI (Gate-Oxid-Integrität) verschlechtert hätte. Fig. 6 zeigt den Querschnitt nach der Emitter-Ätzung.
  • Als nächstes wird nach einer kurzen Abätzung eine 250-nm-(2500-Ängström)- Polysiliciumschicht abgeschieden und durch Implantation von Ionen wie etwa Arsen (z. B. 1 · 10¹&sup6; cm&supmin;² bei 50 keV) und Phosphor (kann optional sein) (z. B. 2x 10¹&sup5; cm&supmin;² bei 80 keV) dotiert. Diese Polysiliciumschicht dient als der Bipolar- Emitter 60 und bildet in Kombination mit der ersten Polysiliciumschicht ein 450- nm-(4500-Ängström)-Polysilicium-Gate 62. Als nächstes werden, wie in Fig. 7 gezeigt ist, die Gates und die Emitter strukturiert und das Polysilicium geätzt. Nach der Strukturierung und der Implantation sowohl von p-LDDs (z B. Bor, 1,0 · 10¹³ cm&supmin;² bei 20 keV, 0 Grad) als auch von n-LDDs (z. B. Phosphor, 8,0 · 10¹³ cm&supmin;² bei 80 keV, 0 Grad) (LDD = lightly doped drains = schwach dotierte Drains) wird eine 250-nrn-(2500-Ängström)-TEOS-Schicht abgeschieden und rückgeätzt, um Seitenwandoxid-Abstandshalter 66 und 68 zu bilden. Danach wird ein 30-nm-(300-Ängström)-TEOS-Abschirmungsoxid (nicht gezeigt) abgeschieden. Als nächstes werden die p&spplus;- (nicht gezeigt) und n&spplus;-Source-/Drain- (S/D)-Zonen 70 strukturiert und implantiert. Für die p&spplus;-S/D-Zonen werden Ionen wie etwa Bor (z. B. 3,0 · 10¹&sup5; cm&supmin;² bei 20 keV, 0 Grad) implantiert. Für die n&spplus;-S/D-Zonen werden Ionen wie etwa Arsen (z. B. 3,0 · 10¹&sup5; cm&supmin;² bei 150 keV, 0 Grad) und Phosphor (z. B. 5,0 · 10¹&sup4; cm&supmin;² bei 120 keV, 0 Grad) implantiert. Das p&spplus;-S/D-Implantat bildet auch die störstellenleitende Basis 72.
  • Als nächstes wird der Bipolar-Kollektor-Kontakt 76 strukturiert. Nach dem Ätzen des Abschirmungsoxids wird eine flache Silicium-Ätzung ausgeführt, um den stark dotierten Kollektor-Kontakt 76 unterhalb der Basiszone 48 zu vertiefen. Die kollektorseitige Silicium-Ätzung trennt die Basis von dem stark dotierten Kollektor-Kontakt, um eine Herabsetzung der Durchbruchsspannung für den Kollektor-Basis-Übergang zu vermeiden. Eine 100-nm-(1000-Ängström)-TEOS- Schicht wird abgeschieden und anisotrop geätzt, um einen zweiten Seitenwandoxid-Abstandshalter 74 zu bilden. Der Bipolar-Kollektor-Kontakt 76 wird anschließend strukturiert und mit Ionen wie etwa Arsen und Phosphor (optional) implantiert. Diese Struktur und dieses Implantat könnten mit dem MOS-S/D kombiniert werden, um den Prozeß zu vereinfachen. Es sei hervorgehoben, daß diese Struktur keine vergrabene Schicht verwendet, um den Kollektorwiderstand zu minimieren, sondern dieses Ziel durch Selbstjustierung des Kollektor- Kontaktes 76 auf den Emitter 60 erreicht wird.
  • Fig. 8 zeigt den Querschnitt nach dem Abschluß des S/D-Wärmebehandlungszyklus und der Ätzung des Abschirmungsoxids. Danach wird Titan- Disilicid verwendet, um sämtliche Diffusionszonen und Gates gleichzeitig zu umhüllen. Eine Standard-Mehrlagenmetallverarbeitung schließt den Fertigungsfluß ab.
  • Die Erfindung schafft einen Bipolar-Transistor, der einige Vorteile gegenüber dem Stand der Technik aufweist. (i) Die offenbarte Ausführung erfordert nicht, daß die Polysilicium-Ätzung an einkristallinem Silicium endet. (ii) Der Bipolartransistor wird in derselben epitaktischen Schicht aufgebaut wie der MOSFET. (iii) Diese Ausführung weist gegenüber dem Stand der Technik eine verbesserte Strahlungsfestigkeit auf. (iv) Die Störkapazitäten sind verringert, da sich die Diffusionen etwa für die störstellenleitende Basis bis zum vergrabenen Oxid hinab erstrecken.
  • Obwohl hier eine spezifische Ausführungsform der vorliegenden Erfindung beschrieben wurde, ist dies nicht als Einschränkung des Umfangs der vorliegenden Erfindung aufzufassen. Beispielweise könnte der in der bevorzugten Ausführungsform gezeigte NPN-Bipolartransistor als PNP-Bipolartransistor aufgebaut werden. Außerdem wurde die bevorzugte Ausführungsform für einen BiCMOS/SOI-Prozeß beschrieben, jedoch könnte die Erfindung ebenso für einen Bipolar/SOI-Prozeß verwendet werden. Darüber hinaus kann der Prozeß auch in einem Volumenverfahren anstatt im Zusammenhang mit dem SOI-Prozeß verwendet werden.

Claims (11)

1. Prozeß zum Bilden eines vertikalen, vollkommen selbstjustierten Bipolar- Transistors (11) auf einer Silicium auf-Isolator-Oberfläche (SOI-Oberfläche), wobei der Prozeß umfaßt:
a. Bilden einer Silicium auf-Isolator-Oberfläche, die ein Substrat mit einer Isolatorschicht und eine epitaktische Schicht (16) aus Silicium enthält;
b. Aufwachsenlassen einer Oxidschicht (20) auf der epitaktischen Schicht (16) und Bilden eines Bipolar-Kollektors (26) durch Ionenimplantation durch die Oxidschicht (20);
c. Ätzen der epitaktischen Siliciumschicht des Siliciums-auf-Isolator, um ein Bipolar-Mesa zu bilden;
d. Bilden einer Oxidoberfläche (44) auf der Silicium auf-Isolator- Oberfläche;
e. Bilden einer Bipolar-Basiszone (48) durch Ionenimplantation der Siliciumschicht durch das Oxid;
f. Öffnen einer Emitter-Kontaktzone in der Oxidoberfläche;
g. Abscheiden und Dotieren durch Ionenimplantation einer Schicht (60) aus Polysilicium auf der Oxidoberfläche und in der Emitter-Kontaktzone, damit er als Bipolar-Emitter dient;
h. Aufbringen und Strukturieren eines Ätzresists auf dem Polysilicium (60), um dadurch einen freigelegten Abschnitt des Polysiliciums zu schaffen, der eine Fläche besitzt, die größer als die Emitter-Kontaktzone (54) ist, um dadurch eine Emitter-Basis-Überlappungszone zu erzeugen;
i. Ätzen des freigelegten Abschnitts des Polysiliciums unter Verwendung der Oxidoberfläche als Ätzbarriere, wodurch die Ätzung einen Emitter- Kontakt aus nicht geätztem Polysilicium bildet, der eine Emitter-Basis- Überlappungszone besitzt, wobei sich unter dem Emitter-Polysilicium in der Überlappungszone eine Oxidoberfläche befindet;
j. Bilden einer ersten kollektorseitigen Emitter-Seitenwand (66) und einer ersten basisseitigen Emitter-Seitenwand (66);
k. Ätzen eines extrinsischen Kollektor-Kontaktabschnitts (76) der Siliciumoberfläche, um eine ausgesparte Zone zu schaffen;
l. Bilden einer zweiten kollektorseitigen Emitter-Seitenwand (74) und einer zweiten basisseitigen Emitter-Seitenwand (74) auf dem Emitter-Kontakt (60);
m. Bilden einer extrinsischen Basis (72) unter Verwendung der zweiten basisseitigen Emitter-Seitenwand (74), um die extrinsische Basis (72) auf den Emitter-Kontakt (60) auszurichten; und
n. Bilden eines extrinsischen Kollektor-Kontakts (76) in der ausgesparten Zone unter Verwendung der zweiten kollektorseitigen Emitter-Seitenwand (74), um den extrinsischen Kollektor (76) auf den Emitter-Kontakt (60) auszurichten.
2. Verfahren nach Anspruch 1, wobei das Verfahren außerdem ein zusätzliches Dielektrikum über der Oxidoberfläche (44) in der Emitter-Basis- Uberlappungszone verwendet, wobei die Kapazität zwischen dem Emitter- Polysilicium (60) und der extrinsischen Basis (72) verringert wird.
3. Kombiniertes Verfahren zum Bilden eines vertikalen, vollkommen selbstjustierten Bipolar-Transistors (11) und eines MOS-Transistors (13) auf einer Silicium-auf-Jsolator-Oberfläche (SOI-Oberfläche), wobei der Prozeß umfaßt
a. Bilden einer Silicium auf-Isolator-Oberfläche, die ein Substrat mit einer Isolatorschicht und einer epitaktischen Schicht (16) aus Silicium enthält;
b. Aufwachsenlassen einer Oxidschicht (20) auf der epitaktischen Schicht (16) und Bilden einer Bipolar-Kollektorzone (26) durch Ionenimplantation durch die Oxidschicht (20);
c. Ätzen der epitaktischen Siliciumschicht auf dem Silicium auf- Isolator, um ein Bipolar- und MOS-Mesa zu bilden;
d. Bilden eines Bipolar-Transistors (1 I) in dem Bipolar-Mesa, umfassend die folgenden Schritte:
1) Bilden einer Oxidoberfläche (44) auf dem Bipolar-Mesa;
2) Bilden einer Bipolar-Basiszone (48) durch Ionenimplantation der Siliciumschicht durch das Oxid;
3) Öffnen einer Emitter-Kontaktzone (54) in der Oxidoberfläche
4) Abscheiden und Dotieren durch Ionenimplantation einer Schicht aus Polysilicium (60) auf der Oxidoberfläche und in der Emitter-Kontaktzone (54), damit sie als bipolarer Emitter dient;
5) Aufbringen und Strukturieren eines Ätzresists auf dem Polysilicium (60), um dadurch einen freigelegten Abschnitt des Polysiliciums zu schaffen, der eine Fläche besitzt, die größer als die Emitter-Kontaktzone (54) ist, um dadurch eine Emitter-Basis-Überlappungszone zu erzeugen;
6) Ätzen des freigelegten Abschnitts des Polysiliciums unter Verwendung der Oxidoberfläche als eine Ätzbarriere, wodurch die Ätzung einen Emitter- Kontakt (60) aus nicht geätztem Polysilicium bildet, der eine Emitter-Basis-Überlappungszone besitzt, wobei sich unter dem Emitter-Polysilicium in der Überlappungszone eine Oxidoberfläche befindet;
7) Bilden einer ersten kollektorseitigen Emitter-Seitenwand (66) und einer ersten basisseitigen Emitter-Seitenwand (66);
8) Ätzen eines extrinsischen Kollektor-Kontaktabschnitts (76) der Siliciumoberfläche, um eine ausgesparte Zone zu schaffen;
9) Bilden einer zweiten kollektorseitigen Emitter-Seitenwand (74) und einer zweiten basisseitigen Emitter-Seitenwand (74) auf dem Emitter-Kontakt (60);
10) Bilden einer extrinsischen Basis (72) unter Verwendung der zweiten basisseitigen Emitter-Seitenwand (74), um die extrinsische Basis (72) auf den Emitter-Kontakt (60) auszurichten; und
11) Bilden eines extrinsischen Kollektor-Kontakts (76) in der ausgesparten Zone unter Verwendung der zweiten kollektorseitigen Emitter-Seitenwand (74), um den extrinsischen Kollektor (76) auf den Emitter-Kontakt (60) auszurichten;
e) Bilden eines MOS-Transistors (13) auf dem MOS-Nlesa, umfassend:
1) Aufwachsenlassen eines Gate-Oxids (44) und einer Polysiliciumschicht auf dem MOS-Mesa,
2) Aufbringen und Bemustern eines Ätzresists auf dem Polysilicium, um einen freigelegten inversen Gate-Abschnitt des Polysiliciums zu schaffen,
3) Ätzen des freigelegten Polysiliciums nach unten bis zur Oxidoberfläche, um ein Gate (62) aus nicht geätztem Polysilicium zu bilden,
4) Bilden von Gate-Seitenwänden (66) auf dem Gate (62) unter Verwendung der Gate-Seitenwände (66), um Source-/Drain-Zonen (70) auf das Gate (62) auszurichten, wobei ein Abschnitt der Oxidoberfläche als Gateoxid (44) verwendet wird und wobei die Oxidoberfläche als Ätzbarriere für die Polysilicium- Ätzung sowohl auf der MOS- als auch auf der Bipolar-Siliciumoberfläche und als Gate-Oxid (44) dient,
5) Strukturieren und Implantieren der Source- und Drain-Zonen (70).
4. Verfahren nach Anspruch 1, bei dem nach dem Schritt j und statt des Schrittes m die extrinsische Basis (72) unter Verwendung der ersten basisseitigen Emitter-Seitenwand (66) dotiert wird, um die extrinsische Basis (72) auszurichten.
5. Vollständig selbstjustierter Bipolartransistor (11) auf einer Silicium auf- Isolator-Oberfläche (SOI-Oberfläche) (10), wobei der Transistor umfaßt:
a) ein Bipolar-Mesa (72) aus Silicium auf der Isolatoroberfläche (10), die eine Basis-Zone (48) und eine Kollektor-Zone (26) besitzt;
b) eine Oxidschicht über dem Mesa, die eine Öffnung für eine Emitter-Kontaktzone besitzt;
c) einen Emitter-Kontakt (60) aus Polysilicium auf der Oxidschicht, wobei das Emitter-Polysilicium eine Fläche besitzt, die größer als die Emitter- Kontaktzone ist, wodurch eine Emitter-Basis-Uberlappungszone geschaffen wird und wobei sich unter dem Emitter-Polysilicium in der Uberlappungszone eine Oxidoberfläche befindet;
d) erste (66) und zweite (74) kollektorseitige Emitter-Seitenwände und erste (66) und zweite (74) basisseitige Emitter-Seitenwände;
e) eine extrinsische Basis (72), die auf die basisseitige Emitter- Seitenwand (66, 74) ausgerichtet ist; und
f) einen extrinsischen Kollektor-Abschnitt (76) des Mesa auf einer Ebene unter einem extrinsischen Basis-Abschnitt (72), der auf die kollektorseitige Emitter-Seitenwand (66, 74) ausgerichtet ist.
6. Transistor nach Anspruch 6, wobei sich über der Oxidoberfläche in der Emitter-Basis-Überlappungszone eine TEOS-Schicht und eine Nitridschicht befinden, wobei die Kapazität zwischen dem Emitter-Polysilicium (60) und der extrinsischen Basis (72) verringert ist.
DE69132570T 1990-09-17 1991-08-28 Selbstjustierte Bipolartransistorstruktur und deren Herstellungsprozess Expired - Fee Related DE69132570T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/583,422 US5087580A (en) 1990-09-17 1990-09-17 Self-aligned bipolar transistor structure and fabrication process

Publications (2)

Publication Number Publication Date
DE69132570D1 DE69132570D1 (de) 2001-05-10
DE69132570T2 true DE69132570T2 (de) 2001-10-25

Family

ID=24333032

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69132570T Expired - Fee Related DE69132570T2 (de) 1990-09-17 1991-08-28 Selbstjustierte Bipolartransistorstruktur und deren Herstellungsprozess

Country Status (4)

Country Link
US (1) US5087580A (de)
EP (1) EP0476380B1 (de)
JP (1) JP3372557B2 (de)
DE (1) DE69132570T2 (de)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5344785A (en) * 1992-03-13 1994-09-06 United Technologies Corporation Method of forming high speed, high voltage fully isolated bipolar transistors on a SOI substrate
US5273915A (en) * 1992-10-05 1993-12-28 Motorola, Inc. Method for fabricating bipolar junction and MOS transistors on SOI
EP0632491A3 (de) * 1993-07-02 1996-09-11 Siemens Ag Herstellungsverfahren für lateralen Bipolartransistor.
US5362659A (en) * 1994-04-25 1994-11-08 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating vertical bipolar junction transistors in silicon bonded to an insulator
DE4418206C2 (de) * 1994-05-25 1999-01-14 Siemens Ag CMOS-kompatibler Bipolartransistor und Herstellungsverfahren desselben
US5583059A (en) * 1994-06-01 1996-12-10 International Business Machines Corporation Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI
US5610087A (en) * 1995-11-09 1997-03-11 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating narrow base width lateral bipolar junction transistor, on SOI layer
DE69626802T2 (de) * 1995-12-28 2003-12-24 Koninklijke Philips Electronics N.V., Eindhoven Verfahren zur herstellung von einem selbstausrichtenden vertikalen bipolaren transistor auf einem soi
US5792678A (en) * 1996-05-02 1998-08-11 Motorola, Inc. Method for fabricating a semiconductor on insulator device
US5946582A (en) * 1997-01-07 1999-08-31 Telcordia Technologies, Inc. Method of making an InP-based heterojunction bipolar transistor with reduced base-collector capacitance
US6285044B1 (en) 1997-01-08 2001-09-04 Telcordia Technologies, Inc. InP-based heterojunction bipolar transistor with reduced base-collector capacitance
US5952695A (en) * 1997-03-05 1999-09-14 International Business Machines Corporation Silicon-on-insulator and CMOS-on-SOI double film structures
DE19842106A1 (de) 1998-09-08 2000-03-09 Inst Halbleiterphysik Gmbh Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
KR100350764B1 (ko) 1998-12-30 2002-11-18 주식회사 하이닉스반도체 반도체소자의 제조방법
US6890827B1 (en) * 1999-01-13 2005-05-10 Agere Systems Inc. Method of fabricating a silicon on insulator transistor structure for imbedded DRAM
IT1308063B1 (it) * 1999-05-28 2001-11-29 St Microelectronics Srl Procedimento per la realizzazione di una fetta di materialesemiconduttore comprendente regioni di potenza dielettricamente
US6657281B1 (en) * 2000-08-03 2003-12-02 Agere Systems Inc. Bipolar transistor with a low K material in emitter base spacer regions
US6492211B1 (en) 2000-09-07 2002-12-10 International Business Machines Corporation Method for novel SOI DRAM BICMOS NPN
US6790722B1 (en) 2000-11-22 2004-09-14 International Business Machines Corporation Logic SOI structure, process and application for vertical bipolar transistor
CN1147935C (zh) * 2000-12-18 2004-04-28 黄敞 互补偶载场效应晶体管及其片上***
US6469350B1 (en) * 2001-10-26 2002-10-22 International Business Machines Corporation Active well schemes for SOI technology
US6703685B2 (en) * 2001-12-10 2004-03-09 Intel Corporation Super self-aligned collector device for mono-and hetero bipolar junction transistors
DE10202291A1 (de) * 2002-01-22 2003-08-07 Infineon Technologies Ag Bipolartransistor mit niederohmigem Basisanschluß
SE527487C2 (sv) * 2004-03-02 2006-03-21 Infineon Technologies Ag En metod för framställning av en kondensator och en monolitiskt integrerad krets innefattande en sådan kondensator
EP1575094B1 (de) * 2004-03-12 2008-09-17 Infineon Technologies AG Bipolar-Transistor
EP1630863B1 (de) * 2004-08-31 2014-05-14 Infineon Technologies AG Verfahren zur Herstellung eines monolithisch integrierten vertikalen Halbleiterbauteils in einem SOI-Substrat
US20080001234A1 (en) * 2006-06-30 2008-01-03 Kangguo Cheng Hybrid Field Effect Transistor and Bipolar Junction Transistor Structures and Methods for Fabricating Such Structures
US7482672B2 (en) * 2006-06-30 2009-01-27 International Business Machines Corporation Semiconductor device structures for bipolar junction transistors
CN101719508B (zh) * 2009-11-10 2013-09-04 上海宏力半导体制造有限公司 一种薄soi纵向双极型晶体管及其制造方法
CN102104063B (zh) * 2009-12-17 2012-10-31 中国科学院上海微***与信息技术研究所 一种soi纵向双极晶体管及其制作方法
US9111986B2 (en) 2014-01-09 2015-08-18 International Business Machines Corporation Self-aligned emitter-base-collector bipolar junction transistors with a single crystal raised extrinsic base
US9312370B2 (en) 2014-06-10 2016-04-12 Globalfoundries Inc. Bipolar transistor with extrinsic base region and methods of fabrication
US9570564B2 (en) 2014-08-05 2017-02-14 Globalfoundries Inc. Self-aligned emitter-base bipolar junction transistor with reduced base resistance and base-collector capacitance
US9768231B2 (en) * 2016-02-12 2017-09-19 Globalfoundries Singapore Pte. Ltd. High density multi-time programmable resistive memory devices and method of forming thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4002501A (en) * 1975-06-16 1977-01-11 Rockwell International Corporation High speed, high yield CMOS/SOS process
DE3682021D1 (de) * 1985-10-23 1991-11-21 Hitachi Ltd Polysilizium-mos-transistor und verfahren zu seiner herstellung.
US4775641A (en) * 1986-09-25 1988-10-04 General Electric Company Method of making silicon-on-sapphire semiconductor devices
US4753896A (en) * 1986-11-21 1988-06-28 Texas Instruments Incorporated Sidewall channel stop process
DE3882251T2 (de) * 1987-01-30 1993-10-28 Texas Instruments Inc Verfahren zum Herstellen eines bipolaren Transistors unter Verwendung von CMOS-Techniken.
US4863878A (en) * 1987-04-06 1989-09-05 Texas Instruments Incorporated Method of making silicon on insalator material using oxygen implantation
US4897703A (en) * 1988-01-29 1990-01-30 Texas Instruments Incorporated Recessed contact bipolar transistor and method
US4899202A (en) * 1988-07-08 1990-02-06 Texas Instruments Incorporated High performance silicon-on-insulator transistor with body node to source node connection
US4906587A (en) * 1988-07-29 1990-03-06 Texas Instruments Incorporated Making a silicon-on-insulator transistor with selectable body node to source node connection
US4957875A (en) * 1988-08-01 1990-09-18 International Business Machines Corporation Vertical bipolar transistor

Also Published As

Publication number Publication date
EP0476380A1 (de) 1992-03-25
US5087580A (en) 1992-02-11
DE69132570D1 (de) 2001-05-10
JPH0689900A (ja) 1994-03-29
EP0476380B1 (de) 2001-04-04
JP3372557B2 (ja) 2003-02-04

Similar Documents

Publication Publication Date Title
DE69132570T2 (de) Selbstjustierte Bipolartransistorstruktur und deren Herstellungsprozess
DE69328758T2 (de) Verfahren zur Herstellung von SOI-Bipolar- und MOS-Transistoren
EP0036634B1 (de) Verfahren zur Herstellung einer bipolaren Transistorstruktur
EP0227970B1 (de) Verfahren zum gleichzeitigen Herstellen von selbstjustierten bipolaren Transistoren und komplementären MOS-Transistoren auf einem gemeinsamen Siliziumsubstrat
DE69025806T2 (de) Doppel-diffundiertes Drain-CMOS-Verfahren mit einer Gegendotierungstechnik
DE4212829C2 (de) Verfahren zur Herstellung von Metall-Oxid-Halbleiter-Feldeffekttransistoren
DE3888393T2 (de) BICMOS-Verfahren zur Herstellung selbstausrichtender NPN-Emitter und -Basen sowie MOSFET-Sources und -Drains.
DE3886074T2 (de) Herstellung einer Halbleiterstruktur.
DE68926224T2 (de) Verfahren zum Herstellen einer BICMOS-Anordnung
DE69032735T2 (de) Verfahren zum Herstellen von Hochspannungs- und Niederspannungs-CMOS-Transistoren in einem einzigen integrierten Schaltungs-Chip
DE69111929T2 (de) Halbleiteranordnung auf einem dielektrischen isolierten Substrat.
DE69524276T2 (de) Resurf-laterale-DMOS-Bauelemente mit erweitertem Drain
DE69618285T2 (de) Quasi-vertikaler DMOS in MOS- oder BICMOS-Verfahren mit hohem Wirkungsgrad
DE3881799T2 (de) Verfahren zur Herstellung von CMOS-Bauelementen.
DE2524263C2 (de) Verfahren zum Herstellen einer komplementären Feldeffekt-Transistoranordnung mit isoliertem Gate
DE68925116T2 (de) In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür
DE68928326T2 (de) Eingeschlossener transistor mit eingegrabenem kanal
EP0226892A2 (de) Verfahren zum Herstellen von bipolaren Transistoren und komplementären MOS-Transistoren auf einem gemeinsamen Siliziumsubstrat
DE68919172T2 (de) MOSFET und dessen Herstellungsverfahren.
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE69020160T2 (de) Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger.
DE69130624T2 (de) Verfahren zum Herstellen von Feldeffekt-Transistoren für integrierte Schaltungen
DE69530441T2 (de) Eine Methode zur Herstellung von BiCMOS-Halbleiterteilen
DE69119463T2 (de) Kontaktierung und deren Herstellungsverfahren für Halbleiterbauelemente
DE69624278T2 (de) Bipolartransistor und Verfahren zur Herstellung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee