JP4775357B2 - 高耐圧ic - Google Patents
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Description
パワーデバイス[1] 〜[4] は、モータ制御用のインバータやコンバータ、照明用のインバータ、各種電源およびソレノイドやリレーの駆動用スイッチ等の多くの分野で広く利用されている。このパワーデバイスの駆動や制御は、従来個別の半導体素子や電子部品を組み合わせて構成した電子回路[5],[6] によっていたが、近年LSI(高集積度IC、ICとは集積回路のこと)技術を利用した数十V級の低耐圧IC[7],[8] や数百V級の高耐圧IC[9],[10]が実用化されており、さらに駆動・制御回路とパワーデバイスとを同一半導体基板に集積化したパワーIC[11],[12] が用いられインバータやコンバータなどの変換装置などの小型化や高信頼性が図られている。
図33はモータ制御用インバータのパワー部分を中心に説明する回路構成図である。三相モータMoを駆動するために用いるパワーデバイス(ここではIGBTであるQ1〜Q6とダイオードであるD1〜D6を示す)はブリッジ回路を構成し同一パッケージに収納されたパワーモジュール[13]の構造をしている。ここでIGBTとは絶縁ゲート型バイポーラトランジスタのことである。主電源VCCは通常直流100〜400Vと高電圧である。主電源VCCの高電位側をVCCH、低電位側をVCCLと表した場合、VCCH に接続されるIGBTQ1〜Q3を駆動するためには、IGBTのゲート電極の電位はこれよりさらに高電位となるため、駆動回路にはフォトカプラ(PC:Photo Coupler)や高耐圧IC(HVIC:High Voltage Integrated Circuit)が用いられる。駆動回路の入出力端子I/O(Input/Output)は通常マイクロコンピュータへ接続され、そのマイクロコンピュータによりインバータ全体の制御がなされる。
図36は図33と同一回路をインテリジェントパワーモジュール[18]と呼ばれる製品を用いて構成した構成図である。この場合ゲート駆動回路GDU1〜GDU6は、低耐圧ICや個別電子部品および半導体素子からなり、パワーデバイス(Q1〜Q6、D1〜D6)とともにパワーデバイス側のパッケージに備えられている。この場合でも、外付けの駆動回路としてはフォトカプラ(PC)や高耐圧IC(HVIC)が用いられる。
またその他の構成例として、GDU1とQ1を1チップ(同一の半導体基板)に集積化するパワーIC技術[19],[20] や図36の全ての回路を1チップに集積化するパワーIC技術[11],[12] も開示されている。
図38は図34に示した高耐圧IC(HVIC)のチップの平面図を示し、各回路ユニットの配置が分かるように描いている。他の回路ユニットから高耐圧で分離される必要のあるGDU1は接合分離[21],[22],[10]や誘電体分離[23],[11],[12]により電気的に分離された島の中に形成されており、その周縁部を高耐圧接合終端構造[11],[21] HVJT(絶縁するために高電圧が印加される接合の終端部の構造をいう)により囲まれている。レベルシフト回路LSUの中には主電源VCCの低電位側の電位VCCLレベルの信号をドライブ電源VDD1の低電位側の電位VDDL1レベルの信号(入力ラインSIN1の信号)にレベルシフトするための高耐圧nチャネルMOSFET(HVN)が設けられている。この高耐圧nチャネルMOSFETには、中心のドレイン電極DNを囲んで高耐圧接合終端構造[10],[11] HVJTが設けられている。またGDU1の分離された島の中にはVDDL1レベルの信号(出力ラインSOUT1の信号)をVCCLレベルの信号にレベルシフトするための高耐圧pチャネルMOSFET(HVP)が設けられており、この場合もドレイン電極DPを囲んで高耐圧接合終端構造HVJTが設けられている。そして、GDU1の入力ラインSIN1と出力ラインSOUT1が、高耐圧接合終端構造HVJTの上を通ってGDU1とLSUの間にそれぞれ跨がって配線されている。また各GDUには図35で示したOUT端子、OC端子、OT端子が配置され、GDU1〜GDU3にはVDDH1〜VDDH3の端子、VDDL1〜VDDL3の端子が配置され、またGDU4〜GDU6にはVDDHCの端子とVDDLCの端子が配置されている。同図ではGDU1とGDU4の詳細な説明をし、他のGDUは詳細な配置説明は省略した。
先に述べたように、他の部分と電位の大きく異なる回路ユニット(例えば図38のGDU1、2、3)を他の部分から電気的に高耐圧で分離する分離技術には誘電体分離[11],[12],[23]、接合分離[10],[21],[22]、自己分離[20],[24] などの技術がある。しかし誘電体分離や接合分離は分離構造が複雑で製造コストが高く、耐圧が高くなるほど、この製造コストがさらに高くなる。また自己分離は製造コストは低く抑えられるが、CMOS(相補形MOSFET)構成では高耐圧化技術が未だ開発されておらず、一方、高耐圧化が可能なNMOS(nチャネルMOSFET)構成ではアナログ回路(先で述べた電流検出回路や温度検出回路を指す)の高精度化が極めて困難である。(2)高耐圧接合終端構造HVJTに関する課題
高耐圧接合終端構造は、縦型パワーデバイス用のもの[25],[26] 、横型高耐圧デバイス用のもの[27],[28],[29]など個々の用途別に各種構造が開示されている。しかしながら、高耐圧化したICであるHVICやパワーデバイスを集積した高耐圧パワーICにおいては、集積回路ユニット間の高耐圧接合終端構造(図38のGDU1〜3の回り)、高耐圧横型nチャネルMOSFET用の高耐圧接合終端構造(図38のHVNのDNの回り)、高耐圧横型pチャネルMOSFET用の高耐圧接合終端構造(図38のHVPのDPの回り)、さらには縦型パワーデバイス用の高耐圧接合終端構造など多くの用途の高耐圧接合終端構造を同一チップ上に形成する必要がある。従来のような汎用性の少ない構造で高耐圧ICやパワーICを実現しようとすると、多くの異なる高耐圧接合終端構造HVJTを同一チップ上に形成しなければならず、製造コストが高くなる。(3)配線下の高耐圧接合終端構造に関する課題
高耐圧ICでは、電位の大きく異なる集積回路ユニット(例えば図38のGDU1とLSU)間での信号のやり取りを行うため、高耐圧接合終端構造HVJT上に配線を通すことが必要とされる。ところが、高耐圧接合終端構造HVJT上を配線を通すとこの配線の電位の影響を受けて、高耐圧接合終端構造HVJTの耐圧が低下する問題がある[30]。この問題を解決するために、いくつかの構造[10],[11],[12],[31] が提案されているが、構造が複雑なため製造コストが高くなる。またこれらの提案されている構造では配線の影響を皆無にできなく、耐圧低下の程度を少なくしている丈であり、600V程度の耐圧までは実用化できても、それ以上の耐圧のものはまだ実現していない。
-38(1989)〔31〕USP 5,043,781 ( パワーIC関連)
高耐圧IC(HVIC)はホウ素をドープしたp形半導体基板からなる第一領域1と、その表面層に選択的にリンのイオン注入を行って高温の熱拡散により形成したn形の第二領域2と、第二領域2の表面層に選択的にホウ素のイオン注入を行って高温の熱拡散により形成したp形の第三領域3と、第二領域2の表面層に選択的にリンをイオン注入し高温の熱拡散により形成したn形の第五領域5と、第三領域3の表面層に選択的にホウ素をイオン注入し高温の熱拡散により形成されたp形の第六領域6と、第二領域2の表面層に選択的に形成したp形の高濃度領域11(第一ソース領域と第一ドレイン領域になる)とこのp形の高濃度領域11に挟まれた第二領域2上にゲート絶縁膜13を介して形成されたゲート電極となる多結晶シリコン膜15とで構成されるpチャネルMOSFET(pchMOSFET)と、第三領域3の表面層に選択的に形成されたn形の高濃度領域12(第二ソース領域と第二ドレイン領域になる)とこのn形の高濃度領域12に挟まれた第三領域3上にゲート絶縁膜13を介して形成されたゲート電極となる多結晶シリコン膜15とで構成されるnチャネルMOSFET(nchMOSFET)と、第一領域1と第二領域2との間の第一のpn接合104に高い逆バイアス電圧が印加されたときに表面付近での電界集中によるブレークダウンが生じないように、第一領域1を囲んで設けられた高耐圧接合終端構造HVJTとからなる。p形の高濃度領域11は高濃度のホウ素がドープされ、n形の高濃度領域は高濃度のリンがドープされている。ゲート絶縁膜13は厚みが200〜500Å程度のシリコン酸化膜で形成される。第一領域1上、第二領域2上および第五領域5上の一部にフィールド絶縁膜14が厚み5000〜10000Å程度のシリコン酸化膜で形成され、その上に選択的に導電膜であるリンドープされたn形の多結晶シリコン膜15が厚さ3000〜6000Å程度で形成される。またこの多結晶シリコン膜15は第三領域3と第二領域2の向かい合う領域にも同図に示すように形成される。層間絶縁膜16は例えば常圧CVD等により形成された、厚さ5000〜10000ÅのBPSG膜である。第一金属膜17は第一主面側の配線や電極として用いる例えば厚さ5000〜10000Å程度のAl−1%Si膜である。第一領域1の不純物濃度は1013〜1015cm-3程度であり、例えば600V耐圧の高耐圧ICでは1.5×1014cm-3以下、1200V耐圧の高耐圧ICでは8×1013cm-3以下というように必要とする耐圧により適切な不純物濃度が異なる。第一領域1の不純物濃度と第二領域2の不純物のドープ量(ドーピング量)は第一領域1と第二領域2との間の第一のpn接合104が高電圧に逆バイアスされたときでも第一のpn接合104の両側に拡がる空乏層101の第二領域2側での空乏層端102が第三領域3へは届かず第二領域2内に止まるように設定される。これを満たすには、第三領域3下の第三領域3と第一領域1とに挟まれた第二領域2の部分の正味のドープ量を1×1012cm-2以上、3×1013cm-2以下にすることが効果的である。典型的な例を次に示す。第二領域2の形成を5×1012〜1×1013cm-2のドープ量のリンの選択的なイオン注入と1150℃、3〜10時間程度の熱拡散を行いその深さを3〜8μm程度に設定し、第三領域3の形成を1×1013〜5×1013cm-2のドープ量のホウ素の選択的なイオン注入と1100℃、2〜10時間程度の熱拡散により行い、その深さを1〜4μm程度に設定する。第五領域5および第六領域6のドープ量は1×1014〜1×1015cm-2程度、p形およびn形の高濃度領域11、12のドープ量は1×1015〜1×1016cm-2程度である。高耐圧接合終端構造HVJTは、従来技術の引用文献の中から色々な構造を用いることが可能であり、また引用した以外の構造も用いることもできる。第二領域2内に設けた比較的高濃度にドープされたn形の第五領域5は、第一領域1をコレクタ、第二領域2をベース、第三領域3をエミッタとする寄生バイポーラトランジスタのベース抵抗を低く抑えて、その誤動作を防ぐためのものである。この第五領域5は、第三領域に対向する第二領域2の表面層や第一領域1に対向する第二領域2の表面層に形成し、できる限り第三領域3の回りを概ね囲うように設けたり、第二領域2表面上でMOSFETなどの素子を形成しない領域(フィールド領域)の大半を覆うように設けたりすることで誤動作を防止する効果が高まる。また第三領域3内に設けた比較的高濃度にドープされたp形の第六領域6は第二領域2をコレクタ、第三領域3をベース、n形の高濃度領域12をエミッタとする寄生バイポーラトランジスタのベース抵抗を低く抑えてその誤動作を防ぐものである。この第六領域6においても、前記第五領域5の形成と同様の配置上の工夫することで効果を高めることができる。
図2は第2参考例を示す要部構造図で、同図(a)は図38におけるGDU1と高耐圧接合終端構造HVJTに対応する部分の要部平面図で、同図(b)は同図(a)のX−Xで切断した要部断面図である。同図(a)において、GDU1は高耐圧接合終端構造HVJTに周囲を囲まれた第二領域2および第四領域4に形成されている。同図(b)において、第二領域2に囲まれて、第二領域2とは分離されたn形の第四領域4が設けられ、この第二領域2と第四領域4とに跨がって多結晶シリコンからなるループ状の第一導電膜7がフィールド絶縁膜14を介して設けられている。この第一導電膜7と図1の多結晶シリコン膜15とは同様の働きをする。同図(b)では第四領域4は一つしか描いていないが、当然必要により複数(もしくは多数)設けることもできる。第四領域4は第二領域2の形成と同時にリンを選択的にイオン注入するときのマスクのパターン形状を変えるだけで形成される。この第四領域4にはnpnトランジスタを形成した例が示してあり、第六領域6の形状と同時に形成したベース領域31、n形の高濃度領域12の形成と同時に形成したエミッタ領域32およびコレクタとしての第二領域2を備え、第二領域2内に設けるのと同じ理由で第四領域4にも第五領域5を設けている。第二領域2内と第三領域3内とにpチャネルMOSFET(pchMOSFET)とnチャネルMOSFET(nchMOSFET)とを設けた例を示しているが、第二領域2および第三領域3には前記同様多くの種類のデバイスを集積化することができ、また同様に第四領域4にも第三領域3と同様のp形の領域(図示されていないが仮に第七領域と呼ぶこととする)を設けて、この第四領域4および第七領域に多くの種類のデバイスを集積化することができる。第四領域4は第二領域2のドライブ電源VDD1 と異なる電源VEE1 (例えば15VのVDD1を降圧安定化したアナログ回路用の10V電源やロジック回路用の5V電源など)の回路ユニットとして利用でき、また同図(b)に示すようにコレクタ(C)が第二領域2から独立したバイポーラトランジスタとしても利用することができるので、この第四領域4の利用により回路設計の自由度が非常に大きくなる。
図3は第3参考例を示す要部構造図で、同図(a)はゲート駆動回路ユニットを1チップ化したときの平面図、同図(b)はその断面図、同図(c)はゲート駆動回路ユニット(1チップ化されている)とパワーデバイス(例えばIGBTとダイオード)とがヒートシンク上に形成された断面図である。ここでは前記説明とは導電形を逆にし、第一導電形をn形、第二導電形をp形とした。
同図(b)において、n形の第一領域1に形成されたp形の第二領域2およびn形の第三領域3に、nチャネルMOSFET(nchMOSFET)とpチャネルMOSFET(pchMOSFET)がそれぞれ形成されている。この第二領域2および第三領域3にも当然多くの種類のデバイスが集積化できる。この高耐圧IC(GDUIC1)の裏面には、例えばTi/Ni/Auの三層の金属膜からなる第二金属膜18が設けられ、はんだで金属板と固着できるようにしてある。
同図(c)において、高耐圧IC(GDUIC1)がnチャネル形の縦型パワーデバイスQ1(IGBTなど)およびダイオードD1と共に図33および図35のVCCH に接続されることになる金属板33上にはんだ接合で固着される。この場合、第一導電形がn形であるので、この高耐圧IC(GDUIC1)の裏面をパワーデバイスの裏面(コレクタまたはドレイン)が固着している金属板33に接着しても、第一領域1と第二領域2との間の第一のpn接合104は常に逆バイアスとなり、第二領域2に形成された各種デバイスは第一領域1から電気的に絶縁され、動作上全く問題ない。尚、金属板33は例えばセラミックからなる絶縁板34を介して銅やアルミニウムからなるヒートシンク35上に設置されている。
図5は第5参考例の要部構造図を示し、同図(a)は平面図、同図(b)は断面図である。同図(a)において、高耐圧接合終端構造HVJTでnチャネル形の縦型パワーデバイスQ1(ここではIGBTを示す)が囲まれ、さらにGDU1がこのパワーデバイスQ1で囲まれている。
同図(b)において、Q1のp形のベース領域36に囲まれた第二領域2がn形のドリフト領域40である第一領域1の表面層に形成されている。第二領域2とQ1のベース領域36の間の第一領域1の表面にフィールド絶縁膜14を介して第一導電膜7が形成される。この第一導電膜7はQ1のエミッタ電極と共に図2の第一導電膜7と同じ働きをする。Q1はIGBTを示し、第一領域1の第二主面側にn+ バッファ層38およびp+ 基板39があり、p+基板39表面上に第二金属膜18が形成され、周縁部はパッシベーション膜19(例えば10000Åのシリコン窒化膜)が被覆されている。
図8以降において、図中の番号の( )内の番号は、図1ないし図5の参考例に対応する番号と同じ製造方法で、それらと同時に同一チップ上に形成され得るものであることを示している。また第一導電形をp形、第二導電形をn形とした場合で説明する。当然逆の導電形にしてもよい。
図8は第8参考例でダイオードに用いた場合の高耐圧接合終端構造図を示し、同図(a)は要部断面図、同図(b)、同図(c)は平面図である。
同図(a)において、第一領域1はホウ素をドープした半導体基板で濃度は1013〜1015cm-3程度である。この濃度は必要とする耐圧により異なる。第八領域8は、第一領域1の表面からの選択的なリンのイオン注入(ドーズ量:3×1012〜1×1013cm-2程度)と1150℃、3〜10時間程度の熱拡散により形成し、その拡散深さは3〜8μm程度である。第九領域9は、第八領域8の表面からの選択的なホウ素のイオン注入(ドーズ量:1×1012〜1.5×1013cm-2程度)と1150℃、1〜5時間程度の熱拡散により形成し、その拡散深さは1.5〜5μm程度である。n形の高濃度領域45は、カソード電極Kと第八領域8の電気的接続を良好にするために設けた領域で、例えば選択的なリンのイオン注入(ドーズ量:1×1014〜1×1015cm-2程度)と1000〜1100℃程度の熱処理により第五領域(図1参照のこと)と同時に形成される。p形の高濃度領域46は、アノード電極Aと第九領域9の電気的接続を良好にするために設けた領域で、例えば選択的なホウ素のイオン注入(1×1014〜1×1015cm-2程度)と1000〜1100℃程度の熱処理により第六領域6(図1参照のこと)と同時に形成される。フィールド絶縁膜14および第九領域9上の絶縁膜41は熱酸化膜で、膜厚は5000〜10000Å程度である。カソード電極Kとアノード電極Aは例えばAl−1%Siからなる第一金属膜17からなり、膜厚は5000〜10000Å程度である。パッシベーション膜19は、例えばアモルファスシリコン膜やシリコンリッチのSiN膜(窒化膜)で膜厚は5000〜15000Å程度である。この場合、抵抗性フィールドプレートとして用いるために、高抵抗膜44として第九領域9上の絶縁膜41上にカソード電極Kと共通の第二導電膜42とアノード電極Aと共通の第三導電膜43の双方に接触して設けられている。高抵抗膜44の抵抗率はシート抵抗で1013〜1011Ω/□程度である。第二導電膜42および第三導電膜43は、フィールドプレートとして第九領域9の上の絶縁膜41上へ延在している。第九領域下の第一領域1と第九領域とに挟まれた第八領域部分116の正味のドーピング量は1×1011cm-2以上、4×1012cm-2以下となるように設定されており、第九領域9の正味のドーピング量は1×1011cm-2以上、2×1012cm-2以下となるように設定されている。これにより、第一領域1と第八領域8の間の第二のpn接合111と第八領域8と第九領域9の間の第三のpn接合112がともに逆バイアスされたときに、第二のpn接合111の両側に拡がる第二の空乏層113と第三のpn接合112の両側に拡がる第三の空乏層114とは第八領域8内で結合し、また第三の空乏層114は第九領域9の表面115まで達している。つまり、この高耐圧接合終端構造HVJTのアノード電極Aとカソード電極Kとに平面上で挟まれた第八領域8および第九領域9には、第一領域1まで達する空乏層(結合した第二の空乏層113と第三の空乏層114)が水平方向にも垂直方向にも拡がり、その結果高い耐圧が得られる。垂直方向に拡がるのは第一領域1が低濃度であるためである。第二導電膜42は、第二導電形の高濃度領域45近辺での電界集中を防ぐために、第三導電膜43は、p形の高濃度領域46近辺での電界集中を防ぐために有効である。高抵抗膜44は、第二導電膜42と第三導電膜43の間を高抵抗膜44を介して流れる電流が、高抵抗膜44に沿って生ずる水平方向の滑らかな電位分布を第九領域9上の絶縁膜41の容量を介して絶縁膜下の半導体領域内へ静電的に作用させ、半導体領域の空乏層中の電位分布を水平方向に滑らかに安定化させるので、より一層小さい高耐圧接合終端構造の水平距離で高耐圧を得るために効果的である。
同図(c)も、同図(a)の高耐圧接合終端構造HVJTの平均的な配置の例であり、この場合大きい活性面積のデバイスに適するように櫛歯状に配置されたアノード電極Aとカソード電極Kに挟まれた高耐圧接合終端構造HVJTが、櫛歯の間をぬって曲がりくねった形のループで、帯状に設けられている。
尚、ループ状とは、帯状で、かつ円形や櫛歯形などの形状をした環状のものをいう。
図9は第9参考例の要部断面構造を示す。これは、従来から高耐圧ICに用いられている接合分離の構造に本発明を適用したものである。図8(a)との違いは、第八領域8が第一領域1上へのエピタキシャル成長により形成された層であり、したがって、この第八領域8を他の部分から電気的に分離するための高濃度のp形の分離領域47を設けている点である。その他の部分は図8(a)と全く同じであり同じ番号を付けている。エピタキシャル成長により形成された第八領域8は厚さが5〜15μm程度でリンが1×1015から1×1016cm-3程度ドープされている。分離領域47は、第八領域8のエピタキシャル成長後第九領域9の形成前に、例えばドーズ量が1×1015cm-2のホウ素の選択的なイオン注入と1200℃、2〜10時間程度の熱拡散により形成する。第八領域8のエピタキシャル成長による形成と分離領域47の形成に関する分、図8の実施例よりコストは高くなり、また分離領域47の形成のために、高温の熱処理が必要となり、この高温の熱処理で発生するシリコン結晶内の欠陥による良品率の低下も多少招くが、接合分離という従来技術の上にそのまま適用できるという便利さがある。同図の平面的な配置は図8(b)、(c)と同様である。
図12は第12参考例の要部断面図を示す。高耐圧接合終端構造HVJTに囲まれ、n形の第八領域8とn形の第二領域2とを同一拡散工程で同時に形成し、第二領域2の表面層に選択的に形成されたp形の第三領域3と、第二領域2の表面層に形成されたp形チャネルのMISトランジスタと、第三領域3の表面層に形成されたn形チャネルのMISトランジスタとを形成する。また第二領域2と第八領域8を連結して一体の領域を形成してもよい。これ以降の図の説明で第八領域の番号を8(2)としたのは第二領域と同一工程で第八領域を形成し得ることを示している。また同図の平面的な配置は、図6のGDU1がその例となる。
図14は電位差の強弱を図13の平面図に示した図である。出力配線61、62付近では電位差が小さく、その他の箇所では大きい。
図15は第2実施例の要部断面図で、図13のA−A線切断部の要部断面図と電位分布図を示し、同図(a)は要部断面図、同図(b)は電位分布図である。
図17は第2実施例の要部断面図で、図13のC−C線切断部の要部断面図と電位分布図を示し、同図(a)は要部断面図、同図(b)は電位分布図である。
図15ないし図17において、図13で示す高耐圧接合終端構造HVJTがGDU1用と高耐圧nチャネルMOSFET(HVN)用と高耐圧pチャネルMOSFET(HVP)用とがそれぞれ共用の一体構造とすることで、高耐圧nおよびpチャネルMOSFET(高耐圧MISトランジスタの一つ)のドレイン電極D1、D2のまわりの高耐圧接合終端構造HVJTのうち、ソース電極S1、S2のある側に面している高耐圧接合終端構造HVJT部分には約400V程度(図15ではD1の左側、図16ではD2の右側)の高い電圧が印加されるのに対し、反対側に面している高耐圧接合終端構造HVJT部分には15V程度の微小な電圧(図15ではD1の右側、図16ではD2の左側、つまり第一、第二の出力配線61、62のある側)が印加される丈である。この僅かな電位差しかない高耐圧接合終端構造HVJTを横切らせて、第一、第二の出力配線61、62を配置することで、半導体領域の電位分布に殆ど影響を与えず配線することができる。したがって耐圧低下を生じさせずに配線できる。
図18ないし図20と図15ないし図17との違いは高電圧に曝される側の半導体領域にn形の高濃度領域58を第一領域1と第二領域8(又は2)に跨がって埋め込み、さらにソース電極S1側である低電位側にp形の高濃度領域47を第一領域1に接するように形成することでさらに前記の効果を高めている。
図21は第4実施例の要部平面図を示す。図13との違いは高耐圧接合終端構造HVJTの平面的な配置のされ方であり、この実施例では第一、第二の出力配線61、62の近傍において、高耐圧接合終端構造HVJTを設けていない点である。これは図13〜図17において説明したように、この領域には大きな電位差が発生しないので、必ずしも高耐圧接合終端構造HVJTを設ける必要がない。
図22ないし図26は第4実施例の要部断面図と電位分布を示す。
図22は図21のA−A線切断部の要部断面図と電位分布図を示し、同図(a)は要部断面図、同図(b)は電位分布図である。図15との違いは、第一の出力配線61下の第九領域9がこの場合なくしてあり、第八領域8のみが設けられていることである。これは先に説明したように、この領域には大きな電位差が発生しないので高耐圧接合終端構造HVJTを設ける必要がないためである。
図24は図21のC−C線切断部の要部断面図と電位分布図を示し、同図(a)は要部断面図、同図(b)は電位分布図である。これらは図17と同じであるので説明は省略する。
図25は図21のX−X線切断部の要部断面図と電位分布図を示し、同図(a)は要部断面図、同図(b)は電位分布図である。第一の出力配線61下には第九領域9が設けられていない。その理由は先に述べた通りで、この領域には大きな電位差が発生しないためである。
図26は図21のY−Y線切断部の要部断面図と電位分布図を示し、同図(a)は要部断面図、同図(b)は電位分布図である。第二の出力配線62下には第九領域が設けられていない。その理由は先に述べた通りで、この領域には大きな電位差が発生しないためである。
図27ないし図31は第5実施例の要部断面図と電位分布図を示し、第4実施例の変形例である。
図28は図21のB−B線切断部の要部断面図と電位分布図を示し、同図(a)は要部断面図、同図(b)は電位分布図である。図23との違いは、第二の出力配線62下に第九領域9および第八領域の両領域とも設けられていないことであり、その理由は図27の場合と同じである。
図29は図21のC−C線切断部の要部断面図と電位分布図を示し、同図(a)は要部断面図、同図(b)は電位分布図である。これらは図17と同じであるので説明は省略する。
図30は図21のX−X線切断部の要部断面図と電位分布図を示し、同図(a)は要部断面図、同図(b)は電位分布図である。第一の出力配線61下には第九領域9および第八領域8の両領域とも設けられていない。その理由は先に述べた通りで、この領域には大きな電位差が発生しないためである。ただし、第八領域8に挟まれた第一領域1が半導体基板の表面に達する部分は電位的に安定にするため、第一の出力配線61で完全に覆った方がよい。そうしない場合にはその部分で耐圧低下が生じる場合があるからである。
図32は第6実施例の要部平面図を示す。
この場合は高耐圧接合終端構造HVJTは単なるループ状に設けられている。前記した図13や図21の場合は高耐圧接合終端構造HVJTは平面的配置で凸凹形状に設けられていた。その理由は高耐圧nチャネルトランジスタHVNのドレインD1とGDU1を形成する第二領域8(又は2)(例えば図15)との距離および高耐圧pチャネルトランジスタHVPのドレインD2とp形の高濃度領域57(例えば図19)との距離をそれぞれ大きくとることによって寄生的なもれ電流を小さくするためであった。
しかし図32の場合は、高耐圧接合終端構造HVJTが凸凹のない形状に設けられている。この場合は、図13や図21に比較して高耐圧接合終端構造の占める面積が小さくなるという利点がある。ただし、この場合は、前述した寄生的なもれ電流が大きくなり、高耐圧ICの無効な消費電力の増大につながるデメリットも大きい。600Vを越えるような高耐圧ICの場合は図21の実施例の方が適している。
2 第二領域
3 第三領域
4 第四領域
5 第五領域
6 第六領域
7 第一導電膜
8 第八領域
9 第九領域
11 p形の高濃度領域
12 n形の高濃度領域
13 ゲート絶縁膜
14 フィールド絶縁膜
15 多結晶シリコン膜
16 層間絶縁膜
17 第一金属膜
18 第二金属膜
19 パッシベーション膜
31 ベース領域
32 エミッタ領域
33 金属板
34 絶縁板
35 ヒートシンク
36 ベース領域
37 ソース領域
38 n+ バッファ層
39 p+ 基板
40 n形ドリフト領域
41 第九領域上の絶縁膜
42 第二導電膜
43 第三導電膜
44 高抵抗膜
45 n形の高濃度領域
46 p形の高濃度領域
47 p形の分離領域
48 ベース領域
49 n形のソース領域
50 n形の高濃度領域
51 第一のドレイン電極
52 n形のチャネル領域
53 第二のゲート絶縁膜
54 p形のチャネル領域
55 p形の高濃度領域
56 p形のソース領域
57 p形の高濃度領域
58 n形の埋め込み領域
61 第一の出力配線
62 第二の出力配線
101 空乏層
102 空乏層端
104 第一のpn接合
105 第四のpn接合
111 第二のpn接合
112 第三のpn接合
113 第二の空乏層
114 第三の空乏層
115 第九領域の表面
202 第二領域(LSU側)
205 第五領域(LSU側)
211 p形の高濃度領域
HVIC 高耐圧IC
HVJT 高耐圧接合終端構造
nchMOSFET nチャネルMOSFET
pchMOSFET pチャネルMOSFET
VDD1 ドライブ電源
S ソース端子
S1 第一のソース電極(端子)
S2 第二のソース電極(端子)
D ドレイン端子
D1 第一のドレイン電極(端子)
D2 第二のドレイン電極(端子)
G ゲート端子
G1 第三のゲート電極(端子)
G2 第四のゲート電極(端子)
NPN npnトランジスタ
E エミッタ端子
B ベース端子
C コレクタ端子
VEE1 電源
Q1 パワーデバイス(IGBT)
Q2 パワーデバイス(IGBT)
Q3 パワーデバイス(IGBT)
Q4 パワーデバイス(IGBT)
Q5 パワーデバイス(IGBT)
Q6 パワーデバイス(IGBT)
D1 パワーデバイス(ダイオード)
D2 パワーデバイス(ダイオード)
D3 パワーデバイス(ダイオード)
D4 パワーデバイス(ダイオード)
D5 パワーデバイス(ダイオード)
D6 パワーデバイス(ダイオード)
Mo モータ
VCC 主電源
PC フォトカプラ
I/O 入出力端子
CU 制御回路
LSU レベルシフト回路
GDU1 ゲート駆動回路
GDU2 ゲート駆動回路
GDU3 ゲート駆動回路
GDU4 ゲート駆動回路
GDU5 ゲート駆動回路
GDU6 ゲート駆動回路
SIN 入力ライン
SOUT 出力ライン
VDDC 共通電源
VDDHC 共通電源の高電位側
VDDLC 共通電源の低電位側
VDD ドライブ電源
VDDH1 ドライブ電源の高電位側
VDDH2 ドライブ電源の高電位側
VDDH3 ドライブ電源の高電位側
VDDL1 ドライブ電源の低電位側
VDDL2 ドライブ電源の低電位側
VDDL3 ドライブ電源の低電位側
OUT ゲート駆動端子
OC 電流検出端子
OT 温度検出端子
M 電流検出端子(IGBT側)
Temp 温度検出端子(温度検出素子側)
θ 温度検出素子
K カソード
A アノード
U U相
HVN 高耐圧nチャネルMOSFET
HVP 高耐圧pチャネルMOSFET
DN ドレイン電極
DP ドレイン電極
Claims (2)
- 第二導電形の領域と該第二導電形の領域内にループ状に形成された第一導電形の領域とからなるpn接合を有する高耐圧接合終端構造と、該高耐圧接合終端構造のループの内側に形成された少なくとも1つのMISトランジスタと、該高耐圧接合終端構造のループ上で前記第二導電形の領域が露出する部分に設けられた第一のドレイン電極,ループの外側に設けられた第一のゲート電極と第一のソース電極とを有する第二導電形チャネルの高耐圧MISトランジスタとを備えたことを特徴とする高耐圧IC。
- 第二導電形の領域と該第二導電形の領域内にループ状に形成された第一導電形の領域とからなるpn接合を有する高耐圧接合終端構造と、該高耐圧接合終端構造のループの内側に形成された少なくとも1つのMISトランジスタと、該高耐圧接合終端構造のループ内に設けられた第二のドレイン電極,ループの内側に設けられた第二のゲート電極と第二のソース電極とを有する第一導電形チャネルの高耐圧MISトランジスタとを備えたことを特徴とする高耐圧IC。
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