JP2006054247A - 半導体装置 - Google Patents
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Abstract
【解決手段】p型半導体基板1の表面層にストライプ状のnウェル領域2を形成し、このnウェル領域2の表面層にストライプ状のpウェル領域3を形成し、このpウェル領域3の表面層にストライプ状のnソース領域4とストライプ状のpコンタクト領域5を形成し、このnソース領域4上とpコンタクト領域5上にストライプ状のソース電極11を形成し、nウェル領域2の表面層にpウェル領域3と離してストライプ状のnドレイン領域8を形成し、このnドレイン領域8に囲まれるように四角形のpアノード領域15を複数個形成し、nドレイン領域8上とpアノード領域15上にドレイン電極10を形成する。pウェル領域3(nソース領域4)と対向する四角形のpアノード領域15の辺とはドレイン電極10は接しないようにする。
【選択図】 図1
Description
また、nウェル領域52の表面層にpウェル領域53と離してnドレイン領域58を形成し、その上にドレイン電極60を形成する。nソース領域54とnドレイン領域58に挟まれたpウェル領域53上にはゲート酸化膜56を介してゲート電極57を形成する。また、pウェル領域53とnドレイン領域58の間のnウェル領域52上にはドレイン側ゲート電極56直下の電界を緩和する等の目的で、LOCOS酸化膜62が形成され、このLOCOS酸化膜62上にゲート電極を延在させる。p型半導体基板51の裏面は通常、ソース電極61と同電位に接続される裏面電極63を形成する。
一方、ゲート電極57にゲート閾値以上の電圧を印加するとゲート電極57直下のpウェル領域53の表面には反転層が形成され、nドレイン領域58、nウェル領域52、pウェル領域53の表面の反転層(チャネル)、nソース領域54の経路で電流が流れ、よく知られたMOSFETの動作を行うことができる。この様な横形MOSFETはパワーIC等に用いられるが、ESD(Electro Static Discharge)耐量などのサージ耐量が非常に小さく、特に車載用に用いられる素子には10kV〜15kV以上と非常に大きなESD耐量が求められ、現状の横型MOSFETは適用が困難であり、適用するためにはこれらの耐量を向上させる必要がある。
また、特許文献2に開示された図10の構造では、高抵抗のn- 領域64を形成しこの抵抗層によりLOCOS酸化膜端での電界集中を緩和し静耐圧を確保する。そしてESD耐量などのサージ耐量の向上はpアノード領域の形成による寄生サイリスタをMOSFETのアバランシェ電流でブレークオーバーさせることで低インピーダンス状態にすることにより図っている。
一方、図10の構造では、nドレイン領域58とnソース領域54間に高抵抗n- 層64を形成することから、MOSFETのオン抵抗が大きくなり、これに伴いオン損失が増加する。
この発明の目的は、前記の課題を解決して、オン抵抗の低減とESD耐量などのサージ耐量の向上を図ることができる半導体装置を提供することにある。
また、前記第2導電型アノード領域の拡散深さが、前記第1導電型ドレイン領域の拡散深さより深いとよい。
また、前記第1導電型ソース領域が前記第1導電型ドレイン領域に対向するストライプ状をしており、前記第2導電型アノード領域の平面形状が四角形である構成とするとよい。
また、前記第1導電型半導体領域が、第2導電型半導体基板の表面層に形成されるとよい。
また、アノード領域をドレイン領域内に複数個点在させることで、1個の大きなアノード領域を形成する場合と比べて、ドレイン領域の面積が確保されて、横型MOSFETの低オン抵抗化を維持することができる。
p型半導体基板1の表面層にストライプ状のnウェル領域2を形成し、このnウェル領域2の表面層にストライプ状のpウェル領域3を形成し、このpウェル領域3の表面層にストライプ状のnソース領域4とストライプ状のpコンタクト領域5を形成し、このnソース領域4上とpコンタクト領域5上にストライプ状のソース電極11を形成する。
また、nウェル領域2の表面層にpウェル領域3と離してストライプ状のnドレイン領域8を形成し、このnドレイン領域8に囲まれるように四角形のpアノード領域15を複数個形成し、nドレイン領域8上とpアノード領域15上にドレイン電極10を形成する。pウェル領域3(nソース領域4)と対向する四角形のpアノード領域15の辺とはドレイン電極10は接しないようにする。つまり、ドレイン電極10はnドレイン領域8とpアノード領域15にストライプの長手方向に交互に接続するように形成する。nソース領域4とnドレイン領域8に挟まれたpウェル領域3上にはゲート酸化膜6を介してゲート電極7を形成する。
また、前記アノード領域15を形成する不純物ドーズ量を1.0×1015cm-2〜5.0×1015cm-2、拡散深さをnドレイン領域8より深く1.5μm以下にて形成することで、横形MOSFETの耐圧を確保しつつサージ電圧印加時には横形MOSFETのアバランシェ電流で確実に寄生サイリスタをブレークオーバーさせ低インピーダンス状態となり横形MOSFETのESD耐量やサージ耐量を向上させることができる。
また、拡散深さをnドレイン領域8以下に形成した場合ブレークオーバーの際の正孔の注入が少なく、十分なインピーダンスの低減ができず横形MOSFETを破壊する。一方、1.5μmを越えるとpアノード領域15直下のnウェル領域2の幅が、例えば、4μm程度と狭くなり、横型MOSFETの耐圧を確保できない。
図2は、図1の横型MOSFETの電子流を示した図である。pアノード領域15横のnドレイン領域8の電位が低下しドレイン領域とアノード領域の電位差がビルトイン電圧以上になったときpアノード領域15より正孔の注入が起こることで寄生サイリスタが動作する。寄生サイリスタが動作することによりソース・ドレイン間のインピーダンスが低くなり、さらに電流分布が均一になることでESD耐量などのサージ耐量は向上する。
図3は、ESD電圧などのサージ電圧を印加した時のV−I曲線図である。図1の本発明品は、図8の従来品と比べて、サージ電圧印加時に寄生サイリスタが動作するために、ドレイン−ソース電圧Vdsを小さくできる。また、本発明品は、寄生サイリスタの保持電流を図9や図10の従来品より大きくすることで、ESD電圧やサージ電圧の印加が無くなった時点で、従来品より早く正常動作に戻すことができる。図1の本発明品の保持電流は、ドレイン電極10と、pアノード領域15のnソース領域4と対向する側の辺付近との接触しない箇所の面積を変えることで制御できる。
実施例1と異なるのは、p型半導体基板1とnウェル領域2との間に絶縁層16を形成している点である。この場合も実施例1と同様にオン抵抗の増大を伴うことなく、ESD耐量などのサージ耐量の向上を図ることができる。
実施例1と異なるのは、p型半導体基板1の表面層にnウェル領域2を形成し、このnウェル領域2上に電極17を形成している点である。
さらにnウェル領域2の表面層にpウェル領域3を形成し、pウェル領域3の表面層にnソース領域4とpコンタクト領域5を形成し、このnソース領域4とpコンタクト領域5上にソース電極11を形成する。
また、pウェル領域3の表面層にはnソース領域4とは離れてnオフセット領域9を形成し、このnオフセット領域9の表面層にnドレイン領域8を形成し、このnドレイン領域8に囲まれるようにpアノード層15を形成し、nドレイン領域8とpアノード領域15上にはnドレイン領域8とpアノード領域15に長手方向で交互に接続するようにドレイン電極10を形成する。このドレイン電極10はnウェル電極17と同電位になるように接続する。さらにnオフセット領域9とnソース領域4とに挟まれたpウェル領域3表面層にはゲート酸化膜6を介してゲート電極7を形成する。
実施例3と異なるのは、ドレイン電極10直下の一部にpウェル領域3が無く、E部でnオフセット領域9とnウェル領域2が接触している点である。このように、E部でnオフセット領域9とnウェル領域2を接触させることで、ドレイン電極10の電位がnウェル領域2に伝達され、ドレイン電極10直下のnウェル領域2の電位を安定化させることができるため、図6の横形MOSFETよりもESD耐量などのサージ耐量の向上をさせることができる。
2 nウェル領域
3 pウェル領域
4 nソース領域
5 pコンタクト領域
6 ゲート酸化膜
7 ゲート電極
8 nドレイン領域
9 nオフセット領域
10 ドレイン電極
11 ソース電極
12 LOCOS酸化膜
13 裏面電極
15 pアノード領域
16 絶縁層
17 nウェル電極
Claims (8)
- 第1導電型半導体領域の表面層に形成された第2導電型半導体領域と、該第2導電型半導体領域の表面層に形成された第1導電型ソース領域と、該第1導電型ソース領域上と前記第2導電型半導体領域上に形成されたソース電極と、前記第2導電型半導体領域から離して第1導電型半導体領域の表面層に形成された第1導電型ドレイン領域と、該第1導電型ドレイン領域に囲まれ、前記第1導電型半導体領域の表面層に形成された第2導電型アノード領域と、前記第1導電型ドレイン領域上と前記第2導電型アノード領域上に形成されたドレイン電極と、前記第1導電型ソース領域と前記第1導電型ドレイン領域に挟まれた前記第2導電型半導体領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第1導電型ドレイン領域の平面形状がストライプ状をしており、前記第2導電型アノード領域が前記第1導電型ドレイン領域の長手方向に複数個形成され、前記第1導電型ソース領域と対向する側の前記第2導電型アノード領域の一部が前記ドレイン電極と接触しないことを特徴とする半導体装置。
- 第1導電型半導体領域の表面層に形成された第2導電型半導体領域と、該第2導電型半導体領域の表面層に形成された第1導電型ソース領域と、該第1導電型ソース領域上と前記第2導電型半導体領域上に形成されたソース電極と、前記第1導電型ソース領域から離れて前記第2導電型半導体領域の表面層に形成された第1導電型オフセット領域と、該第1導電型オフセット領域の表面層に形成された第1導電型ドレイン領域と、該第1導電型ドレイン領域に囲まれ、前記第1導電型オフセット領域の表面層に形成された第2導電型アノード領域と、前記第1導電型ドレイン領域上と前記第2導電型アノード領域上に形成されたドレイン電極と、前記第1導電型ソース領域と前記第1導電型オフセット領域に挟まれた前記第2導電型半導体領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第1導電型ドレイン領域の平面形状がストライプ状をしており、前記第2導電型アノード領域が前記第1導電型ドレイン領域の長手方向に複数個形成され、前記第1導電型ソース領域と対向する側の前記第2導電型アノード領域の一部が前記ドレイン電極と接触しないことを特徴とする半導体装置。
- 第1導電型半導体領域の表面層に形成された第2導電型半導体領域と、該第2導電型半導体領域の表面層に形成された第1導電型ソース領域と、該第1導電型ソース領域上と前記第2導電型半導体領域上に形成されたソース電極と、前記第1導電型ソース領域から離れて前記第2導電型半導体領域と前記第1導電型半導体領域のそれぞれの表面層に形成された第1導電型オフセット領域と、該第1導電型オフセット領域の表面層に形成された第1導電型ドレイン領域と、該第1導電型ドレイン領域に囲まれ、前記第1導電型オフセット領域の表面層に形成された第2導電型アノード領域と、前記第1導電型ドレイン領域上と前記第2導電型アノード領域上に形成されたドレイン電極と、前記第1導電型ソース領域と前記第1導電型オフセット領域に挟まれた前記第2導電型半導体領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第1導電型ドレイン領域の平面形状がストライプ状をしており、前記第2導電型アノード領域が前記第1導電型ドレイン領域の長手方向に複数個形成され、前記第1導電型ソース領域と対向する側の前記第2導電型アノード領域の一部が前記ドレイン電極と接触しないことを特徴とする半導体装置。
- 前記第2導電型アノード領域の不純物ドーズ量が、1.0×1015cm-2以上で、5.0×1015cm-2以下であり、前記第2導電型アノード領域の拡散深さが、1.5μm以下であることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 前記第2導電型アノード領域の拡散深さが、前記第1導電型ドレイン領域の拡散深さより深いことを特徴とする請求項1〜4のいずれか一項に記載の半導体装置。
- 前記第1導電型ソース領域が前記第1導電型ドレイン領域に対向するストライプ状をしており、前記第2導電型アノード領域の平面形状が四角形であることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 前記第1導電型半導体領域が、第2導電型半導体基板の表面層に形成されることを特徴とする請求項1〜6のいずれか一項に記載の半導体装置。
- 前記第1導電型半導体領域が、絶縁層を介して半導体基板上に形成されることを特徴とする請求項1〜7のいずれか一項に記載の半導体装置。
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JP2012160510A (ja) * | 2011-01-31 | 2012-08-23 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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2004
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