DE4405631C1 - Integriertes Bauelement - Google Patents

Integriertes Bauelement

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Description

Die Erfindung geht aus von einem integrierten Bauelement nach der Gattung der Ansprüche 1 und 2. Es ist schon ein Feldeffekttransistor als integriertes Bauelement bekannt, bei dem auf einem n-dotierten Substrat ein p-dotiertes Ge­ biet angeordnet ist. In dem p-dotierten Gebiet sind zwei n-dotierte Gebiete eingebracht und zwischen den n-dotier­ ten Gebieten ist ein Gate angeordnet. Die zwei n-dotierten Gebiete bilden die Source- und die Drainzone des Feldeffekttransistors.
Aus der Druckschrift DE 34 14 772 C2 ist eine Anordnung nach den Gattungsbegriffen der Ansprüche 1 und 2, z. B. ein npn- Feldeffekttransistor bekannt, wobei die n-Gebiete in einer p-Wanne eingebracht sind und die p-Wanne in ein n-Substrat eingelegt ist. Ein n-Bereich des npn-Transistors ist teilweise mit einer hoch p-dotierten Schicht unterlegt.
Aus der Druckschrift EP 0 524 030 A2 ist ein Metall- Isolator-Halbleiter-Feldeffekttransistor bekannt, der ein n-Substrat aufweist, in das eine p-Wanne eingebracht ist, wobei in die p-Wanne zwei n-dotierte Gebiete eingebracht sind, die teilweise mit einem p-dotierten Gebiet unterlegt sind.
Die Druckschrift "Electronics", 5. Mai 1983, Seite 54, 55 zeigt ein integriertes Bauelement mit einer niedrig p-do­ tierten ersten Schicht, auf die eine p-dotierte zweite Schicht aufgebracht ist. Auf die zweite Schicht sind zwei n-dotierte Gebiete aufgebracht.
Aus der Druckschrift DE 22 14 935 C2 ist eine integrierte MOS-Schaltung bekannt, bei der n-Gebiete eines npn-Feldeffekttransistors teilweise mit einer hoch p-dotierten Schicht unterlegt sind.
Die erfindungsgemäße Anordnung mit den Merkmalen des An­ spruchs 1 und 2 hat demgegenüber den Vorteil, daß eine Ausbildung eines parasitären npn- bzw. pnp-Transistors verhindert wird. Durch Unterlegung des n- bzw. p-dotierten vierten und/oder fünften Gebietes mit einem hoch p- bzw. n-dotierten zweiten und/oder dritten Gebiet wird die Basis des parasitären npn- bzw. pnp-Transistors hoch dotiert, und damit wird eine geringe Verstärkung des parasitären npn- bzw. pnp-Transistors erreicht. Somit werden parasi­ täre Effekte unterdrückt.
Besonders vorteilhaft ist es, das zweite und/oder dritte Gebiet bis zur schwach p- bzw. n-dotierten Schicht zu führen. Damit wird erreicht, daß ein durch Leckstrom oder Spannungsänderung verursachtes Potentialgefälle, das zwischen dem n- bzw. p-dotierten fünften und vierten Ge­ biet und dem schwach p- bzw. n-dotierten ersten Gebiet auftritt, minimiert wird. Damit wird die Gefahr einer Auf­ steuerung des parasitären npn- bzw. pnp-Transistors ver­ ringert.
Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des im Anspruch 1 und 2 angegebenen integrierten Bauelementes möglich.
Eine vorteilhafte Verbesserung des integrierten Bauele­ mentes wird erreicht, indem das n- bzw. p-dotierte vierte Gebiet leitend mit dem hoch p- bzw. n-dotierten zweiten Gebiet verbunden ist. Somit wird die Basis des parasitären Transistors auf gleichem Potential gehalten wie dessen Emitter. Ein Einschalten des parasitären Transistors wird auf diese Weise vermieden.
Eine besonders bevorzugte Anwendung besteht darin, das in­ tegrierte Bauelement als Feldeffekttransistor auszubilden.
Eine weitere Verbesserung der parasitären Eigenschaften des Feldeffekttransistors besteht darin, das vierte und/oder das fünfte Gebiet über einen monolithisch integrierten Widerstand, der vorzugsweise aus Polysilicium gebildet ist, mit einer Spannungsversorgung zu verbinden.
Eine zusätzliche Verbesserung des integrierten Bauele­ mentes als Feldeffekttransistor wird dadurch erzielt, daß das n- bzw. p-dotierte vierte und fünfte Gebiet bis auf den Bereich, der an den Leitungskanal des Feldeffekttran­ sistors angrenzt, vollständig mit dem hoch p- bzw. n-do­ tierten zweiten Gebiet unterlegt wird. Dadurch wird eine zusätzliche Verminderung der Verstärkung des parasitären Transistors erreicht.
Zeichnung
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen
Fig. 1 ein integriertes Bauelement in Form eines Feldeffekttransistors, Fig. 2 ein inte­ griertes Bauelement in Form eines p-dotierten Widerstandes und Fig. 3 ein Ersatzschaltbild für ein integriertes Bau­ element in Form eines Feldeffekttransistors mit einem vor­ geschalteten Widerstand.
Beschreibung der Ausführungsbeispiele
Fig. 1 zeigt einen Feldeffekttransistor, der eine n-do­ tierte Schicht 7 aufweist, auf der ein p-dotiertes erstes Gebiet 5 angeordnet ist. Das p-dotierte erste Gebiet 5 wird an einer Seite von einem hoch p-dotierten zweiten Ge­ biet 6 und an einer zweiten Seite von einem hoch p-dotier­ ten dritten Gebiet 10 begrenzt. Der Feldeffekttransistor, der aus Silicium gebildet ist, weist eine Sourcezone auf, die aus einem n-dotierten vierten Gebiet 1 besteht, das auf dem p-dotierten ersten Gebiet 5 und auf dem hoch p-dotierten zweiten Gebiet 6 angeordnet ist. Die Drainzone besteht aus einem n-dotierten fünften Gebiet 2, das auf dem p-dotierten ersten Gebiet 5 und auf dem hoch p-do­ tierten dritten Gebiet 10 angeordnet ist.
Zwischen den Zonen 1, 2 ist eine Isolationsschicht 4, die in diesem Ausführungsbeispiel aus Siliciumoxid besteht, angeordnet. Auf der Isolations­ schicht 4 ist eine leitende Schicht 3 aufgebracht, die den Gateanschluß bildet. Das n-dotierte vierte Gebiet 1 der Sourcezone und das n-dotierte fünfte Gebiet 2 der Drainzone sind jeweils mit einer weiteren Diffusionszone 8 verbunden, die unter dem Gateanschluß 3 in das p-dotierte erste Gebiet 5 eingebracht sind. Die weiteren Diffusionszonen 8 weisen eine niedrige negative Dotierung auf. Zwischen den weiteren Diffusionszonen 8 bildet sich bei leitendem Zustand des Feldeffekttran­ sistors unter dem Gateanschluß 3 der Leitungskanal des Feldeffekttransistors aus. Das n-dotierte vierte Gebiet 1 des Sourceanschlusses ist über eine ohmsche Leitung mit dem hoch p-dotierten zweiten Gebiet 6 verbunden.
Die Anordnung nach Fig. 1 funktioniert wie folgt: Da­ durch, daß das n-dotierte vierte Gebiet 1 der Sourcezone mit dem hoch p-dotierten zweiten Gebiet 6 unter­ legt ist, wird verhindert, daß sich ein parasitärer npn-Transistor zwischen der Sourcezone, dem p-dotierten ersten Gebiet 5 und der n-dotierten Schicht 7 ausbildet. Anstelle des npn-Feldeffekttransistors kann auch ein pnp-Feldeffekttransistor angeordnet sein, wobei die Dotierung des zweiten und dritten Gebietes 6, 10, des ersten Gebietes 5, der Schicht 7, der vierten und fünften Gebiete 1, 2, der weiteren Diffusionszonen 8 entsprechend invers ausgebildet ist.
Fig. 2 zeigt einen integrierten Widerstand, der in Silicium integriert ist. Der integrierte Widerstand be­ steht aus einer p-dotierten Schicht 7, auf der ein erstes n-dotiertes Gebiet 5 aufgebracht ist. Das erste Gebiet 5 wird an einer Seite von einem zweiten hoch negativ dotier­ ten Gebiet 6 und an einer weiteren Seite von einem hoch negativ dotierten dritten Gebiet 10 begrenzt. Als elektri­ scher Kontaktanschluß ist ein viertes positiv dotiertes Gebiet 1 in das erste Gebiet 5 und das zweite Gebiet 6 eingebracht. Ein weiterer elektrischer Kontakt wird von einem fünften Gebiet 2 gebildet, das in das erste Gebiet 5 und das dritte Gebiet 10 eingebracht ist. Zwischen dem p-dotierten vierten und fünften Gebiet 1, 2 ist eine durchgehende Diffusionszone 9 angeordnet, die schwach p-do­ tiert ist und in das erste Gebiet 5 eingebracht ist. Der integrierte Widerstand kann jedoch auch mit inversen Dotierungen dargestellt werden.
Durch die Unterlegung des vierten und fünften p-dotierten Gebietes 1, 2 mit dem hoch n-dotierten zweiten und/oder dritten Gebiet 6, 10 wird verhindert, daß sich ein parasi­ tärer pnp-Transistor zwischen der p-dotierten Diffusions­ zone 9, dem ersten n-dotierten Gebiet 5 und der p-dotier­ ten Schicht 7 ausbildet.
Fig. 3 zeigt das Ersatzschaltbild eines parasitären npn-Transistors 11 mit einem monolithisch integrierten Emitterwiderstand RE 12. Der Kollektor des Transistors 11 ist über einen Lastwiderstand Rc 10 mit einer Versorgungs­ spannung Uv verbunden. Der Emitter des Transistors 11 ist über einen ohmschen Widerstand RE 12 mit Masse verbunden. Die Basis des Transistors 11 wird über eine Eingangsspan­ nung UE versorgt. Die Eingangsspannung UE teilt sich in die Spannung UBE zwischen der Basis und dem Emitter und dem Spannungsabfall UR über den ohmschen Widerstand RE 12 auf. Fließt Strom über den parasitären Transistor 11, so wächst der Spannungsabfall über den ohmschen Widerstand RE 12. Somit wächst der Spannungsabfall UR über dem ohmschen Widerstand RE 12. Die Ansteuerspannung des parasitären Transistors 11 ergibt sich aus
UBE = UE - IE·RE,
wobei IE den Emitterstrom des parasitären Transistors 11 darstellt. Der Eingangsspannung UE wirkt die dem Emitter­ strom proportionale Spannung UR entgegen. Die Verstärkung des parasitären Transistors 11 ist somit umgekehrt pro­ portional zum ohmschen Widerstand RE 12. Damit parallel zum ohmschen Widerstand RE 12 nicht ebenfalls ein parasi­ tärer Transistor geschaltet ist, wird dieser Widerstand aus Polysilicium dargestellt. Emitterwiderstände um 100 Ohm reichen aus, um den parasitären Strom so weit zu begrenzen, daß das Bauelement hohe Spannungsflanken unbe­ schadet übersteht.
Analoge Maßnahmen sind auf parasitäre pnp-Transistoren übertragbar.

Claims (6)

1. Integriertes Bauelement mit einem schwach p-dotierten ersten Gebiet (5) das auf einer n-dotierten Schicht (7) aufgebracht ist, wobei mindestens ein viertes und fünftes n-dotiertes Gebiet (1, 2) in das p-dotierte erste Gebiet (5) eingebracht sind, und min­ destens ein n-dotiertes viertes und/oder fünftes Gebiet (1, 2) mit einem hoch p-dotierten zweiten und/oder dritten Gebiet (6,10) teilweise unterlegt ist, dadurch gekennzeichnet, daß das zweite und/oder dritte Gebiet (6, 10) bis zu der n-do­ tierten Schicht (7) geführt ist.
2. Integriertes Bauelement mit einem schwach n-dotierten ersten Gebiet (5), das auf einer p-dotierten Schicht (7) aufgebracht ist, wobei mindestens ein viertes und fünftes p-dotiertes Gebiet (1, 2) in das n-dotierte erste Gebiet (5) eingebracht sind und min­ destens ein viertes und/oder ein fünftes p-dotiertes Ge­ biet (1, 2) mit einem hoch n-dotierten zweiten und/oder dritten Gebiet (6, 10) teilweise unterlegt ist, dadurch gekennzeichnet, daß das zweite und/oder dritte Gebiet (6, 10) bis zu der p-do­ tierten Schicht (7) geführt ist.
3. Integriertes Bauelement nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß das n- bzw. p-dotierte vierte Gebiet (1) mit dem hoch p- bzw. n-dotierten zweiten Gebiet (6) leitend verbunden ist.
4. Integriertes Bauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die n- bzw. p-dotierten vierten und fünften Gebiete (1, 2) die Source- (1) und die Drainzone (2) eines Feldeffekttransistors bilden und daß zwischen der Source- (1) und Drainzone (2) ein Gate (3) angeordnet ist.
5. Integriertes Bauelement nach Anspruch 4, dadurch ge­ kennzeichnet, daß das vierte und/oder das fünfte Gebiet (1, 2) über einen monolithisch integrierten Widerstand, der vorzugsweise aus Polysilicium gebildet ist, mit einer Spannungsversorgung verbunden sind.
6. Integriertes Bauelement nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, daß das vierte und/oder fünfte Gebiet (1, 2) bis auf den Bereich, der an den Leitungs­ kanal des Feldeffekttransistors angrenzt, vollständig mit dem hoch p- bzw. n-dotierten zweiten und/oder dritten Ge­ biet (6, 10) unterlegt sind.
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