JPH01147854A - 半導体装置 - Google Patents

半導体装置

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JPH01147854A
JPH01147854A JP62305953A JP30595387A JPH01147854A JP H01147854 A JPH01147854 A JP H01147854A JP 62305953 A JP62305953 A JP 62305953A JP 30595387 A JP30595387 A JP 30595387A JP H01147854 A JPH01147854 A JP H01147854A
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voltage
power supply
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Teruyoshi Mihara
輝儀 三原
Tsutomu Matsushita
松下　努
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Nissan Motor Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばハイサイドスイッチとして用いられ
る電力用の縦形ＭＯＳＦＥＴ（以下ＶＤＭＯ８という）
とその周辺回路等となる０ＭＯ８とを１チツプ上に集積
した半導体装置に関する。
（従来の技術） 近年、各種車載電力負荷等のスイッチング素子として用
いられるＶＤＭＯ３と、その周辺回路となる０ＭＯ８と
を１チツプ上に集積した半導体装置（以下これをパワー
ＩＣとも云う）が提案されている。そして、このような
半導体装置において、その素子分離方式は、製造工程が
比較的簡単でコスト低減を図る上で有利な自己分離方式
が採用されており、このためＶＤＭＯ３はソースフォロ
ワで負荷を駆動するいわゆるハイサイドスイッチとして
使用されている。
第４図は、このような自動車用のパワーＩＣとして開発
された従来例を示している（１９８６゜ＩＥＥＥ　　Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ　　５ｏｌｉｄ−３ｔａｔｅ
　　Ｃ１ｒｃｕｉｔｓ　　Ｃｏｎｆｅｒｅｎｃｅ　　Ｐ
　２２　）　ｏ第４図中、６１はＮ＋基板であり、Ｎ＋
基板６１上にはＮ形エピタキシャルｆｆ６２が形成され
ている。そして、Ｎ形エピタキシャル層６２の各領域に
パワーＩＣを構成する次のような各素子が形成されてい
る。
即ち、Ｎ形エピタキシャル居６２中には、Ｐ形チャネル
領域６３が形成され、Ｎ形エピタキシャル層６２を実質
的なドレイン領域として、このＰ形チャネル領域６３の
部分にＶＤＭＯ８６４が形成されている。６５はそのド
レイン電圧としての電源電圧Ｖｂａｔが加えられる電極
であり、Ｎ＋基板６１の裏面に設けられている。また、
Ｎ形エピタキシャル層６２には、このＮ形エピタキシャ
ル層６２を基板領域として低耐圧ＰチャネルＭＯＳＦＥ
Ｔ（以下ＬｖＰＭＯ８という）６６及び高耐圧Ｐチャネ
ルＭＯＳＦＥＴ（以下ＨＶＰＭｏＳという）６７が直接
形成されている。さらにＮ形エピタキシャル層６２中に
、Ｐ１クエル６８．６９が拡散形成され、Ｐウェル６８
内に低耐圧ＮチャネルＭＯＳＦＥＴ（以下ＬＶＮＭＯ８
という）７１が形成され、他のＰウェル６９内に高耐圧
ＮチャネルＭＯ８ＦＥＩ’（以下ＨＶＮＭＯ８という）
７２が形成されている。
パワーＩＣは、電極６５から加えられる電源電圧ｖｂａ
ｔにより、Ｎ＋基板６１及びＮ形エピタキシャル層６２
が装置内の最高電位に保持され、この最高電位により各
素子の形成領域とＮ形エピタキシャル層６２との間に形
成されている各ＰＮ接合が逆バイアスされ、各素子が電
気的に分離さ、れて独立して動作する。
第５図は、上述のパワーＩＣの等何回路を示したもので
あり、ＨＶＰＭＯ８６７とＨＶＮＭＯ８７２とで高耐圧
ＣＭＯ８（以下ＨＶＣＭＯ８という）７３が構成され、
ＬＶＰＭＯ８６６とＬＶＮＭＯ８７１とｒ低１圧ｃＭＯ
８（以下ＬＶＣＭＯ８という）７４が構成されている。
ＬＶＣＭＯ８７４は、パワーＩＣの内部に作り込まれた
後述する電源回路から得られる例えば５■の電圧Ｖｒｅ
Ｑで動作する。そして、負荷７５はＶＤＭＯ８６４のソ
ース電極７６と接地ＧＮＤとの間に接続されている。
また、第６図は上述のパワーＩＣによる負荷駆動回路を
ブロック図で示したものであり、電圧Ｖｒｅｇを得るた
めの電源回路７７、過電流及び過温度に対する保護回路
７８、過電圧に対する保護回路７９等の各種保護機能回
路を有し、また、負荷駆動時にＶＤＭＯ３６４のソース
電位が上界して電力損失が増えるのを防止する目的でチ
ャージポンプ（ゲート昇圧回路）８１を有している。こ
のうち、ＨＶＣＭＯ８７３は高電圧のかかるチャージポ
ンプ８１の構成要素として用いられており、その他の回
路はＬＶＣＭＯ８７４で構成されている。
そして、電源電圧Ｖｂａｔは、例えば自動車用の場合、
１２〜１６Ｖ程度であり、ＬＶＣＭＯ８７４に加えられ
る電圧ｙｒｅｇは、電源回路７７により、例えば５Ｖに
設定されている。このため、ＬＶＣＭＯ８７４を構成り
、てい８ＬＶＮＭＯ８７１は上記の設定電圧■ｒｅ９以
上の耐圧が必要とサレ、マタ、Ｌ　Ｖ　Ｐ　Ｍ　ＯＳ　
６６　ハ、電源電圧ｖｂａｔが加えられるＮ形エピタキ
シャル層６２中に直接形成されているので、その耐圧は
電源電圧Ｖｂａｔ以上が必要とされる。
（発明が解決しようとする問題点） ところでパワーＩＣが車載負荷の駆動制御に用いられた
とき、電源電圧Ｖｂａｔは、クランキング時の６Ｖ程度
から、異常時には６０Ｖ程度（ロードダンプサージ）ま
で変わることがある。このため電源電圧■ｂａｔの加え
られるＮ形エピタキシャル層６２中に作り込まれている
各素子は、そのＮ形エピタキシャル層６２との間に形成
されている全てのＰＮ接合の分離耐圧を５０Ｖ程度以上
としなければならない。そして、ＬＶＮＭＯ８７１は、
Ｎ形エピタキシャル層６２とは、Ｐウェル６８で分離さ
れているので高耐圧化構造とする必要はないが、ＬＶＰ
ＭＯ８６６はＮ形エピタキシャル層６２中に直接形成さ
れているので、その電源系が電源回路７７により例えば
５Ｖ系に設定されていても、その分離耐圧は６０Ｖ程度
以上としなければならず、このような高耐圧化構造とす
るためには、第７図に示すように、Ｐ＋ソース領域８２
及びＰ＋ドレイン領１ｉｉ！８４にそれぞれＬＤＳ（Ｌ
ｉａｈｔｌｙ　　Ｄｏｐｅｄ　　５ｏｕｒｃｅ　）８３
及びＬＤＤ（Ｌ　１ａｈｔｌｙ　　Ｄ　ｏｐｅｄ　　Ｄ
　ｒａｉｎ）　８５を付設することが必要となり、また
拡散深さＸｊも数μｍ程度が必要となって、微′細化が
困難となりその素子面積が大きくなってしまう。このた
め、パワーＩＣのチップ上で、その占有面積の大きいＬ
ＶＣＭＯ８の面積が大きくなり、チップサイズが大きく
なってコスト高を招くという問題点があった。
また、第５図に示されているように、ＬＶＣＭ０８７４
中の全てのＬＶＰＭＯ３６６は基板電位が電源電圧ｖｂ
ａ　ｔとなり、ソース電位は電源回路７７で設定された
電圧Ｖｒｅａとなっている。
このため、基板とソースとの間にＶｂａｔ−Ｖｒｅｇの
電位差が生じて基板バイアス効果によりＬＶＰＭＯ８６
６のゲート閾値電圧ｖｔｈが押上げられてしまう。そし
て自動車の場合では、電源電圧Ｖｂａ　ｔの変動が大き
イノテ、ＬＶＰＭＯ８６６のゲート閾値電圧ｖｔｈがそ
れに伴って変動し、ＬＶＣＭＯ８７４のマージンが狭め
られてしまうという問題点があった。
この発明は、このような問題点に着目してなされたもの
で、ＣＭＯＳを構成しているＬＶＰＭＯ８は、格別高耐
圧構造とする必要がなく、その素子面積を小さくするこ
とができてチップサイズを小さくすることができ、また
基板バイアス効果がなく、０ＭＯ８は十分なマージンを
とることのできる半導体装置を提供することを目的とす
る。
［発明の構成］ （問題点を解決するための手段） この発明は上記問題点を解決するために、ソースフォロ
ワで使用される縦形ＭＯＳＦＥＴと、該縦形ＭＯＳＦＥ
Ｔの周辺回路等となるＣＭＯＳを構成するＰチャネル間
Ｏ８ＦＥＴ及びＮチャネルＭＯＳＦＥＴとを同一の半導
体基板上に集積した半導体装置において、電源電圧の与
えられるＮ形半導体基板上に低電位の与えられるＰ形ア
イソレーション領域を形成して該Ｐ形アインレーション
領域中に前記ＮチャネルＭＯＳＦＥＴを形成し、前記Ｐ
形アイソレーション領域の主面側から該Ｐ形アイソレー
ション領域を１通して前記Ｎ形半導体基板に達する第１
のＮ形ウェルを形成し該第１のＮ形ウェルを実質的なド
レイン領域として当該第１のＮ形ウェル中に首記縦形Ｍ
Ｏ８ＦＥ下を形成し、前記Ｐ形アイソレーション領域の
主面側に前記電源電圧よりも低い定電圧の与えられる第
２のＮ形ウェルを形成して該第２のＮ形ウェル中に前記
ＰチャネルＭＯＳＦＥＴを形成したことを要旨とする。
（作用） 通常動作時には、Ｎ形半導体基板に加えられる電源電圧
によりＶＤＭＯ８とＣＭＯＳを構成しているＰチャネル
間Ｏ８ＦＥＴ及びＮチャネルＭＯＳＦＥＴ等の各素子は
電気的に分離され、ＶＤＭＯ８はソースフォロワで負荷
を駆動するハイサイドスイッチとして動作する。
電源電圧に高圧サージ等が入って過電圧が生じても、Ｃ
ＭＯＳを構成しているＰチャネル間Ｏ８ＦＥＴ及びＮチ
ャネルＭＯＳＦＥＴは、Ｐ形アイソレーション領域でシ
ールドされて過電圧から保護される。したがってＣＭＯ
Ｓを構成しているＰチャネル間Ｏ８ＦＥＴは、格別高耐
圧構造とする必要がないので、その素子面積を小さくす
ることができ集積度が向上してチップサイズの縮小化が
図られる。
また、ＣＭＯＳを構成しているＰチャネル間Ｏ８ＦＥＴ
は、電源電圧よりも低い定電圧の与えられる第２のＮ形
ウェル中に形成され、基板領域とソースとは、その定電
圧で同電位とされるので、基板バイアス効果によるゲー
ト閾値電圧の押上げは発生せず、さらにそのゲート閾ｍ
電圧は電源電圧の変動の影響を受けないので、０ＭＯ８
のマージンが十分に確保される。
（実施例） 以下、この発明の実施例を第１図ないし第３図に基づい
て説明する。
まず、半導体装置の構成を説明すると、第１図中、１は
Ｎ＋半導体基板（以下単にＮ＋基板という）であり、Ｎ
＋基板１上には、Ｐ−アイソレーション領域２がエピタ
キシャル成長されてＰ−。
ｎ　Ｎ　４一基板が形成されている。そして、Ｐ−アイ
ソレーション領域２の各領域部分にパワーＩＣを構成す
るための各素子が次のように形成されている。
即ち、まずＰ−アイソレーション領域２の主面側から、
このＰ−アイソレーション領域２を貫通してＮ＋基板１
に達する第１のＮ−ウェル（Ｎ形ウェル）３が形成され
、この第１のＮ−ウェル３を実質的なドレイン領域とす
るＶＤＭＯ８ＩＯが−形成されている。４はＰ形チャネ
ル領域、５はＰ１チャネルであり、Ｐ形チャネル領域４
内にはＮ１ソース領域６及びＰ＋チャネルコンタクト領
域７が形成されている。また、Ｎ＋ソース領域６と第１
のＮ−ウェル３との間におけるＰ形チャネル領域４上に
は、Ｐ形チャネル領［４の表面層にチャネルを誘起させ
るためのゲート機種９がゲート酸化膜８を介して形成さ
れている。１１はソース電極であり、Ｎ＋ソース領域６
及びＰ＋チャネルコンタクト領域７を介してＰ形チャネ
ル領域４に接続されている。１２はドレイン電圧として
の電源電圧Ｖｂａ　ｔが加えられるドレイン電極であり
、Ｎ“基板１の裏面に設けられている。
次いで、Ｐ−アイソレーション領域２には、ＶＤＭＯ８
１０（７）周辺回路となるＬＶＣＭＯ８６０を構成する
ためのＬＶＰＭＯ８２０及びＬＶＮＭ０８３０が形成さ
れている。即ち、Ｐ−アイソレージ」ン領域２の主面側
に第２のＮ−ウェル１３が形成され、この第２のＮ−ウ
ェル１３中に形成されたＰ１ソース領域１４、Ｐ＋ドレ
イン領域１５、Ｎ＋ウェルコンタクト領域１６、ゲート
酸化膜１７上に形成されたゲート電極１８等によりＬＶ
ＰＭＯ８２０が形成されている。１９はソース電極であ
り、ソース電極１９はＰ１ソース領域１４及びＮ＋ウェ
ルコンクト領域１６を介して第２のＮ−ウェル１３に接
続されている。ソース電極１９には、後述する電源回路
で設定される電源電圧Ｖｂａｔよりも低い定電圧ｙｒｅ
ｇが加えられる。また、Ｐ−アイソレーション領域２に
直接形成されたＮ＋ソース領域２１、Ｎ”ドレイン領域
２２、Ｐ＋アイソレーションコンタクト領域２３、ゲー
ト酸化ｌｌＩ２４上に形成されたゲート電極２ｐ等によ
りＬＶＮＭＯ３３０が形成されている。Ｐ−アイソレー
ション領域２はＰ＋アイソレーションコンタクト領域２
３を介して接地され、これと同様にＮ＋ソース領域２１
も接地されている。
さらに、Ｐ−アイソレーション領域２には、このＰ−ア
イソレーション領域２を貫通してＮ”基板１に達する第
３のＮ−ウェル２６が形成され、この第３のＮ−ウェル
２６中に形成されたＰゝソース領域２７、Ｐ影領域２８
内に形成されたＰ”ドレイン領域２９、Ｎ“ウェルコン
タクト領域３１、ゲート酸化膜３２上に形成されたゲー
ト電極３３等によりＨＶ　Ｐ　Ｍ　ＯＳ　４０が形成さ
れている。
ドレインの部分は、Ｐ＋ドレイン領域２９とこれを取囲
むように形成されたＰ影領域２８とでグレーデツトドレ
インｃ以下ＧＤＤという）とされて高耐圧病造とされて
いる。
また、Ｐ−アイソレーション領域２に直接形成されたＮ
ゝソース領域３４、Ｎ−領域３５内に形成されたＮ＋ド
レイン領域３６、Ｐ＋アイソレーションコンタクト領域
３７、ゲート酸化膜３８上に形成されたゲート電極３９
等によりＨＶＮＭＯ８５０が形成されている。ドレイン
の部分は、Ｎ１ドレイン領域３６とＮ′″領域３５とで
ＧＤＤとされている。Ｐ−アイソレーション領域２はＰ
＋アイソレーションコンタクト領域３７を介して接地さ
れ、これと同様にＮ＋ソース領域３４も接地されている
。
そして、ざらにＰ−アイソレーションｍＮ２には、この
Ｐ−アイソレーション領域２を貫通してＮ＋基板１に達
する第４のＮ−ウェル４１が形成され、この第４のＮ−
ウェル４１をコレクタ領域とするＮＰＮバイポーラトラ
ンジスタ４２が形成されでいる。４３はＰ形ベース領域
であり、Ｐ形ベース領域４３の周辺は、深いＰ”ウェル
４４が形成されてコレクタ・ベース間の耐圧向上が邑ら
れている。４５はＰ４′ベースコンタクト領域、４６は
Ｎ＋エミッタ領域である。
４７は、後述する電源回路における基準゛電圧を作るた
めのツェナダイオードであり、Ｐ−アイソレーション領
域２の主面に形成されたＮ＋拡散層４８と、このＮ１拡
散層４８の下面側に形成されたツェナ電圧コントロール
用のｐｅｗ拡散層４９との接合で形成されている。ツェ
ナダイオード４７を、このような構成としたのは、ツェ
ナ電圧の安定性のために、そのツェナ接合、即ちＮ４拡
散層４８とｐｅａ拡散層４９との接合をＰ−アイソレー
ション領域２のバルク側に作製するためである。他の素
子を作製する際のＰ＋拡散層及びＮ＋拡散層を利用して
表面ツェナ接合を作製することもできるが、このような
表面ツェナ接合では、主面上に形成されるシリコン酸化
膜界面へのホットエレクトロン注入により長期の安定性
に不安が生じる。
また、５１は電源回路構成用の抵抗であり、Ｎ−ウェル
５２を利用して作製されている。
上述（７）Ｊニー５ニ、ＨＶＰＭＯ８４０及ＣＦＮＰＮ
バイポーラトランジスタ４２は、電源Ｖｂａｔに接続さ
れるので、過電圧に対する保護手段としてそれぞれ第３
のＮ−ウェル２６及び第４のＮ−ウェル４１中に形成さ
れ、ＨＶ　Ｐ　Ｍ　ＯＳ　４．　ＯはドレインをＧＯＤ
構造とすることにより、またＮＰＮバイポーラトランジ
スタ４２はＰ形ベース領域４３の周辺に深いＰ１ウェル
４４を形成することにより、それぞれ高耐圧構造とされ
ている。また、ＨＶＮＭＯ８もドレインがＧＤＤｌｉ造
とされて高耐圧構造とされている。
次いで要部部分の製造工程の一例を第２図の（ａ）〜（
ｅ）を用いて概説することにより、上記のパワーｒＣの
構成をさらに詳述する。
（ａ）Ｎ＋基板１上にＰ−アイソレーション領域２をエ
ピタキシャル成長させてＰ−ｏｎＮ＋基板を準備し、Ｐ
−アイソレーション領域２の表面に形成したシリコン酸
化膜５３をマスクにして第１、第３、第４のＮ−ウェル
３．２６．４１形成のためのリン（Ｐ）イオンの注入を
実施する。
（ωアニーリングにより所定の拡散を行ない、第１、第
３、第４のＮ−ウェル３．２６．４１をＮ“基板１に到
達させる。この工程により、ＶＤＭ０８１０のドレイン
領域となる第１のＮ−ウェル３、ｌ−Ｉ　Ｖ　Ｐ　Ｍ　
ＯＳ　４０用の第３のＮ−ウェル２６及びＮＰＮバイポ
ーラトランジスタ４２のコレクタ領域となる第４のＮ−
ウェル４１が同時に形成される。
（Ｃ）第２のＮ−ウェル１３等及びＰ１１ウエル４４形
成のためのイオン注入をそれぞれ行ない、アニーリング
により拡散して、ＬＶＰＭＯ８２０用の第２のＮ−ウェ
ル１３、ＨＶＮＭＯ８５０におけるＧＤＤ用のＮ−＠１
３５、抵抗５１作製用のＮ−ウェル５２を同時に形成し
、また、ＶＤＭＯ８１０におけるＰ６チヤネル５及びＮ
ＰＮバイポーラトランジスタ４２におけるＰ”ウェル４
４を同時に形成する。
ω）各ＭＯＳＦＥＴ１０．２０．３０．４０．５０の形
成部にゲート酸化膜となるシリコン酸化膜を熱酸化によ
り所要の厚さに成長させ、その上に多結晶シリコンを堆
積し、これをバターニングしてゲート電極９．１８．２
５．３３．３９をそれぞれ形成する。
（ｅ）前記（ａ）、（ｂ）の各工程とほぼ同様の手順で
、Ｐ形チャネル領域４等のためのイオン注入及びＰ１１
拡散層４９のためのイオン注入と、アニーリングによる
拡散とを行ないＶＤＭＯ８１０のＰ形チャネル領域４、
ＨｖＰＭＯ８４０におけるＧＤＤ用のＰ影領域２８、Ｎ
ＰＮバイポーラトランジスタ４２におけるＰ形ベース領
域４３及びツェナダイオード４７形成用のｐｉｅ拡散層
４９を同時に形成ザる。
最後に各ＭＯＳＦＥＴ及びバイポーラトランジスタ等に
おけるソース領域、ドレイン領域、エミッタ領域及び各
コンタクト領域等形成用のＰ４領域、Ｎ＋領域用のイオ
ン注入及び拡散を行なって全拡散工程を終了する。そし
て各素子における所要位置に電極出し用のコンタクト孔
を開孔し、へｆ膜等による配線を形成して半導体装置を
完成させる。
上述のように、この実施例の半導体装置の構造は、前記
第４図及び第７図等に示した従来例と比べると、深い第
１、第３、第４のＮ−ウェル３．２６．４１を形成する
ための工程が増加するが、前記従来例におけるＨＶＮＭ
Ｏ８等部分の浅いＬＤＤの拡散工程は、この実施例では
ＧＤＤ構造におけるＮ−領域３５等で置き変えることが
でき、このＮ−領域３５は、ＬＶＰＭＯ８２０用の第２
のＮ−ウェル１３等と同時の工程で作製することができ
て格別の工程は不要となるので、全体の工程数としては
この実施例のものと従来のものとは殆んど同じにするこ
とができる。
第３図は、上述のように構成されたパワーＩＣによる負
荷５４の駆動回路を示すものであり、負荷５４はＶＤＭ
Ｏ３１０のソース電極１１と接地ＧＮＤとの間に接続さ
れて、ＶＤＭＯ８１０はソースフォロワで負荷５４を駆
動するハイサイドスイッチとして使用されている。
５５は定電圧Ｖｒｅｇを作り出す電源回路であり、それ
ぞれ１個のＨＶＮＭＯ８５０、ＨＶＰＭ０Ｓ４０、ツェ
ナダイオード４７、ＮＰＮバイポーラ１〜ランジスタ４
２及び２個の抵抗５１ａ、５１ｂで構成されている。電
源回路５５はｌ−ＩＶＮＭ０８５０のゲート電極３９に
Ｈレベルの信号を入力させることによって起動し、ツェ
ナダイオード４７のツェナ電圧をＶｚ１バイポーラトラ
ンジスタ４２のベース・エミッタ間の順方向電圧をｖｂ
ｅとすると次式で表わされる定電圧ｖｒｅｏを出力する
。
Ｖ　ｒ　ｅ　ａ　＝　Ｖ　ｚ　−Ｖ　ｂ　ｅ　　　　　
　　・（＋＞ＬＶＣＭＯ８６０の電源端子には、この定
電圧Ｖｒｅ（コが与えられている。
次に、上述のように構成されたパワーＩＣの動作を説明
する。
いま、パワーＩＣにおけるＶＤＭＯ８１０は、自動車用
電力負荷５４のハイサイドスイッチとして使用されてい
るものとする。自動車用の場合、電源電圧Ｖｂａ　ｔは
、１２〜１６Ｖ程度であり、電源回路５５において、そ
の定電圧Ｖｒｅｏが例えば５Ｖとなるようにツェナダイ
オード４７のツェナ電圧Ｖｚが選ばれているとすれば、
ＬＶＣＭＯ８６０の電源端子には５■の定電圧ｙｒｅｇ
が印加される。
そしてこのような印加電圧の設定により、通常動作時に
は、ＬＶＣＭＯ８６０等で構成される周辺回路によりＶ
ＤＭＯ３１０が制御され、ＶＤＭｏｓｉｏがハイサイド
スイッチとして動作して負荷５４が駆動される。
一方、異常時には、電源電圧ｖｂａｔが例えばロードダ
ンプサージ等により５０Ｖ程度の過電圧に至ることがあ
る。しかし、）−ＩＶＰＭＯ８及びＨＶＮＭＯ８５０は
、それぞれＧＤＤ構造により、またバイポーラトランジ
スタ４２はベース領域４３の周辺に深く形成されたＰ′
ウェル４４により、それぞれ高耐圧構造とされ、さらに
、ＬＶＣＭＯ３６０は電源回路５５で発生された定電圧
ＶｒｅＱで動作するとともに、そのＬＶＣＭＯ８６０を
構成しティるＬＶＰＭＯ３２０及びＬＶＮＭＯ３３０は
、電源Ｖｂａｔに対してＰ形アイソレーション領域２で
シールドされているので、各素子は過電圧による破壊か
ら適切に保護される。
したがって、異常時には、ロードダンプサージ等により
電源電圧ｖｂａｔに過電圧が発生するような用途におい
ても、ＬＶＣＭＯ８６０は必要以上に高耐圧構造とする
必要がなく、その構成素子はシングルドレイン、シング
ルソース構造でよいので、素子面積を小さくすることが
でき、パワーＩＣのチップ上で比較的大きな面積を占め
るＬＶＣＭＯ８６０の面積を小さくすることができてチ
ップサイズの縮小化が図られる。
また、ＬＶＣＭＯ８６０を構成しているＬｖＰＭＯ３２
０は、電源電圧Ｖｂａｔよりも低い定電圧ｖｒｅｑの与
えられる第２のＮ−ウェル１３中に形成され、基板領域
であるその第２のＮ−ウェル１３とＰ＋ソース領域１４
とは、定電圧ＶｒｅＱで同電位とされているので、基板
バイアス効果によるゲート閾値電圧ｖｔｈの押上げは発
生せず、さらには、そのゲート閾値電圧ｙｔｈは、電源
電圧Ｖｂａｔの変動の影響を受けないので、ＬＶＣＭＯ
８６０の回路設計上のマージンが十分に確保される。
そして、この実施例の半導体装置は、前述のように、チ
ップサイズの縮小化が図られるとともに、自己分離法を
採用しているので、特別なｔＪ造プロセスの追加、変更
等は一切必要ではなく、標準的なＩＣ製造工程で製造で
きることとも相まってコスト低減が図られる。
［発明の効果］ 以上説明したように、この発明によれば、電源電圧の与
えられるＮ形半導体基板上に低電位の与えられるＰ形ア
イソレーション領域を形成し、ＣＭＯＳを構成するＰチ
ャネル間Ｏ８ＦＥＴ及びＮチャネルＭＯＳＦＥＴのうち
、ＮチャネルＭＯＳＦＥＴは、上記のＰ形アイソレーシ
ョン領域に直接形成し、Ｐチャネル間Ｏ８ＦＥＴは、Ｐ
形アイソレーション領域の主面側に形成されて電源電圧
よりも低い定電圧の与えられる第２のＮ形ウェル中に形
成したので、電源電圧に高圧サージ等が入って過電圧が
生じてもＰチャネル間Ｏ８ＦＥＴ及びＮチャネルＭＯＳ
ＦＥＴはＰ形アイソレーション領域でシールドされて過
電圧から保護される。
したがってＣＭＯ８ＩＮ成しているＰチャネル間Ｏ８Ｆ
ＥＴは、格別高耐圧構造とする必要がないので、その素
子面積を小さくすることができ、集積度が向上してチッ
プサイズが小さくなり低コスト化を図ることができる。
また、Ｐチャネル間Ｏ８ＦＥＴは、その基板領域である
第２のＮ形ウェルとソース領域とが定電圧で同電位とさ
れるので、基板バイアス効果によるゲート閾値電圧の押
上げは発生せず、さらにゲート閾値電圧は電源電圧の変
動の影響を受けないので、０ＭＯ８のマージンが十分に
確保されるという利点がある。
【図面の簡単な説明】
第１図ないし第３図はこの発明に係る半導体装置の実施
例を示すもので、第１図は縦断面図、第２図は製造工程
の一例を示す工程図、第３図は等価回路を示す回路図、
第４図は従来の半導体装置の縦断面図、第５図は同上従
来例の等価回路を示す回路図、第６図は同上従来例のブ
ロック図、第７図は同上従来例における構成素子の高耐
圧構造を示す縦断面図である。 １：Ｎ＋基板（Ｎ十半導体基板）、 ２：Ｐ−アイソレーション領域、 ３：第１のＮ−ウェル、 １０：１ｕ形ＭＯＳＦＥＴ、 １２：電源電圧が加えられるドレイン電極、１３：第２
のへ一ウェル、 ２０：低耐圧ＰチャネルＭＯＳＦＥＴ、３０：低耐圧Ｎ
チャネルＭＯＳＦＥＴ。 代理人　　弁理士　　三　好　　保　力筒２図（Ｃ）

Claims (1)

    【特許請求の範囲】
  1. 　ソースフォロワで使用される縦形ＭＯＳＦＥＴと、該
    縦形ＭＯＳＦＥＴの周辺回路等となるＣＭＯＳを構成す
    るＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴ
    とを同一の半導体基板上に集積した半導体装置において
    、電源電圧の与えられるＮ形半導体基板上に低電位の与
    えられるＰ形アイソレーシヨン領域を形成して該Ｐ形ア
    イソレーション領域中に前記ＮチャネルＭＯＳＦＥＴを
    形成し、前記Ｐ形アイソレーシヨン領域の主面側から該
    Ｐ形アイソレーシヨン領域を貫通して前記Ｎ形半導体基
    板に達する第１のＮ形ウェルを形成し該第１のＮ形ウェ
    ルを実質的なドレイン領域として当該第１のＮ形ウェル
    中に前記縦形ＭＯＳＦＥＴを形成し、前記Ｐ形アイソレ
    ーシヨン領域の主面側に前記電源電圧よりも低い定電圧
    の与えられる第２のＮ形ウェルを形成して該第２のＮ形
    ウェル中に前記ＰチャネルＭＯＳＦＥＴを形成したこと
    を特徴とする半導体装置。
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