DE69432918T2 - Verfahren zum Herstellen eines CMOS-Bauteil mit Hoch- und Niedrigspannungstransistoren - Google Patents

Verfahren zum Herstellen eines CMOS-Bauteil mit Hoch- und Niedrigspannungstransistoren Download PDF

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Description

  • GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft allgemein die Halbleiterverarbeitung und insbesondere ein Verfahren zum Herstellen eines Halbleiterbausteins.
  • HINTERGRUND DER ERFINDUNG
  • Bei zunehmender Dichte integrierter Schaltungen wird es erforderlich, die Abmessungen von NMOS- und PMOS-Transistoren zu verringern. Für die richtige Skalierung von NMOS- und PMOS-Transistoren ist es typischerweise erforderlich, daß die Betriebsspannung verringert wird, wenn die Gate-Oxiddicke vermindert wird. Andernfalls wird das elektrische Feld im Gate-Oxid zu groß, und das Gate-Oxid wird folglich schließlich versagen.
  • Falls die Betriebsspannung andererseits verringert wird, ist der Baustein nicht mehr mit den meisten gegenwärtigen gekapselten integrierten Schaltungen verträglich, die bei einer Standardspannung arbeiten. Beispielsweise arbeiten die meisten Schaltungen, bei denen CMOS-Transistoren mit Gate-Längen von 0,8 Mikrometer oder mehr verwendet werden, bei 5,0 V. Wenn die Gate-Länge auf 0,5 Mikrometer verringert wird und die Gate-Oxiddicke auf 90–120 Å (10 Å = 1 nm) verringert wird, wird die Spannung auf 3,3 V abgesenkt, um die Zuverlässigkeit des Gate-Oxids aufrechtzuerhalten. Demgemäß ist ein Baustein erforderlich, der Ein-/Ausgabe-Peripherieabschnitte aufweist, welche bei 5,0 V arbeiten, so daß der Baustein in Systemen verwendet werden kann, bei denen andere Chips verwendet werden, die bei 5,0 V arbeiten, während ermöglicht wird, daß andere Abschnitte des Bausteins bei 3,3 V arbeiten. Das gleiche Problem tritt auf, wenn die Gate-Länge von 0,5 μm auf 0,35 μm oder 0,25 μm verringert wird. Bei 0,35 μm wird die Spannung auf 2,5 V oder darunter verringert, um die Unversehrtheit des Gate-Oxids zu erhalten.
  • Bei einem Verfahren, das verwendet wurde, um dieses Problem zu lösen, werden bei den Ein-/Ausgabe-CMOS-Transistoren größere Gate-Längen verwendet, um das Problem der Beanspruchung durch heiße Ladungsträger zu minimieren. Die Zuverlässigkeit des Gate-Isolators kann jedoch infolge des hohen elektrischen Felds im Gate-Isolator weiterhin ein Problem darstellen.
  • Bei einem anderen Verfahren wird ein dickeres Gate-Oxid für die Ein/Ausgabeabschnitte verwendet. Hierdurch wird das elektrische Feld in den Hochspannungs-CMOS-Transistoren verringert. Bei diesem Verfahren ist jedoch das Strukturieren eines Resists auf dem Gate-Oxid erforderlich, um das Oxid von einem Abschnitt des Chips zu entfernen und den Resist dann abzuheben und das zweite Gate-Oxid mit einer abweichenden Dicke aufwachsen zu lassen. Dadurch können Defekte und Verunreinigungen im Gate-Oxid auftreten.
  • Bei einer anderen Vorgehensweise werden zwei Polysiliciumschichten verwendet. Eine Polysiliciumschicht wird über einer ersten Gate-Zone mit einer Dicke angeordnet. Als nächstes wird ein zweites Gate-Oxid aufwachsen gelassen, und es wird eine andere Polysiliciumschicht auf das zweite Gate-Oxid aufgebracht. Bei diesem Prozeß treten jedoch viele zusätzliche Prozeßschritte auf.
  • Aus US-A-4 764 478 ist ein Verfahren zum Herstellen eines MOS-Transistors durch Implantation zweier Implantationsstoffe und durch schnelles Ausheizen bekannt. Bor wird als ein erster Störstoff in die Oberfläche einer Schicht aus polykristallinem Silicium eingeführt. Arsen oder Siliciumbordifluorid wird als ein zweiter Störstoff mit einer größeren Masse als der erste Störstoff durch Innenimplantation eingebracht, wodurch die gleichmäßige Umverteilung des ersten Störstoffs in der Schicht aus polykristallinem Silicium gewährleistet wird. Die nachfolgende Wärmebehandlung wird bei einer geringen Temperatur und für kurze Zeit ausgeführt.
  • In EP-A-0 414 400 ist ein p-Kanal-Verarmungsbaustein offenbart, der in Reihe mit einem NMOS-Baustein geschaltet ist. Der Verarmungsbaustein weist ein Siliciumsubstrat, eine n-Wannenzone, (p+)-Source- und Drain-Zonen und ein (p-) -Polysilicium-Gate auf, das durch Gegendotieren eines (n-)-Gates mit einer normalen (p+)-Source-Drain-Implantation gebildet ist.
  • Aus "MOS Field-Effect Transistors and Integrated Circuits", P. Richman, Wiley 1973, S. 220–221 ist bekannt, daß PMOS-Load-Gates und -Bausteine im allgemeinen höheren Spannungen ausgesetzt sind als die entsprechenden NMOS-Bausteine.
  • In GB-A-2 016 801 ist ein Referenzspannungs-Erzeugungsbaustein offenbart, der zwei Feldeffekttransistoren mit isoliertem Gate aufweist, deren Gates unterschiedlich dotiert sind, so daß ihre Fermi-Energieniveaus unterschiedlich sind. Einer der Transistoren hat ein (n+)-Gate und der andere hat ein (p+)-Gate.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung ist ein in Anspruch 1 definiertes Verfahren vorgesehen.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • Es zeigen:
  • 1 eine Schnittansicht eines durch das erfindungsgemäße Verfahren hergestellten Halbleiterbausteins,
  • 2 eine Schnittansicht eines als Anfangspunkt für die Herstellung eines Halbleiterbausteins gemäß der Erfindung verwendeten Halbleiterkörpers,
  • die 3a– d Schnittansichten eines Halbleiterbausteins während verschiedener Herstellungsschritte gemäß der Erfindung,
  • die 4a –b Schnittansichten von leicht bzw. stark dotierten Polysilicium-Gates,
  • die 5a– b Banddiagramme über dem aktiven Kanal von PMOS-Transistoren mit leicht bzw. stark dotierten Polysilicium-Gates,
  • die 6a– b C-V-Diagramme von NMOS- bzw. PMOS-Transistoren mit einem Gate-Oxid von 120 Å,
  • die 7a– b C-V-Diagramme von NMOS- bzw. PMOS-Transistoren mit Polysilicium-Gates, die während der Source/Drain-Implantation einmal dotiert werden,
  • die 8a– b C-V-Diagramme von NMOS- bzw. PMOS-Transistoren mit einer zusätzlichen Polysilicium-Gate-Dotierung und
  • 9 eine Schnittansicht eines anderen Halbleiterbausteins, der nicht Teil der beanspruchten Erfindung ist.
  • Entsprechende Bezugszahlen und Symbole bezeichnen in den verschiedenen Figuren entsprechende Teile, sofern nichts anderes angegeben ist.
  • DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGS-FORMEN
  • Die bevorzugte Ausführungsform der Erfindung wird in Zusammenhang mit CMOS-Transistoren unter Verwendung von (n+)-Polysilicium für NMOS-Gates und (p+)-Polysilicium für PMOS-Gates beschrieben. Fachleute werden verstehen, daß auch andere Prozesse und Bausteine, wie CMOS-, BiCMOS- und BiNMOS-Bausteine, die Vorteile dieser Erfindung verwirklichen können.
  • Für eine hohe Spannungs-Leistungsfähigkeit und eine hohe Packungsdichte müssen das Layout und die Dickenabmessungen von CMOS-Transistoren verkleinert werden. Dies führt gewöhnlich zu einer verringerten Betriebsspannung, um Zuverlässigkeitsprobleme zu vermeiden, die durch das Erhöhen des elektrischen Felds im Gate-Isolator hervorgerufen werden. Gegenwärtig müssen die meisten integrierten Schaltungen jedoch noch unter Verwendung einer höheren Standardspannung mit anderen Schaltungen zusammenwirken. Es besteht dementsprechend ein Bedarf an Ein-/Ausgabeabschnitten für eine höhere Spannung und Abschnitten für eine niedrigere Spannung auf demselben Chip. Es besteht auch ein Bedarf daran, einen nichtflüchtigen Speicher mit einer höheren Spannung auf demselben Chip zusammen mit Niederspannungs-CMOS hoher Dichte anzuordnen.
  • Die bevorzugte Ausführungsform der Erfindung ermöglicht Hoch- und Niederspannungs-CMOS auf demselben Chip unter Verwendung einer geringeren Dotierung der Polysilicium-Gates in den Hochspannungsabschnitten der Schaltung. In den Bereichen geringer Dotierung dringt das elektrische Feld vom Gate-Isolator in den unteren Abschnitt der Gate-Elektrode ein und verringert das elektrische Spitzenfeld im Gate-Isolator. Mit anderen Worten verhalten sich die Hochspannungs-CMOS-Transistoren so, als ob sie ein dickeres Gate-Oxid aufweisen würden. Dementsprechend kann die Betriebsspannung auf eine höhere Spannung (beispielsweise wieder auf 5,0 V) erhöht werden, ohne daß ein elektrisches Feld hervorgerufen wird, das ausreicht, um Gate-Isolator-Zuverlässigkeitsprobleme hervorzurufen.
  • Die bevorzugte Ausführungsform der Erfindung ist in 1 dargestellt. Das Substrat 14 des Bausteins 10 ist als ein (p++)-Substrat dargestellt. Fachleute werden verstehen, daß auch andere Substrate alternativ verwendet werden können. Eine wahlweise vorgesehene Epitaxieschicht 18 ist p-dotiert, und es kann in sie eine strukturierte p-Wanne 23 implantiert werden, und sie wird den Hochspannungs-NMOS-Transistor 76 und den Niederspannungs-NMOS-Transistor 80 aufnehmen. Eine n-Wanne 22 befindet sich in der Epitaxieschicht 18. Feldisolationszonen 26 können Oxid aufweisen und dienen dazu, die Transistoren 76, 80, 84 und 88 voneinander zu isolieren. Gate-Oxidzonen 32 und Seitenwandoxide 64 isolieren die Polysilicium-Gates 40, 44, 48 und 52.
  • Der Hochspannungs-NMOS-Transistor 76 befindet sich in der p-Wanne 23 und weist eine Gate-Zone 40 und Source/Drain-Zonen 68 auf. Der Transistor 76 kann auch leicht dotierte Drain-Zonen (LDDs) 56 aufweisen. Der Niederspannungs-NMOS-Transistor 80 befindet sich auch in der p-Wanne 23 und weist eine Gate-Zone 44 und Source/Drain-Zonen 70 sowie den Gate-Isolator 32 auf. Der Transistor 80 kann auch LDDs 58 aufweisen. Der Niederspannungs-PMOS-Transistor 84 und der Hochspannungs-PMOS-Transistor 88 befinden sich auch in der n-Wanne 22. Der Niederspannungs-PMOS-Transistor 84 weist eine Gate-Elektrode 48, den Gate-Isolator 32, Source/Drain-Zonen 72 und wahlweise LDDs 60 auf. Der Hochspannungs-PMOS-Transistor 88 weist eine Gate-Zone 52, Source/Drain-Zonen 74 und wahlweise LDDs 62 auf.
  • In 2 ist der Halbleiterkörper 12 nach der Bildung der p-dotierten Epitaxieschicht 18, der n-Wanne 22, der Feldisolationszonen 26 und des Gate-Oxids 32 dargestellt. Das bevorzugte Verfahren zum Bilden des Bausteins 10 in der Struktur aus 2 wird nun mit Bezug auf die 3a– d beschrieben.
  • Wie in 3a dargestellt ist, wird eine Polysiliciumschicht 36 auf das Gate-Oxid 32 aufgebracht, das die Oberfläche des Halbleiterkörpers 12 bedeckt. Die Polysiliciumschicht 36 kann eine Dicke im Bereich von 0,2 bis 0,4 Mikrometer, vorzugsweise von 0,25 Mikrometer, aufweisen. Für die Niederspannungstransistoren ist die Dicke der Polysiliciumschicht 36 durch die Tiefe der Source/Drain-Übergänge bestimmt. Die Polysiliciumschicht 36 kann dicker sein als die Source/Drain-Übergänge, so daß sich der Dotierungsstoff nicht in den Unterteil der Polysilicium-Gates ausbreitet, wenn die Source/Drain-Übergänge implantiert werden. Eine Maskierungsschicht 38, beispielsweise aus Photoresist, wird auf die Oberfläche der Polysiliciumschicht 36 aufgebracht, wie in 3a dargestellt ist. Die Maskierungsschicht 38 maskiert Abschnitte der Polysiliciumschicht 36, in denen der Hochspannungs-NMOS-Transistor 76 und sowohl der Hochspannungs-PMOS-Transistor 84 als auch der Niederspannungs-PMOS-Transistor 88 gebildet werden. In den freigelegten Abschnitt der Polysiliciumschicht 36 wird Phosphor implantiert (beispielsweise 5·1015 P/cm2), und er wird ausgeheizt. Typischerweise ist die Implantation eine Hochenergieimplantation im Bereich von 1·1015 bis 1·1016 P oder As/cm2.
  • Die Maskierungsschicht 38 wird dann entfernt, und es wird eine zweite Maskierungsschicht 39 aufgebracht, wie in 3b dargestellt ist. Die Maskierungsschicht 39 maskiert Abschnitte der Polysiliciumschicht 36, in denen der Hochspannungs-NMOS-Transistor 76 und der Niederspannungs-NMOS-Transistor 80 sowie der Hochspannungs-PMOS-Transistor 88 zu bilden sind. In den freigelegten Abschnitt der Polysiliciumschicht 36 wird dann Bor implantiert (beispielsweise 7·1015 B/cm2), und er wird ausgeheizt. Typischerweise ist die Implantation eine Hochenergieimplantation im Bereich von 1·1015 B/cm2 bis 1·1016 B/cm2. Ein Ausheizen wird verwendet, um eine Implantationsbeschädigung vor dem Gate-Ätzen auszuheilen, und um das n- und das p-Dotierungsmaterial in den Unterteil der Polysiliciumschicht 36 einzutreiben. Die Maskierungsschicht 39 wird dann entfernt.
  • Wie in 3c dargestellt ist, wird die Polysiliciumschicht 36 dann durch Mikrolithographie strukturiert und zusammen mit dem Gate-Oxid 32 geätzt, um die Gate-Zonen 40, 44, 48 und 52 zu bilden. An diesem Punkt können wahlweise LDDs 56, 58, 60 und 62 gebildet werden. (n+)-LDDs 56 und 58 weiden durch herkömmliche Techniken strukturiert und in die p-dotierte Epitaxieschicht 18 implantiert. Daraufhin werden die (p+)-LDDs 60 und 62 durch herkömmliche Techniken strukturiert und in die n-Wanne 22 implantiert.
  • Wie in 3d dargestellt ist, werden nun Seitenwandoxide 64 an den vertikalen Kanten der Gate-Zonen 40, 44, 48 und 52 gebildet, wie es auf dem Fachgebiet wohlbekannt ist (beispielsweise durch CVD-Aufbringen von Siliciumdioxid, dem ein anisotropes Ätzen folgt). Nach der Bildung von Seitertwandoxiden 64 werden die (n+)-Source/Drain-Zonen 68 und 70 strukturiert und implantiert (beispielsweise mit 2·1015 As/cm2 bei 80 keV zuzüglich 4·1014 P/cm2 bei 60 keV), wie in 3d dargestellt ist. Andere Dotierungskonzentrationen werden jedoch Fachleuten einfallen. Die Dotierungsimplantationsdosis liegt jedoch typischerweise im Bereich von 1·1015/cm2 bis 5·1015/cm2. Fachleute werden auch verstehen, daß eine Implantation von Arsen oder Phosphor oder eine Kombination von diesen verwendet werden kann. Schließlich werden (p+)-Source/Drain-Zonen 72 und 74 strukturiert und implantiert (beispielsweise mit 1,5·1015 B/cm2). Typischerweise liegt die Dotierungsimplantationsdosis im Bereich von 1·1015/cm2 bis 5·1015/cm2, und die Dotierungsstoffe können beispielsweise Bor oder BF2 sein.
  • Weil die Polysiliciumschicht 36 und damit die Gate-Zonen 40, 44, 48 und 52 mindestens so dick sind wie die Source/Drain-Zonen 56, 58, 60 und 62, dotieren die Implantationen, die die Source/Drain-Zonen 56–62 bilden, nur teilweise die Polysilicium-Gates 40 und 52, wie in 4a dargestellt ist, wobei nur eine kleine Menge des Dotierungsstoffs die untere Fläche des Polysiliciums erreicht. Durch die Hochenergieimplantation und das vor dem Gate-Ätzen ausgeführte Ausheizen in Kombination mit den Source/Drain-Implantationen werden die Polysilicium-Gates 44 und 48 vollständig dotiert, wie in 4b dargestellt ist. Die leichte Dotierung am Unterteil des Hochspannungs-NMOS-Gates 40 und des Hochspannungs-PMOS-Gates 52 ermöglicht das Eindringen des elektrischen Felds in den Unterteil des Polysilicium-Gates. 5a zeigt ein elektrisches Potentialbanddiagramm für einen Hochspannungs-PMOS-Transistor in der Art des Transistors 88 mit einer leicht dotierten Gate-Zone gemäß der Erfindung. Das elektrische Feld erstreckt sich vom Oxid in das Polysilicium-Gate, wodurch die wirksame Oxiddicke größer wird als die tatsächliche Oxiddicke. 5b zeigt ein Banddiagramm für einen Niederspannungs-PMOS-Transistor, wie den Transistor 84, mit einer stark dotierten Gate-Zone. Das elektrische Feld dringt wegen der starken Dotierung am Unterteil der Niederspannungs-Gate-Zonen nicht in die Niederspannungsbereiche ein. Das elektrische Feld bleibt innerhalb der Oxidzone.
  • Die 5a und 5b sind dem Fall von PMOS-Transistoren mit p-dotiertem Polysilicium zugeordnet. Im Fall von NMOS-Transistoren mit n-dotiertem Polysilicium würden sich ähnliche Banddiagramme ergeben, jedoch mit der entgegengesetzten Polarität.
  • Es wurde unter Verwendung von drei verschiedenen Gate-Oxiddicken von 45 Å, 55 Å und 65 Å (10 Å = 1 nm) ein Experiment ausgeführt. Tabelle 1 zeigt die Kapazitäts-Spannungs-Testergebnisse für das Experiment. Die Nomenklatur PG12 gibt an, daß diese Wafer zusätzliche strukturierte Implantationen von 7·1015 P/cm2 über NMOS und 7·1015 B/cm2 über PMOS aufwiesen. Diese Implantationen kommen zu den Source/Drain-Implantationen hinzu, die nach dem Gate-Ätzen strukturiert werden (und sowohl in die Polysilicium-Gate-Zonen als auch in die Source/Drain-Zonen eingehen). Die NMOS-Source/Drain-Implantation beträgt 2·1015 As/cm2 bei 80 keV zuzüglich 4·1014 P/cm2 bei 60 keV. Die PMOS-Source/Drain-Implantation beträgt 1,5·1015 B/cm2 bei 20 keV. Die Polysiliciumdicke beträgt in allen Fällen 2500 Å. Die Spalte tOX ACC gibt die wirksame Oxiddicke an, die von der maximalen Kapazität bei |3,5 V| in Akkumulation abgeleitet wurde. Die Spalte tOX INV gibt die wirksame Oxiddicke an, die von der durch quasistatische Techniken bei |3,5| V in Inversion gemessenen maximalen Inversionskapazität abgeleitet wurde. Es sei bemerkt, daß für den Wafer 09 ohne die zusätzliche Implantation die wirksame NMOS-Kapazität in Inversion 73 A beträgt, was mit 59,7 A in Akkumulation zu vergleichen ist. Sogar noch größere Unterschiede können zwischen den Fällen "S/D" und "S/D+PG12" erhalten werden, indem die Dicke des Polysiliciums erhöht oder die S/D-Dosis verringert wird. TABELLE 1. ANALYSE VON C-V-DATEN FÜR DAS LOS 9628
    Figure 00090001
  • In den 6a und 6b sind die Kapazitäts-Spannungs-und-Gate-Strom-Kennlinien für ein 120-Å-Gate-Oxid dargestellt. Die Wirkung ist in 6a für NMOS am klarsten ersichtlich. Für diese NMOS-Struktur sind sowohl das Polysilicium-Gate als auch der Transistorkanal p-dotiert. Daher bewirkt eine negative Gate-Vorspannung das Akkumulieren sowohl der Gate-Zone als auch des Kanals. Die Kapazität nimmt in Akkumulation ab, wenn die Gate-Spannung gegen null abnimmt, weil die Majoritätsträgerkonzentration abnimmt, wenn sich das Kanaloberflächenpotential gegen die Verarmung bewegt, wobei die Kapazitätsänderung auf eine Änderung der Debye-Länge mit der Oberflächenmajoritätsträger-Konzentration zurückzuführen ist. In der Nähe von VG = +8 V tritt ein sekundäres Minimum der Kapazität auf, wenn der Unterteil des Polysiliciums vollständig verarmt ist. Bei VG = +10 V werden sowohl die Polysiliciumoberfläche als auch die Kanaloberfläche invertiert. In der Zone zwischen +1 V und +8 V wird der Kanal invertiert und wird das Polysilicium teilweise verarmt. Der langsame Kapazitätsanstieg beim Verringern der Gate-Spannung VG von +8 V auf +1 V ist auf die Änderung der Verarmungstiefe der unteren Polysiliciumfläche zurückzuführen, und diese Änderung erfolgt langsam, weil das Polysilicium viel stärker dotiert ist als der Kanal. Bei den bevorzugten Ausführungsformen der Erfindung wird die Tatsache einer niedrigeren Kapazität im Bereich von VG = +1 V bis VG = +8 V ausgenutzt. Wenngleich die NMOS-Gate-Oxid-Dicke häufig elektrisch in Akkumulation bei –5 V gemessen wird, arbeitet ein NMOS-Transistor normalerweise nur im Bereich zwischen VG = 0 V und VG = 5 V (für eine 5-V-Versorgung). Demgemäß werden beim tatsächlichen Betrieb die Transkonduktanz und die Gate-Kapazität durch die Kapazität festgelegt, bei der der Kanal in der Verarmung der Inversion ist. Es sei bemerkt, daß die Polysiliciumoberfläche in diesem Bereich teilweise akkumuliert oder teilweise verarmt wird, wenn die Kapazität langsam ansteigt. Demgemäß ist die Kapazität gering, weil die Debye-Länge oder die Verarmungstiefe im Polysilicium mit der Gate-Oxiddicke vergleichbar ist, wobei Minoritätsträger in dem Polysilicium nicht beteiligt sind.
  • In den 7a, 7b, 8a und 8b sind die Kapazitäts-Spannungs-Kennlinien dargestellt, die den Wafern 14 und 15 in Tabelle 1 entsprechen. Jede Figur zeigt die gemessene Hochfrequenz-C-V-Kennlinie, die theoretische Hochfrequenz-C-V-Kennlinie und die gemessene quasistatische C-V-Kennlinie. 7a zeigt die PMOS-C-V-Kennlinie mit einer Source/Drain-Implantation allein. 7b zeigt die NMOS-C-V-Kennlinie mit einer Source/Drain-Implantatior allein. 8a zeigt die PMOS-C-V-Kennlinie mit einem zusätzlichen Dotierungsstoff, und 8b zeigt die NMOS-C-V-Kennlinie mit einem zusätzlichen Dotierungsstoff. Es sei bemerkt, daß der Unterschied in der Kapazität bei der Kanalinversion mit der zusätzlichen Implantation von 7·1015/cm2 für NMOS und PMOS und ohne diese besteht. Beispielsweise liegt die Differenz zwischen tOX INV für die Source/Drain-Implantation allein, wie in 7a dargestellt ist, und tOX INV für den Wafer 16 mit der zusätzlichen Implantation, wie in 8b dargestellt ist, in der Größenordnung von 10 A.
  • Ein Baustein, der nicht in den Schutzumfang der Ansprüche fällt, ist in 9 dargestellt. Der Baustein 110 ist abgesehen davon, daß alle Transistoren Hochspannungstransistoren sind, mit dem Baustein 10 identisch. Demgemäß ist die Herstellung des Bausteins 110 mit der vorstehend beschriebenen für den Baustein 10 identisch, wobei jedoch die vor dem Polysiliciumätzen ausgeführten Implantationen und Ausheizvorgänge fortgelassen werden. Der Baustein 110 hat ein Substrat 114, das beispielsweise (p++)-dotiert ist, und eine optionale Epitaxieschicht 118, die p-dotiert sein kann. Eine n-Wanne 122 befindet sich in der Epitaxieschicht 118. Feldisolationszonen 126 können Oxid aufweisen und dazu dienen, die Transistoren 176, 180, 184 und 188 voneinander zu isolieren. Gate-Oxidzonen 132 und Seitenwandoxide 164 isolieren die Polysilicium-Gates 140, 144, 148 und 152. Die NMOS-Transistoren 176 und 180 arbeiten beide bei einer höheren Spannung und befinden sich in der p-dotierten Epitaxieschicht 118. Der NMOS-Transistor 176 weist eine Gate-Zone 140 und Source/Drain-Zonen 168 auf. Der Transistor 176 kann auch leicht dotierte Drain-Zonen (LDDs) 156 aufweisen. Der NMOS-Transistor 180 weist die Gate-Zone 144 und Source/Drain-Zonen 170 auf. Der Transistor 180 kann auch LDDs 158 aufweisen. Die PMOS-Transistoren 184 und 188 befinden sich in der n-Wanne 122. Der PMOS-Transistor 184 weist eine Gate-Zone 148, Source/Drain-Zonen 172 und optionale LDDs 160 auf. Der Hochspannungs-PMOS-Transistor 188 weist eine Gate-Zone 152, Source/Drain-Zonen 174 und optionale LDDs 162 auf.
  • Ein wichtiger Aspekt der bevorzugten Ausführungsformen besteht darin, daß die Polysiliciumdicke größer gewählt werden kann als bei der gewöhnlichen Konstruktion. Im allgemeinen wird die Polysilicium-Gate-Dicke für CMOS unter Verwendung strukturierter (n+)/(p+)-Polysilicium-Gates in bezug auf die Tiefe der Source/Drain-Übergänge eingestellt, so daß die Source/Drain-Implantationen den unteren Teil des Polysilicium-Gates auch ausreichend dotieren, die Polysiliciumdicke sollte jedoch nicht so gering sein, daß die Source/Drain-Implantationen in das Gate-Oxid eindringen und den Kanal kompensieren. Gemäß dieser Erfindung kann die Polysilicium-Gate-Dicke relativ groß gewählt werden, so daß jene Transistoren für den Hochspannungsbetrieb, die durch die Source/Drain-Implantationen allein dotiert sind, nicht an der unteren Fläche des Polysilicium-Gates stark dotiert werden. Auf diese Weise dringt das elektrische Feld in das Polysilicium ein. Weil die strukturierten Implantationen zum Dotieren des Polysiliciums für die Niederspannungstransistoren vor dem Gate-Ätzen erfolgen, können höhere Implantationsenergien und -dosen verwendet werden, um den Unterteil des Polysiliciums ungeachtet der Anforderungen an die Source/Drain-Dotierungsprofile angemessen zu dotieren.
  • Es sei bemerkt, daß nur die zusätzliche Implantation für die NMOS-Transistoren ausgeführt wird, falls BiNMOS-Ein-/Ausgabetreiber verwendet werden. Falls die Ein-/Ausgabeschaltungen nur NMOS-Schaltungen sind, wird offensichtlich nur die zusätzliche Strukturierung für NMOS ausgeführt.
  • Es sei auch bemerkt, daß die Niederspannungstransistoren mit einer unstrukturierten (n+)-Implantation aufgebaut werden können, um dadurch Niederspannungs-PMOS-Transistoren mit vergrabenen Kanälen unter Verwendung von (n+)-Polysilicium statt (p+)-Polysilicium und Hochspannungs-Oberflächenkanaltransistoren herzustellen.
  • Die vorstehende Beschreibung des Eindringens des elektrischen Felds in den unteren Teil des Polysilicium-Gates erfolgte mit Bezug auf die 5, 6, 7 und 8(a und b), worin die Situation über dem aktiven Kanal des Transistors beschrieben ist. Es sei bemerkt, daß das elektrische Feld auch in das leicht dotierte Polysilicium über den Kanten der Gate-Zone eindringt, wo die Gate-Zone über die LDD-Zone oder die Source/Drain-Zone läuft. Tatsächlich ist das Eindringen des elektrischen Felds in das leicht dotierte Polysilicium sogar noch stärker als über dem aktiven Kanal, weil der Strom des elektrischen Felds nicht in das Silicium unter dem Gate-Oxid eindringen kann, weil die LDD- oder die S/D-Zone stärker dotiert ist.
  • Das beschriebene Verfahren kann zum Bilden nur eines Halbleiterbausteins, jedoch auch einer integrierten Schaltung an der Oberfläche eines Halbleiterkörpers, verwendet werden.

Claims (4)

  1. Verfahren zum Herstellen eines Halbleiterbausteins mit einem Halbleiterkörper (12), welches die folgenden Schritte aufweist: a. Bilden eines Gate-Oxids (32) über einer Fläche des Halbleiterkörpers (12), b. Aufbringen einer Schicht (36) aus Polysilicium über dem Gate-Oxid (32), c. Maskieren der Polysiliciumschicht (36) über einer ersten NMOS-Zone und Freilegen eines ersten Abschnitts der Polysiliciumschicht (36) über einer zweiten NMOS-Transistorzone, wobei die Transistoren (80) eine niedrigere Betriebsspannung aufweisen als die Transistoren (76) in der ersten NMOS-Zone, d. Implantieren des ersten Abschnitts der Polysiliciumschicht (36) mit einem n-Dotierungsstoff bei einer ersten Implantationsdosis, e. Ätzen der Polysiliciumschicht (36) und des Gate-Oxids (32) zur Bildung von mindestens einem ersten NMOS-Gate (40)in der ersten NMOS-Zone und von mindestens einem zweiten NMOS-Gate (44) in der zweiten NMOS-Zone und f. Implantieren einer ersten und einer zweiten Source/Drain-Zone (68) auf entgegengesetzten Seiten des ersten NMOS-Gates (40), einer dritten und einer vierten Source/Drain-Zone (70) auf entgegengesetzten Seiten des zweiten NMOS-Gates (44), des ersten NMOS-Gates (40) und des zweiten NMOS-Gates (44) mit dem n-Dotierungsstoff bei einer zweiten Implantationsdosis.
  2. Verfahren nach Anspruch 1, welches weiter die folgenden Schritte aufweist: a. Strukturieren der Polysiliciumschicht (36) zum Freilegen einer zweiten PMOS-Zone nach dem Implantieren der zweiten NMOS-Zone, b. Implantieren der zweiten PMOS-Zone der Polysiliciumschicht (36) mit einem p-Dotierungsstoff bei einem dritten Dotierungsniveau vor dem Ätzen der Polysiliciumschicht (36), wobei der Schritt des Ätzens der Polysiliciumschicht auch mindestens ein zweites PMOS-Gate (48) in der zweiten PMOS-Zone und mindestens ein erstes PMOS-Gate (52) in einer ersten PMOS-Zone bildet, wobei die Transistoren in der zweiten PMOS-Zone eine niedrigere Betriebsspannung haben als die Transistoren in der ersten PMOS-Zone, und c. Implantieren einer fünften und einer sechsten Source/Drain-Zone (74) auf entgegengesetzten Seiten des ersten PMOS-Gates (52), einer siebten und einer achten Source/Drain-Zone (72) auf entgegengesetzten Seiten des zweiten PMOS-Gates (48), des ersten PMOS-Gates (52) und des zweiten PMOS-Gates (48) mit dem p-Dotierungsstoff bei einem vierten Dotierungsniveau.
  3. Verfahren nach Anspruch 1 oder 2, welches weiter den Schritt des Ausheizens des Halbleiterkörpers (12) nach dem Schritt des Implantierens der zweiten Zone aufweist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Dotierungsstoff-Implantationsdosen für den ersten Transistor im Bereich von 1·1015/cm2 bis 5·1015/cm2 liegen und die Dotierungsstoff-Implantationsdosen für den zweiten Transistor im Bereich von 1·1015/cm2 bis 1·1016/cm2 liegen.
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