DE69233082T2

DE69233082T2 - Statische Direktzugriffsspeicheranordnung

Info

Publication number: DE69233082T2
Application number: DE69233082T
Authority: DE
Inventors: Hirotada Itami-shi Kuriyama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-03-28
Filing date: 1992-03-27
Publication date: 2004-02-12
Anticipated expiration: 2012-03-28
Also published as: KR920018943A; JP3015186B2; KR960000718B1; EP0506089B1; EP0716452B1; EP0506089A3; EP0716452A2; EP0506089A2; EP0716452A3; DE69223167T2; DE69233082D1; DE69223167D1; JPH0555528A; US5341327A

Description

Halbleiterspeichervorrichtung vom statischen Typ mit wahlfreiem Zugriff Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterspeichervorrichtungen, und genauer gesagt bezieht sie sich auf Zellenstrukturen in einem statischen Speicher mit wahlfreiem Zugriff, bei dem die Integrationsdichte von Speicherzellen erhöht werden kann.
20 ist ein Ersatzschaltbild einer Speicherzelle in einen herkömmlichen Speicher mit wahlfreiem Zugriff im (Folgenden als SRAM bezeichnet). Diese Speicherzelle enthält sechs p-Typ MOS-Transistoren als Lasten. Ein Paar von Treibertransistoren (zum Treiben) Q₁, und Q₂, (n-Typ-MOS-Transistoren) sind mit einem Paar von Lasttransistoren Q₅ und Q₆ (p-Typ-MOS-Transistoren) zum Bilden einer Flip-Flop-Schaltung verbunden. Die Sources 110 und 111 des Paares von Lasttransistoren Q₅ und Q₆ sind mit einer Stromversorgung Vcc verbunden, und die Sources 112 und 113 der Treibertransistoren Q₁, und Q₂ sind mit GND verbunden. Ein Paar von Zugriffstransistoren Q₃ und Q₄ (n-Typ-MOS-Transistoren) sind mit Speicherknoten 114 bzw. 115 verbunden. Eine Bitleitung 107 ist mit einem Source/Drain des Zugriffstransistors Q₃ verbunden, und eine Bitleitung 108 mit einem Source/Drain des Zugriffstransistors Q, verbunden. Die Gates der Zugriffstransistoren Q₃ und Q₄ sind mit einer Wortleitung 109 verbunden.
Die 21 bis 23 sind Draufsichten der Struktur eines SRAM, die entsprechend drei Stufen in der Reihenfolge von dem Boden auf der Oberfläche des Substrates zeigen. 24 ist eine Schnittansicht der Struktur, die entlang der Linie A–A in den 21 bis 23 genommen ist. Unter Bezugnahme auf die 20 bis 24, ein Paar von Treibertransistoren Q₁, und Q₂ und ein Paar von Zugriffstransistoren Q₃ und Q₄ sind auf einer Hauptoberfläche eines P-Typ Siliciumsubstrates 148 der Speicherzelle ausgebildet. Der Treibertransistor Q₁ weist ein Paar von Source/ Drain-Bereichen 121 und 122 und eine Gateelektrode 125 auf. Der Treibertransistor Q₂ weist ein Paar von Source/Drain-Bereichen 118 und 117 und eine Gateelektrode 126 auf. Der Zugriffstransistor Q₃ weist ein Paar von Source/Drain-Bereichen 119 und 120 und Gateelektrode 109 auf. Der Zugriffstransistor Q₄ weist ein Paar von Source/Drain-Bereichen 116 und 117 und eine Gateelektrode 109. Diese Transistoren sind. n-Typ-MOS-Transistoren, die Source/Drain-Bereiche aufweisen, die auf der Hauptoberfläche des p-Typ Siliciumsubstrates 148 ausgebildet sind. Die Gateelektrode 126 des Treibertransistors Q₂ ist mit dem Source/Drain-Bereich 120 des Zugriffstransistors Q₃ durch einen Kontakt 128 verbunden. Die Gateelektrode 126 des Treibertransistors Q₂ ist mit dem Source/Drain-Bereich 121 des Treibertransistors Q₁ durch einen Kontakt 129 verbunden. Die Gateelektrode 125 des Treibertransistors Q₁, ist mit dem Source/Drain-Bereich 117 des Zugriffstransistors Q₄ und mit dem Source/Drain-Bereich 117 des Treibertransistors Q₂ durch einen Kontakt 127 verbunden. Eine Gateelektrode 130 eines Lasttransistors Q₅ ist mit einem Source/Drain-Bereich 137 eines Lasttransistor Q₆ durch einen Kontakt 139 verbunden. Eine Gateelektrode 131 des Lasttransistors Q₆ ist mit einem Source/Drain-Bereich 134 des Lasttransistors Q₅ durch einen Kontakt 138 verbunden.
Eine Bitleitung 107 ist mit dem Source/Drain-Bereich 119 des Zugriffstransistors Q₃ durch einen Kontakt 146 verbunden, und eine Bitleitung 108 ist mit dem Source/Drain-Bereich 116 des Zugriffstransistor Q₄ durch einen Kontakt 147 verbunden.
Wie oben ausgeführt wurde, in der Speicherzelle des herkömmlichen SRAM sind vier n-Typ-MOS-Transistoren auf dem Siliciumsubstrat angeordnet und p-Typ-Dünnschicht-Transistoren sind als Lasten über ihnen vorgesehen. Solch eine Speicherzelle ist auch in dem US-Patent 5 001 539 beschrieben, das den Oberbe griff des Anspruches 1 bildet. Ein Fall, in dem ein p-Typ-Dünnschicht-Transistor als eine Last einer Speicherzelle in einem SRAM verwendet wird, ist in IEDM 1990 Technical Digest, S. 477–480 beschrieben worden. 26 ist eine Schnittansicht einer typischen Struktur eines Dünnschicht-Transistors, der als Lasttransistor Q₅ und Q₆ verwendet wird. Der Dünnschicht-Transistor weist einen Kanalbereich 142 und ein Paar von Source/Drain-Bereichen 141 und 143, die in einer Halbleiterschicht wie polykristallinem Silicium ausgebildet sind, und eine Gateelektrode 140, die dem Kanalbereich 142 mit einer dazwischen angeordneten Isolierschicht gegenüberliegend vorgesehen ist, auf. 27 ist ein Diagramm, das eine Stromcharakteristik des Dünnschicht-Transistors zeigt.
In einem solchen SRAM ist es notwendig, eine Fläche, die durch jede Speicherzelle belegt wird, zu reduzieren, um die Integrationsdichte der Speicherzellen zu erhöhen. Jedoch weist die obige herkömmliche Speicherzelle zwei Probleme auf, die unten beschrieben sind.
Das erste Problem ist das, dass es schwierig ist, einen Elementtrennungsbereich zwischen Transistoren, die die Speicherzelle bilden, zu reduzieren. 25 ist eine Darstellung, die ein Modell eines Querschnitts der Struktur einer LO-COS-Schicht 124 (24) zum Isolieren und Trennen von Transistoren in der Speicherzelle, die in 24 gezeigt ist, voneinander zeigt. In dieser LOCOS-Schicht 152 (25) sind Bereiche X, die "Vogelschnäbel" genannt werden, an ihren beiden Enden ausgebildet, die sich zu dem Bereich erstrecken, in dem Elemente ausgebildet werden, so dass eine Trennungsbreite W größer als ihr gewünschter Wert wird. Aus diesem Grund kann die Breite des Trennungsbereiches nicht reduziert werden, so dass eine Reduzierung der Größe der Speicherzellen nicht erreicht werden kann.
Das zweite Problem betrifft ein Stromförderfähigkeitsverhältnis β eines Treibertransistors zu einem Zugriffstransistor die Stromförderfähigkeit des Treibertransistors/die Stromförderfähigkeit des Zugriffstransistors). Falls das Stromförderfähigkeitsverhältnis β klein ist, wird ein Wert zerstört, wenn er aus einer Speicherzelle ausgelesen wird. Dieses Phänomen wird nun im Folgenden beschrieben. 28(a) und (b) zeigen zwei Inverterschaltungen, die durch Teilen der Ersatzschaltung der Speicherzelle, die in 20 gezeigt ist, in Verbindung mit den Leseeigenschaften erhalten werden. In diesem Fall sind die Lasttransistoren Q₅ und Q₆ nicht gezeigt, da der Betrag des Stromes, der durch diese Lasttransistoren fließt, klein genug ist, um verglichen mit denjenigen der Zugriffstransistoren und der Treibertransistoren ignoriert zu werden, so dass er keine Wirkung auf den Lesebetrieb hat. Die Charakteristik eines Lesens aus einer Speicherzelle wird von einer Änderung in der Spannung an einem Speicherknoten, die durch Fixieren der Bitleitung und der Wortleitung auf Vcc und Ändern der Gatespannung des Treibertransistors (der Spannung an dem anderen Speicherknoten) erhalten wird, gegeben. 29(a) ist ein Diagramm, das die Lesecharakteristik in einem Fall zeigt, in dem das Stromförderfähigkeitsverhältnis β groß ist (ungefähr 3). Die Achse der Abszisse stellt eine Spannung am Speicherknoten 115 dar, und die Achse der Ordinate stellt eine Spannung am Speicherknoten 114 dar. Die Kurve α₁ stellt die Spannungsänderungscharakteristik am Speicherknoten 114 in einem Fall, in dem die Spannung am Speicherknoten 115 geändert wird, dar. Die Kurve γ₁ zeigt die Spannungsänderungscharakteristik am Speicherknoten 115 in einem Fall, in dem die Spannung am Speicherknoten 114 geändert wird. Die Kurven α₁ und γ₁ schneiden einander an drei Punkten P₁, P₂ und P₃. Am Punkt P₃ hat der Speicherknoten 114 einen "Hoch"-Wert gespeichert, und der Speicherknoten 115 hat einen "Hoch"-Wert am Punkt P₁ gespeichert. Der Punkt P₂ ist ein instabiler Punkt und die Bedingung an diesem Punkt P2 wird zur Zeit des Lesens nicht gehalten. In der Figur wird ein Bereich, der durch einen Kreis h umgeben ist, "Auge einer Speicherzelle" genannt. Mit dem Zunehmen des Stromförderfähigkeitsverhältnisses β der Transistoren wird der Kreis h größer und der Lesebetrieb wird stabilisiert.
Um die Größe einer Speicherzelle zu reduzieren, wird die Größe eines Zugriffstransistors oder eines Treibertransistors reduziert. Der Zugriffstransistor oder der Treibertransistor wird, zum Beispiel, durch Verkürzen der Gatelänge in seiner Größe reduziert. Falls die Transistorbreite des Zugriffstransistors auf 1μm oder weniger reduziert wird, wird ein so genannter Kurzkanaleffekt signifikant, so dass eine Schwellspannung Vth des Zugriffstransistors erhöht wird. 29(b) zeigt die Spannungsänderungscharakteristik an dem Speicherknoten in einem Fall, in dem die Schwellspannung Vth des Zugriffstransistors erhöht ist. In den 29(a) und (b) entsprechen Vcc-O oder Vcc-Θ' der Schwellspannung Vth des Zugriffstransistors. Wie in 29(b) gezeigt ist, falls die Schwellspannung des Zugriffstransistors erhöht ist, schneiden die Kurven α₂ und γ₂ einander nur an einem Punkt P₂ und der so genannte "Auge einer Speicherzelle"-Bereich verschwindet. Als ein Ergebnis verschwinden die stabilen Punkte der Spannung an jedem Speicherknoten und ein Wert, der in der Speicherzelle gespeichert ist, wird zurzeit des Lesebetriebs zerstört. Aus diesen Gründen kann der Zugriffstransistor in der Größe nicht reduziert werden, obwohl die Größe des Treibertransistors reduziert werden kann. Falls nur der Treibertransistor in der Größe reduziert wird, wird das Stromförderfähigkeitsverhältnis β beider Transistoren klein, was den Lesebetrieb instabil macht.
Daher ist eine Aufgabe der vorliegenden Erfindung, die Größe einer Speicherzelle in einem SRAM zu verringern und eine Fläche eines Elementisolationsbereiches in solch einem SRAM zu verringern.
Solch eine Aufgabe wird durch eine Halbleitervorrichtung nach dem unabhängigen Anspruch 1 gelöst.
Bevorzugte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Gemäß der vorliegenden Erfindung kann die Größe einer Speicherzelle verringert werden, indem das Paar von Zugriffstransistoren und ein Treibertransistoren aus den sechs Transistoren, die die Speicherzelle bilden auf der Hauptoberfläche des Halbleitersubstrates gebildet werden, und indem die verbleibenden drei Transistoren über ihnen vorgesehen werden, wobei die Zwischenschichtisolierschicht dazwischen eingefügt ist.
Das Vorhergehende und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn diese in Verbindung mit den begleitenden Figuren genommen wird, offensichtlich.
KURZE BESCHREIBUNG DER ZEICHNUNGEN:
1 ist eine Strukturdraufsicht einer Speicherzelle in einem SRAM gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
2 ist eine Strukturdraufsicht auf einen oberen Schichtabschnitt der in 1 gezeigten Speicherzelle.
3 ist eine Strukturdraufsicht eines weiter oberen Schichtabschnittes der in 2 gezeigten Speicherzelle.
4 ist eine Strukturdraufsicht eines weiter oberen Schichtabschnittes der in 3 gezeigten Speicherzelle.
5 ist eine Strukturschnittansicht, die entlang der Linie D–D in 1 bis 4 genommen ist.
6 ist eine Strukturschnittsansicht, die entlang der Linie H–H in 2 genommen ist.
7 ist eine Strukturschnittsansicht, die entlang der Linie E–E in 1 genommen ist.
8 ist eine Strukturschnittsansicht, die entlang der Linie G–G in 1 genommen ist.
9 ist eine Strukturschnittsansicht, die entlang der Linie F–F in 1 genommen ist.
10 ist eine Strukturschnittsansicht, die entlang der Linie I–I in 3 genommen ist.
11 ist ein Ersatzschaltbild der Speicherzelle in dem SRAM gemäß der ersten Ausführungsform.
12 ist ein Ersatzschaltbild (a), (b) von zwei Inverterschaltungen, die in einer in 11 gezeigten Flip-Flop-Schaltung enthalten sind.
13 ist ein Bild, das die charakteristische Kurve des Auslesens von Daten aus der Speicherzelle gemäß der ersten Ausführungsform zeigt.
14 ist eine Strukturdraufsicht einer Speicherzelle in einem SRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
15 ist eine Strukturdraufsicht einer weiter oberen Schicht der in 14 gezeigten Speicherzelle.
16 ist eine Strukturdraufsicht einer weiter oberen Schicht der in 15 gezeigten Speicherzelle.
17 ist eine Strukturdraufsicht einer weiter oberen Schicht der in 16 gezeigten Speicherzelle.
18 ist eine Strukturschnittsansicht, die entlang der Linie J–J in 14-17 gezeigt ist.
Figur 19 ist ein Ersatzschaltbild der Speicherzelle in dem SRAM gemäß der zweiten Ausführungsform.
20 ist ein Ersatzschaltbild einer Speicherzelle in einem herkömmlichen SRAM.
21 ist eine Strukturdraufsicht einer Speicherzelle in einem herkömmlichen SRAM.
22 ist eine Strukturdraufsicht einer höheren Schicht der Speicherzelle, die in 21 gezeigt ist.
23 ist eine Strukturdraufsicht einer noch höheren Schicht der Speicherzelle, die in 22 gezeigt ist.
24 ist eine Strukturschnittansicht, die entlang der Linie A–A in den 21 bis 23 genommen ist.
25 ist eine Schnittansicht der Struktur in der Umgebung einer LOCOS-Schicht, die zum Trennen von Elementen in einer herkömmlichen Speicherzelle verwendet wird.
26 ist eine Schnittansicht, die die Struktur eines typischen Querschnitts eines Dünnschicht-Transistors zeigt, der als ein herkömmlicher Lasttransistor verwendet wird.
27 ist eine Darstellung, die eine elektrische Eigenschaft des Dünnschicht-Transistors zeigt, der in 28 gezeigt ist. 28 ist ein Ersatzschaltbild, wobei (a), (b) zwei Inverterschaltungen zeigen, die durch Teilen der Flip-Flop-Schaltung, die in 20 gezeigt ist, erhalten werden.
29 ist eine Darstellung, wobei (a), (b) die Eigenschaftskurve des Auslesens von Daten aus einer herkömmlichen Speicherzelle zeigen.
Eine Speicherzelle entsprechend einer ersten Ausführungsform weist Paare von Zugriffstransistoren Q₃ und Q₄ Treibertransistor Q₁ und Q₂ und Lasttransistoren Q₅ und Q₆ auf. Eine Ersatzschaltung dieser Speicherzelle ist gleich zu derjenigen, die in 39 gezeigt ist.
Die Struktur der Speicherzelle wird nun unter Bezugnahme auf 20 und weiter auf 1 bis 10 beschrieben.
Die erste Ausführungsform wird nun beschrieben.
Wie in 11 gezeigt ist, sind in der Speicherzelle gemäß der ersten Ausführungsform ein Paar von Zugriffstransistoren Q₃ und Q₄ und ein Treibertransistor Q₁ MOS-Transistoren, die auf der Oberfläche eines Substrates gebildet sind, und der andere Treibertransistor Q₂ und ein Paar von Lasttransistoren Q₅ und Q₆ sind Dünnschicht-Transistoren. 1 bis 4 sind Strukturdraufsichten der Speicherzelle, und 5 bis 10 sind Strukturschnittansichten der Speicherzelle. Die Speicherzelle gemäß dieser Ausführungsform weist eine Struktur auf, bei der eine Mehrzahl von polykristallinen Siliciumschichten gestapelt sind, wodurch eine Mehrschicht gebildet wird, wobei Zwischenschichtisolierschichten dazwischen eingefügt sind. Die Strukturdraufsichten von 1 bis 4 zeigen jede Schicht in der Mehrzahl von gestapelten polykristallinen Siliciumschichten in der Reihenfolge, wobei mit der untersten Schicht gestartet wird.
Es wird Bezug genommen auf 1 bis 10, ein Paar von Zugriffstransistoren Q₃ und Q₄ und ein Treibertransistor Q₁ sind auf einer Hauptoberfläche eines Siliciumsubstrates 100 angeordnet. Der Zugriffstransistor Q₃ enthält ein Paar von Source/Drain-Bereichen 31 und 32 und eine Gateelektrode 33. Der Zugriffstransistor Q₄ enthält ein Paar von Source/Drain-Bereichen 36 und 37 und eine Gateelektrode 38. Der Treibertransistor Q₁ enthält ein Paar von Source/Drain-Bereichen 32 (21) und 22 und eine Gateelektrode 23. Diese drei Transistoren sind n-Typ MOS-Transistoren, die auf der Oberfläche des Siliciumsubstrates 1 gebildet sind.
Der andere Treibertransistor Q₂ und zwei Lasttransistoren Q₅ und Q₆, die auf den oberen Schichten des Siliciumsubstrates 100 gebildet sind, sind Dünnschicht-Transistoren. Der Treibertransistor Q₂ enthält ein Paar von Source/Drain-Bereichen 26 und 27, die in einer polykristallinen Siliciumschicht L2 gebildet sind, und eine Gateelektrode 28. Die Lasttransistoren Q₅ und Q₆ sind in einer noch höheren Schicht über dem Treibertransistor Q₂ vorgesehen. In 3 enthält der Lasttransistor Q₅ ein Paar von Source/Drain-Bereichen 47 und 41, die in einer polykristallinen Siliciumschicht L4 gebildet sind, und eine Gateelektrode 43. Der Lasttransistor Q₆ enthält ein Paar von Source/Drain-Bereichen 46 und 47, die in der polykristallinen Siliciumschicht L4 gebildet sind, und eine Gateelektrode 48 (28). Die Gateelektrode 48, die die Gateelektrode 28 ist, wird von dem Lasttransistor Q₆ und dem Treibertransistor Q₂ geteilt.
Bitleitungen 107 und 108 sind über den Lasttransistoren Q₅ und Q₆ vorgesehen. Die Bitleitung 107 ist mit dem Source/Drain-Bereich 31 des Zugriffstransistors Q₃ durch einen Kontakt 56 verbunden. Die Bitleitung 108 ist mit dem Source/Drain-Bereich 37 des Zugriffstransistors Q₄ durch einen Kontakt 57 verbunden. Ein Kontakt 51 verbindet den Source/Drain- Bereich 32 (21), der von dem Zugriffstransistor Q₃ und dem Treibertransistor Q₁ geteilt wird, mit der Gateelektrode 28 (48) des Treibertransistors Q₂ und des Lasttransistors Q₅. Ein Kontakt 52 verbindet die Gateelektrode 23 des Treibertransistors Q₁ mit dem Source/Drain-Bereich 26 des Treibertransistor Q₂. Ein Kontakt 54 verbindet den Source/Drain-Bereich 36 des Zugriffstransistors Q₄ mit der Gateelektrode 43 des Lasttransistors Q₅. Ein Kontakt 53 verbindet die Gateelektrode 48 des Lasttransistors Q₆ mit dem Source/Drain-Bereich 41 des Lasttransistors Q₅. Ein Kontakt 58 verbindet die Gateelektrode 43 des Lasttransistors Q₅ mit dem Source/Drain-Bereich 46 des Lasttransistors Q₆.
Eine Beschreibung wird nun von dem Betrieb des Lesens aus der Speicherzelle gemäß der zweiten Ausführungsform gegeben. 12(a), (b) zeigt zwei Inverterschaltungen, die im Zusammenhang mit der Leseeigenschaft in der Äquivalenzschaltung der in 11 gezeigten Speicherzelle unterteilt sind. Hier unterscheidet sich die erste Ausführungsform von der herkömmlichen Technik darin, dass die in 12 gezeigte Inverterschaltung eine CMOS-Inverterschaltung mit nur zwei Dünnschicht-Transistoren ist. Die Leseeigenschaft der Speicherzelle wird durch Fixieren der Bitleitung 107 und einer Wortleitung 109a auf Vcc und einer Wortleitung 109b auf GND gegeben. 13 zeigt eine Kurve einer Lesecharakteristik der auf diese Weise gegebenen Speicherzelle. 13 zeigt eine Lesecharakteristik in einem Fall, in dem das Stromförderfähigkeitsverhältnis β des Treibertransistors Q₁ zu den Zugriffstransistor Q₃ klein ist, d. h. in der Größenordnung von 1,5. Die Achse der Abszisse stellt eine Spannung an einem Speicherknoten 115 dar, und die Achse der Ordinate stellt eine Spannung an einem Speicherknoten 114 dar. In Figur 13 stellt eine Kurve α₃ eine Spannungs- charakteristik an dem Speicherknoten 114 dar, wenn eine Spannung an dem Speicherknoten 115 von 12(a) geändert wird. Eine Kurve γ₃ stellt eine Spannungscharakteristik an dem Speicherknoten 115 dar, wenn eine Spannung an dem Speicherknoten 114 von 12(b) geändert wird. Die Kurven α₃ und γ₃ schneiden einander an drei Punkten P₁, P₂ und P₃. Diese Speicherzelle ist an den Schnitten P₁ oder P₃ stabil. An dem Punkt P₁ sind "hohe" Daten an dem Speicherknoten 115 gespeichert, und an dem Speicherknoten 114 sind "hohe" Daten an dem Punkt P₃ gespeichert. Der Punkt P₂ ist ein unstabiler Punkt, und der Zustand an diesem Punkt wird nicht während einer Lesetätigkeit aufrechterhalten.
Bei der Speicherzelle gemäß dieser Ausführungsform ändert sich, da die in 12(b) gezeigte Inverterschaltung eine CMOS-Schaltung ist, eine Spannung an jedem Speicherknoten rasch von dem Hoch-Pegel zu dem Tief-Pegel oder von dem Tief-Pegel zu dem Hoch-Pegel mit einer gewissen Spannung (Spannung von ungefähr 1/2 Vcc). Folglich wird die Spannungseigenschaft, wie sie durch die Kurve γ3 bezeichnet ist, erhalten, so dass ein großer Kreis h, der das "Auge einer Speicherzelle" genannt wird, sichergestellt werden kann. Daher kann eine stabile Tätigkeit bei dem Lesen von Daten aus der Speicherzelle durchgeführt werden. Das heißt, selbst wenn das Stromförderfähigkeitsverhältnis β klein ist, kann die Eigenschaft einer CMOS benutzt werden mittels des n-Typ Dünnschicht-Transistors als Treibertransistor und des p-Typ Dünnschicht-Transistors als der Lasttransistor, wodurch die Lesetätigkeit stabilisiert wird.
Bei dem Betrieb des Schreibens von Daten in die Speicherzelle zum Bringen zum Beispiel des Speicherknotens 114 auf den Hoch-Pegel, wird der Speicherknoten 115 auf den Tief-Pegel gebracht und der Speicherknoten 114 auf den Hoch-Pegel gebracht durch Betreiben des Zugriffstransistors Q₄ nur und Bringen der Bitleitung 108 auf den Tief-Pegel. Zum Bringen des Speicherkno tens 115 auf den Hoch-Pegel wird nur der Zugriffstransistor Q₃ betrieben, und die Bitleitung 107 wird auf den Tief-Pegel gebracht, so dass der Speicherknoten 114 den Tief-Pegel annimmt und der Speicherknoten 115 auf den Hoch-Pegel gesetzt wird.
Bei dieser Ausführungsform sind die zwei Zugriffstransistoren Q₃ und Q₄ nicht simultan tätig. Folglich kann eine Bitleitung als die Bitleitungen 107 und 108 benutzt werden.
Eine zweite Ausführungsform ist auf eine Speicherzelle gerichtet mit einer einzelnen Bitleitung, wie oben erwähnt wurde. Wie in 19 gezeigt ist, sind Source/Drain-Bereiche eines Paares von Zugriffstransistoren Q₃ und Q₄ mit einer gemeinsamen Bitleitung 107 verbunden. Sechs Transistoren, die die Speicherzelle bilden, weisen die gleichen Strukturen wie jene in der zweiten Ausführungsform auf. 14 bis 17 sind Strukturdraufsichten der Speicherzelle mit einer Mehrschichtstruktur, die jede Schicht in der Reihenfolge mit der niedrigsten Schicht startend zeigen.
Es wird Bezug genommen auf 19 und weiterhin 14 bis 18, ein Paar von Zugriffstransistoren Q₃ und Q₄ und ein Treibertransistor Q₁ sind auf einer Hauptoberfläche eines Siliciumsubstrates 1 angeordnet. Ein Treibertransistor Q₂, der ein Dünnschicht-Transistor ist, ist darüber vorgesehen. Lasttransistoren Q₅ und Q₆, die Dünnschicht-Transistoren sind, sind weiter darüber vorgesehen. Weiterhin sind darüber eine Bitleitung 107 und eine Masseleitung 112, die sich parallel zu der Bitleitung erstreckt, vorgesehen. Die Bitleitung 107 ist mit einem Source/Drain-Bereich 31 des Zugriffstransistors Q₃ durch einen Kontakt 65 verbunden und mit einem Source/Drain-Bereich 37 des Zugriffstransistors Q₄ durch einen Kontakt 66 verbunden. In der Figur bezeichnen die gleichen Bezugszeichen die gleichen Elemente wie bei der ersten Ausführungsform.
Wie oben angegeben wurde, wenn die Bitleitung 107 als eine gemeinsame Verbindungsleitung benutzt wird, kann die andere der zwei, die bis jetzt als Bitleitungen benutzt wurden, als eine Masseleitung verwendet werden. Auch kann jede Speicherzelle die Masseleitung 112 unabhängig kontaktieren. Da eine Metallverbindungsleitung für eine Masseleitung in einer herkömmlichen Speichervorrichtung mit einer Einheit einer Mehrzahl von Speicherzellen verbunden war (zum Beispiel acht Speicherzellen), gab es ein Problem, das das Massepotential wahrscheinlich in einer Speicherzelle weit von dieser Verbindung anstieg. Die Schwierigkeit des herkömmlichen Standes der Technik kann jedoch überwunden werden, da jede Speicherzelle die Masseleitung unabhängig gemäß dieser Ausführungsform kontaktieren kann.
Auch bei einer modifizierten Ausführungsform kann eine Masseverbindungsleitung für zwei Speicherzellen benachbart zueinander vorgesehen sein.
Gemäß einem anderen Aspekt der vorliegenden Erfindung können sowohl ein stabiler Betrieb des Lesens gespeicherter Daten als auch eine Verringerung der Größe einer Speicherzelle mit einer Struktur erzielt werden, bei der drei der Transistoren, die Speicherzelle bilden, Dünnschicht-Transistoren sind, die auf dem Substrat gestapelt sind.

Claims

Halbleiterspeichervorrichtung mit einer Speicherzelle, die durch ein Paar von Treibertransistoren (Q₁, Q₂) eines ersten Leitungstypes und ein Paar von Lasttransistoren (Q₅, Q₆) eines zweiten Leitungstypes, die ein Flip-Flop-Schaltung bilden und ein Paar von Zugriffstransistoren (Q₃, Q₄) aufgebaut ist mit: einem Halbleitersubstrat (100) mit einer Hauptoberfläche; gekennzeichnet durch: eine erste Gruppe von Transistoren, die das Paar von Zugriffstransistoren (Q₃, Q₄) und einen der Treibertransistoren (Q₁), die in der Hauptoberfläche des Halbleitersubstrates gebildet sind, einschließt; eine Zwischenschichtisolierschicht, die die Oberfläche der ersten Grupppe von Transistoren bedeckt; und eine zweite Gruppe von Transistoren, die den anderen der Treibertransistoren (Q₂) und das Paar von Lasttransistoren (Q₅, Q₆), die auf der Zwischenschichtisolierschicht gebildet sind, einschließt; wobei jeder Transistor in der ersten Gruppe von Transistoren ein MIS-Transistor mit einem Source- und einem Drain-Bereich (31, 32; 36, 37; 21, 22) ist, die in dem Halbleitersubstrat (100) gebildet sind, und jeder Transistor in der zweiten Gruppe von Transistoren ein Dünnfilmtransistor mit einem Source- und einem Drain-Bereich (26, 27; 41, 46, 47) ist, die in einer Halbleiterschicht (L2, L4) auf der Zwischenschichtisolierschicht gebildet sind.
Halbleiterspeichervorrichtung nach Anspruch 1, bei der der in der zweiten Gruppe von Transistoren eingeschlossene andere der Treibertransistoren (Q₂) einen Source- und einen Drain-Bereich (26, 37) enthält, die in einer ersten Halbleiterschicht (L2) auf der Zwischenschichtisolierschicht gebildet sind, und jeder der in der zweiten Gruppe von Transistoren eingeschlossenen Lasttransistoren (Q₅, Q₆) einen Source- und Drain-Bereich (47, 41; 47, 46) enthält, die in einer zweiten Halbleiterschicht (L4) über der ersten Halbleiterschicht (L2) gebildet sind.
Halbleiterspeichervorrichtung nach Anspruch 2, bei der eine Gate-Elektrode von einem in der zweiten Gruppe von Transistoren eingeschlossenen Lasttransistoren (Q₆) und eine Gate-Elektrode des anderen der Treibertransistoren (Q₂) aus einer gemeinsamen Schicht (L3) gebildet sind und die erste Halbleiterschicht (L2) und die zweite Halbleiterschicht (L4), die in der zweiten Gruppe von Transistoren eingeschlossen sind, einander gegenüber angeordnet sind, wobei die gemeinsame Schicht (L3) dazwischen eingefügt ist.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, weiter mit: einer ersten Bit-Leitung (107), die mit einem der Sourceund Drain-Bereiche (31) verbunden ist, die in dem Halbleitersubstrat gebildet sind, die in einem der Zugriffstransistoren (Q₃) enthalten sind; einer zweiten Bit-Leitung (108), die mit einem der Sourceund Drain-Bereiche (37) verbunden ist, die in dem Halbleitersubstrat gebildet sind, die in dem anderen der Zugriffstransistoren (Q₄) enthalten sind.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, weiter mit einer gemeinsamen Bit-Leitung (107), die mit einem der Source- und Drain-Bereiche (31), die in dem Halbleitersubstrat gebildet sind, die in einem der Zugriffstransistoren (Q₃) enthalten sind, und mit einem in der Source- und Drain-Bereiche, die in dem Halbleitersubstrat gebildet sind, die in dem anderen der Zugriffstransistoren (Q₄) gebildet sind, verbunden ist.