DE69020461T2 - Halbleiterspeichergerät und Verfahren zu dessen Herstellung. - Google Patents

Description

HINTERGRUND DER ERFINDUNG
• Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung und ein Herstellungsverfahren für diese. Insbesondere betrifft die Erfindung eine Halbleiterspeichereinrichtung mit einer Redundanzschaltung, um eine reguläre Speicherzelle mit einem Defekt durch eine Ersatzspeicherzelle zu setzen, und ein Herstellungsverfahren einer derartigen Speichereinrichtung.
• Mit der jüngsten Entwicklung der Halbleiterverfahrenstechnologie besitzen Halbleiterspeichereinrichtungen eine hohe Integration und hohe Funktionen. Gleichzeitig wird die Ausbeute aufgrund einer feineren Verarbeitung der Halbleiterspeichereinrichtungen geringer. Um die Ausbeute zu vergrößern und defekte Speicherzellen zu umgehen, sind Ersatzspeicherzellen auf dem gleichen Halbleitersubstrat vorgesehen, in den reguläre Speicherzellen gebildet sind, wodurch eine defekte reguläre Speicherzelle durch eine Ersatzspeicherzelle ersetzt wird.
• Ein Daten-Einschreibprozeß in Masken-ROMs wird in der Herstellungsstufe so durchgeführt, daß es unmöglich ist, nachher die Daten einer Speicherzelle mit einem Defekt zu verändern.
• Eine aus einem Masken-ROM hergestellte Halbleiterspeichereinrichtung mit einer Redundanzschaltung für die Beseitigung einer Speicherzelle mit einem Defekt durch deren Ersetzung mit einer Ersatzspeicherzelle ist in der japanischen Patentanmeldung Nr. 63-204802 (1988) vorgeschlagen, die durch den gleichen Anmelder der vorliegenden Erfindung eingereicht wurde.
• Gemäß diesem Vorschlag ist eine Redundanzschaltung mit Ersatzspeicherzellen vorgesehen, die eine Gegenmaßnahme für eine defekte Speicherzelle in einem Masken-ROM ermöglicht, indem Daten sogar dann eingeschrieben werden, nachdem sie hergestellt wurde und indem eine Datenspeicherung ohne die Zufuhr von Energie ermöglicht wird. Als Ersatzspeicherzellen werden Sicherungen zum Dateneinschreiben verwendet, wobei sie durch einen Einschalt- oder Ausschalt-Strom eines MOS- Transistors ausgelöst werden.
• Dieser Vorschlag wurde allerdings als unzureichend dahingehend befunden, daß das Potential einer Schreibwortleitung aufgrund der Störung von einer anderen Schreibwortleitung schwankt, wenn ein Strom in einem mit der letzteren Leitung verbundenen Transistor zum Auslösen einer Sicherung fließt. Demzufolge ergibt sich ein Problem darin, daß eine Sicherung, die nicht ausgelöst werden sollte, aufgrund des Rauschens bei der Auslösung einer anderen Sicherung ausgelöst werden kann. Die Erfolgsrate einer Programmierung sinkt deshalb ab. Ein derartiger Fehler tritt innerhalb des Chips auf, so daß man ihn extern nicht behandeln kann.
ZUSAMMENFASSUNG DER ERFINDUNG
• Die vorliegende Erfindung wurde angesichts der obigen Umstände durchgeführt und zielt darauf ab, eine Halbleiterspeichereinrichtung bereitzustellen, die einen fehlerhaften Betrieb vermeiden kann, während ein Datenwert in eine Ersatzspeicherzelle einer Redundanzschaltung geschrieben wird, und ein Verfahren zur Herstellung einer derartigen Halbleiterspeichereinrichtung vorzusehen.
• Gemäß einem ersten Aspekt dieser Erfindung ist eine Halbleiterspeichereinrichtung vorgesehen, die ein reguläres Speicherzellenfeld und ein Ersatzspeicherzellenfeld aufweist, wobei jede Ersatzspeicherzelle, die das Ersatzspeicherzellenfeld bildet, umfaßt einen durch eine Lesewortleitung gewählten ersten Transistor, dessen Drain mit einer Ersatzbitleitung verbunden ist und dessen Source über eine Sicherung mit einer Energieversorgung verbunden ist, und einen zweiten Transistor, der zwischen die Verbindung des ersten Transistors und der Sicherung und eine Masse geschaltet ist; und die Sicherung wird selektiv ausgelöst, indem ein Auslösestromfluß durch die Sicherung veranlaßt wird, indem der zweite Transistor durch eine Schreibleitung gewählt wird, um dadurch einen Entladestrompfad der Ersatzbitleitung abzutrennen, wobei die Halbleiterspeichereinrichtung dadurch gekennzeichnet ist, daß, wenn der zweite Transistor der Ersatzspeicherzelle bei einer Auswahl durch die Wortleitung leitend wird und der Auslösestrom durch die Sicherung fließt, der zweite Transistor ausgelegt ist, so daß er eine höhere Schwellspannung als eine Potentialdifferenz zwischen einem Potential, welches an der mit einer anderen Ersatzspeicherzelle verbundenen Schreibleitung erzeugt wird und einem Massepotential, aufweist.
• Es sei nun bei einer derartigen Halbleiterspeichereinrichtung angenommen, daß die Sicherung einer Ersatzspeicherzelle ausgelöst wird und die Sicherung einer anderen Ersatzspeicherzelle nicht auslöst. In einem derartigen Fall wird durch die mit der einen Ersatzspeicherzelle verbundene Schreibleitung eine vorgegebene Spannung an das Gate des sicherungsauslösenden Steuertransistors davon angelegt, um dadurch den sicherungsauslösenden Steuertransistor leitend zu machen, wohingegen der Sicherungsauslöse-Steuertransistor der anderen Ersatzspeicherzelle nicht leitend gehalten wird. Wenn der Sicherungsauslöse-Steuertransistor der einen Ersatzspeicherzelle leitend gemacht wird, fließt ein Auslösestrom von der Energieversorgung an die Sicherung, den Sicherungsauslöse-Steuertransistor und Masse, um dadurch die Sicherung auszulösen. Unmittelbar nach einer Auslösung der Sicherung sinkt der Auslösestrom schnell ab, so daß sich das Potential zwischen dem Sicherungsauslöse-Steuertransistor und der Masse abrupt ändert und sich auch das Potential an der mit der anderen Ersatzspeicherzelle verbundenen Schreibleitung ändert.
• Die Potentialdifferenz der Schreibleitung relativ zu der Masseleitung steigt deshalb an. Da in diesem Fall allerdings die Schwellspannung des Sicherungsauslöse-Steuertransistors höher eingestellt ist als eine derartige Potentialdifferenz, hält der Sicherungsauslöse-Steuertransistor der anderen Ersatzspeicherzelle seinen nicht leitenden Zustand aufrecht. Die Schwellspannung von Sicherungsauslöse-Steuertransistoren wird so eingestellt, daß sie durch den Einfluß der Potentialänderung zur Zeit der Auslösung einer anderen Sicherung nicht leitend gemacht werden. Demzufolge ist es möglich, einen fehlerhaften Betrieb zu vermeiden, bei dem eine Sicherung, die nicht ausgelöst werden sollte, ausgelöst wird.
• Gemäß einem zweiten Aspekt dieser Erfindung ist ein Prozeß zur Herstellung einer Halbleiterspeicherzelle mit einem regulären Speicherzellenfeld und einem Ersatzspeicherzellenfeld vorgesehen, wobei jede Ersatzspeicherzelle, die das Ersatzspeicherzellenfeld bildet, umfaßt: einen durch eine Lesewortleitung gewählten ersten Transistor, dessen Drain mit einer Ersatzbitleitung verbunden ist und dessen Source über eine Sicherung mit einer Energieversorgung verbunden ist, und einen zwischen die Verbindung des ersten Transistors und der Sicherung und eine Masse geschalteten zweiten Transistor; und wobei die Sicherung selektiv ausgelöst wird, indem durch die Sicherung ein Schmelzstromfluß verursacht wird, indem der zweite Transistor durch eine Wortleitung gewählt wird, um dadurch einen Entladestrompfad der Ersatzbitleitung zu trennen; gekennzeichnet durch die folgenden Schritte: Implantieren von Verunreinigungsionen eines Leitfähigkeitstyps in das Kanalgebiet eines Bereichs auf der Oberfläche eines Halbleitersubstrats, in dem Transistoren einschließlich des zweiten Transistors des anderen Leitfähigkeitstyps entgegengesetzt zu dem einen Leitfähigkeitstyp gebildet sind; und Implantieren von Verunreinigungsionen des anderen Leitfähigkeitstyps in das Kanalgebiet des zweiten Transistors und in das Kanalgebiet der Transistoren des Leitfähigkeitstyps umgekehrt zu dem zweiten Transistor; wodurch die Verunreinigungsionen zweimal in das Kanalgebiet des zweiten Transistors implantiert werden.
• Bei dem Prozeß einer Herstellung einer derartigen Halbleiterspeichereinrichtung wird das Kanalgebiet eines den Sicherungsauslöse-Steuertransistors bildenden Bereichs und das Kanalgebiet von anderen Transistoren des gleichen Leitfähigkeitstyps wie derjenige des Sicherungsauslöse-Steuertransistors mit Verunreinigungsionen des entgegengesetzten Leitfähigkeitstyps implantiert und das Kanalgebiet des Sicherungsauslöse-Steuertransistors und das Kanalgebiet von anderen Transistoren des umgekehrten Leitfähigkeitstyps wird mit Verunreinigungsionen des umgekehrten Leitfähigkeitstyps implantiert. Die Verunreinigungsionen werden in den Kanal eines Gebiets des Sicherungsauslöse-Steuertransistors zweimal implantiert, so daß die Verunreinigungskonzentration höher als diejenige von anderen Transistoren des gleichen Leitfähigkeitstyps wird. Der Schwellspannungswert des Sicherungsauslöse- Steuertransistors kann deshalb ohne Hinzufügung eines neuen Prozesses höher gemacht werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
• In den Zeichnungen zeigen:
• Fig. 1a bis 1E eine Potentialänderung einer Schreibwortleitung, eine Anderung eines in eine Sicherung fließenden Programmierstroms bzw. eine Potentialänderung einer Masseleitung von einer Redundanzschaltung einer Halbleiterspeichereinrichtung gemäß einer Ausführungsform dieser Erfindung;
• Fig. 2 ein Blockschaltbild, welches ein Beispiel des Aufbaus eines Masken-ROM zeigt, welches eine Redundanzschaltung aufweist, auf die die vorliegende Erfindung anwendbar ist;
• Fig. 3 ein Schaltbild, das ein Beispiel des Aufbaus der Redundanzschaltung zeigt; und
• Fig. 4A bis 4C Querschnitte einer Speicherzelle, die die Herstellungsprozesse einer Halbleiterspeichereinrichtung gemäß einer Ausführungsform dieser Erfindung darstellen.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
• Figur 2 ist ein Blockschaltbild, welches einen Aufbau einer Speichereinrichtung mit einer Redundanzschaltung zeigt.
• Ein reguläres Speicherzellenfeld 10, in dem eine Vielzahl von Speicherzellen in einer Matrixform gebildet sind, ist vorgesehen. Die Zeilenadresse dieses regulären Speicherzellenfeldes 10 wird durch einen Zeilendekoder 11 angezeigt und die Spaltenadresse des Speicherzellenfeldes 10 wird durch einen Spaltenwähler 12 gewählt, der durch einen Spaltendekoder 13 angewiesen wird. Die Ausgangsdaten des regulären Speicherzellenfelds werden an einen Leseverstärker über Bitleitungen B11-BLn transferiert, die jeweils ein Schaltelement Q1-Qn aufweisen, um einen verstärkten Datenwert an einen Ausgangspuffer aus zugeben.
• Ein Ersatzspeicherzellenfeld 15 mit einem Ersatzspaltenwähler 16 ist ebenfalls vorgesehen. Eine Ersatzspeicherzelle wird durch einen Ersatzzeilendekoder 17 und einen Schreibspaltendekoder 18 ausgewählt. Der Ersatzspaltenwähler 16 und der Leseverstärker 14 ist redundant mit einer Vielzahl von Bitleitungen RBL1-RBLn verbunden, die jeweils ein Schaltelement RQ1-RQn aufweisen. Die Schaltelemente auf der entsprechenden Bitleitung und der Redundanzbitleitung werden durch einen Bitleitungs-Schaltdekoder 20 gesteuert, der irgendeines der Schaltelemente Q und RQ aktiviert.
• Wenn eine Speicherzelle in der regulären Speicherzelle als defekt befunden wird, wird die entsprechende Redundanzbitleitung durch den Bitleitungs-Schaltdekoder 20 aktiviert, um die Ersatzspeicherzelle anstelle einer normalen Zelle zu verwenden.
• Nachstehend wird unter Bezugnahme auf Figur 3 der grundlegende Aufbau einer Redundanzschaltung beschrieben, die die vorliegende Erfindung verkörpert. In Matrixform sind Ersatzspeicherzellen angeordnet, die anstelle von regulären Speicherzellen verwendet werden, wenn diese irgendeinen Defekt aufweisen. Jede Speicherzelle, beispielsweise die Speicherzelle C1 ist aus einem N-Kanal-MOS-Transistor T3 zum Datenlesen, einem N-Kanal-MOS-Transistor T1 zum Datenschreiben und einer Sicherung F1 aufgebaut.
• Die Transistoren T3 und T1 sind zwischen einer Ersatzbitleitung BL1 und einer Masseleitung G1 in Reihe geschaltet. Ein Ende einer Sicherung F1 is mit einer Schreibdatenleitung VE verbunden, von der Energie zugeführt wird und das andere Ende ist mit einer Verbindung zwischen den Transistoren T3 und T1 verbunden.
• Die Gateelektrode des Transistors T3 ist mit einer Lesewortleitung BL verbunden, wobei der Transistor T3 in einen leitenden Zustand gebracht wird, wenn ein Datenwert gelesen wird.
• Die Gateelektrode eines Transistors T1 ist mit einer Schreibwortleitung L1 verbunden. Beim Einschreiben eines Datenwerts wird der Transistor T1 zum Auslösen der Sicherung F1 in einen leitenden Zustand gebracht und um die Sicherung F1 nicht auszulösen, in einen nicht leitenden Zustand.
• Ein Ende der Schreibdatenleitung VE, mit der ein Ende der Sicherung F1 verbunden ist, ist mit einer Schreibdaten-Energieversorgung 1 verbunden. Diese Energieversorgung 1 liefert Energie zum Auslösen der Sicherung F1.
• Mit der Schreibdatenleitung VE ist ferner ein Ende eines N- Kanal-MOS-Transistors T5 verbunden, dessen anderes Ende mit der gemeinsamen Masseleitung G1 verbunden ist. Die Leitung des Transistors T5 wird durch ein Programmierungssignal gesteuert. Beim Einschreiben von Daten wird ein Programmiersignal mit einem niedrigen Pegel zugeführt und der Transistor T5 wird in einen nicht leitenden Zustand gebracht. Beim Lesen von Daten wird ein Programmiersignal mit einem hohen Pegel zugeführt und der Transistor T5 wird in einen leitenden Zustand gebracht und der Pegel der Schreibdatenleitung VE wird auf ein Massepotential VSS verringert.
• Andere Speicherzellen sind in der gleichen Weise wie die voranstehend beschriebene Ersatzspeicherzelle C1 aufgebaut. Beispielsweise ist eine mit der gleichen Schreibdatenleitung VE verbundene Ersatzspeicherzelle C2 aus einem N-Kanal-MOS- Transistor T4 zum Datenlesen, einem N-Kanal-MOS-Transistor T2 zum Datenschreiben und einer Sicherung F2 aufgebaut.
• Nachstehend wird der Betrieb des Schreibens und Lesens von Daten beschrieben. Für den Betrieb des Schreibens eines Datenwerts wird angenommen, daß die Sicherung F1 der Speicherzelle C1 ausgelöst ist und daß die Sicherung F2 der Speicherzelle C2 nicht ausgelöst ist. Während der Einstellung des Programmiersignals auf einen niedrigen Pegel und während der Transistor T5 in einen nicht leitenden Zustand gebracht wird, wird eine Auslösespannung an die Schreibdatenleitung VE angelegt. Danach wird die Schreibwortleitung L1 auf einen hohen Pegel eingestellt, um den Transistor T1 in einen leitenden Zustand zu bringen, wohingegen die Schreibwortleitung L2 auf einen niedrigen Pegel eingestellt wird, um den Transistor T2 in einen nicht leitenden Zustand zu bringen. Ein Programmierstrom als ein Auslösestrom fließt deshalb von der Schreibdatenleitung VE an die Sicherung F1, den Transistor T1 und die Masseleitung G1, so daß die Sicherung F1 ausgelöst wird. Die Sicherung F2 wird nicht ausgelöst, da der Transistor T2 in dem nicht leitenden Zustand gehalten wird. Der Dateneinschreibbetrieb wird in der obigen Weise abgeschlossen.
• Beim Datenlesebetrieb wird, während das Programmiersignal auf den hohen Pegel eingestellt ist und der Transistor T5 in einen leitenden Zustand gebracht wird, die Schreibdatenleitung VE auf das Massepotential VSS eingestellt. Danach wird die Lesewortleitung WL auf einen hohen Pegel eingestellt, um die Transistoren T3 und T4 leitend zu machen. Da die Sicherung F1 nicht ausgelöst worden ist, nimmt die Ersatzbitleitung BL1 einen hohen Pegel an. Da andererseits die Sicherung F2 nicht ausgelöst worden ist, nimmt die Ersatzbitleitung BL2 einen niedrigen Pegel an. In der voranstehend beschriebenen Weise ändert sich der Pegel der Ersatzbitleitung in Abhängigkeit davon, ob die Sicherung ausgelöst worden ist oder nicht, so daß der Datenwert gelesen werden kann.
• In dieser Ausführungsform weisen die Transistoren T1 und T2 zum Datenschreiben einen Schwellwert Vth1 auf. Der Dateneinschreibbetrieb wird nachstehend weiter unter Bezugnahme auf die Figuren 1A bis 1E beschrieben, die das Potential der Schreibwortleitung L1 zum Zeitpunkt einer Auslösung der Sicherung und das Potential V1 der Schreibwortleitung L2, den durch die Sicherung F1 fließenden Programmierstrom I, eine Anderung des Potentials V2 der Masseleitung G1 und eine Differenz VGS = (V1 - V2) zwischen Potentialen an der Schreibwortleitung L2 und der Masseleitung G1 zeigen.
• Es sei angenommen, da nur die Sicherung F1 ausgelöst ist und daß die Sicherung F2 nicht ausgelöst ist. Von den Schreibwortleitungen ist die Schreibleitung L1 auf den hohen Pegel eingestellt, wie in Figur 1A gezeigt, und die Wortleitung L2 ist auf einen niedrigen Pegel eingestellt. Infolgedessen wird der Transistor T1 leitend und der Transistor T2 wird nicht leitend, so daß der Programmierstrom I nur durch die Sicherung F1 fließt. Der Programmierstrom steigt wie in Figur 1B gezeigt an und, wenn er einen Stromwert I1 erreicht, an dem die Sicherung ausgelöst werden kann, wird die Sicherung F1 ausgelöst, so daß der Programmierstrom I schnell abfällt.
• Zu dieser Zeit wird zwischen einer anderen Schreibwortleitung L2 und der Masseleitung G1 Rauschen erzeugt, so daß das Potential V1 der Schreibwortleitung L2 und das Potential V2 der Wortleitung G1 sich ändern, wie in den Figuren 1C und 1D gezeigt und die Potentialdifferenz dazwischen ansteigt. Gemäß dieser Erfindung ist der Schwellspannungswert des Transistors T2 größer als die Potentialdifferenz VGS eingestellt, wie in Figur 1E gezeigt. Deshalb bleibt der Transistor T2 in seinem nicht leitenden Zustand, so daß der Programmstrom I nicht durch die Sicherung F2 fließt und diese nicht ausgelöst wird.
• Für den Fall, daß die Sicherung F2 der Speicherzelle C2 nicht ausgelöst wird und die Sicherung F1 der Speicherzelle C1 nicht ausgelöst wird, werden die voranstehenden Betriebsvorgänge für die Seite der Zelle C1 und die Seite der Zelle C2 umgedreht. Insbesondere wird die Schreibwortleitung L2 auf einen hohen Pegel eingestellt und die Schreibwortleitung L1 wird auf einen niedrigen Pegel eingestellt, so daß nur der Transistor T2 leitend gemacht wird, um dem Programmierstrom I zu ermöglichen, durch die Sicherung F2 zu fließen und sie wird ausgelöst. Unmittelbar nach einer Auslösung werden Rauschkomponenten zwischen der schreibwortleitung L1 und der Masseleitung G1 erzeugt und die Potentialdifferenz VGS dazwischen steigt an. Auch in diesem Fall ist allerdings der Schwellspannungswert Vthl größer als die Potentialdifferenz VGS eingestellt, so daß der Transistor T1 seinen nicht leitenden Zustand aufrechterhält. Demzufolge wird kein Programmierstrom durch die Sicherung F1 fließen und sie wird nicht ausgelöst werden.
• Im Gegensatz dazu ist der Schwellspannungswert der herkömmlichen Transistoren T1 und T2, wie in Figur 1E gezeigt, auf Vth2 eingestellt worden. Die Potentialdifferenz VGS zwischen der Schreibwortleitung L2 und der Masseleitung G1 zum Zeitpunkt der Auslösung der Sicherung wird größer als der Schwellspannungswert Vth2 des Transistors T2. Deshalb ergibt sich eine Programmierung dahingehend, daß, obwohl die Schreibwortleitung L2 auf den niedrigen Pegel eingestellt ist, der Transistor T2 leitend wird, um den Fluß des Programmierstroms durch die Sicherung F2 zu ermöglichen und diese auszulösen.
• Gemäß dieser Ausführungsform ist es möglich, einen fehlerhaften Betrieb zu vermeiden, bei dem eine Sicherung, die nicht ausgelöst werden sollte, ausgelöst wird.
• Eine derartige Halbleiterspeichereinrichtung mit einem höheren Schwellspannungswert Vth1 der Transistoren T1 und T2 kann durch den folgenden Prozeß hergestellt werden. Querschnittsansichten einer Speicherzelle zu jeweilgen Herstellungsschritten sind in den Figuren 4A bis 4C gezeigt.
• Zunächst und wie in Figur 4A gezeigt, werden auf der Oberfläche eines n-Typ-Halbleitersubstrats 1 eine p-Typ-Wanne 2, in der ein Element gebildet wird, und ein Feldoxid 4 zum Trennen von Elementen gebildet. Unter dem Feldoxid 4 wird eine in n&supmin;-Typ-Feldumkehrungsverhinderungsschicht 3 gebildet. Ein Photolack wird über der gesamten Oberfläche aufgebracht. Danach wird der Photolack über dem Bereich entfernt, in dem n-Kanal-Transistorelemente einschließlich n-Kanal- Transistoren T1 und T2 mit einem höheren Schwellspannungswert gebildet werden. Unter Verwendung des durch eine derartige Strukturierung erhaltenen Photolacks 5 als eine Maske werden Bor-Ionen (B&spplus;) als Kanalionen in die Oberfläche des Elementbildungsbereichs implantiert. Danach wird der Photolackfilm 5 entfernt.
• Wie in Figur 4B gezeigt, wird über die gesamte Oberfläche erneut ein Photolack aufgebracht. Danach wird der Photolack über dem p-Typ-Transistorelementbildungsbereich (nicht gezeigt) und der Photolack über dem Bereich, an dem die n-Kanaltranistoren T1 und T2 mit einem höheren Schwellspannungswert gebildet werden, entfernt, um dadurch einen so strukturierten Photolack 6 zu erhalten. Unter Verwendung dieses Photolacks 6 als eine Maske werden Bor- Ionen (B&spplus;) als P-Kanalionen in die Oberfläche der Elementbildungsbereiche implantiert. Danach wird der Photolack 6 entfernt. Auf der Oberfläche des Bereichs, an dem Transistoren T1 und T2 gebildet werden, sind Bor-Ionen (B&spplus;) zweimal implantiert worden.
• Polykristallines Silizium wird auf die Oberfläche strukturiert und Phosphor wird in die polykristalline Siliziumschicht dotiert, um den Widerstand herabzusetzen. Nach der Bildung eines (nicht gezeigten Photolacks), der andere Bereiche als denjenigen abdeckt, an dem eine Gateelektrode gebildet wird, wird ein reaktives Ionenätzen (RIE) durchgeführt, um die polykristalline Siliziumschicht zu strukturieren, um dadurch eine Gateelektrode 8 zu erhalten. Unter Verwendung einer Maske werden in diese Gateelektrode 8 beispielsweise Arsenionen (As&spplus;) implantiert, um eine N&spplus;-Typ- Diffusionsschicht 9 zu bilden, die als ein Hereinzieh- oder Sourcebereich (Figur 4C) dient. Der Kanalbereich 7 der Transistoren T1 und T2 weist eine höhere p-Typ- Verunreinigungskonzentration und Schwellspannungswert Vthl als andere n-Kanaltransistoren auf.
• Wie voranstehend beschrieben werden gemäß dem Prozeß dieser Ausführungsform die gleiche Art von Ionen (Bor-Ionen) für eine p-Typ-Kanal-Ionenimplantation und für eine Kanal- Ionenimplantation der n-Kanal-Transistoren verwendet. Beim Implantieren von Ionen in den Kanalbereich von anderen n-Typ- Transistoren als T1 und T2 und von p-Typ-Transistoren werden diese Ionen wieder in die Transistoren T1 und T2 implantiert. Es besteht keine Notwendigkeit für eine Hinzufügung eines neuen Prozesses zum Anheben des Schwellspannungswerts Vth1 der Transistoren T1 und T2, wodurch die Herstellungszeit und Kosten verringert werden.
• Die voranstehenden Ausführungsformen sind lediglich als Beispiel beschrieben. Die vorliegende Erfindung ist nicht darauf beschränkt. Obwohl für die Transistoren zum Dateneinschreiben in den Aus führungs formen N-Kanal-MOS- Transistoren verwendet werden, können beispielsweise p-Kanal- MOS-Transistoren ebenfalls verwendet werden. In diesem Fall nimmt der Schwellspannungswert einen negativen Wert an. Die gleichen vorteilhaften Effekte können erzielt werden, indem der Absolutwert des Schwellspannungswerts Vth größer als der Absolutwert der Potentialdifferenz VGS zwischen der Schreibwortleitung und der Masseleitung eingestellt wird. Der Aufbau der Redundanzschaltung kann sich von dem in Figur 3 gezeigten unterscheiden, vorausgesetzt, daß die Anzahl von Ersatzspeicherzellen zwei oder mehr ist.
• Wie man aus der vorangehenden Beschreibung der Halbleiterspeichereinrichtung gemäß dieser Erfindung ersieht, ist die Schwellspannung der Sicherungsauslöse- Steuertransistoren so eingestellt, daß sie durch eine Potentialänderung an einer Ersatzspeicherzelle nicht ungünstig beeinflußt werden, wenn eine andere mit der gleichen Energieversorgungsleitung verbundene Speicherzelle ausgelöst oder durchbrochen wird. Demzufolge ist es möglich, einen fehlerhaften Betrieb zu vermeiden, bei dem eine Sicherung, die nicht ausgelöst werden sollte, ausgelöst wird. Eine derartige Halbleitereinrichtung mit einem höheren Schwellspannungswert kann ohne Hinzufügen eines neuen Prozesses hergestellt werden, indem Ionen zweimal in das Kanalgebiet der Sicherungsauslöse-Steuertransistoren implantiert werden, nämlich zu der Zeit, wenn Ionen in den Kanalbereich von Transistoren mit dem gleichen Leitfähigkeitstyp des Sicherungsauslöse-Steuertransistors implantiert werden und zu der Zeit, wenn Ionen in den Kanalbereich von Transistoren mit dem entgegengesetzten Leitfähigkeitstyp implantiert werden, während die Herstellungszeit und die Kosten verringert werden.

Claims (3)

1. Halbleiterspeichereinrichtung mit einem regulären Speicherzellenfeld und einem Ersatzspeicherzellenfeld, wobei:

jede Ersatzspeicherzelle, die das Ersatzspeicherzellenfeld bildet, umfaßt einen durch eine Lesewortleitung gewählten ersten Transistor, dessen Drain mit einer Ersatzbitleitung verbunden ist und dessen Source über eine Sicherung mit einer Energieversorgung verbunden ist, und einen zweiten zwischen die Verbindung des ersten Transistors und der Sicherung und eine Masse geschalteten zweiten Transistor; und

wobei die Sicherung selektiv ausgelöst wird, indem ein Stromfluß durch die Sicherung verursacht wird, indem der zweite Transistor durch eine Schreibleitung gewählt wird, um dadurch einen Entladestrompfad der Ersatbitleitung zu unterbrechen;

dadurch gekennzeichnet, daß, wenn der zweite Transistor der Ersatzspeicherzelle bei der Auswahl durch die Schreibleitung leitend gemacht wird und der Auslösestrom durch die Sicherung fließt, der zweite Transistor ausgelegt ist, so daß er eine höhere Schwellspannung als eine Potentialdifferenz zwischen einem Potential, welches an der mit einer anderen Ersatzspeicherzelle verbundenen Schreibleitung erzeugt wird, und einem Massepotential aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das reguläre Speicherzellenfeld aus einem Masken-ROM aufgebaut ist.

3. Prozeß zur Herstellung einer Halbleiterspeicherzelle mit einem regulären Speicherzellenfeld und einem Ersatzspeicherzellenfeld, wobei

jede Ersatzspeicherzelle, die das Ersatzspeicherzellenfeld bildet, umfaßt einen durch eine Lesewortleitung gewählten ersten Transistor, dessen Drain mit einer Ersatzbitleitung verbunden ist und dessen Source über eine Sicherung mit einer Energieversorgung verbunden ist, und einen zwischen die Verbindung des ersten Transistors und der Sicherung und eine Masse geschalteten zweiten Transistor; und

wobei die Sicherung selektiv ausgelöst wird, indem ein Stromfluß durch die Sicherung verursacht wird, indem der zweite Transistor durch eine Wortleitung gewählt wird, um dadurch einen Entladestrompfad der Ersatzbitleitung zu unterbrechen,

gekennzeichnet durch die folgenden Schritte:

Implantieren von Verunreinigungsionen eines Leitfähigkeitstyps in den Kanalbereich eines Abschnitts auf der Oberfläche eines Halbleitersubstrats, in dem Transistoren einschließlich des zweiten Transistors des anderen Leitfähigkeitstyps umgekehrt zu dem einen Leitfähigkeitstyp gebildet werden; und

Implantieren von Verunreinigungsionen des einen Leitfähigkeitstyps in das Kanalgebiet des anderen Transistors und in das Kanalgebiet der Transistoren des Leitfähigkeitstyps umgekehrt zu dem zweiten Transistor; wodurch

die Verunreinigungsionen zweimal in das Kanalgebiet des zweiten Transistors implantiert werden.