DE3851416T2

DE3851416T2 - Statische Direktzugriffshalbleiterspeicheranordnung.

Info

Publication number: DE3851416T2
Application number: DE3851416T
Authority: DE
Inventors: Taiji Ema
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-12-09
Filing date: 1988-12-09
Publication date: 1995-01-19
Anticipated expiration: 2008-12-10
Also published as: DE3851416D1; JPH01152662A; KR920000383B1; EP0320405A2; EP0320405A3; US5012443A; EP0320405B1; KR890011089A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeicheranordnung mit wahlfreiem Zugriff; genauer gesagt, sie bezieht sich auf eine Anordnungsstruktur, die Lastwiderstände bildet, die in jeder Speicherzelle verwendet werden.
Statische Speicheranordnungen mit wahlfreiem Zugriff (SRAM) umfassen eine Vielzahl von Speicherzellen, wovon jede aus einem Paar von Invertern besteht, die einen Feldeffekttransistor (FET) und dessen Last enthalten. FETs oder Widerstände werden im allgemeinen für die Last des Inverters verwendet, jedoch wird in neuen Speicheranordnungen mit hoher Packungsdichte die Verwendung von Widerständen für die Last des Inverters üblicher, da der Widerstand über dem FET gebildet werden kann, der ihn als Last verwendet. Dies hat den Vorzug des Verringerns des Oberflächenbereichs jeder Einheitszelle und des Erhöhens der Packungsdichte der Speicherzellen in der Anordnung.
Eine exemplarische Darstellung einer widerstandsbelasteten Speicherzelle ist in Fig. 1 gezeigt. Fig. 1(a) ist eine schematische Draufsicht, die die Anordnung der Elektroden und der Verdrahtung eines Speicherzellenpaares zeigt. Die linken und rechten Hälften der Zeichnung zeigen jeweils eine Standardspeicherzelle. Fig. 1(b) ist eine schematische Querschnittsansicht der Anordnung, die längs der Strichpunktlinie XX in Fig. 1(a) zerschnitten ist. In der Figur bezeichnen Bezugszeichen S und D Source- bzw. Drainzonen der FETs. Gateelektroden G von Inverter-FETs Q11, Q12, Q21, Q22 verlaufen horizontal zwischen der Sourcezone S und der Drainzone D in Fig. 1(a). Diese Gates, die in Fig. 1(a) nicht gezeigt sind, sind in Fig. 1(b) ersichtlich. Die Lastwiderstände R11, R12, R21 und R22 sind über den Gateelektroden G gebildet und von den Gateelektroden G durch eine Isolierschicht 1 getrennt. Ein Ende von jedem dieser Lastwiderstände ist mit einer entsprechenden Gateelektrode G durch entsprechende Gatekontaktlöcher 2 verbunden. Das Bezugszeichen 3 bezeichnet Feldoxidschichten, die die Anordnungen voneinander trennen. Die Gateelektroden G sind über entsprechenden Gateoxidschichten 4 gebildet.
In Fig. 1(b) sind die Source- und Drainzonen der FETs Q12 und Q22 nicht ersichtlich, denn der Querschnitt verläuft längs einer Ebene, die die Anordnung genau längs des Gates G trennt, aber ein typischer FET-Querschnitt ist bei Transfertransistoren T11 und T12 zu sehen, die auf beiden Seiten angeordnet sind. Die Gates dieser Transfertransistoren sind mit Wortleitungen WL1 bzw. WL2 gekoppelt, und ihre Drains D sind mit Bitleitungen (nicht gezeigt) durch Drainkontaktlöcher 5 verbunden, um die Daten, die in der Zelle gespeichert sind, zu einer äußeren Schaltung zu übertragen. Entsprechende Abschnitte der Wortleitungen WL1 und WL2, die die Transfertransistoren T11, T12, T21 und T22 kreuzen, werden ihre Gateelektroden, wie in den Figuren gezeigt. Eine Spannungsquellenleitung Vss ist in dem Substrat 7 durch Diffusion gebildet und zwischen den Feldoxidschichten 3 vergraben, während eine andere Quellenleitung Vcc sowie Widerstände über der Oberfläche der Isolierschicht 1 gebildet sind. Die Widerstände R und Vcc-Leitungen, die in Fig. 1(a) gezeigt sind, werden gleichzeitig und bei denselben Herstellungsschritten gebildet und gemustert.
Ein Ersatzschaltungsdiagramm der Anordnung von Fig. 1 ist in Fig. 2 gezeigt. Die oberen und unteren Hälften der Schaltung zeigen jeweils eine Einheitsspeicherzelle, die den linken und rechten Hälften von Fig. 1(a) entspricht. Jede der Einheitszellen besteht aus einem Paar von Invertern, die eine Flipflop-Schaltung bilden. Jede Speicherzelle enthält vier FETs, wie zum Beispiel Q11, Q12, T11 und T12, und zwei Lastwiderstände R11, R12. Wenn eine Wortleitung wie WL1 ausgewählt wird, überträgt der Transfertransistor T11 oder T12 die Zustandsinformationen, daß Q11 oder Q12 auf einem hohen Pegel ist, über die Bitleitungen BL oder zu einem Leseverstärker (nicht gezeigt). So wird der Speicher ausgelesen.
Wie in Fig. 1(a) und 1(b) ersichtlich ist, können die
Lastwiderstände (R11, R12, etc.) der Speicherzelle über den Inverter-FETs (Q11, Q12, etc.) hergestellt werden. Somit kann der Bereich der Einheitszelle kleiner als eine Schaltung sein, die FETs als Last der Inverter verwendet. Dies ist der Hauptgrund dafür, daß bei neuen SRAMs für die Flipflop-Schaltungen eine Widerstandslast verwendet wird. Da aber die Packungsdichte hoch wird, traten die folgenden Probleme auf.
Um die Packungsdichte so hoch wie möglich zu machen, ist eine so kleine Einheitszellengröße wie möglich wünschenswert, gleichzeitig ist es wünschenswert, den Wert des Widerstandes der Lastwiderstände so hoch wie möglich zu machen, da ein hoher Widerstand das Problem des Energieverbrauchs mindert. Praktisch ist die Größe der Speicherzellen, die eine Struktur wie in Fig. 1 haben, durch das Herstellungsverfahren der Lastwiderstände begrenzt, wogegen die Größe der Transistoren noch weiter reduziert werden könnte.
Zum Beispiel ist es erforderlich, daß der Widerstand der Lastwiderstände etwa 10¹² Ohm beträgt, und der Strom, der bei 5 Volt durch die Widerstände fließt, beträgt einige Pikoampere. Ein Material, das jetzt zum Herstellen solch eines hohen Widerstandes für Halbleiteranordnungen verwendet wird, ist Polysilizium (polykristallines Silizium). Die Abmessungen des Lastwiderstandes, der zum Beispiel für einen 1-Mbit-SRAM verwendet wird, betragen etwa 1 um in der Breite, 3 um in der Länge und 200 nm in der Dicke. Verglichen mit dieser Größe kann der Bereich, der durch den FET belegt wird, durch Fortschritte in der Fotolithografie weiter reduziert werden. Die Länge des Lastwiderstandes jedoch kann aus den folgenden Gründen nicht reduziert werden.
Falls der Widerstand pro Einheitslänge der Lastwiderstände erhöht wird, kann die Größe des Widerstandes im allgemeinen verringert werden. Um den Widerstand zu erhöhen, muß jedoch der spezifische Widerstand des Polysiliziums erhöht werden, müssen die Dicke und die Breite des Widerstandes verringert werden, oder muß die Länge des Widerstandes vergrößert werden. Aber der spezifische Widerstand des Polysiliziums kann nicht ausreichend erhöht werden, da die Verunreinigungskonzentration in dem Polysilizium auf Grund einer Reinheitsbegrenzung des Materials nicht weiter reduziert werden kann.
Auch die Dicke des Widerstandes kann nicht ausreichend reduziert werden. Dies ist auf die Konstruktion der Anordnung zurückzuführen. Wie in Fig. 1 ersichtlich ist, wird die Polysiliziumschicht 6 für Lastwiderstände R11 etc. verwendet.
Gleichzeitig wird dieselbe Polysiliziumschicht 6 zum Herstellen der Vcc-Leitung verwendet, deren Widerstand wünschenswerterweise so niedrig wie möglich ist. Um den Widerstand der Vcc-Leitung zu verringern, wird der Abschnitt der Vcc-Leitung in der Polysiliziumschicht 6 ionenimplantiert, um ihre Leitfähigkeit zu erhöhen. Aber die Leitfähigkeit einer dünnen Polysiliziumschicht kann nicht ausreichend erhöht werden, da übermäßig hohes Dotieren einer Ionenimplantation eine Verunreinigungsmigration oder -diffusion in der seitlichen Richtung von der Vcc-Leitung verursacht. Dies bewirkt eine Verringerung des Widerstandes des Lastwiderstandes, der mit der Vcc-Leitung verbunden ist. Deshalb ist eine gewisse Länge (zum Beispiel 3 um) des Lastwiderstandes notwendig.
Obwohl in der Figur nicht gezeigt, werden ferner andere Abschnitte der Polysiliziumschicht 6 auf verschiedene Weisen gemustert und zum Herstellen von anderen Teilen der Anordnung, wie Sicherungselemente, verwendet, welches für solch eine Speicheranordnung mit hoher Dichte unvermeidlich ist, um den Produktionsausstoß zu erhöhen. Eine Schutzschaltung zum Schützen der Anordnung vor unerwarteten hohen Spannungsstößen wird auch unter Verwendung derselben Polysiliziumschicht 6 hergestellt. All diese Anordnungen erfordern verschiedene Leitfähigkeitspegel der Polysiliziumschicht 6. Um diesen Anforderungen gerecht werden zu können, ist für diese Teile die dickere Polysiliziumschicht wünschenswert.
Die Breite des Widerstandes sowie die Größe von anderen elementaren Anordnungen könnte durch einen Fortschritt in der Fotolithografie verringert werden; somit kann in Erwägung gezogen werden, daß die Länge des Lastwiderstandes verkürzt werden kann. Aber es tritt noch eine andere Schwierigkeit auf. Ein Widerstand mit einem sehr hohen Widerstandswert erfordert eine gewisse Länge; der Wert von 10¹² Ohm und eine Länge von 3 um waren bei dem Beispiel oben gegeben. Eine zu kurze Länge für einen hohen Widerstandswert verursacht eine Instabilität auf Grund einer Oberflächeninstabilität und Verunreinigungsdiffusion. In dem Fall von Fig. 1 sind beide Enden des Lastwiderstandes mit Zonen mit hoher Verunreinigung, der Vcc-Leitung und der Gateelektrode, in Kontakt. Die Verunreinigung, speziell die der Vcc-Leitung, bewirkt eine Diffusion in den Lastwiderstand und verringert die effektive Länge des Widerstandes.
Aus Fig. 1(a) geht hervor, daß die Länge der Widerstände schon für die maximale Länge, die in einer Einheitszelle zulässig ist, konstruiert ist. Die Widerstände erstrecken sich über die gesamte Distanz zwischen der Vcc-Leitung und dem Gatekontaktloch 2, das sich an dem gegenüberliegenden Ende des Invertertransistors Q befindet. Ferner verursacht eine Vergrößerung der Länge eine unnötige Verlängerung des Transistors Q, und die Packungsdichte wird verringert. Um eine Speicheranordnung mit einer weiter vergrößerten Speichergröße herzustellen, ist deshalb eine Vergrößerung der Abmessungen der Speicheranordnung unerläßlich.
Bemühungen, die Packungsdichte in LSI-Schaltungen (hochintegrierte Schaltungen) zu erhöhen, werden auf jedem Gebiet der Halbleitertechnik, besonders in der Fotolithografietechnik, fortgesetzt. Obwohl die Fotolithografie verbessert wird und die Muster von elementaren Anordnungen kleiner gemacht werden, wird die Größe des SRAM durch die Länge der Lastwiderstände aus dem oben beschriebenen Grund beschränkt.
Falls die Länge und daher der Widerstand der Lastwiderstände über einer Einheitszelle erhöht werden könnte, könnte die Größe der Einheitszelle reduziert werden, indem die Länge der Lastwiderstände verkürzt wird, um den erhöhten Widerstandswert zu kompensieren, wobei eine weitere Reduzierung der Größe der Inverter-FETs möglich ist und eine höhere Packungsdichte realisiert werden könnte.
Für ein Beispiel eines Halbleiters nach Stand der Technik, das der Präambel von Anspruch 1 entspricht, kann auf das Dokument JP-A-61 185 964 verwiesen werden.
Die Aufgabe der vorliegenden Erfindung ist es deshalb, einen SRAM mit einer Speicherzellenstruktur vorzusehen, die eine Vergrößerung der Länge und des Widerstandes von Lastwiderständen ermöglicht, die über den Einheitszellen gebildet sind.
Es ist eine andere Aufgabe der vorliegenden Erfindung, die Größe der Einheitszellen zu verringern und die Packungsdichte von SRAM-Anordnungen zu erhöhen.
Eine weitere Aufgabe der vorliegenden Erfindung ist das Realisieren einer SRAM-Anordnung, deren Speichergröße viele Male größer als jene der Anordnungen nach Stand der Technik ist.
Um die obigen Aufgaben zu erreichen, sieht die vorliegende Erfindung einen SRAM vor, der auf einem Halbleitersubstrat mit einer Vielzahl von Isolierschichten gebildet ist, die über dem genannten Halbleitersubstrat gebildet sind, welcher SRAM eine Vielzahl von Einheitszellenpaaren umfaßt, jedes der genannten Einheitszellenpaare aus einer ersten Einheitszelle und einer zweiten Einheitszelle besteht, welche erste Einheitszelle und zweite Einheitszelle jeweils eine Flipflop-Schaltung umfassen, die durch ein Paar von widerstandsbelasteten Invertern gebildet ist, jeder der genannten widerstandsbelasteten Inverter einen Invertertransistor umfaßt, der aus einem FET, der in dem genannten Substrat gebildet ist, und einem Lastwiderstand besteht, bei dem die ersten Lastwiderstände für die genannte erste Einheitszelle und die zweiten Lastwiderstände für die genannte zweite Einheitszelle ein jeweiliges Schichtmuster haben, das sich über eine Substratoberfläche einer angrenzenden Einheitszelle innerhalb jedes der genannten Einheitszellenpaare erstreckt, dadurch gekennzeichnet, daß die genannten ersten Lastwiderstände und die genannten zweiten Lastwiderstände auf verschiedenen Isolierschichten gebildet sind.
Somit kann sich jeder der Widerstände über die angrenzende Einheitszelle erstrecken, wobei die volle Länge der benachbarten Einheitszelle genutzt wird. Deshalb kann der Widerstand jedes Widerstandes ohne weiteres auf mehr als das Doppelte des Wertes der Widerstände nach Stand der Technik erhöht werden.
Durch Einsatz solch einer Konfiguration wird die Anzahl von Verfahrensschritten zum Herstellen der Anordnung in gewissem Grade erhöht, aber die Vorteile, die durch solch eine Struktur erreicht werden, machen die Nachteile mehr als wett. Falls derselbe Widerstandswert verwendet wird, kann die Länge des Lastwiderstandes auf 1/2 von jener des Standes der Technik verringert werden. Dies bedeutet, daß die Begrenzung der Größenreduzierung von SRAM-Anordnungen, die durch die Länge des Lastwiderstandes verursacht war, beseitigt worden ist. Solange wie die Größe von elementaren Anordnungen reduziert werden kann, kann die Packungsdichte des SRAM vervierfacht werden; das heißt, es kann eine Anordnung realisiert werden, die ohne eine Vergrößerung der Abmessungen eine viermal so große Speicherkapazität hat.
Wenn solch eine Betrachtung fortgeführt wird, ist es möglich, die Anordnung weiter zu verbessern. Falls noch andere Polysiliziumschichten hinzugefügt werden, um die Vcc- Leitung von den Schichten der Lastwiderstände zu trennen, wäre nämlich die Herstellung von dickeren Vcc-Leitungen und dünneren Lastwiderständen möglich, verglichen mit den jeweiligen Gegenstücken von Anordnungen nach Stand der Technik. Die anderen Teile der Anordnung, wie Sicherungs- und Schutzschaltungen, können in der dickeren Schicht hergestellt werden, und die oben beschriebenen Probleme können vollkommen überwunden werden.
Diese und andere Vorteile der vorliegenden Erfindung werden in einer folgenden Beschreibung der bevorzugten Ausführungsformen, in der Bezug auf die bei liegenden Zeichnungen genommen wird, eingehender erörtert.
Fig. 1 zeigt die Struktur von Speicherzellen eines typischen widerstandsbelasteten SRAM, bei der:
Fig. 1(a) eine schematische Draufsicht ist, die die Anordnung der Elektroden und der Verdrahtung eines Speicherzellenpaares zeigt; und
Fig. 1(b) eine schematische Querschnittsansicht der Anordnung ist, die längs der Strichpunktlinie XX in Fig. 1(a) getrennt ist.
Fig. 2 ist ein Ersatzschaltungsdiagramm der Speicherhellen von Fig. 1.
Fig. 3 zeigt ein Paar von Speicherzellen eines SRAM, der eine erste Ausführungsform der vorliegenden Erfindung darstellt, bei der:
Fig. 3(a) eine schematische Draufsicht ist, die die Anordnung der Elektroden und der Verdrahtung eines Speicherzellenpaares zeigt; und
Fig. 3(b) eine schematische Querschnittsansicht der Anordnung ist, die längs der Strichpunktlinie XX in Fig. 3(a) getrennt ist.
Fig. 4(a) bis Fig. 4(h) sind Querschnittsdiagramme, die Hauptschritte des Herstellungsverfahrens für die Anordnung von Fig. 3 zeigen.
Fig. 5 zeigt eine zweite Ausführungsform der vorliegenden Erfindung, bei der die Vcc-Leitungen von den Widerstandsschichten getrennt sind, bei der:
Fig. 5(a) eine schematische Draufsicht ist, die die Anordnung der Elektroden und der Verdrahtung eines Speicherzellenpaares zeigt; und
Fig. 5(b) eine schematische Querschnittsansicht der Anordnung ist, die längs der Strichpunktlinie XX in Fig. 5(a) getrennt ist.
Fig. 6 zeigt einen Querschnitt einer dritten Ausführungsform der vorliegenden Erfindung, die eine Abwandlung der ersten Ausführungsform von Fig. 3 ist, um die Länge des Widerstandes weiter zu verlängern.
In den ganzen Zeichnungen bezeichnen ähnliche oder gleichartige Bezugszeichen dieselben Teile oder entsprechende Teile.
Fig. 3(a) ist eine schematische Draufsicht, die die Konfiguration von elementaren Anordnungen und der Verdrahtung für ein Paar von Speicherzellen für einen SRAM zeigt, der eine erste Ausführungsform der vorliegenden Erfindung umfaßt. Fig. 3(b) zeigt schematisch einen Querschnitt der Konfiguration von Fig. 3(a), die längs der Strichpunktlinie XX in Fig. 3(a) getrennt ist. Die linken und rechten Hälften der Figur zeigen eine Einheitszelle 1 bzw. eine Einheitszelle 2, die miteinander gepaart sind. Verglichen mit der Konfiguration nach Stand der Technik von Fig. 1 ist festzustellen, daß die Anordnung der FETs im Substrat 7 ähnlich der nach Stand der Technik ist. Aber die Anordnung der Lastwiderstände und der Spannungsquellenleitung Vcc ist anders. In der Konfiguration von Fig. 1 sind die Lastwiderstände und die Vcc-Leitung auf einer einzelnen Isolierschicht 1 gebildet, wogegen in der Ausführungsform von Fig. 3 die Lastwiderstände und die Vcc-Leitung für die Einheitszelle 1 und jene für die Einheitszelle 2 auf verschiedenen Isolierschichten gebildet sind und übereinandergestapelt sind, wobei sie eine Doppelschicht bilden.
Die Lastwiderstände R11 und R12 für die Invertertransistoren Q11 und Q12 der Einheitszelle 1 sind auf einer ersten Isolierschicht 8 gebildet, die die gesamte Oberfläche der Anordnung bedeckt. Vcc1, die Spannungsquellenleitung für die Einheitszelle 1, ist auch auf der ersten Isolierschicht 8 gebildet. Die gesamte Oberfläche dieser elementaren Anordnungen sowie die Transfertransistoren T11-T22 sind von einer zweiten Isolierschicht 9 bedeckt. Die Lastwiderstände R21, R22 und eine zweite Spannungsquellenleitung Vcc2 für die Invertertransistoren Q21 und Q22 der Einheitszelle 2 sind auf der zweiten Isolierschicht 9 gebildet. Die Lastwiderstände R11 und R12 sind mit den Gateelektroden G von Q11 bzw. Q12 durch erste Kontaktlöcher 10 verbunden. In Fig. 3(a) sind Teile der Lastwiderstände R21, R22 und der Vcc2- Leitung, die auf der zweiten Isolierschicht 9 gebildet sind, durch unterbrochene Linien gekennzeichnet, um sie von jenen zu unterscheiden, die auf der ersten Isolierschicht 8 gebildet sind.
Da die Lastwiderstände und Vcc-Leitungen für die Einheitszelle 1 und Einheitszelle 2 auf separaten Schichten gebildet sind und diese Schichten übereinandergestapelt sind, ist offensichtlich, daß sich das Muster der Lastwiderstände über die gesamte Länge der benachbarten Einheitszelle erstrecken kann. Verglichen mit Fig. 1 erstreckt sich demzufolge die Länge der Lastwiderstände R11-R22 über eine Länge, die das Zweifache jener der Lastwiderstände nach Stand der Technik beträgt. Dies bedeutet, daß der Widerstandswert von jedem Lastwiderstand bei Verwendung derselben Herstellungstechnik und Toleranz verdoppelt wird. Falls der Widerstand dieser Lastwiderstände gleich dem jener von Fig. 1 ist, kann deshalb die Länge der Lastwiderstände R11-R22 von Fig. 3 auf 1/2 der Länge verkürzt werden, die in der Figur gezeigt ist.
Solange der Fortschritt der Fotolithografie eine Reduzierung der Größe anderer elementarer Elemente erlaubt, kann deshalb die Größe der SRAM-Anordnung verringert werden. Falls die Größe dieser Anordnungen um 1/2 verringert wird, um den verkürzten Lastwiderständen zu entsprechen, wird die Packungsdichte des SRAM gegenüber jener nach Stand der Technik um das Vierfache erhöht, oder kann eine Anordnung realisiert werden, die eine viermal so große Speicherkapazität hat, ohne die Größe des RAM zu erhöhen.
Als nächstes wird kurz ein Herstellungsverfahren für die erste Ausführungsform beschrieben, um die Struktur der Anordnungsaufgabe der vorliegenden Erfindung weiter zu erläutern. Da all die Verfahrensschritte, die zur Herstellung dieser Ausführungsform eingesetzt werden, herkömmliche sind und für die Erfindung nicht explizit relevant sind, wird das Verfahren als Ganzes kurz beschrieben. Natürlich sind verschiedene Abwandlungen bei dem Verfahren sowie den Materialien möglich, da die Erfindung nicht auf jene beschränkt ist, die nachfolgend offenbart werden.
Fig. 4(a) bis (h) zeigen schematisch, wie sich ein Querschnitt der Einheitszelle 1 bei Hauptschritten des Herstellungsverfahrens verändert. Die Figuren zeigen die linke Hälfte eines Querschnitts längs der Strichpunktlinie XX in Fig. 3(b). Zuerst wird, wie in Fig. 4(a) gezeigt, ein Substrat 7 durch Anwenden von Fotolithografie selektiv oxydiert, um Feldoxidschichten 3 und Gateoxidschichten 4 zu bilden. Die ersteren trennen die elementaren Anordnungen voneinander, die in dem Substrat 7 zu bilden sind, und die letzteren isolieren die Gateelektroden von dem Substrat 7. Die Gateoxidschicht 4 wird gemustert, um durch Fotolithografie ein Fenster 12 zu öffnen, wie in Fig. 4(b) gezeigt.
Als nächstes wird, wie in Fig. 4(c) gezeigt, eine erste n&spplus;-dotierte Polysiliziumschicht (durch Punkte in der Figur gekennzeichnet) mit einer Dicke von etwa 400 nm durch chemische Dampfabscheidung (CVD) über der gesamten Oberfläche des Substrats abgeschieden und gemustert, um durch Fotolithografie eine Wortleitung WL1, eine Gateelektrode G und eine Öffnung 13 zu bilden. Zu dieser Zeit wird ein Abschnitt des Substrats, der die Gateelektrode G direkt kontaktiert, mit einer n-Typ-Verunreinigung dotiert, die von der ersten Polysiliziumschicht diffundierte, wie durch eine unterbrochene Linie in Fig. 4(c) gezeigt. Als nächstes wird eine n-Typ- Verunreinigung durch die Gateoxidschicht 4 und die Öffnung 13 ionenimplantiert. Durch Annealen werden n&spplus;-Zonen, die eine Drainzone D, Sourcezone S und Vss-Leitung enthalten, in dem Substrat gebildet, wie in Fig. 4(d) gezeigt. Der Abschnitt unter der Wortleitung WL1 wird die Kanalzone des Transfertransistors T11, und der entsprechende Abschnitt von WL1 wird die Gateelektrode von T11 (siehe Fig. 3).
Als nächstes wird, wie in Fig. 4(e) gezeigt, eine Siliziumdioxid-(SiO&sub2;)-Schicht mit einer Dicke von etwa 100 nm über dem Substrat gebildet, und erste Kontaktlöcher 10 werden geöffnet. Diese SiO&sub2;-Schicht wird die erste Isolierschicht 8.
Anschließend wird, wie in Fig. 4(f) gezeigt, über der ersten Isolierschicht 8 durch CVD eine erste undotierte Polysiliziumschicht 14 mit einer Dicke von 100-150 nm abgeschieden. An der rechten Seitenkante (nicht gezeigt) der ersten undotierten Polysiliziumschicht 14 wird die erste Spannungsquellenleitung Vcc1 selektiv ionenimplantiert (siehe Fig. 3(b)). Dann wird die Polysiliziumschicht 14 gemustert, um die Lastwiderstände R11 und R12 (nicht gezeigt) zu bilden. Die Lastwiderstände R11 und R12 sind an einem Ende durch die ersten Kontaktlöcher 10 mit der Gateelektrode G in Kontakt. Die anderen Enden (nicht gezeigt) der Lastwiderstände R11 und R12 sind mit der Vcc1-Leitung verbunden, wie in Fig. 3(b) gezeigt.
Als nächstes wird, wie in Fig. 4(g) gezeigt, die gesamte Oberfläche mit der zweiten Isolierschicht 9 überzogen, die eine SiO&sub2;-Schicht mit einer Dicke von etwa 100 nm ist, die durch CVD abgeschieden wird. In der zweiten Isolierschicht 9 werden zweite Kontaktlöcher 11 (siehe Fig. 3) gebildet. Die zweiten Kontaktlöcher 11 durchdringen die erste Isolierschicht 8 und erreichen die Gateelektroden G der FETs Q21, Q22, die zu der Einheitszelle 2 gehören, wie in Fig. 3 gezeigt.
Über der zweiten Isolierschicht 9 wird durch CVD eine zweite undotierte Polysiliziumschicht 15 mit einer Dicke von 100-150 nm abgeschieden. Der linke Seitenkantenabschnitt der zweiten undotierten Polysiliziumschicht 15 wird selektiv ionenimplantiert, um die zweite Vcc-Leitung Vcc2 zu bilden, wie in Fig. 4(h) gezeigt. Und die zweite Polysiliziumschicht 15 wird gemustert, um die Lastwiderstände R21 und R22 (nicht gezeigt) zu bilden. Die Lastwiderstände R21 und R22 sind an ihren linken Enden mit der Vcc2-Leitung verbunden, während ihre jeweiligen gegenüberliegenden Enden (nicht gezeigt) durch die zweiten Kontaktlöcher 11 mit den Gateelektroden G der FETs Q21 und Q22 verbunden sind, die zu der Einheitszelle 2 gehören, wie in Fig. 3(b) gezeigt.
Auf solch eine Weise wird ein Paar von Einheitszellen hergestellt. Anschließende Schritte, die erforderlich sind, um die SRAM-Anordnung zu komplettieren, sind die üblichen, nämlich Bilden einer Passivierungsschicht über der Anordnung und Bilden einer Verdrahtungsschicht auf ihr. Eine Beschreibung für diese Schritte wird der Einfachheit halber weggelassen.
Aus der obigen Offenbarung geht hervor, daß die Lastwiderstände und Vcc-Leitungen für die Einheitszelle 1 auf der ersten Isolierschicht 8 gebildet werden und diese Elemente für die Einheitszelle 2 auf der zweiten Isolierschicht 9 gebildet werden und voneinander getrennt sind. Die folgenden Punkte sollten ferner zur Kenntnis genommen werden. Die Lastwiderstände für das Inverterpaar der Flipflop-Schaltung des SRAM sollten gegenüber einander so genau wie möglich ausgeglichen sein. Die Lastwiderstände für die Einheitszelle 1 und Einheitszelle 2 dieser Ausführungsform werden auf derselben Schicht (8 oder 9) bei demselben Herstellungsverfahrensschritt gebildet; demzufolge liegen die Widerstandswerte der Widerstände auf derselben Schicht sehr dicht beieinander, wodurch gewährleistet wird, daß die Ausgewogenheit des Widerstandes sehr gut ist.
Ferner sieht die vergrößerte Länge des Lastwiderstandes einen zusätzlichen Vorteil vor. Wie beschrieben worden ist, wird die effektive Länge des Lastwiderstandes durch Diffusion oder Migration von Verunreinigungen von der Vcc-Leitung, die mit einem Ende der Lastwiderstände verbunden ist, verringert. Eine ähnliche Reduzierung der Länge tritt selbst dann auf, wenn die Lastwiderstandslänge vergrößert wird, wie oben angegeben. Falls die Lastwiderstandslänge verdoppelt wird, wird daher die effektive Länge des Widerstandes mehr als verdoppelt. Falls die Diffusionslänge der Verunreinigungen 0,5 um beträgt, wird zum Beispiel die effektive Länge eines 3 um langen Widerstandes auf 2,5 um reduziert, wogegen die effektive Länge eines 6 um langen Widerstandes 5,5 um beträgt oder 2,2mal länger als die vorherige Länge ist.
Fig. 5 zeigt eine zweite Ausführungsform der vorliegenden Erfindung. Eine Draufsicht auf die Anordnung ist in Fig.
5(a) gezeigt, die eine Konfiguration von elementaren Anordnungen darstellt, und ein Querschnitt ist in Fig. 5(b) gezeigt. Verglichen mit Fig. 3(a) wird festgestellt, daß die Konfiguration der elementaren Anordnungen auf dem Substrat ähnlich ist. Aber aus einem Querschnitt der Konfiguration, der in Fig. 5(b) gezeigt ist, wird klar, daß die Spannungsquellenleitungen Vcc1 und Vcc2 in anderen Schichten als jenen der Lastwiderstände R11, R12 und R21, R22 gebildet sind. In Fig. 5(a) sind Teile der Lastwiderstände R21, R22 und die Spannungsquellenleitung Vcc2, die zu der Einheitszelle 2 gehören, durch unterbrochene Linien gekennzeichnet, um sie von jenen Gegenstücken zu unterscheiden, die zu der Einheitszelle 1 gehören.
Fig. 5(b) zeigt einen Querschnitt längs der Strichpunktlinie XX in Fig. 5(a). Die Schichten, die der ersten Isolierschicht 8 und der zweiten Isolierschicht 9 von Fig. 3(b) entsprechen, sind in doppelte Schichten 8, 8' bzw. 9, 9' geteilt. Die Spannungsquellenleitung Vcc1 ist auf der ersten Isolierschicht 8 gebildet und mit einer dritten Isolierschicht 8' bedeckt. Die Lastwiderstände R11 und R12 für die FETs Q11 und Q12 der Einheitszelle 1 sind auf der dritten Isolierschicht 8' gebildet, und ihre linken Seiten kontaktieren die Gateelektroden G von Q11 bzw. Q12 durch erste Kontaktlöcher 16, die durch die erste Isolierschicht 8 und die dritte Isolierschicht 8' gebildet sind, während die rechten Seiten der Lastwiderstände R11 und R12 Vcc1 durch dritte Kontaktlöcher 17 kontaktieren, die auf der dritten Isolierschicht 8' gebildet sind. Die Einheitszelle 1 und die Transfertransistoren T21, T22 sind mit der zweiten Isolierschicht 9 bedeckt. Ähnlich ist die Spannungsquellenleitung Vcc2 für die Einheitszelle 2 auf der zweiten Isolierschicht 9 gebildet und mit einer vierten Isolierschicht 9' bedeckt. Die Lastwiderstände R21 und R22 für die FETs Q21 und Q22 der Einheitszelle 2 sind auf der vierten Isolierschicht 9' gebildet, und ihre rechten Seiten kontaktieren die Gateelektroden G von Q21 bzw. Q22 durch zweite Kontaktlöcher 18, die durch die vier Isolierschichten 8, 8', 9, 9' gebildet sind, während die linken Seiten der Lastwiderstände R21 und R22 jeweils die Vcc2-Leitung durch vierte Kontaktlöcher 19 kontaktieren, die durch die vierte Isolierschicht 9' gebildet sind.
Durch Einsatz solch einer Konfiguration wird es möglich, die Konstruktionsdicke der Vcc1- und Vcc2-Leitungen und die Leitfähigkeit der Polysiliziumschicht über jene der Lastwiderstände R11-R22 hinaus zu erhöhen, da die Spannungsquellenleitungen Vcc1 und Vcc2 in separaten Schichten von den Schichten gebildet sind, die die Lastwiderstände bilden. Die Breite der Vcc-Leitungen kann auch erhöht werden. Somit wird der Widerstand der Spannungsquellenleitungen im Vergleich zu jenem der ersten Ausführungsform beträchtlich verringert. Dies erhöht die Operationsgeschwindigkeit der Anordnung. Andererseits können die Schichten der Lastwiderstände dünner gemacht werden, zum Beispiel 20 nm. Dies erweitert die Möglichkeit, den Lastwiderstand weiter zu vergrößern und daher die Einheitszellengröße weiter zu reduzieren. Ferner wird der Effekt einer Migration der Verunreinigung vollkommen eliminiert.
Die dicke Schicht aus Polysilizium für die Vcc-Leitungen kann zum Herstellen von anderen Teilen der Speicheranordnung verwendet werden. Zum Beispiel sind Sicherungsschaltungen für hochintegrierte Schaltungen (LSI-Schaltungen) unvermeidlich, um einen ausgefallenen Schaltungsteil von der Hauptschaltung zu trennen und eine vorgefertigte Redundanzschaltung einzuschalten. Durch solch eine Schaltung wird der Produktionsausstoß von LSI-Schaltungen erhöht. Überspannungsschutzschaltungen können auch unter Verwendung der dikken Polysiliziumschicht hergestellt werden. Diese Schaltungen sind in einer sehr dünnen Polysiliziumschicht schwer zu bilden; daher sieht die zweite Ausführungsform eine Anordnung mit einer Schicht vor, die zum Herstellen dieser Schaltungen geeignet ist. Dies ist ein anderer Vorzug der zweiten Ausführungsform.
Das Verfahren zur Herstellung der zweiten Ausführungsform wird der Fachmann ohne weiteres als geringfügige Veränderung des Verfahrens zum Herstellen der ersten Ausführungsform erkennen. Um die Verfahrensschritte kurz zu beschreiben, wird nachfolgend jeder der Schritte oder jedes der Verfahren, die derartigen Schritten von Fig. 4 entsprechen, als Schritt (a), (b) . . . oder Verfahren (a), (b) . . . bezeichnet. Bei Schritt (f) wird die erste undotierte Polysiliziumschicht 14 dicker als jene der ersten Ausführungsform abgeschieden, zum Beispiel 200 nm dick, und gemustert, um die Vcc1-Leitung zu bilden (siehe Fig. 5). Die Vcc1-Leitung kann ionenimplantiert werden, oder die Polysiliziumschicht kann dotiert werden, um ihr eine ausreichende Leitfähigkeit zu verleihen. Dann wird die dritte Isolierschicht 8' aus SiO&sub2; durch CVD auf eine ähnliche Weise wie bei Schritt (f) abgeschieden, und Schritt (f) wird wiederholt, um R11 und R12 zu bilden. Ahnliche Verfahren werden für die Einheitszelle 2 bei Schritt (h) wiederholt.
Durch Trennen der Schicht der Lastwiderstände von anderen Teilen der Anordnung, wie in der zweiten Ausführungsform, kann das Material der Lastwiderstände von Polysilizium in andere Materialien, wie Siliziumkarbid (SiC), amorphes Silizium, eine Molybdänlegierung und so weiter, geändert werden. Dies erhöht die Konstruktionsmöglichkeiten weiter.
Es versteht sich, daß solch eine Struktur von getrennten Schichten für die Lastwiderstände von getrennten Vcc- Leitungen direkt auf die Struktur nach Stand der Technik von Fig. 1 angewendet werden kann. Zum Beispiel können die Lastwiderstände R11-R22 auf einer anderen Schicht gebildet werden. Aber der Effekt der getrennten Schicht ist offenbarer, wenn er angewendet wird, um R11, R12 von R21, R22 zu trennen, so wie bei der zweiten Ausführungsform.
Fig. 6 zeigt einen Querschnitt einer dritten Ausführungsform der vorliegenden Erfindung. Die Figur zeigt entsprechende Teile von Fig. 3(b). Beim Vergleichen von Fig. 6 mit Fig. 3(b) ist ersichtlich, daß die Vcc2-Leitung bei der ersten Ausführungsform über den Inverter-FETs Q12 und Q22 gebildet ist, wogegen sie bei der dritten Ausführungsform über den Transfertransistoren T11 und T12 gebildet ist. Dies ermöglicht es, die Lastwiderstände R21 und R22 mehr als jene der ersten Ausführungsform weiter zu verlängern.
Die dritte Ausführungsform kann als Abwandlung der ersten Ausführungsform angesehen werden. Jedoch bedeutet die Verlängerung von R21 und R22 einen höheren Widerstand. Somit kann die Dicke der zweiten undotierten Polysiliziumschicht 15 (Fig. 4(h)) erhöht werden, um die Erhöhung des Widerstandes zu kompensieren. Dies macht es einfacher, den spezifischen Widerstand der Polysiliziumschicht zu verringern, die für Sicherungs- oder Schutzschaltungen verwendet wird. Die Ausgewogenheit der Lastwiderstände für jedes Inverterpaar der Flipflop-Schaltung wird beibehalten, da die Lastwiderstände für das Paar von FETs auf derselben Schicht bei demselben Verfahrensschritt hergestellt werden.
Wie oben beschrieben worden ist, gestattet die vorliegende Erfindung eine Erhöhung des Widerstandes von Lastwiderständen für Flipflop-Schaltungen in SRAM-Anordnungen, so daß die Größe der Einheitszellen reduziert und die Packungsdichte der Anordnung erhöht werden kann.

Claims

1. Eine statische Halbleiterspeicheranordnung mit wahlfreiem Zugriff (SRAM), die auf einem Halbleitersubstrat (7) mit einer Vielzahl von Isolierschichten gebildet ist, die über dem genannten Halbleitersubstrat gebildet sind, welcher SRAM eine Vielzahl von Einheitszellenpaaren umfaßt, jedes der genannten Einheitszellenpaare aus einer ersten Einheitszelle (1) und einer zweiten Einheitszelle (2) besteht, welche erste Einheitszelle und zweite Einheitszelle jeweils eine Flipflop-Schaltung umfassen, die durch ein Paar von widerstandsbelasteten Invertern gebildet ist, jeder der genannten widerstandsbelasteten Inverter einen Invertertransistor (Q11, Q12, Q21, Q22) umfaßt, der aus einem Feldeffekttransistor (FET), der in dem genannten Substrat gebildet ist, und einem Lastwiderstand (R11, R12, R21, R22) besteht, bei der die ersten Lastwiderstände (R11, R12) für die genannte erste Einheitszelle (1) und die zweiten Lastwiderstände (R21, R22) für die genannte zweite Einheitszelle (2) ein jeweiliges Schichtmuster haben, das sich über eine Substratoberfläche einer angrenzenden Einheitszelle innerhalb jedes der genannten Einheitszellenpaare erstreckt, dadurch gekennzeichnet, daß die genannten ersten Lastwiderstände (R11, R12) und die genannten zweiten Lastwiderstände (R21, R22) auf verschiedenen Isolierschichten (8, 9) gebildet sind.

2. Eine statische Halbleiterspeicheranordnung mit wahlfreiem Zugriff nach Anspruch 1, in der:

jede der genannten ersten Einheitszellen (1) ferner eine erste Spannungsquellenleitung (Vcc1) zum Zuführen einer Quellenspannung zu der genannten ersten Einheitszelle umfaßt; und

jede der genannten zweiten Einheitszellen (2) ferner eine zweite Spannungsquellenleitung (Vcc2) zum Zuführen einer Quellenspannung zu der genannten zweiten Einheitszelle umfaßt,

bei der:

die genannten ersten Lastwiderstände (R11, R12) der genannten ersten Einheitszelle (1) und die genannte erste Spannungsquellenleitung (Vcc1) auf einer ersten Isolierschicht (8) gebildet sind, die über dem genannten Substrat (7) gebildet ist; und

die genannten zweiten Lastwiderstände (R21, R22) der genannten zweiten Einheitszelle (2) und die genannte zweite Spannungsquellenleitung (Vcc2) auf einer zweiten Isolierschicht (9) gebildet sind, die über der genannten ersten Isolierschicht (8) gebildet ist.

3. Eine statische Halbleiterspeicheranordnung mit wahlfreiem Zugriff nach Anspruch 1, in der:

jede der genannten ersten Einheitszellen (1) ferner eine erste Spannungsquellenleitung (Vcc1) zum Zuführen einer Quellenspannung zu der genannten ersten Einheitszelle umfaßt, und

jede der genannten zweiten Einheitszellen (2) ferner eine zweite Spannungsquellenleitung (Vcc2) zum Zuführen einer Quellenspannung zu der genannten zweiten Einheitszelle umfaßt, bei der:

die genannte erste Spannungsquellenleitung (Vcc1) auf einer ersten Isolierschicht (8) gebildet ist, die über dem genannten Substrat (7) gebildet ist;

die genannten ersten Lastwiderstände (R11, R12) der genannten ersten Einheitszelle (1) auf einer dritten Isolierschicht (8') gebildet sind, die über der genannten ersten Isolierschicht (8) gebildet ist;

die genannte zweite Spannungsquellenleitung (Vcc2) auf einer zweiten Isolierschicht (9) gebildet ist, die über der genannten dritten Isolierschicht (8') gebildet ist; und

die genannten zweiten Lastwiderstände (R21, R22) der genannten zweiten Einheitszelle (2) auf einer vierten Isolierschicht (9') gebildet sind, die über der genannten zweiten Isolierschicht (9) gebildet ist.

4. Eine statische Halbleiterspeicheranordnung mit wahlfreiem Zugriff nach Anspruch 2, in der jede der genannten Einheitszellen (1, 2) ferner Transfertransistoren (T11, T12, T21, T22) umfaßt, die jeweils mit einem entsprechenden Invertertransistor verbunden sind und aus einem FET bestehen, der in dem genannten Substrat (7) gebildet ist und im peripheren Abschnitt der genannten Invertertransistoren (Q11, Q12, Q21, Q22) positioniert ist, zum Aussenden von Informationen darüber, ob der genannte Inverter in einem hohen Zustand oder niedrigen Zustand ist, an eine äußere Schaltung, bei der:

die zweiten Lastwiderstände (R21, R22), die auf der genannten zweiten Isolierschicht (9) gebildet sind, länger und dicker als die ersten Lastwiderstände (R11, R12) sind, die auf der genannten ersten Isolierschicht (8) gebildet sind.

5. Eine statische Halbleiterspeicheranordnung mit wahlfreiem Zugriff nach Anspruch 1, 2, 3 oder 4, bei der das genannte Substrat (7) ein Siliziumsubstrat ist und die genannten Isolierschichten Siliziumdioxid-(SiO&sub2;)-Schichten sind.

6. Eine statische Halbleiterspeicheranordnung mit wahlfreiem Zugriff nach Anspruch 1, 2, 3 oder 4, bei der die genannten ersten und zweiten Lastwiderstände (R11, R12, R21, R22) und die genannten Spannungsquellenleitungen (Vcc1, Vcc2) aus Polysilizium hergestellt sind.

7. Eine statische Halbleiterspeicheranordnung mit wahlfreiem Zugriff nach Anspruch 3 oder 4, bei der die Dicke der genannten Lastwiderstände kleiner als die Dicke der genannten Spannungsquellenleitungen ist.

8. Eine statische Halbleiterspeicheranordnung mit wahlfreiem Zugriff nach Anspruch 3, in der die genannten ersten und zweiten Spannungsquellenleitungen (Vcc1, Vcc2) jeweils aus einer Polysiliziumschicht gebildet sind, die eine Dicke hat, die größer als jene der ersten und zweiten Lastwiderstände (R11, R12, R21, R22) ist, und der genannte SRAM ferner eine Überspannungsschutzschaltung umfaßt, die aus der genannten Polysiliziumschicht gebildet ist, die eine größere Dicke hat.

9. Eine statische Halbleiterspeicheranordnung mit wahlfreiem Zugriff nach Anspruch 1, in der:

ein wesentlicher Teil des Schichtmusters der zweiten Lastwiderstände (R21, R22) über dem Schichtmuster der ersten Lastwiderstände (R11, R12) gebildet ist.

10. Eine statische Halbleiterspeicheranordnung mit wahlfreiem Zugriff nach Anspruch 4, in der die genannte zweite Spannungsquellenleitung (Vcc2) aus einer Polysiliziumschicht (15) gebildet ist, die zum Bilden der genannten zweiten Lastwiderstände (R21, R22) verwendet wird, und der genannte SRAM ferner eine Überspannungsschutzschaltung umfaßt, die aus der genannten Polysiliziumschicht der genannten zweiten Spannungsquellenleitung (Vcc2) gebildet ist.