DE69026530T2

DE69026530T2 - Halbleiteranordnung mit zwei leitenden Schichten und Verfahren zu ihrer Herstellung

Info

Publication number: DE69026530T2
Application number: DE69026530T
Authority: DE
Inventors: Tatsuya Kajita
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-05-20
Filing date: 1990-05-18
Publication date: 1996-09-12
Anticipated expiration: 2010-05-19
Also published as: EP0399881B1; JPH02306666A; EP0399881A2; US5391902A; KR940000993B1; EP0399881A3; DE69026530D1; JP2952887B2; US5468664A; KR900019127A

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft allgemein Halbleitervorrichtungen und Herstellungsverfahren davon, und insbesondere eine Halbleitervorrichtung, so wie einen elektrisch programmierbaren Nurlesespeicher (EPROM), welcher obere und untere Halbleiterschichten mit einer dazwischen angeordneten Isolatorschicht aufweist, und ein Verfahren zur Herstellung solch einer Halbleitervorrichtung, das einen Prozeß der Musterbildung der oberen und unteren Leiterschichten durch eine Art von Selbstausrichtung enthält.
Mit der Erhöhung bei der Integrationsdichte von Halbleitervorrichtungen gibt es nun striktere Forderungen die von jedem Element der Haltervorrichtung eingenommene Fläche zu reduzieren. Um solche Forderungen zu erfüllen und um feine Muster mit einer hohen Genauigkeit zu bilden, wird es wesentlich, eine Selbstausrichtungsmusterbildung unter Verwendung einer anisotropen Trockenätzung zu schaffen.
Zuerst wird eine Beschreibung von einem Beispiel eines herkömmlichen Musterbildungsverfahrens unter Verwendung der anisotropen Trockenätzung gegeben werden. In Fig. 1A ist eine untere Schicht 20 auf einein Substrat 80 gebildet, und eine obere Schicht 30 ist auf der unteren Schicht 20 und dem Substrat 80 gebildet. Wenn eine Resistmaskenschicht 60 auf der oberen Schicht 30 gebildet wird und eine Musterbildung unter Verwendung der anisotropen Trockenätzung vorgenommen wird, verbleibt ein Bereich der oberen Schicht 30 an dem gestuften Bereich als ein Seitenwandbereich 31, wie in Fig. 1B gezeigt. Dieser Seitenwandbereich 31 wird oft effektiv als eine Isolatorschicht verwendet, eine Maske, welche beim Implantieren von Verunreinigungen und dergleichen verwendet wird.
Auf der anderen Seite gibt es Fälle, wo die oberen und unteren Schichten 30 und 20 aus Materialien gemacht werden, die große Atzgeschwindigkeiten aufweisen. In solchen Fällen, wenn die in Fig. 2A gezeigten oberen und unteren Schichten 30 und 20 durch eine Art von Selbstausrichtung mit einem Muster versehen werden, kann ein Seitenwandbereich 32 nach der Musterbildung verbleiben, wie in Fig. 2B gezeigt. Dieser Seitenwandbereich 32 mag sich während nachfolgender Prozesse vom Substrat 80 entfernen und an einem anderen Teil des Substrats 80 anhaften. In anderen Worten, der Seitenwandbereich 32 kann zu einer Kontaminationsquelle werden und die Bildung von feinen Mustern auf der Oberfläche des Substrats 80 beeinträchtigen oder verhindern.
Als nächstes wird unter Bezugnahme auf Fig. 3 eine detailliertere Beschreibung der oben beschriebenen Probleme gegeben werden, auf die man bei Speicher- und Steuerelektroden eines EPROM stößt. Fig. 3 zeigt einen Querschnitt eines wesentlichen Teils eines Speichertransistors in einem sogenannten FLOTOX-Typ-EPROM. Eine Speicherelektrode 52, welche zum Beispiel aus einer Polysiliziumschicht gemacht ist, wird über eine Gate-Isolatorschicht 51 auf einem Halbleitersubstrat 1 gebildet. Eine Steuerelektrode 53 wird über eine Isolatorschicht 54, welche zum Beispiel aus Si&sub3;N&sub4; gemacht ist, auf der Speicherelektrode 52 gebildet. Ein Source-Drain-Gebiet 56, ein Zwischenschichtisolator 57 und eine Zusammenschaltungsschicht 58 werden gebildet, wie gezeigt.
Ein gestufter Bereich einer gewissen Art besteht immer auf dem Substrat 1 (Halbleiterchip). Zum Beispiel, wird eine Ausrichtungsmarkierung, welche aus Polysilizium gemacht ist, wie in dem Fall der Speicherelektrode 52, an einem peripheren Gebiet des Chips gebildet, und durch das Vorsehen dieser Ausrichtungsmarkierung wird ein gestufter Bereich gebildet. Aus diesem Grund wird, wenn die Isolatorschicht 54 und eine oberen Polysiliziumschicht, welche die Steuerelektrode 53 bildet, aufeinanderfolgend auf der Ausrichtungsmarkierung gebildet und die obere Polysiliziumschicht und eine untere Polysiliziumschicht, welche die Ausrichtungsmarkierung bildet, durch die Selbstausrichtung zu der gleichen Zeit wie das Bilden der Speicher- und Steuerelektroden 52 und 53 als Muster gebildet werden, ein Si&sub3;N&sub4;-Seitenwandbereich gebildet, wie oben beschrieben. Wenn ein gestufter Bereich in der unteren Polysiliziumschicht innerhalb des Chipgebietes existiert, wird in ähnlicher Weise ein isolierter Si&sub3;N&sub4;-Seitenwandbereich gebildet.
Daher besteht, wenn ein isolierter Seitenwandbereich in der oben beschriebenen Weise gebildet wird, ein Problem darin, daß es unmöglich ist, die Speicher- und Steuerelektroden 52 und 53 durch die Selbstausrichtung als Muster zu bilden, wenn nicht eine Maßnahme ergriffen wird zu verhindern, daß der Seitenwandbereich sich in einem späteren Prozeß von dem Substrat entfernt. Als ein Ergebnis kann die Integrationsdichte nicht verbessert werden.
Eine japanische offengelegte Patentanmeldung No. 1-276737 schlägt ein Verfahren zur Herstellung einer Halbleitervorrichtung vor, bei welcher mindestens ein peripherer Bereich einer ersten Schicht, welche ein Markierungsmuster bildet, durch eine zweite Schicht bedeckt ist. Jedoch gibt es in diesen Vorschlag keine Anregung die Probleme des Seitenwandbereichs zu eliminieren, wenn die oberen und unteren Polysiliziumschichten durch die Selbstausrichtung als Muster gebildet werden.
Bei der Musterbildung der gestapelten Struktur, welche eine untere Schicht, einen Zwischenschichtisolator und eine obere Schicht enthält, welche in dieser Folge gebildet werden, wird der Zwischenschichtisolator durch ein anisotropes Ätzen geätzt. Wenn die gestapelte Struktur durch ein isotropes Ätzen geätzt würde, würde die Kante des Zwischenschichtisolators weiter zu der Innenseite hin geätzt werden, verglichen mit den oberen und unteren Schichten. Aus diesem Grund kann das isotrope Ätzen nicht auf den Zwischenschichtisolator angewendet werden, und das anisotrope Ätzen muß für den Zwischenschichtisolator verwendet werden. Aber auf der anderen Seite wird ein Seitenwandbereich des Zwischenschichtisolators durch das anisotrope Ätzen erzeugt werden.
Um die Erzeugung des Seitenwandbereichs des Zwischenschichtisolators zu verhindern, ist es möglich eine der folgenden drei Maßnahmen zu ergreifen. Gemäß einer ersten Maßnahme wird die Kante der unteren Schicht vollständig durch den Zwischenschichtisolator bedeckt und die obere Schicht bedeckt den Zwischenschichtisolator in seiner Gesamtheit. Gemäß einer zweiten Maßnahme wird die Kante der unteren Schicht so als Muster gebildet, daß sie eine sich abwärts ausbreitende Konizität aufweist, und die Kante der unteren Schicht wird vollständig durch den Zwischenschichtisolator bedeckt, welcher in seiner Gesamtheit durch die obere Schicht bedeckt ist. Gemäß einer dritten Maßnahme wird die Kante der unteren Schicht nicht selbst ausgerichtet und die Kanten des Zwischenschichtisolators und der oberen Schicht sind auf der Innenseite der Kante der unteren Schicht angeordnet.
Jedoch erfordern die ersten und dritten Maßnahmen einen Positionierungsrand für die oberen und unteren Schichten, und es ist unmöglich feine Muster auszubilden. Auf der anderen Seite ist es schwierig die Breite der unteren Schicht zu steuern, wenn die zweite Maßnahme ergriffen wird, und die Breite der unteren Schicht kann wegen der konischen Kante nicht extrem klein gemacht werden.
Daher ist es, um feine Muster zu bilden, notwendig die oberen und unteren Schichten durch eine Selbstausrichtung als Muster zu bilden. Zusätzlich muß, um das Problem zu verhindern, das eingeführt wird, wenn die zweite Maßnahme ergriffen wird, die untere Schicht durch ein anisotropes Ätzen als Muster gebildet werden.
Es ist auch vom Patentdokument DE-A-3106202 eine EEPROM- Vorrichtung bekannt, die mit gestapelten leitenden Schichten verwirklicht ist. Die Vorrichtung beinhaltet einen MIS-Speichertransistor mit einer schwebenden Gate- Elektrode, und einen MIS-Typ-Transistorbereich mit einer Gate-Elektrode, die durch Musterbildung derselben Leiterschicht gebildet ist wie die schwebende Gate-Elektrode in der Peripherie des Speichertransistorbereichs.

ZUSAMMENFASSUNG DER ERFINDUNG

Dementsprechend ist es ein allgemeines Ziel der vorliegenden Erfindung eine neuartige und nützliche Halbleitervorrichtung und ein Herstellungsverfahren davon zu schaffen, bei welchen die oben beschriebenen Probleme eliminiert sind.
Ein anderes und spezifischeres Ziel der vorliegenden Erfindung ist es eine Halbleitervorrichtung zu schaffen, enthaltend: eine Basisschicht, ein Chipgebiet, das auf der Basisschicht gebildet ist, und ein peripheres Gebiet, welches das Chipgebiet auf der Basisschicht umgibt, wobei das Chipgebiet elektrisch gekoppelte Elemente enthält, welche einen Teil einer elektrischen Schaltung bilden, sowie die elektrisch gekoppelten Elemente zusammenschaltende Zusammenschaltungsmittel, wobei das periphere Gebiet ein anderes Gebiet ist als das Chipgebiet und keine Elemente enthält, welche die elektrische Schaltung bilden, wobei die Vorrichtung umfaßt: eine als Muster gebildete gestapelte Struktur, die auf der Basisschicht in sowohl dem Chipgebiet als auch dem peripheren Gebiet gebildet ist, wobei die als Muster gebildete gestapelte Struktur eine untere Schicht enthält, welche auf der Basisschicht gebildet ist, eine Zwischenschicht, welche auf der unteren Schicht gebildet ist, sowie eine auf der Zwischenschicht gebildete obere Schicht; wobei die obere Schicht und die Zwischenschicht gegen eine Seitenfläche der unteren Schicht in mihdestens einem Teil des Chipgebietes von einem Gebiet weg ausgerichtet sind, wo sich die Zwischenschicht und die obere Schicht jenseits der unteren Seitenfläche erstrecken; wobei das Gebiet, wo sich die Zwischenschicht und die obere Schicht jenseits der unteren Seitenfläche erstrecken, auf mindestens einen Teil des peripheren Gebiets begrenzt ist.
Gemäß der Halbleitervorrichtung der vorliegenden Erfindung ist es möglich zu verhindern, daß sich eine aus der Zwischenschicht gebildete Seitenwandschicht in dem peripheren Gebiet von der Basisschicht entfernt. Als Ergebnis ist es möglich die Herstellungsausbeute zu verbessern und die Kosten der Halbleitervorrichtung zu reduzieren.
Noch ein anderes Ziel der vorliegenden Erfindung ist es ein Verfahren zur Herstellung einer Halbleitervorrichtung zu schaffen, die eine Basisschicht, ein Chipgebiet, das auf der Basisschicht gebildet ist, und ein peripheres Gebiet, welches das Chipgebiet auf der Basisschicht umgibt, enthält, wobei das Chipgebiet elektrisch gekoppelte Elemente, welche einen Teil einer elektrischen Schaltung bilden, und die elektrisch gekoppelten Elemente zusammenschaltende Zusammenschaltungsmittel enthält, wobei das periphere Gebiet ein anderes Gebiet ist als das Chipgebiet und keine Elemente enthält, welche die elektrische Schaltung bilden; wobei das Verfahren den Schritt des Herstellens einer gestapelten Struktur umfaßt, die die Basisschicht, eine als Muster gebildete untere Schicht, die auf einer Oberfläche der Basisschicht gebildet ist, eine Zwischenschicht, welche die Oberfläche der Basisschicht in ihrer Gesamtheit einschließlich der unteren Schicht bedeckt, und eine obere Schicht, welche die Oberfläche der Zwischenschicht in ihrer Gesamtheit bedeckt, enthält, wobei die untere Schicht eine größere Ätzgeschwindigkeit als die Ätzgeschwindigkeit der Zwischenschicht aufweist, wobei die Schritte der Musterbildung der oberen und unteren Schichten in dem Chipgebiet auf der Basisschicht so ausgeführt werden, daß die obere Schicht und die Zwischenschicht in mindestens einem Teil des Chipgebiets weg von einem Gebiet, wo die Zwischenschicht und die obere Schicht sich jenseits der Seitenoberfläche der unteren Schicht erstrecken gegen eine Seitenoberfläche der unteren Schicht selbstausgerichtet sind; wobei das Gebiet, wo die Zwischenschicht und die obere Schicht sich jenseits der Seitenoberfläche der unteren Schicht erstrecken auf mindestens einen Teil des peripheren Gebiets begrenzt sind, und Musterbildung der oberen Schicht in dem peripheren Gebiet so, daß die Zwischenschicht und die obere Schicht eine Seitenoberfläche der unteren Schicht in mindestens einem Teil des Umfangsgebiets bedecken.
Gemäß dem Verfahren der vorliegenden Erfindung ist es möglich die Integrationsdichte und Herstellungsausbeute der Halbleitervorrichtung zu verbessern sowie die Herstellungskosten zu reduzieren.
Andere Ziele und weitere Merkmale der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung beim Lesen in Verbindung mit den beigefügten Zeichnungen ersichtlich.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1A und 1B sind Querschnittsansichten zur Erläuterung eines Beispiels eines herkömmlichen Musterbildungsverfahrens unter Verwendung der anisotorpen Trockenätzung;
Fig. 2A und 2B sind Querschnittsansichten zur Erläuterung eines weiteren Beispiels des herkömmlichen Verfahrens der Musterbildung von oberen und unteren Schichten mit großen Ätzgeschwindigkeiten;
Fig. 3 ist eine Querschnittsansicht, die einen wesentlichen Teil eines FLOTOX-Typ-EEPROM zeigt;
Fig. 4A bis 4C sind Querschnittsansichten zur Erläuterung eines Ausführungsbeispiels einer Halbleitervorrichtung gemäß der vorliegenden Erfindung;
Fig. 5A bis 5C sind Querschnittsansichten zur Erläuterung eines Ausführungsbeispiels eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung;
Fig. 6A bis 6C sind Draufsichten zur Erläuterung der Bildung eines spezifischen Musters; und
Fig. 7A bis 7G sind Querschnittsansichten an verschiedenen Teilen der in Fig. 6C gezeigten Struktur.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Zuerst wird eine Beschreibung gegeben werden von einem Ausführungsbeispiel einer Halbleitervorrichtung gemäß der vorliegenden Erfindung unter Bezugnahme auf Fig. 4A bis 4C. Fig. 4A bis 4C zeigen jeweils eine gestapelte Struktur mit einem Substrat 1, so wie eine Siliziumwafer, eine auf dem Substrat 1 gebildete untere Schicht 2, eine auf der unteren Schicht 2 gebildete Zwischenschicht 4, und eine auf der Zwischenschicht 4 gebildete obere Schicht 3.
In Fig. 4A bedeckt die obere Schicht 3 einen Bereich einer Seitenfläche der unteren Schicht 2, während die andere Seitenfläche der unteren Schicht 2 zusammen mit der oberen Schicht 3 durch eine Art von Seibstausrichtung als Muster gebildet ist.
In Fig. 4B sind beide Seitenflächen der unteren Schicht 2 zusammen mit der oberen Schicht 3 durch die Selbstaus richtung gemustert.
In Fig. 4C bedeckt die obere Schicht 3 beide Seitenflächen der unteren Schicht 2.
Gemäß diesem Ausführungsbeispiel der Halbleitervorrichtung existiert die zumindest die in Fig. 4A oder 4B gezeigte gestapelte Struktur innerhalb des Chipgebiets, während zumindest die in Fig. 4A oder 4C gezeigte gestapelte Struktur in dem peripheren Gebiet des Chips existiert. In anderen Worten, in dem peripheren Gebiet bedeckt die obere Schicht 3 einen Bereich oder alles der Seitenflächen an den gestuften Bereichen der unteren Schicht 2. Auf der anderen Seite, sind in dem Chipgebiet ein Bereich oder alles von den aus den oberen und unteren Schichten 3 und 2 gebildeten Mustern durch die Selbstausrichtung als Muster gebildet.
Als nächstes soll eine Beschreibung von einem Ausführungsbeispiel eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung unter Bezugnahme auf Fig. 5A bis 5C gegeben werden.
Wie in Fig. 5A gezeigt, wird die Oberfläche des Substrats 1, so wie die Siliziumwafer, thermisch oxidiert, um eine SiO&sub2;-Isolatorschicht 5 zu bilden. Dann wird die untere Schicht 2 aus Polysilizium durch eine bekannte chemische Dampfniederschlagung (CVD) gebildet. Die untere Schicht 2 wird durch eine (nicht gezeigte) Resistschicht selektiv maskiert, und die untere Schicht 2 wird in einem peripheren Gebiet PA teilweise entfernt. In anderen Worten, die untere Schicht 2 wird durch ein anisotropes Ätzen als Muster gebildet. Dieser Prozeß entspricht der vorher beschriebenen Musterbildung der Ausrichtungsmarkierung. In Fig. 5A bezeichnet CA ein Chipgebiet.
Als nächstes, wie in Fig. 5B gezeigt, wird eine bekannte CVD verwendet, um aufeinanderfolgend eine Si&sub3;N&sub4;- Zwischenschicht 4 und eine obere Schicht 3 aus Polysilizium auf der gesamten Fläche des Substrats 1 zu bilden, und eine Resistschicht 6 wird auf der oberen Schicht 3 gebildet. Die Resistschicht 6 wird so gebildet, daß sie den gestuften Bereich der unteren Schicht 2 in dem peripheren Gebiet PA maskiert.
Dann, wie in Fig. 5C gezeigt, wird eine bekannte anisotrope Trockenätzung verwendet, um aufeinanderfolgend die obere Schicht 3, die Zwischenschicht 4 und die untere Schicht 2 zu ätzen, welche durch Öffnungen in der Resistschicht 6 freigelegt sind.
Als ein Ergebnis wird das in Fig. 4B gezeigte Muster in dern Chipgebiet CA gebildet, und das in Fig. 4A gezeigte Muster wird in dem peripheren Gebiet PA gebildet. Weil die obere Schicht 3 und die Zwischenschicht 4 an dem gestuften Bereich der unteren Schicht 2 nicht geätzt sind, wird kein isolierter Seitenwandbereich erzeugt, wie vorher in Verbindung mit Fig. 2A und 2B beschrieben.
Beim gleichzeitigen Ätzen der oberen und unteren Schich ten 3 und 2 ist es wünschenswert, daß die Ätzgeschwindigkeit der oberen Schicht 3 größer als die Ätzgeschwindigkeit der unteren Schicht 2 ist und die Ätzgeschwindigkeit der unteren Schicht 2 größer eingestellt ist als die Ätzgeschwindigkeit der Zwischenschicht 4. Zusätzlich ist die Ätzgeschwindigkeit der Isolatorschicht 5 größer eingestellt als die Ätzgeschwindigkeit der Zwischenschicht 4.
Jedoch braucht die Ätzgeschwindigkeit der oberen Schicht 3 nicht größer sein als die der unteren Schicht 2, wenn kein Seitenwandbereich der oberen Schicht 3 nach dem Ätzen auf der Zwischenschicht 4 verbleiben würde. Zum Beispiel, selbst wenn die oberen und unteren Schichten 3 und 2 die gleiche Ätzgeschwindigkeit haben, würde kein Seitenwandbereich der oberen Schicht 3 nach dem Ätzen verbleiben, wenn die oberen und unteren Schichten 3 und 2 die gleiche Dicke haben.
Zum Beispiel, die oberen und unteren Schichten 3 und 2 können aus einem Material gemacht sein, das aus einer Polysilizium und Polycid enthaltenden Gruppe ausgewählt ist. Die Isolatorschicht 5 kann aus einem Material gemacht sein, das aus einer SiO&sub2; enthaltenden Gruppe ausgewählt ist. Die Zwischenschicht 4 kann aus einem Material gemacht sein, das aus einer SiN und TaO&sub3; enthaltenden Gruppe ausgewählt ist.
Als nächstes soll eine Beschreibung der Bildung eines spezifischen Musters durch Musterbildung der oberen und unteren Schichten 3 und 2 mit der Seibstausrichtung unter Bezugnahme auf Fig. 6A bis 6C gegeben werden.
Zum Beispiel, wird eine SiO&sub2;-Schicht, welche zu einer Gate-Isolatorschicht wird, auf einem Substrat gebildet, so wie einer Siliziumwafer, und eine Polysiliziumschicht wird auf der Oberfläche des Substrats zu einer Dicke von 100 bis 500 nm gebildet. Dann wird diese Struktur zu einem Muster gebildet, wie in Fig. 6A gezeigt. In Fig. 6A wird die untere Schicht 2 aus Polysilizium entfernt mit Ausnahme des Bereichs innerhalb des Chipgebiets CA und des Bereichs oberhalb der Ausrichtungsmarkierung AM innerhalb des peripheren Gebiets PA. In anderen Worten, die untere Schicht 2 wird durch ein anisotropes Ätzen als Muster gebildet. Die Ausrichtungsmarkierung AM ist normalerweise auf einer Schneidelinle SL angeordnet. In der unteren Schicht 2 sind Öffnungen 21 und 22 gebildet und diese Öffnungen 21 und 22 reichen zu der SiO&sub2;-Schicht.
Dann werden eine Si&sub3;N&sub4;-Zwischenschicht mit einer Dicke von 10 bis 50 nm und eine obere Schicht aus Polysilizium mit einer Dicke von 100 bis 500 nm aufeinanderfolgend auf der gesamten Substratfläche gebildet. Danach wird eine Resistschicht 7 auf der oberen Schicht gebildet, wie in Fig. 6B gezeigt. Ein Resistschichtbereich 7&sub1; der Resistschicht 7 maskiert den gestuften Bereich der unteren Schicht 2 an der Peripherie des Chipgebiets CA. Ein Resistschichtbereich 7&sub2; der Resistschicht 7 erstreckt sich über die Öffnung 21. Ein Resistschichtbereich 7&sub3; der Resistschicht 7 maskiert den gestuften Bereich der unteren Schicht 2 innerhalb der Öffnung 22. Ein Resist schichtbereich 7&sub4; der Resistschicht 7 maskiert einen isolierten Bereich der innerhalb der Öffnung 22 freillegenden Substratfläche. Zusätzlich maskieren Resistschichtbereiche 7&sub5; und 7&sub6; der Resistschicht 7 jeweils einen Bereich oder alles von dem gestuften Bereich der die Ausrichtungsmarkierung AN ausmachenden unteren Schicht 2.
Als nächstes wird eine bekannte anisotrope Trockenätzung verwendet, um die obere Schicht zu entfernen, welche durch die Öffnungen in der Resistschicht 7 freiliegt, und um danach die Zwischenschicht und die untere Schicht 2 zu entfernen, welche durch die Öffnungen in der Resistschicht 7 freiliegen. Als ein Ergebnis werden Muster 8&sub1; bis 8&sub6; gebildet, bei welchen mindestens die oberste Schicht aus Polysilizium besteht, wie in Fig. 6C gezeigt.
Es soll nun eine Beschreibung von Querschnitten der Muster 8&sub1; bis 8&sub6; durch Vergleichen von Fig. 6C mit Fig. 7A bis 7G gegeben werden. In Fig. 7A bis 7G wird angenommen, daß eine (nicht gezeigte) SiO&sub2;-Schicht, welche zu der Gate-Isolatorschicht wird, die Fläche des Substrats 1 bedeckt.
Ein Querschnitt des Musters 8&sub1; längs einer Linie A-A in Fig. 6C ist wie in Fig. 7A gezeigt. In Fig. 7A gibt es einen Bereich, wo der gestufte Bereich der unteren Schicht 2 durch die obere Schicht 3 bedeckt ist, und es gibt einen Bereich, wo die oberen und unteren Schichten 3 und 2 durch die Selbstausrichtungen als Muster gebildet sind. In anderen Worten, die in Fig. 7A gezeigte Struktur entspricht der in Fig. 4A gezeigte Struktur. Obwohl das Muster 8&sub1;, welches kein Element bildet, in der Peripherie des Chipgebiets CA gebildet ist, werden unter dem Gesichtspunkt der Nutzungseffizienz des Chipgebiets keine schwerwiegenden Probleme eingeführt.
Ein Querschnitt der Muster 8&sub3; und 8&sub4; entlang einer Linie B-B in Fig. 6C wirkt wie in Fig. 7B gezeigt. Das Muster 8&sub3; bildet die in Fig. 4A gezeigte Struktur und umgibt das Muster 8&sub4;. Das Muster 8&sub4; ist aus der oberen Schicht 3 gebildet, welche über die Zwischenschicht 4 mit dem Substrat 1 in Kontakt steht. Dieses Muster 8&sub4; wird für eine Gate-Elektrode eines Transistors verwendet, welcher eine in der Peripherie des Chipgebiets CA vorgesehene Eingangs/Ausgangs-Schaltung bildet. Weil die Anzahl von solchen Transistoren klein ist, führt die Existenz des Musters 8&sub3;, welches kein Element in der Peripherie dieser Transistoren bildet, unter den Gesichtspunkt der Nutzungseffizienz des Chipgebiets keine schwerwiegende Probleme ein.
Querschnitte der Muster 8&sub5; entlang von Linien C-C und D-D in Fig. 6C sind jeweils in Fig. 7C und 7D gezeigt. Die in Fig. 7C und 7D gezeigten Strukturen entsprechen jeweils den In Fig. 4B und 4C gezeigten Strukturen. Das Muster 8&sub5; ist so als Muster gebildet, daß ein Bereich der oberen Schicht 3 oberhalb des gestuften Bereichs der unteren Schicht 2, der die Ausrichtungsmarke AM bildet, durch ein Ätzen entfernt wird. Aus diesem Grund wird ein Seitenwandbereich 41, welcher von der Zwischenschicht 4 isoliert ist, in dem Querschnitt entlang der Linie C-C, wie in Fig. 7C gezeigt, erzeugt. Jedoch, wie in Fig. 7E gezeigt, welche eine perspektivische Ansicht von diesem Seitenwandbereich 41 zeigt, ist die Verlängerung des Seitenwandbereichs 41 durch die obere Schicht 3 bedeckt und wird sich während des späteren Prozesses nicht entfernen. Natürlich hat ein Querschnitt des Musters 8&sub6; auch die in Fig. 7D gezeigte Struktur.
Querschnitte des Musters 8&sub2; entlang Linien F-F und G-G in Fig. 6C sind jeweils in Fig. 7F und 7G gezeigt. In den in Fig. 7F gezeigten Querschnitt entlang der Linie F-F ist auch ein isolierter Seitenwandbereich 42 gebildet, jedoch ist eine Verlängerung von diesem Seitenwandbereich 42 durch die obere Schicht 3 bedeckt, welche verhindert, daß sich der Seitenwandbereich 42 entfernt.
Wie in Fig. 7F gezeigt, steht die obere Schicht 3, welche das Muster 8&sub2; bildet, innerhalb eines Gebiets, welches der in Fig. 6A gezeigten Öffnung 21 entspricht, über die Zwischenschicht 4 mit dem Substrat 1 in Kontakt. Auf der anderen Seite sind die oberen und unteren Schichten 3 und 2 in einem in Fig. 6A gezeigten Gebiet zwischen den Öffnungen 21 durch die Selbstausrichtung als Muster gebildet, wie in dem Querschnitt entlang der Linie G-G in Fig. 7G gezeigt, und die untere Schicht 2 wird zu einer isolierten Schicht 23. Zusätzlich wird die obere Schicht 3 zu einer kontinuierlichen Schicht 24, welche sich über die isolierten Schichten 23 erstreckt. Diese Struktur kann somit für das EPROM verwendet werden. In anderen Worten, die Isolierten Schichten 23 können als die Speicherelektroden verwendet werden, und die kontinuierliche Schicht 24, welche sich in einer Richtung erstreckt, kann als die gemeinsame Steuerelektrode verwendet werden.
Daher ist es möglich die Speicherelektrode 52 und die Steuerelektrode 53 zu erhalten, welche durch die Selbstausrichtung als Muster gebildet sind, wie in Fig. 3 gezeigt.
Die vorliegende Erfindung ist nicht auf die Anwendung auf EPROM's beschränkt. Die vorliegende Erfindung kann ähnlich auf jedwede Halbleitervorrichtungen mit einem schwebenden Gate angewendet werden, so wie ein elektrisch löschbares PROM (EEPROM).
Bei den beschriebenen Ausführungsbeispielen werden die obere Schicht 3, die Zwischenschicht (Zwischenschichtisolator) 4 und die untere Schicht 2 mit der Selbstausrichtung unter Verwendung des anisotropen Trockenätzens geätzt. Jedoch braucht aus den oben beschriebenen Gründen nur die Zwischenschicht 4 durch ein anisotropes Ätzen geätzt werden. Für die oberen und unteren Schichten 3 und 2 kann jedwedes geeignetes Ätzen verwendet werden. In anderen Worten, die obere Schicht 3 kann durch ein anisotropes Ätzen oder ein isotropes Ätzen geätzt werden, und die untere Schicht 2 kann ähnlich durch ein anisotropes Ätzen oder ein isotropes Ätzen geätzt werden, solange die Zwischenschicht 4 durch ein anisotropes Ätzen geätzt wird.

Claims

1. Halbleitervorrichtung, umfassend:

eine Basisschicht (1, 5), ein Chipgebiet (CA), das auf der Basisschicht gebildet ist, und ein peripheres Gebiet (PA), welches das Chipgebiet auf der Basisschicht umgibt, wobei das Chipgebiet elektrisch gekoppelte Elemente, welche einen Teil einer elektrischen Schaltung bilden, und die elektrisch gekoppelten Elemente zusammenschaltende Zusammenschaltungsmittel enthält, wobei das periphere Gebiet ein anderes Gebiet als das Chipgebiet ist und keine Elemente enthält, welche die elektrische Schaltung bilden, welche Vorrichtung umfaßt:

eine als Muster gebildete gestapelte Struktur, die in sowohl dem Chipgebiet (CA) als auch dem peripheren Gebiet (PA) auf der Basisschicht (1, 5) gebildet ist, wobei die als Muster gebildete gestapelte Struktur eine untere Schicht (2), welche auf der Basisschicht gebildet ist, eine Zwischenschicht (4), welche auf der unteren Schicht gebildet ist, und eine obere Schicht (3), die auf der Zwischenschicht gebildet ist, enthält; wobei die obere Schicht und die Zwischenschicht in mindestens einem Teil des Chipgebiets weg von einem Bereich, wo die Zwischenschicht und die obere Schicht sich jenseits der Kante der unteren Seitenfläche erstrecken, zu einer Seitenfläche der unteren Schicht ausgerichtet sind; wobei der Bereich, wo die Zwischenschicht und die obere Schicht sich jenseits der Kante der unteren Oberfläche erstrecken, auf mindestens einen Teil des peripheren Gebiets begrenzt ist.

2. Halbleitervorrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß weiterhin ein Substrat (1) vorgesehen ist, auf welchem die Basisschicht (5) gebildet ist, wobei die Zwischenschicht (4) aus einem Material mit einer kleineren Ätzgeschwindigkeit als eine Ätzgeschwindigkeit eines die Basisschicht (5) bildenden Materials gemacht ist, wobei die untere Schicht (2) aus einem Material mit einer größeren Ätzgeschwindigkeit als die Ätzgeschwindigkeit des die Zwischenschicht bildenden Materials gemacht ist.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die oberen und unteren Schichten (3, 2) aus einem Material gemacht sind, das aus einer Polysilizium und Polycidd enthaltenden Gruppe ausgewählt ist.

4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Basisschicht (5) aus einem Material gemacht ist, das aus einer SiO&sub2; enthaltenden Gruppe ausgewählt ist.

5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Zwischenschicht (4) aus einem Material gemacht ist, das aus einer SiN und Ta&sub2;O&sub3; enthaltenden Gruppe ausgewählt ist.

6. Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Basisschicht (1, 5), einem Chipgebiet (CA), das auf der Basisschicht gebildet ist, und einem peripheren Gebiet (PA), welches das Chipgebiet auf der Basisschicht umgibt, wobei das Chipgebiet elektrisch gekoppelte Elemente, welche einen Teil einer elektrischen Schaltung bilden, und die elektrisch gekoppelten Elemente zusammenschaltende Zusammenschaltungsmittel enthält, wobei das periphere Gebiet ein anderes Gebiet als das Chipgebiet ist und keine Elemente enthält, welche die elektrische Schaltung bilden; welches Verfahren den Schritt der Herstellung an einer gestapelten Struktur umfaßt, die die Basisschicht (1, 5), eine als Muster ausgebildete untere Schicht (2), die auf einer Fläche der Basisschicht gebildet ist, eine Zwischenschicht (4), welche die Fläche der Basisschicht in ihrer Gesamtheit einschließlich der unteren Schicht bedeckt, und eine obere Schicht (3), welche die Fläche der Zwischenschicht in ihrer Gesamtheit bedeckt, umfaßt, wobei die untere Schicht eine größere Ätzgeschwindigkeit als die Ätzgeschwindigkeit der Zwischenschicht aufweist, wobei die Schritte der Musterbildung der oberen und unteren Schichten (3, 2) in dem Chip gebiet (CA) auf der Basisschicht (1, 5) so ausgeführt werden, daß die obere Schicht (3) und die Zwschenschicht (4) in mindestens einem Teil des Chipgebiets weg von einem Gebiet, wo die Zwischenschicht und die obere Schicht sich jenseits der Kante der unteren Fläche erstrecken, zu einer Seitenfläche der unteren Schicht (2) selbstausgerichtet sind; wobei das Gebiet, wo die Zwischenschicht und die obere Schicht sich jenseits der Kante der unteren Fläche erstrecken, auf mindestens einen Teil des peripheren Gebiets beschränkt ist, und Musterbildung der oberen Schicht (3) in dem peripheren Gebiet (PA) so ist, daß die Zwischenschicht (4) und die obere Schicht (3) eine Randfläche der unteren Schicht (2) in mindestens einem Teil des peripheren Gebiets bedecken.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Basisschicht (5) auf einem Substrat (1) gebildet ist, wobei die Basisschicht eine größere Ätzgeschwindigkeit als die Ätzgeschwindigkeit der Zwischenschicht (4) hat.

8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die obere Schicht (3) eine größere Ätzgeschwindigkeit als eine Ätzgeschwindigkeit der unteren Schicht (2) hat.

9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die oberen und unteren Schichten (3, 2) aus einem Material gemacht sind, das aus einer Polysilizium und Polycid enthaltenden Gruppe ausgewählt ist.

10. Verfahren nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß die Basisschicht (5) aus einem Material gemacht ist, das aus einer SiO&sub2; enthaltenden Gruppe ausgewählt ist.

11. Verfahren nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, daß die Zwischenschicht (4) aus einem Material gemacht ist, das aus einer SiN und Ta&sub2;O&sub3; enthaltenden Gruppe ausgewählt ist.

12. Verfahren nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, daß die zwei Musterbildungsschritte zum Ätzen von mindestens der Zwischenschicht (4) von einem anisotropen Trockenätzen Gebrauch machen.

13. Verfahren nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, daß die untere Schicht so als Muster gebildet ist, daß Seitenflächen der unteren Schicht und Teile der Fläche der Basisschicht freigelegt werden, und daß der Schritt der Musterbildung der oberen Schicht (3) so ausgeführt wird, daß die obere Schicht und die Zwischenschicht (4) in mindestens einem Teil des Chipgebiets (CA) auf der Basisschicht (1, 5) zu einer Kantenfläche der unteren Schicht (2) selbstausgerichtet sind.

14. Verfahren nach einem der Ansprüche 6 bis 13, dadurch gekennzeichnet, daß der Schritt der Musterbildung der oberen Schicht (3) in dem peripheren Gebiet (PA) absichtlich eine als Muster gebildete gestapelte Struktur auf der Basisschicht (1, 5) übrigläßt, wobei die Zwischenschicht (4) und die obere Schicht der als Muster gebildeten gestapelten Struktur mindestens eine Seitenfläche der unteren Schicht (2) bedecken.