JPS60224278A - Ｎ型トランジスタ - Google Patents
Ｎ型トランジスタInfo
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- JPS60224278A JPS60224278A JP8097184A JP8097184A JPS60224278A JP S60224278 A JPS60224278 A JP S60224278A JP 8097184 A JP8097184 A JP 8097184A JP 8097184 A JP8097184 A JP 8097184A JP S60224278 A JPS60224278 A JP S60224278A
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- metal
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Landscapes
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非晶質シリコン（以下、ａ−Ｅｌｉ と称す
。）を用いたＮ型トランジスタの構造に関し、更に詳細
には、ａ−８ｉ膜の厚さを規定し、ソース。
。）を用いたＮ型トランジスタの構造に関し、更に詳細
には、ａ−８ｉ膜の厚さを規定し、ソース。
ドレイン電極のコンタクトとしてＮｆｆ１のａ−８ｉ膜
を無＜Ｌ７’ＣＮｆｆ１トランジスタの構造に関するも
のである。
を無＜Ｌ７’ＣＮｆｆ１トランジスタの構造に関するも
のである。
近年、 ５ｉＨ４（モノシラン）ガスのプラズマ分解な
どにより水素化ａ−８ｉの形成が可能になジ、それに伴
いＰ導電製、及びＮ導を型などａ−８ｉ膜価電子制御が
出来るようになり、ガラスなどの絶縁基板上にａ−８１
を用いた薄膜トランジスタ（以下、ＴＰＴと称す。）の
研究が盛んになってきた。
どにより水素化ａ−８ｉの形成が可能になジ、それに伴
いＰ導電製、及びＮ導を型などａ−８ｉ膜価電子制御が
出来るようになり、ガラスなどの絶縁基板上にａ−８１
を用いた薄膜トランジスタ（以下、ＴＰＴと称す。）の
研究が盛んになってきた。
ａ−８ｉＴＦＴの応用は種々考えられるが、特にガラス
などの基板上に透明電極とともにマトリックス状に配置
し液晶を駆動する、いわゆるアクティブマトリックス基
板による平面ディスプレイが注目されている、 第１図は、アクティブマトリックス基板に用いられる従
来のａ−８ｉＴＰＴの断面図である。
などの基板上に透明電極とともにマトリックス状に配置
し液晶を駆動する、いわゆるアクティブマトリックス基
板による平面ディスプレイが注目されている、 第１図は、アクティブマトリックス基板に用いられる従
来のａ−８ｉＴＰＴの断面図である。
第１図でａ−８ｉＴＰＴは、ガラスなどの絶縁基板１上
にＭＯ（モリブデン）などの金属で２０００χ程度の厚
さにゲート電極２を形成し、更にゲート電極２を完全に
覆うようにＳ１Ｏ，（酸化シリコン）、あるいはＳｉ３
Ｎ、（窒化シリコン）なとのゲート絶縁膜６を２０００
〜６０００λに配し、選択的にノンドープのａ−８ｉ膜
４を厚さ２０００〜４０００Ｈに形成し、その後層間絶
縁膜５となるＳ１０．などを配し、選択的にＰ（リン）
ドープのＮ ａ−８ｉ 膜６ 、 ７ ｆ ５００ Ｘ
程度、及びＡｔ（フルミニューム）などのソース電極８
、ドレイン電極９を配した構造から成っている。
にＭＯ（モリブデン）などの金属で２０００χ程度の厚
さにゲート電極２を形成し、更にゲート電極２を完全に
覆うようにＳ１Ｏ，（酸化シリコン）、あるいはＳｉ３
Ｎ、（窒化シリコン）なとのゲート絶縁膜６を２０００
〜６０００λに配し、選択的にノンドープのａ−８ｉ膜
４を厚さ２０００〜４０００Ｈに形成し、その後層間絶
縁膜５となるＳ１０．などを配し、選択的にＰ（リン）
ドープのＮ ａ−８ｉ 膜６ 、 ７ ｆ ５００ Ｘ
程度、及びＡｔ（フルミニューム）などのソース電極８
、ドレイン電極９を配した構造から成っている。
第２図はチャンネル長が１０μｍ１チヤンネル幅が１０
０ μｍの第１図に示しｆ（ａ−８ｉＴＦＴの電気特性
を示すもので、ゲート電圧ＶＧが２０及び０■である時
のドレイン電流工９の比は６桁以上アリ、前記したアク
ティブマトリックス基板用としては満足いく特性が得ら
れている。
０ μｍの第１図に示しｆ（ａ−８ｉＴＦＴの電気特性
を示すもので、ゲート電圧ＶＧが２０及び０■である時
のドレイン電流工９の比は６桁以上アリ、前記したアク
ティブマトリックス基板用としては満足いく特性が得ら
れている。
しかしながら、このアクティブマトリックス基板は第１
図の説明からも明らかなように集積回路製造技術で作ら
ｎｌかっディスプレイとして最低２〜６インチの画面サ
イズが要求されるため、製造コストが大きくなｐ実用化
のための大きな障害となっている。
図の説明からも明らかなように集積回路製造技術で作ら
ｎｌかっディスプレイとして最低２〜６インチの画面サ
イズが要求されるため、製造コストが大きくなｐ実用化
のための大きな障害となっている。
本発明は以上の事情に鑑みてなされたもので、従来のａ
−８ｉＴＦＴの製造工程を低減し、より低コストで製造
可能なａ−８１ＴＰＴの構造を提供することを目的とす
る。
−８ｉＴＦＴの製造工程を低減し、より低コストで製造
可能なａ−８１ＴＰＴの構造を提供することを目的とす
る。
本発明のＮ型トランジスタは絶縁基板上に配したゲート
電極と、前記ゲート電極上に配した絶縁膜と、前記絶縁
膜上に厚さがα４５μｍから［１９０μｍの間になるよ
うに形成したノンドープの非晶質シリコン膜と、前記非
晶質シリコン膜上に互いに離間し、かつ前記ゲート電極
と少くなくともその一部が重なるように配された金属膜
から成るソース電極、及びドレイン電極から成ることを
特徴とする。
電極と、前記ゲート電極上に配した絶縁膜と、前記絶縁
膜上に厚さがα４５μｍから［１９０μｍの間になるよ
うに形成したノンドープの非晶質シリコン膜と、前記非
晶質シリコン膜上に互いに離間し、かつ前記ゲート電極
と少くなくともその一部が重なるように配された金属膜
から成るソース電極、及びドレイン電極から成ることを
特徴とする。
以下、図面に従がって本発明の詳細な説明する。
第５図は本発明のａ−８１のＮ型トランジスタの断面図
を示す図で、１は石英、あるいはソーダガラスなどの絶
縁基板で、絶縁基板１上に、ＭｏあるいはＯｒ （クロ
ム）などの金属膜を厚さ２０００Ｘ程度に選択的に形成
してゲート金属２とする。
を示す図で、１は石英、あるいはソーダガラスなどの絶
縁基板で、絶縁基板１上に、ＭｏあるいはＯｒ （クロ
ム）などの金属膜を厚さ２０００Ｘ程度に選択的に形成
してゲート金属２とする。
次にゲート金属２上にゲート金−２全完全に覆って５ｉ
ｎ２． あるいはＳｉ、Ｎ４．あるいはそれら全積層し
てゲート絶縁膜６を形成する。この時ゲート絶縁膜３の
厚さは、ＴＰＴのスレーショルド電圧低減の目的で、従
来６０００１以下とすることが多かったが、本発明の構
造では、ゲート電圧が０■の時のドレイン電流を低減す
るために６０００〜４ｏｏｏｉの厚さにすることも有効
である。次にゲート金属２に重ねてノンドープのａ−８
ｉ膜４を０．４５μｍから０．９０μｍの厚さに選択的
に形成する。その後Ｓｉｎ、などである層間絶縁膜５を
形成し、それ全選択的に開孔して、ｈｌなどのソース電
極８、ドレイン電極９を選択的に配してＴＰＴを完成さ
せる。
ｎ２． あるいはＳｉ、Ｎ４．あるいはそれら全積層し
てゲート絶縁膜６を形成する。この時ゲート絶縁膜３の
厚さは、ＴＰＴのスレーショルド電圧低減の目的で、従
来６０００１以下とすることが多かったが、本発明の構
造では、ゲート電圧が０■の時のドレイン電流を低減す
るために６０００〜４ｏｏｏｉの厚さにすることも有効
である。次にゲート金属２に重ねてノンドープのａ−８
ｉ膜４を０．４５μｍから０．９０μｍの厚さに選択的
に形成する。その後Ｓｉｎ、などである層間絶縁膜５を
形成し、それ全選択的に開孔して、ｈｌなどのソース電
極８、ドレイン電極９を選択的に配してＴＰＴを完成さ
せる。
次に、ａ−８１膜４を０．４５〜０．９０μｍにした理
由について述べる。第４図はａ−８ｉＴＦＴでソース電
極、及びドレイン電極部にＮ＋のａ−ｓｌｌｌを配さな
い場合でチャンネルを形成するノンドープのａ−８ｉ膜
の厚さが０．４ μｍの場合と、０．９５μｍの場合の
電気特性を示すもので第２図のものと対応し、それぞれ
特性Ａが０．４μｍの場合を、特性Ｂが０．９５μｍの
場合を示し、それぞｎゲート電圧ＶＧ がＯｖの場合と
、２０Ｖの場合を示している。この図でａ−８１膜厚が
０．４μｍの場合ＶＧ ＝ ＯＶ で、ドレイン電流■
１ はドレイン電圧ＶＤ に対して指数関数的に急速に
増大してＶＤ＝１０Ｖで１×１０””’Ａ以上、ＶＤ＝
２０ ＶテｌＸ１０−’Ａ以上の値になっている。一方
、ａ−８ｉ膜厚が０．９５μｍの場合ＶＧ＝ ｏ ｖ
０時ドレイン電流は第２図の場合と比べても半桁程度の
上昇でＶＤ＝２０Ｖでも１×１０″″ＩＩＡ以下となっ
ている。第５図はａ−８ｉ膜厚が０．４μｍの場合の工
。−ＶＧの特性をＶＤ＝１０ｖ一定としてｖＧ が−１
０Ｖから２０Ｖの範囲で取ったものであるがｖＯが負側
へ行くに従って工ゎがいったん低下して、再び増加して
いることがわかる。
由について述べる。第４図はａ−８ｉＴＦＴでソース電
極、及びドレイン電極部にＮ＋のａ−ｓｌｌｌを配さな
い場合でチャンネルを形成するノンドープのａ−８ｉ膜
の厚さが０．４ μｍの場合と、０．９５μｍの場合の
電気特性を示すもので第２図のものと対応し、それぞれ
特性Ａが０．４μｍの場合を、特性Ｂが０．９５μｍの
場合を示し、それぞｎゲート電圧ＶＧ がＯｖの場合と
、２０Ｖの場合を示している。この図でａ−８１膜厚が
０．４μｍの場合ＶＧ ＝ ＯＶ で、ドレイン電流■
１ はドレイン電圧ＶＤ に対して指数関数的に急速に
増大してＶＤ＝１０Ｖで１×１０””’Ａ以上、ＶＤ＝
２０ ＶテｌＸ１０−’Ａ以上の値になっている。一方
、ａ−８ｉ膜厚が０．９５μｍの場合ＶＧ＝ ｏ ｖ
０時ドレイン電流は第２図の場合と比べても半桁程度の
上昇でＶＤ＝２０Ｖでも１×１０″″ＩＩＡ以下となっ
ている。第５図はａ−８ｉ膜厚が０．４μｍの場合の工
。−ＶＧの特性をＶＤ＝１０ｖ一定としてｖＧ が−１
０Ｖから２０Ｖの範囲で取ったものであるがｖＯが負側
へ行くに従って工ゎがいったん低下して、再び増加して
いることがわかる。
これはＶＧ が負の時、チャンネルであるａ−８ｉ膜の
ゲート側が反転して正孔が誘起し、この正孔がソース、
及びドレインにＮ＋の障壁が無いため、ソース、゛ビレ
４フ間を流れるためと考えられる。
ゲート側が反転して正孔が誘起し、この正孔がソース、
及びドレインにＮ＋の障壁が無いため、ソース、゛ビレ
４フ間を流れるためと考えられる。
このようなＶＧ＝ ｏにおけるドレイン電流■っ の増
大は画素電極信号の保持機能の低下となり、白黒テレビ
用では階調ひずみを生じ、カラーテレビ用では色ひずみ
を生じディスプレイとして使用にたえないものとなる。
大は画素電極信号の保持機能の低下となり、白黒テレビ
用では階調ひずみを生じ、カラーテレビ用では色ひずみ
を生じディスプレイとして使用にたえないものとなる。
ところが、ａ−８ｉ膜厚を厚くしてゆくとＭ４図の説明
で述べた様に、この電流の増加は低減さｎてゆく。この
理由は明らかでないが、ａ、−８ｉ膜中のキャリアの拡
散とチャンネル部からコンタクト部へのキャリアの走行
が空間電荷制御によることが原因と考えられる。第６図
はａ−８ｉ膜のソース電極部からチャンネル方向へ沿う
エネルギーバンド図で（ａＪが蓄積で電子が誘起してい
る場合、（ｂ）が反転で正孔が誘起している場合である
。一般にノンドープのａ−８ｉ膜はわずかにＮ型の特性
を示しくａ）の場合、キャリアである電子が空間電荷制
御律速により比較的系にこの領域を走行するものと考え
ら詐る。一方（ｂ）では正孔は、Ｎ型の領域を走行せね
ばならず、空間電荷制御律速は極めて短い距離のａ−８
ｉ膜が薄い場合にあてはまり、距離が長くなると少数キ
ャリアの拡散が支配的になシ、ａ−Ｅｔｉ中の少数キャ
リアの拡散長は１μｍ以下であるので、走行キャリアは
急速に少なくなるものと考えら詐る。したがって正孔の
流ｎを抑える上記効果を得、所望のドレイン電流を得る
ためにはａ−８ｉ膜を０．４μｍ以上にする必要がある
。一方、ａ−８ｉ膜を厚くしてゆくと、電子の走行は空
間電荷制御律速からドリフトへ移行し電流は低下すると
考えられること、また、たとえばａ−８ｉ膜の成長をプ
ラノ？ Ｑ Ｖ Ｄ （Ｃｈｅｍｉｃａｌ’Ｖ’ａｐｅ
ｒ Ｄｅｐｏｓｉｔｉｏｎ ）で行うとすると、成長レ
ートは０．１〜ａ ５ ｎｍ／ｓｅｃ と低（ａ−ｓ１
膜ｋ ａ ９１ｔｍ以上にすると成長時間は１時間以上
かかることになる。こｎは生産上好ましくない。以上の
理由がらａ−８′ｉ膜の厚さは０４５μｍ〜α９０μｍ
の間にすることが適当である。
で述べた様に、この電流の増加は低減さｎてゆく。この
理由は明らかでないが、ａ、−８ｉ膜中のキャリアの拡
散とチャンネル部からコンタクト部へのキャリアの走行
が空間電荷制御によることが原因と考えられる。第６図
はａ−８ｉ膜のソース電極部からチャンネル方向へ沿う
エネルギーバンド図で（ａＪが蓄積で電子が誘起してい
る場合、（ｂ）が反転で正孔が誘起している場合である
。一般にノンドープのａ−８ｉ膜はわずかにＮ型の特性
を示しくａ）の場合、キャリアである電子が空間電荷制
御律速により比較的系にこの領域を走行するものと考え
ら詐る。一方（ｂ）では正孔は、Ｎ型の領域を走行せね
ばならず、空間電荷制御律速は極めて短い距離のａ−８
ｉ膜が薄い場合にあてはまり、距離が長くなると少数キ
ャリアの拡散が支配的になシ、ａ−Ｅｔｉ中の少数キャ
リアの拡散長は１μｍ以下であるので、走行キャリアは
急速に少なくなるものと考えら詐る。したがって正孔の
流ｎを抑える上記効果を得、所望のドレイン電流を得る
ためにはａ−８ｉ膜を０．４μｍ以上にする必要がある
。一方、ａ−８ｉ膜を厚くしてゆくと、電子の走行は空
間電荷制御律速からドリフトへ移行し電流は低下すると
考えられること、また、たとえばａ−８ｉ膜の成長をプ
ラノ？ Ｑ Ｖ Ｄ （Ｃｈｅｍｉｃａｌ’Ｖ’ａｐｅ
ｒ Ｄｅｐｏｓｉｔｉｏｎ ）で行うとすると、成長レ
ートは０．１〜ａ ５ ｎｍ／ｓｅｃ と低（ａ−ｓ１
膜ｋ ａ ９１ｔｍ以上にすると成長時間は１時間以上
かかることになる。こｎは生産上好ましくない。以上の
理由がらａ−８′ｉ膜の厚さは０４５μｍ〜α９０μｍ
の間にすることが適当である。
以上、本発明のＮｆｆ１）ランジスタは、ソース、ドレ
インのコンタクト部にＮ＋のａ−８１’ｉ配いさないこ
とで、製造工程が減ること＼、更にＮ＋のａ−８ｉ膜は
自然に酸化膜を作る傾向が強く、そのため従来、次の配
線メタルを形成する前に特別の処理が要るという工程上
の制約があったが、その必要もなくなる効果があシ、ａ
−８ｉＴＦＴの実用化に大きく貢献することが出来る。
インのコンタクト部にＮ＋のａ−８１’ｉ配いさないこ
とで、製造工程が減ること＼、更にＮ＋のａ−８ｉ膜は
自然に酸化膜を作る傾向が強く、そのため従来、次の配
線メタルを形成する前に特別の処理が要るという工程上
の制約があったが、その必要もなくなる効果があシ、ａ
−８ｉＴＦＴの実用化に大きく貢献することが出来る。
第１脂は、従来のａ−８ｉＴＦＴの断面図、第２図は、
第１図ａ−８ｉＴＦＴの電気特性、第３図は本発明のＮ
ｆｆ１のａ−８ｉＴＦＴ、第４〜６図は本発明のＮ型ａ
−８ｉＴＦＴの特性を説明するための電気特性で、符号
は １・・・・・・絶縁基板、 ２・・・・・・ゲート金属、 ６・・・・・・ゲート絶縁膜、 ４・・・・・・ａ−８ｉ膜、 ５・・・・・・層間絶縁膜、 ８・・・・・・ソース電極、 ９・・・・・・ドレイン電極。
第１図ａ−８ｉＴＦＴの電気特性、第３図は本発明のＮ
ｆｆ１のａ−８ｉＴＦＴ、第４〜６図は本発明のＮ型ａ
−８ｉＴＦＴの特性を説明するための電気特性で、符号
は １・・・・・・絶縁基板、 ２・・・・・・ゲート金属、 ６・・・・・・ゲート絶縁膜、 ４・・・・・・ａ−８ｉ膜、 ５・・・・・・層間絶縁膜、 ８・・・・・・ソース電極、 ９・・・・・・ドレイン電極。
Claims (1)
- 絶縁基板上に配したゲート電極と、前記ゲート電極上に
配した絶縁膜と、前記絶縁膜上に厚さが０．４５μｍか
ら０，９０μｍの間で形成した非晶質シリコン膜と、前
記非晶質シリコン膜上に互いに離間し、かつ前記ゲート
電極と少くなくともその一部が重なるように配された金
属膜から成るソース電極、及びドレイン電極から成るこ
とを特徴とするＮｆｆ１）ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097184A JPS60224278A (ja) | 1984-04-20 | 1984-04-20 | Ｎ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097184A JPS60224278A (ja) | 1984-04-20 | 1984-04-20 | Ｎ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224278A true JPS60224278A (ja) | 1985-11-08 |
Family
ID=13733398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8097184A Pending JPS60224278A (ja) | 1984-04-20 | 1984-04-20 | Ｎ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224278A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034339A (en) * | 1988-02-04 | 1991-07-23 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| US5053347A (en) * | 1989-08-03 | 1991-10-01 | Industrial Technology Research Institute | Amorphous silicon thin film transistor with a depletion gate |
| US5391902A (en) * | 1989-05-20 | 1995-02-21 | Fujitsu Limited | Semiconductor device and production method thereof |
-
1984
- 1984-04-20 JP JP8097184A patent/JPS60224278A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034339A (en) * | 1988-02-04 | 1991-07-23 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| US5391902A (en) * | 1989-05-20 | 1995-02-21 | Fujitsu Limited | Semiconductor device and production method thereof |
| US5468664A (en) * | 1989-05-20 | 1995-11-21 | Fujitsu Limited | Method of making semiconductor device with alignment marks |
| US5053347A (en) * | 1989-08-03 | 1991-10-01 | Industrial Technology Research Institute | Amorphous silicon thin film transistor with a depletion gate |
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