DE10246682A1

DE10246682A1 - Halbleiter-Vorrichtung

Info

Publication number: DE10246682A1
Application number: DE10246682A
Authority: DE
Inventors: Ippei Shimizu; Shu Shimizu
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-01-08
Filing date: 2002-10-07
Publication date: 2003-07-24
Also published as: US6744139B2; US20030127678A1; CN1431710A; JP2003203973A; TW559948B; KR20030060754A

Abstract

Es wird eine Halbleiter-Vorrichtung vorgestellt, die es ermöglicht, bei der Bildung der Kontaktlöcher die Anzahl der Maskierungsprozesse zu reduzieren. Die Halbleiter-Vorrichtung umfasst ein Halbleiter-Substrat (1), eine Gate-Struktur (9), eine Stoppschicht (11), eine isolierende Zwischenschicht (12), ein Kontaktloch (17), welches sich von der oberen Oberfläche (13) der isolierenden Zwischenschicht (12) zum Halbleiter-Substrat (1) erstreckt, ein in das Kontaktloch (17) eingebrachtes metallenes Material (18), eine erste metallene Verdrahtungsschicht (19), eine isolierende Zwischenschicht (20), ein Kontaktloch (23), welches sich von der oberen Oberfläche (21) der isolierenden Zwischenschicht (20) zur metallenen Verdrahtungsschicht (19) erstreckt, und ein Kontaktloch (24), welches sich von der oberen Oberfläche (21) der isolierenden Zwischenschicht (20) zur Gate-Elektrode (7) der Gate-Struktur (9) erstreckt. Das Kontaktloch (24) wird gleichzeitig mit dem Kontaktloch (23) gebildet.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter- Vorrichtung mit Gate-Strukturen.

Für Halbleiter-Vorrichtungen mit Gate-Strukturen ist ein herkömmliches Verfahren der Trennung von Elementen die wohlbekannte LOCOS-Technik (Local Oxidation of Silicon = Lokale Oxidation von Silizium). Fig. 13 ist eine Querschnittsansicht, die schematisch die Struktur einer Halbleiter-Vorrichtung veranschaulicht, bei der von der LOCOS-Technik Gebrauch gemacht wird. Wie in Fig. 13 gezeigt, beinhaltet eine herkömmlich Halbleiter- Vorrichtung ein Halbleiter-Substrat 100, eine Mehrzahl von MOS Transistoren 120 (von denen einer in der Zeichnung gezeigt ist) und eine isolierende Zwischenschicht 102, die z. B. aus einer Siliziumoxid-Schicht ausgebildet ist, wobei LOCOS- Trennschichten 101 für die Trennung zwischen jedem der MOS Transistoren 120 sorgen. In der Oberfläche des Halbleiter- Substrates 100 ist ein z. B. p-Wannen-Bereich 190 ausgebildet. Die MOS Transistoren 120 haben jeweils z. B. n-Source/Drain Bereiche 103, die im Wannen-Bereich 190 in vorbestimmten Abständen intervallartig angeordnet sind, und eine Gate-Struktur 110, die zwischen den Source/Drain Bereichen 103 angeordnet auf der Oberfläche des Halbleiter-Substrates 100 ausgebildet ist. Die Gate-Struktur 110 beinhaltet eine Schichtstruktur 200, in der eine Gate-Isolationsschicht 104, eine Polysilizium-Schicht 106, eine Wolframsilizid-Schicht 107 und eine Isolierschicht 109 übereinander gestapelt in dieser Reihenfolge vom Halbleiter- Substrat 100 aus gesehen angeordnet sind, und Seitenwände 105, die auf den Seitenflächen der Schichtstruktur 200 gebildet sind. Die Polysilizium-Schicht 106 und die Wolframsilizid- Schicht 107 bilden eine Gate-Elektrode 108 und die Isolierschicht 109 ist z. B. aus einer Siliziumoxid-Schicht ausgebildet. Die isolierende Zwischenschicht 102 wird auf dem Halbleiter-Substrat 100 gebildet um die Gate-Struktur 110 und die LOCOS-Trennschichten 101 zu bedecken.

In der oben beschriebenen Halbleiter-Vorrichtung ist ein Kontaktloch 111 in der isolierenden Zwischenschicht 102 ausgebildet, um eine Verbindung zwischen einer metallenen Verdrahtungsschicht (nicht dargestellt), die auf der isolierenden Zwischenschicht 102 ausgebildet werden soll, und einem der Source/Drain Bereiche 103 des MOS Transistors 120 bereitzustellen. Insbesondere wird, wie in Fig. 13 gezeigt, die isolierende Zwischenschicht mit Hilfe von strukturiertem Photolack 112, der auf der isolierenden Zwischenschicht 102 als Maske ausgebildet ist, selektiv trockengeätzt, um das Kontaktloch 111, das sich von der oberen Oberfläche der isolierenden Zwischenschicht 102 bis zum Halbleiter-Substrat 100 erstreckt, zu bilden. Nun kann sich das Kontaktloch 111, wenn es an der falschen Stelle ausgebildet ist, durch den Source/Drain Bereich 103 bis zum Wannen- Bereich 190 erstrecken. Unter diesen Bedingungen, wenn das Kontaktloch 111 mit einem metallenen Material gefüllt und eine metallene Verdrahtungsschicht auf der isolierenden Zwischenschicht 102 ausgebildet ist um mit dem metallenen Material verbunden zu sein, werden die metallene Verdrahtungsschicht und der Wannen-Bereich 190 miteinander verbunden.

Um einen solchen Kurzschluss zwischen der metallenen Verdrahtungsschicht und dem Wannen-Bereich 190 zu verhindern, wurde ein Verfahren zur Bildung einer Diffusionsschicht des gleichen Leitfähigkeittyps wie der der Source/Drain Bereiche 103 nach der Bildung des Kontaktlochs 111 verwendet - in diesem Fall eine p-Diffusionsschicht, die sich in dem Wannen-Bereich 190 am Boden des Kontaktlochs 111 ausbildet. Dieses Verfahren nennt sich eine "SAC (Self-Aligned Contact = Selbstanordnender Kontakt) Implantations-Technik".

Die oben erwähnte LOCOS-Technik konnte aufgrund der Bauelement- Miniaturisierung nicht länger den wachsenden Ansprüchen des Marktes genügen und es wurde daher eine STI (Shallow Trench Isolation = Flache-Graben-Trennung)-Technik als eine anderes Verfahren der Bauelement-Trennung gewählt. Bei der STI-Technik ist es jedoch selbst, wenn das SAC-Implantations-Verfahren angewendet wird, um das oben erwähnte Problem zu lösen, wegen des steil geneigten Grabens, der zur Bauelement-Trennung in dem Halbleiter-Substrat 100 gebildet wird, schwierig eine homogene p-Diffusionsschicht im Wannen-Bereich 190, der am Boden des Kontaktlochs 111 auftritt, auszubilden. Um mit diesem Problem fertig zu werden ist das bisher gewählte Verfahren, wie in Fig. 14 gezeigt, nach der Herstellung der MOS Transistoren 120 eine Stoppschicht 115 auf dem Halbleiter-Substrat 100 zu bilden, um die Oberfläche der Gate-Struktur 110 des MOS Transistors 120 zu bedecken, und dann die isolierende Zwischenschicht 102 auf dieser Stoppschicht 115 zu bilden. Diese Stoppschicht 115 ist z. B. aus Siliziumnitrid gebildet und wirkt als Ätzstopp, wenn ein Kontaktloch in der isolierenden Zwischenschicht 102 gebildet wird. Fig. 14 und 15, welche später beschrieben werden, sind Querschnittsansichten, die in schematischer Form den Aufbau einer Halbleiter-Vorrichtung veranschaulichen, welche STI- Isolierschichten 113 anstatt der LOCOS-Trennschichten 101 der Halbleiter-Vorrichtung, die in Fig. 13 dargestellt ist, verwenden.

Wie in Fig. 14 dargestellt, wird in der Absicht eine Verbindung zwischen einem der Source/Drain Bereiche 103 des MOS Transistors 102 und einer im oberen Teil gebildeten metallenen Verdrahtungsschicht (nicht dargestellt) bereitzustellen, die isolierende Zwischenschicht 102 zuerst selektiv mit Hilfe der als Ätzstopp wirkenden Stoppschicht 115 geätzt, um ein Kontaktloch 114 zu bilden. Danach wird, wie in Fig. 15 dargestellt, die freigelegte Stoppschicht 115 selektiv geätzt, um ein Kontaktloch 116 zu bilden, wodurch die Bildung eines Kontaktlochs 111 abgeschlossen wird, welches sich von der oberen Oberfläche der isolierenden Zwischenschicht 102 bis zum Halbleiter-Substrat 100 erstreckt. Das Herstellungsverfahren dieser Art für das Kontaktloch 111, welches sich so von der oberen Oberfläche der isolierenden Zwischenschicht 102 bis zum Halbleiter-Substrat 100 erstreckt, kann in zwei Teilschritte aufgeteilt werden: Den Schritt des Ätzens der isolierenden Zwischenschicht 102 und den Schritt des Ätzens der Stoppschicht 115, wobei die Menge an Halbleiter-Substrat-Material, das bei der Herstellung des Kontaktlochs 111 geätzt werden muss, reduziert werden kann. Dies verhindert einen Kurzschluss zwischen der oberen metallenen Verdrahtungsschicht und dem Wannen-Bereich 190.

Um oben gesagtes in konkreter Form zu veranschaulichen: die Menge an Überätztem bei der Herstellung von Kontaktlöchern sollte z. B. 30% der Dicke einer zu ätzenden Schicht sein. Wenn z. B. die isolierende Zwischenschicht 102 eine Dicke von 500 nm hat und keine Stoppschicht 115 ausgebildet ist wie bei der Halbleiter-Vorrichtung in Fig. 13, dann wird das Halbleiter- Substrat 100 bei der Bildung des Kontaktlochs 111 auf eine Tiefe von 150 nm von deren oberen Oberfläche her geätzt. In diesem Fall kann das Kontaktloch 111 sich bis zum Wannen-Bereich 190 erstrecken, wenn es an der falschen Stelle ausgebildet ist.

Bei der in Fig. 14 und 15 dargestellten Halbleiter-Vorrichtung mit der Stoppschicht 115 ist andererseits, obwohl der Schritt des Ätzens der Stoppschicht 115 nach dem Ätzen der isolierenden Zwischenschicht 102 zusätzlich vorgesehen werden muß, die Dicke der Stoppschicht 115 sehr dünn verglichen mit der isolierenden Zwischenschicht 102 und so wird die Menge an bei der Bildung des Kontaktloches 111 zu ätzendem Halbleiter-Substrat 100 geringer sein, als es der Fall sein würde, wenn die Halbleiter- Vorrichtung keine Stoppschicht 115 hätte. Um genauer zu sein: wenn die Stoppschicht 115 eine Dicke von 50 nm hat, wird das Halbleiter-Substrat 100 bei der Bildung des Kontaktlochs 116 bis in eine Tiefe von nur 15 nm von seiner oberen Oberfläche her geätzt. Daher wird das Kontaktloch 111, selbst wenn es an der falschen Position ausgebildet ist, sich, wie in Fig. 15 gezeigt, nicht bis zum Wannen-Bereich 190 erstrecken.

Wie danach bei der in Fig. 14 und 15 abgebildeten Halbleiter- Vorrichtung der Source/Drain Bereich 103 oder die Gate- Elektrode 108 der Gate-Struktur 110 mit der oberen metallenen Verdrahtungsschicht, die in der isolierenden Zwischenschicht 102 gebildet wird, verbunden wird, wird mehr im Detail mit Bezug auf Fig. 16 bis 20 beschrieben. Fig. 16 bis 20 sind Teilansichten der in Fig. 14 und 15 dargestellten Halbleiter- Vorrichtung.

Zuerst wird, wie in Fig. 16 dargestellt, der Source/Drain Bereich 103 und die Gate-Struktur 110 des MOS Transistors 120 gebildet und die Stoppschicht 115 wird auf dem Halbleiter- Substrat 100 gebildet, um die Oberfläche der Gate-Struktur 110 zu bedecken. Ferner wird die isolierende Zwischenschicht 102 auf der Stoppschicht 115 gebildet und der strukturierte Photolack 112 wird auf der isolierenden Zwischenschicht 102gebildet. Indem der Photolack 112 als Maske verwendet wird, wird die isolierende Zwischenschicht 102 selektiv geätzt, um das Kontaktloch 114 zu bilden, welches sich von der oberen Oberfläche der isolierenden Zwischenschicht 102 bis zur Stoppschicht 115 erstreckt. Dabei wird die Stoppschicht 115 als Ätzstopp verwendet. Danach wird, wie in Fig. 17 dargestellt, die freigelegte Stoppschicht 115 selektiv geätzt, um das Kontaktloch 116 zu bilden, wobei die Bildung des Kontaktlochs 111, welches sich von der oberen Oberfläche der isolierenden Zwischenschicht 102 bis zum Halbleiter-Substrat 100 erstreckt, vollendet wird.

Der bei der Bildung des Kontaktlochs 111 verwendete Photolack 112 wird entfernt und, wie in Fig. 18 dargestellt, wird ein neuer Photolack 112 mit einem vorbestimmten Muster auf der isolierenden Zwischenschicht 102 gebildet. Danach werden den Photolack 112 als Maske verwendend, die isolierende Zwischenschicht 102, die Stoppschicht 115 und die Isolierschicht 109 der Gate-Struktur 110 selektiv geätzt, um ein Kontaktloch 117, welches sich von der oberen Oberfläche der isolierenden Zwischenschicht 102 bis zur Gate-Elektrode 108 der Gate-Struktur 110 erstreckt, zu erzeugen. Dabei wird das Ätzen ohne Selektivität zwischen jeder der isolierenden Zwischenschicht 102, der Stoppschicht 115 und der Isolierschicht 109, aber mit Selektivität zwischen der Gate-Elektrode 108 und jeder der isolierenden Zwischenschicht 102, der Stoppschicht 115 und der Isolierschicht 109 ausgeführt. Da - um genauer zu sein -, wie oben beschrieben, die isolierende Zwischenschicht 102 und die Isolierschicht 109 aus Siliziumoxid-Schichten, die Stoppschicht 115 aus einer Siliziumnitrid-Schicht und der obere Teil der Gate- Elektrode 108 aus einer Wolframsilizid-Schicht 107 besteht, sollte das Kontaktloch 117 ohne Selektivität zwischen der Siliziumoxid Schicht und der Siliziumnitrid-Schicht, aber mit Selektivität zwischen der Wolframsilizid-Schicht 107 und jeder Siliziumoxid-Schicht und der Siliziumnitrid-Schicht, gebildet werden.

Danach wird, wie in Fig. 19 dargestellt, der Photolack 112 entfernt und metallene Materialien 118 und 121 werden in die Kontaktlöcher 111 bzw. 117 eingebracht. Danach wird auf der isolierenden Zwischenschicht 102 eine erste metallene Verdrahtungsschicht 119 gebildet um mit dem metallenen Material 118 verbunden zu sein, und eine erste metallene Verdrahtungsschicht 122 wird erzeugt um mit dem metallenen Material 121 verbunden zu sein. Dies stellt eine Verbindung her zwischen den Source/Drain Bereichen 103 und der oberen ersten metallenen Verdrahtungsschicht 119, sowie zwischen der Gate-Elektrode 108 der Gate-Struktur 110 und der oberen ersten metallenen Verdrahtungsschicht 122. Danach werden, wie in Fig. 20 dargestellt, zweite metallene Verdrahtungsschichten 127 und 128, die oberhalb der ersten metallenen Verdrahtungsschichten 119 und 122 ausgebildet sind, mit den metallenen Verdrahtungsschichten 119 bzw. 122 verbunden. Insbesondere wird eine isolierende Zwischenschicht 129 auf der isolierenden Zwischenschicht 102 gebildet, um die ersten metallenen Verdrahtungsschichten 119 und 122 zu bedecken. Die isolierende Zwischenschicht 129 wird dann mit Hilfe eines als Maske verwendeten Photolacks mit einem vorbestimmten Muster selektiv geätzt, um damit ein Kontaktloch 123, welches sich von der oberen Oberfläche der isolierenden Zwischenschicht 129 bis zur ersten metallenen Verdrahtungsschicht 119 erstreckt, und ein Kontaktloch 124, welches sich von der oberen Oberfläche der isolierenden Zwischenschicht 129 bis zur ersten metallenen Verdrahtungsschicht 122 erstreckt, zu bilden. Ferner werden metallene Materialien 125 und 126 in die Kontaktlöcher 123 bzw. 124 eingebracht. Danach wird durch die Bildung der zweiten metallenen Verdrahtungsschichten 127 und 128 auf der isolierenden Zwischenschicht 129, die mit den metallenen Materialien 125 bzw. 126 verbunden sein sollen, eine Verbindung zwischen der zweiten metallenen Verdrahtungschicht 127 und der ersten metallenen Verdrahtungschicht 119, sowie zwischen der zweiten metallenen Verdrahtungschicht 128 und der ersten metallenen Verdrahtungschicht 122 bereitgestellt. Daraus resultiert eine Verbindung zwischen dem Source/Drain Bereich 103 und der zweiten metallenen Verdrahtungsschicht 127, sowie zwischen der Gate-Elektrode 108 der Gate-Struktur 110 und der zweiten metallenen Verdrahtungsschicht 128.

Hier ist es, als eine Möglichkeit die Effizienz bei der Herstellung von Halbleiter-Vorrichtungen zu verbessern, allgemein gewünscht, die Anzahl der Maskierungs-Prozesse zu reduzieren. Bei dem in den Fig. 16 bis 20 dargestellten herkömmlichen Verfahren zur Herstellung von Halbleiter-Vorrichtungen, wird z. B. darüber nachgedacht die Kontaktlöcher 111 und 117 gleichzeitig zu bilden. Jedoch ist die simultane richtige Bildung der Kontaktlöcher 111 und 117 aus dem folgenden Grund schwierig. Wenn die Kontaktlöcher 111 und 117 zur gleichen Zeit durch Ätzen gebildet werden, welches für die Bildung des Kontaktloches 117 gemäß dem Abstand von der oberen Oberfläche der isolierenden Zwischenschicht 102 bis zur Oberfläche des Halbleiter- Substrates 100 (im folgenden als "Abstand x" bezeichnet) angewendet wird, kann das Kontaktloch 117 aufgrund der Differenz zwischen dem Abstand x und dem Abstand von der oberen Oberfläche der isolierenden Zwischenschicht 102 zur oberen Oberfläche der Gate-Elektrode 108 der Gate-Sruktur 110 (im folgenden als "Abstand y" bezeichnet) durch die Wolframsilizid-Schicht 107 reichen, selbst wenn das Ätzen selektiv gegenüber der Wolframsilizid-Schicht 107 der Gate-Elektrode 108 ist. Oder, wenn die Kontaktlöcher 111 und 117 zugleich gemäß dem Abstand y durch Ätzen zur Bildung des Kontaktlochs 117 gebildet werden, könnte die Ausbildung des Kontaktlochs 111 bis zum Halbleiter-Substrat 100 unvollständig sein.

Ferner, selbst wenn die isolierende Zwischenschicht 102 erst bis zur Stoppschicht 115 geätzt wird, wobei die Stoppschicht 115 als Ätzstopp verwendet wird, und dann die verbleibenden Teile gleichzeitig geätzt werden, ist es schwierig, die Kontaktlöcher 111 und 117 zur gleichen Zeit richtig zu bilden. Insbesondere während die Isolierschicht 109 zwischen der Stoppschicht 115 auf der Gate-Struktur 110 und der Gate-Elektrode 108 gebildet wird, ist zwischen der Stoppschicht 115 auf den Source/Drain Bereichen 103 und dem Halbleiter-Substrat 100 eine Oxidschicht (nicht gezeigt), welche während des Verfahrens nicht gänzlich entfernt werden konnte und welche verglichen mit der Isolierschicht 109 extrem dünn ist. Folglich wird es schwierig sein die Kontaktlöcher 111 und 117 zugleich richtig zu bilden, selbst wenn die isolierende Zwischenschicht 102 zuerst bis zur Stoppschicht 115 geätzt wird und dann die verbleibenden Teile zugleich geätzt werden, da die Struktur der verbleibenden Schichtteile verschieden ist. Wie oben beschrieben ist es bei dem herkömmlichen Verfahren zur Herstellung von Halbleiter-Vorrichtungen, das in den Fig. 16 bis 20 dargestellt wurde, mit Schwierigkeiten verbunden, die Anzahl der Maskierungsprozesse zu verringern.

Der vorliegenden Erfindung liegt die Aufgabe zu Grunde, eine Halbleiter-Vorrichtung bereit zu stellen, für welche die Anzahl der Maskierungprozesse bei der Bildung der Kontaktlöcher reduziert werden kann.

Die Aufgabe wird erfüllt durch eine Halbleiter-Vorrichtung gemäß Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Halbleiter-Vorrichtung nach der vorliegenden Erfindung beinhaltet ein Halbleiter-Substrat, eine Gate-Struktur, eine aktive Zone, eine Stoppschicht, eine erste isolierende Zwischenschicht, ein erstes Kontaktloch, ein metallenes Material, eine metallene Verdrahtungsschicht, eine zweite isolierende Zwischenschicht, ein zweites Kontaktloch und ein drittes Kontaktloch. Die Gate-Struktur ist selektiv auf dem Halbleiter- Substrat ausgebildet und besitzt eine Schichtstruktur, bei der eine Gate-Elektrode und eine Isolierschicht übereinander in dieser Reihenfolge beginnend vom Halbleiter-Substrat her angeordnet sind. Die aktive Zone ist in einer Hauptoberfläche des Halbleiter-Substrats ausgebildet. Die Stoppschicht bedeckt die ganze Oberfläche der Gate-Struktur und ist auf der aktiven Zone ausgebildet. Die erste isolierende Zwischenschicht ist auf der Stoppschicht ausgebildet. Das erste Kontaktloch erstreckt sich von der oberen Oberfläche der ersten isolierenden Zwischenschicht bis zur aktiven Zone. Das metallene Material ist in das erste Kontaktloch eingebracht. Die metallene Verdrahtungsschicht ist auf der ersten isolierenden Zwischenschicht ausgebildet um mit dem metallenen Material verbunden zu sein. Die zweite isolierende Zwischenschicht ist auf der ersten isolierenden Zwischenschicht ausgebildet, um die metallene Verdrahtungsschicht zu bedecken. Das zweite Kontaktloch erstreckt sich von der oberen Oberfläche der zweiten isolierenden Zwischenschicht durch die erste isolierende Zwischenschicht, die Stoppschicht und die Isolierschicht bis zur Gate-Elektrode der Gate- Struktur. Das dritte Kontaktloch erstreckt sich von der oberen Oberfläche der zweiten isolierenden Zwischenschicht bis zur metallenen Verdrahtungsschicht und ist flacher als das zweite Kontaktloch. Die Ätzrate für eine Schicht bei der Bildung des zweiten und dritten Kontaktlochs ist größer als die für die metallene Verdrahtungsschicht. Bei dieser Halbleiter-Vorrichtung wird ein zweites Kontaktloch zur Verfügung gestellt, welches sich von der oberen Oberfläche der zweiten isolierenden Zwischenschicht bis zur Gate-Elektrode der Gate-Struktur erstreckt. Dieses zweite Kontaktloch kann zur gleichen Zeit gebildet werden wie das dritte, welches sich von der oberen Oberfläche der zweiten isolierenden Zwischenschicht bis zur metallenen Verdrahtungsschicht erstreckt. Dementsprechend wird eine geringere Anzahl an Maskierungsprozessen benötigt, wenn die Herstellung der Halbleiter-Vorrichtung gemäß der zweiten Ausführung erfolgt, als nötig wären, wenn eine Halbleiter- Vorrichtung hergestellt wird, welche an Stelle des zweiten Kontaktlochs Kontaktlöcher beinhaltet, die unabhängig voneinander in der ersten und zweiten Isolierenden Zwischenschicht gebildet werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.

Von den Figuren zeigen:
Fig. 1 eine Querschnittsansicht der Struktur einer Halbleiter-Vorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 2 bis 10 Querschnittsansichten, die den Herstellungsprozess von Halbleiter-Vorrichtungen gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulichen;
Fig. 11 eine Querschnittsansicht, die eine Abänderung der Struktur einer Halbleiter- Vorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht;
Fig. 12 bis 15 Querschnittsansichten, die eine herkömmliche Struktur von Halbleiter-Vorrichtungen veranschaulichen;
Fig. 16 bis 20 Querschnittsansichten, die das Herstellungs-Verfahren einer herkömmlichen Halbleiter-Vorrichtung veranschaulichen.
Fig. 1 ist eine schematische Querschnittsansicht, die die Struktur einer Halbleiter-Vorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht. Wie in Fig. 1 gezeigt beinhaltet eine Halbleiter-Vorrichtung gemäß dieser bevorzugten Ausführungsform: ein Halbleiter-Substrat 1 mit darin in vorbestimmten Abständen intervallartig angeordneten Source/Drain Bereichen (aktive Zonen) 2; eine Gate- Struktur 9, die selektiv auf dem Halbleiter-Substrat 1 ausgebildet ist, und eine Schichtstruktur 50 besitzt, bei der eine das Gate isolierende Schicht 3, eine Gate-Elektrode 7 und eine Isolierschicht 8 schichtweise in dieser Reihenfolge vom Halbleiter-Substrat 1 her übereinander angeordnet sind; eine Stoppschicht 11, die auf dem Halbleiter-Substrat 1 ausgebildet ist, um die Oberfläche 30 der Gate-Struktur 9 zu bedecken; eine isolierende Zwischenschicht 12, die auf der Stoppschicht 11 ausgebildet ist; ein Kontaktloch 17, das sich von der oberen Oberfläche 13 der isolierenden Zwischenschicht 12 bis zu einer der Source/Drain Bereiche 2 des Halbleiter-Substrates 1 erstreckt; ein metallenes Material 18, das in das Kontaktloch 17 eingebracht ist; eine erste metallene Verdrahtungsschicht 19, die auf der isolierenden Zwischenschicht 12 ausgebildet ist, um mit dem metallenen Material 18 verbunden zu sein; eine isolierende Zwischenschicht 20, die auf der isolierenden Zwischenschicht 12 ausgebildet ist, um die erste metallene Verdrahtungsschicht 19 zu bedecken; ein Kontaktloch 23, das sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 bis zur ersten metallenen Verdrahtungsschicht 19 erstreckt; ein Kontaktloch 24, das sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 bis zur Gate-Elektrode 7 der Gate-Struktur 9 erstreckt; ein metallenes Material 25, das in das Kontaktloch 24 eingebracht ist; ein metallenes Material 26, das in das Kontaktloch 23 eingebracht ist; eine zweite metallene Verdrahtungsschicht 28, die auf der isolierenden Zwischenschicht 20 ausgebildet ist, um mit dem metallenen Material 26 verbunden zu sein; und eine zweite metallen Verdrahtungsschicht 27, die auf der isolierenden Zwischenschicht 20 ausgebildet ist, um mit dem metallenen Material 25 verbunden zu sein.
Die Gate-Struktur 9 hat ferner Seitenwände 4, die auf den seitlichen Oberflächen der Schichtstruktur 50 ausgebildet sind, und ist auf der Oberfläche des Halbleiter-Substrats 1 zwischen Source/Drain Bereichen 2 liegend ausgebildet. Die Gate- Elektrode 7 beinhaltet eine Polysilizium-Schicht 5 und eine Wolframsilizid-Schicht 6, welche schichtweise in dieser Reihenfolge vom Halbleiter-Substrat 1 her übereinander angeordnet sind. Das Halbleiter-Substrat 1 ist z. B. ein Halbleiter- Substrat vom p-Typ und die Source/Drain Bereiche 2 sind z. B. vom n-Typ. Die Source/Drain Bereiche 2 und die Gate-Struktur 9 bilden einen MOS Transistor 10. Es ist auch möglich einen Wannen-Bereich in der Oberfläche des Halbleiter-Substrates 1 zu bilden und dann die Source/Drain Bereiche 2 in diesem Wannen- Bereich zu bilden. Das Kontaktloch 17 beinhaltet ein Kontaktloch 15, das in der isolierenden Zwischenschicht 12 ausgebildet ist, und ein Kontaktloch 16, das in der Stoppschicht 11 ausgebildet ist. Die Isolierschicht 8 und die isolierenden Zwischenschichten 12 und 20 sind z. B. aus Siliziumoxid und die Stoppschicht 11 ist z. B. aus Siliziumnitrid ausgebildet. Die metallenen Materialien 18, 25 und 26 sind z. B. aus Wolfram und die erste metallene Verdrahtungsschicht 19 und die zweiten metallenen Verdrahtungsschichten 27 und 28 sind z. B. aus Aluminium gemacht.
Als nächstes wird ein Verfahren zur Herstellung dieser bevorzugten Ausführungsform des Halbleiter-Bauelements aus Fig. 1 beschrieben. Fig. 2 bis 10 sind Querschnittsansichten, die das Herstellungs-Verfahren für diese bevorzugte Ausführungsform der Halbleiter-Vorrichtung veranschaulichen. Zunächst wird, wie in Fig. 2 dargestellt, das Halbleiter-Substrat 1 vorbereitet und die Source/Drain Bereiche 2 des MOS Transistors 10 werden in der Oberfläche des Halbleiter-Substrates 1 gebildet. Die Gate- Struktur 9 mit der Schichtstruktur 50 wird selektiv auf dem Halbleiter-Substrat 1 gebildet, so dass die das Gate isolierende Schicht 3, die Gate-Elektrode 7 und die Isolierschicht 8 in dieser Reihenfolge vom Halbleiter-Substrat 1 her angeordnet sind. Danach wird, wie in Fig. 3 dargestellt, die Stoppschicht 11 auf dem Halbleiter-Substrat 1 gebildet, um die Oberfläche 30 der Gate-Struktur 9 zu bedecken.
Auf die Stoppschicht 11 wird, wie in Fig. 4 gezeigt, die isolierende Zwischenschicht 12 gebildet. Danach wird in die durch den Schritt aus Fig. 4 erhaltene Struktur das Kontaktloch 17, das sich von der oberen Oberfläche 13 der isolierenden Zwischenschicht 12 bis zum Halbleiter-Substrat 1 erstreckt, wie in Fig. 5 und 6 dargestellt, gebildet. Insbesondere wird, wie in Fig. 5 dargestellt, ein Photolack 14 mit einem vorbestimmten Muster mittels eines fotolithografischen Verfahrens auf der isolierenden Zwischenschicht 12 gebildet und den Photolack 14 als Maske verwendend wird die isolierende Zwischenschicht 12 selektiv geätzt, um das Kontaktloch 15 zu bilden, das sich von der oberen Oberfläche 13 der isolierenden Zwischenschicht 12 bis zur Stoppschicht 11 erstreckt. Dabei wird die Stoppschicht 11 als Ätzstopp verwendet und die isolierende Zwischenschicht 12 wird z. B. durch Trockenätzen mit Selektivität gegenüber der Stoppschicht 11 geätzt. Danach wird, wie in Fig. 6 dargestellt, die durch die Bildung des Kontaktlochs 15 freigelegte Stoppschicht 11 selektiv trockengeätzt, um das Kontaktloch 16 zu bilden, welches sich bis zu einer der Source/Drain Bereiche 2 erstreckt. Dies vollendet die Bildung des Kontaktlochs 17, welches sich von der oberen Oberfläche 13 der isolierenden Zwischenschicht 12 bis zum Halbleitersubstrat 1 erstreckt.
Danach wird, wie in Fig. 7 dargestellt, der für die Bildung des Kontaktlochs 17 verwendete Photolack 14 entfernt und das metallene Material 18 wird in das Kontaktloch 17 eingebracht. Auf der isolierenden Zwischenschicht 12 wird, wie in Fig. 8 dargestellt, die erste metallene Verdrahtungsschicht 19 gebildet, um mit dem metallenen Material 18 verbunden zu sein. Ferner wird auf der isolierenden Zwischenschicht 12, wie in Fig. 9 dargestellt, die isolierende Zwischenschicht 20 gebildet, um die erste Verdrahtungsschicht 19 zu bedecken. Danach wird in die durch den Verfahrensschritt aus Fig. 9 erreichte Struktur das Kontaktloch 24, welches sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 bis zur Gate-Elektrode 7 der Gate-Struktur 9, und das Kontaktloch 23, welches sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 bis zur ersten metallenen Verdrahtungsschicht 19 erstreckt, in einem einzigen Verfahrensschritt, wie in Fig. 10 dargestellt, gebildet. Insbesondere wird ein Photolack 22 mit einem vorbestimmten Muster auf der isolierenden Zwischenschicht 20 gebildet. Den Photolack 22 als Maske verwendend werden die isolierenden Zwischenschichten 12 und 20, die Stoppschicht 11 und die Isolierschicht 8 der Gate-Struktur 9 selektiv durch reaktives Ionenätzen entfernt, um damit zugleich die Kontaktlöcher 23 und 24 zu bilden.
Hier ist nun ein Unterschied zwischen dem Abstand von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 zur oberen Oberfläche der Gate-Elektrode 7 der Gate-Struktur 9 und dem Abstand von der oberen Oberfläche 21 der Isolierenden Zwischenschicht 20 zur ersten metallenen Verdrahtungsschicht 19. Daher müssen die isolierenden Zwischenschichten 12 und 20, die Stoppschicht 11 und die Isolierschicht 8 der Gate-Struktur 9 mit hoher Selektivität gegenüber der ersten metallenen Verdrahtungsschicht 19, geätzt werden. Da im allgemeinen Metalle wie Kupfer und Aluminium im Vergleich zu Siliziumoxid-Schichten und Siliziumnitrid-Schichten chemisch resistent gegenüber reaktiven Gasen wie CF₄ und CHF₃ sind, ist die Ätzrate für Metalle wie Aluminium beim reaktiven Ionenätzen wesentlich geringer als für Siliziumoxid- und Siliziumnitrid-Schichten. Aus der Tatsache, dass die isolierenden Zwischenschichten 12 und 20, sowie die Isolierschicht 8 aus Siliziumoxid-Schichten, die Stoppschicht 11 aus einer Siliziumnitrid-Schicht bestehen und die erste metallene Verdrahtungsschicht 19 aus Aluminium ist, folgt, dass die Anwendung von reaktivem Ionenätzen es für diese bevorzugte Ausführungsform erlaubt, die isolierenden Zwischenschichten 12 und 20, die Stoppschicht 11 und die Isolierschicht 8 der Gate- Struktur 9 mit hoher Selektivität gegenüber der ersten metallenen Verdrahtungsschicht 19 zu ätzen. In dem Herstellungs- Verfahren einer Halbleiter-Vorrichtung gemäß der bevorzugten Ausführungsform können daher die Kontaktlöcher 23 und 24 in einem einzigen Schritt gebildet werden.
Der in dem Verfahrensschritt gemäß Fig. 10 verwendete Photolack 22 wird dann entfernt und die Kontaktlöcher 23 und 24 werden mit den metallenen Materialien 25 bzw. 26 gefüllt. Nun werden auf der isolierenden Zwischenschicht 20 die zweiten metallenen Verdrahtungsschichten 27 und 28 gebildet, um mit den metallenen Materialien 25 bzw. 26 verbunden zu sein. Dies stellt eine Verbindung zwischen einer der Source/Drain Bereiche 2 und der zweiten metallenen Verdrahtungsschicht 28, sowie zwischen der Gate-Elektrode 7 der Gate-Struktur 9 und der zweiten metallenen Verdrahtungsschicht 27 bereit, wobei damit die Bildung der in Fig. 1 dargestellten Halbleiter-Vorrichtung gemäß der bevorzugten Ausführungsform abgeschlossen wird.
Wie oben beschrieben kann bei dem Herstellungs-Verfahren für die Halbleiter-Vorrichtung gemäß der bevorzugten Ausführungsform in dem in Fig. 10 beschriebenen Schritt das Kontaktloch 24, das sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 bis zur Gate-Elektrode 7 der Gate-Struktur 9 erstreckt, gleichzeitig mit dem Kontaktloch 23 gebildet werden, das sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 bis zur ersten metallenen Verdrahtungsschicht 19 erstreckt. Dementsprechend wird eine geringere Anzahl von Maskierungsschritten benötigt als bei dem zuvor erwähnten in Fig. 16 bis 20 dargestellten herkömmlichen Verfahren zur Herstellung einer Halbleiter-Vorrichtung benötigt würden, wobei anstatt der Bildung des Kontaktlochs 24, Kontaktlöcher in den jeweiligen isolierenden Zwischenschichten 102 und 129 in verschiedenen Verfahrensschritten gebildet werden.
Insbesondere wird nach dem herkömmlichen Herstellungs-Verfahren für Halbleiter-Vorrichtungen, in der Absicht, eine Verbindung zwischen der zweiten metallenen Verdrahtungsschicht 128 und der Gate-Elektrode 108 der Gate-Struktur 110 bereit zu stellen, zuerst das Kontaktloch 117 gebildet, um die erste metallene Verdrahtungsschicht 122 und die Gate-Elektrode 108 zu verbinden und danach wird das Kontaktloch 124 gebildet, um die zweite metallene Verdrahtungsschicht 128 und die erste metallene Verdrahtungsschicht 122 zu verbinden. Da es, wie oben beschrieben, schwierig war das Kontaktloch 117 für die Verbindung zwischen der ersten metallenen Verdrahtungsschicht 122 und der Gate- Elektrode 108 gleichzeitig mit dem Kontaktloch 111 für die Verbindung zwischen einer der Source/Drain Bereiche 103 und der ersten metallenen Verdrahtungsschicht 119 zu bilden, werden die Kontaktlöcher 111 und 117 in unterschiedlichen Schritten gebildet. Folglich sind, wie in Fig. 16, 18 und 20 dargestellt, insgesamt drei Maskierungsschritte notwendig, um eine Verbindung zwischen der zweiten metallenen Verdrahtungsschicht 127 und einer der Source/Drain Bereiche 103, sowie zwischen der zweiten metallenen Verdrahtungsschicht 128 und der Gate-Elektrode 108 der Gate-Struktur 110 zu bilden.
Bei dem Herstellungs-Verfahren für die Halbleiter-Vorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung wird das Kontaktloch 24, das sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 bis zur Gate- Elektrode 7 der Gate-Struktur 9 erstreckt, gleichzeitig mit dem Kontaktloch 23 gebildet ohne eine zusätzliche erste metallene Verdrahtungsschicht zu bilden. So kann die Verbindung zwischen der zweiten metallenen Verdrahtungsschicht 28 und einer der Source/Drain Bereiche 2, sowie zwischen der zweiten metallenen Verdrahtungsschicht 27 und der Gate-Elektrode 7 der Gate- Struktur 9 durch die Ausführung von insgesamt zwei Maskierungsprozessen, wie in Fig. 5 und 10 dargestellt, erreicht werden. Folglich verringert sich die Anzahl der Maskierungsprozesse gegenüber der Anzahl, die für das herkömmliche Herstellungs- Verfahren für Halbleiter-Vorrichtungen benötigt würden.
Da - anders ausgedrückt - die Halbleiter-Vorrichtung in der bevorzugten Ausführungsform anders als die in Fig. 20 dargestellte herkömmliche Halbleiter-Vorrichtung das Kontaktloch 24 umfasst, das sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 zur Gate-Elektrode 7 der Gate-Struktur 9 erstreckt, kann es durch das in den Fig. 2 bis 10 beschriebenen Herstellungs-Verfahren für Halbleiter-Vorrichtungen gemäß der bevorzugten Ausführungsform gebildet werden. Dementsprechend kann das Kontaktloch 24, das sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 bis zur Gate-Elektrode 7 der Gate-Struktur 9 erstreckt, gleichzeitig mit dem Kontaktloch 23, welches sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 bis zur metallenen Verdrahtungsschicht 19 erstreckt, gebildet werden. Folglich wird aus vorstehendem Grund für die Herstellung der in Fig. 1 dargestellten Halbleiter-Vorrichtung gemäß der bevorzugten Ausführungsform eine geringere Anzahl von Maskierungsprozessen benötigt, als für die Herstellung der in Fig. 20 dargestellten herkömmlichen Halbleiter-Vorrichtung, welche anstatt des Kontaktlochs 24 unabhängige Kontaktlöcher in den jeweiligen isolierenden Zwischenschichten 102 und 129 besitzt.
Während die Halbleiter-Vorrichtung gemäß dieser bevorzugten Ausführungsform MOS Transistoren als Halbleiter-Bauelemente mit Gate-Strukturen umfasst, sollte es angemerkt werden, dass die vorliegende Erfindung auch anwendbar auf andere Halbleiter- Vorrichtungen ist, welche andere Halbleiter-Bauelemente als MOS Transistoren mit Gate-Strukturen umfassen, bei denen eine Gate- Elektrode und eine isolierende Schicht vom Halbleiter-Substrat her übereinander gestapelt sind, und in denen Kontaktlöcher ausgebildet sind, die sich bis zur Gate-Elektrode der Gate- Struktur erstrecken. Als ein Beispiel wird hier eine kurze Beschreibung für den Fall gegeben, wo die vorliegende Erfindung auf eine Halbleiter-Vorrichtung angewendet wird, die als Halbleiter-Bauelemente mit Gate-Strukturen, Speicherelemente eines flash-Speichers umfassen, der eine Art von nichtflüchtigen Speichern ist. Fig. 11 ist eine schematische Querschnittsansicht, die eine abgeänderte Form der Halbleiter-Vorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Die in Fig. 11 dargestellte Halbleiter-Vorrichtung umfasst flash-Speicherelemente 40 anstatt MOS Transistoren 10 der in Fig. 1 dargestellten Halbleiter-Vorrichtung. In Bezugnahme auf Fig. 11 umfassen die flash-Speicherelemente 40 jeweils Source/Drain Bereiche 32, die in der Oberfläche des Halbleiter-Substrats 1 ausgebildet sind, und eine Gate-Struktur 39, die auf der Oberfläche des Halbleiter-Substrats 1 ausgebildet ist und eine Schichtstruktur 60 besitzt, in der eine Tunnel- Oxidschicht 33, eine "schwebendes Gate" genannte Gate-Elektrode 35, eine Oxid-Zwischenschicht 36, eine "control gate" genannte Gate-Elektrode 37 und eine Isolierschicht 38 in dieser Reihenfolge vom Halbleiter-Substrat 1 her übereinander gestapelt sind.
Die Gate-Struktur 39 hat ferner Seitenwände 34, die auf den seitlichen Oberflächen der Schichtstruktur 60 ausgebildet sind, und ist zwischen den Source/Drain Bereichen 32 liegend auf der Oberfläche des Halbleiter-Substrats 1 ausgebildet. Die Oxid- Zwischenschicht 36 hat eine Struktur, bei der eine Siliziumoxid-Schicht, eine Siliziumnitrid-Schicht und eine Siliziumoxid-Schicht in dieser Reihenfolge übereinader gestapelt angeordnet sind und somit als eine "ONO-Schicht" bezeichnet wird.
Die Tunnel-Oxidschicht 33 und die Isolierschicht 38 sind z. B. aus Siliziumoxid-Schichten, die Gate-Elektrode ist z. B. aus einer Polysilizium-Schicht und die Gate-Elektrode 37 ist z. B. aus einer Wolframsilizid-Schicht ausgebildet. Die Stoppschicht 11 ist auf dem Halbleiter-Substrat 1 ausgebildet, um die Oberfläche 45 der Gate-Struktur 39 des flash-Speicherelements 40 zu bedecken. Das Kontaktloch 24 erstreckt sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 bis zur Gate- Elektrode 37 der Gate-Struktur 39. Die anderen Komponenten der Struktur sind identisch mit denen der in Fig. 1 dargestellten Halbleiter-Vorrichtung und werden hier nicht beschrieben.
Hier wird der Fall betrachtet, bei dem die in Fig. 20 dargestellte herkömmliche Halbleiter-Vorrichtung anstatt der MOS Transistoren 120 die oben erwähnten flash-Speicherelemente 40 umfasst (im folgenden wird diese Halbleiter-Vorrichtung als "Halbleiter-Vorrichtung gemäß einer zweiten herkömmlichen Technik" bezeichnet). Fig. 12 ist eine schematische Querschnittsansicht, die eine Halbleiter-Vorrichtung gemäß einer zweiten herkömmlichen Technik darstellt. Bei der in Fig. 12 dargestellten Halbleiter-Vorrichtung ist es aus dem gleichen Grund, wie im Fall der in Fig. 20 dargestellten Halbleiter-Vorrichtung, schwierig, ein Kontaktloch 117 für die Verbindung zwischen der ersten metallenen Verdrahtungsschicht 122 und der Gate- Elektrode 37 des flash-Speicherelements 40 zugleich mit dem Kontaktloch 111 für die Verbindung zwischen einer der Source/Drain Bereiche 103 und der ersten metallenen Verdrahtungsschicht 119 zu bilden. Dementsprechend sind drei Maskierungsprozesse für die Herstellung einer Halbleiter-Vorrichtung gemäß einer zweiten herkömmlichen Technik nötig. Bei der in Fig. 11 dargestellten Halbleiter-Vorrichtung ist es andererseits möglich, das Kontaktloch 24 zugleich mit dem Kontaktloch 23, das sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 bis zur metallenen Verdrahtungsschicht 19 erstreckt, zu bilden, da sie das Kontaktloch 24 umfasst, das sich von der oberen Oberfläche 21 der isolierenden Zwischenschicht 20 bis zur Gate-Elektrode 37 der Gate-Struktur 39 erstreckt. Aus dem gleichen Grund, wie oben beschrieben resultiert daraus, dass eine geringere Anzahl an Maskierungsprozessen benötigt wird, als sie bei der Herstellung einer Halbleiter-Vorrichtung gemäß einer zweiten herkömmlichen Technik benötigt würden.
Darüber hinaus ist die Gate-Struktur eines flash- Speicherelements i. a. zweischichtig mit zwei Gate-Elektroden und ist damit dicker als z. B. die eines normalen MOS Transistors, der eine Gate-Struktur mit einer einschichtigen Gate- Elektrode besitzt. So kann das Kontaktloch 24 weniger tief ausgebildet sein, wenn die Gate-Struktur eines flash- Speicherelements als Gate-Struktur der vorliegenden Erfindung genommen wird, als wenn eine Gate-Struktur mit einschichtiger Gate-Elektrode genommen wird. Dies reduziert die Menge an metallener Verdrahtungsschicht 19, die bei der Bildung der Kontaktlöcher 23 und 24 in einem einzigen Schritt enfernt werden muß, wobei dadurch eine stabile Bildung des Kontaktlochs 23 erlaubt wird.

Claims

1. Halbleiter-Vorrichtung mit:
einem Halbleiter-Substrat (1);
einer Gate-Struktur (9, 39), die auf dem Halbleiter-Substrat selektiv ausgebildet ist und eine Schichtstruktur (50, 60) besitzt, bei der eine Gate-Elektrode (7, 37) und eine Isolierschicht (8, 38) übereinander in dieser Reihenfolge vom Halbleiter-Substrat her gestapelt sind;
einer aktiven Zone (2), die in einer Hauptoberfläche des Halbleiter-Substrats ausgebildet ist;
einer Stoppschicht (11), die die ganze Oberfläche (30, 45) der Gate-Struktur bedeckt und auf der aktiven Zone ausgebildet ist;
einer ersten isolierenden Zwischenschicht (12), die auf der Stoppschicht ausgebildet ist;
einem ersten Kontaktloch (17), das sich von der oberen Oberfläche (13) der ersten isolierenden Zwischenschicht bis zur aktiven Zone erstreckt;
einem metallenen Material (18), welches in das erste Kontaktloch eingebracht ist;
einer metallenen Verdrahtungsschicht (19), die auf der ersten isolierenden Zwischenschicht ausgebildet ist, um mit dem metallenen Material verbunden zu sein;
einer zweiten isolierenden Zwischenschicht (20), die auf der ersten isolierenden Zwischenschicht ausgebildet ist, um die metallene Verdrahtungsschicht zu bedecken;
einem zweiten Kontaktloch (24), das sich von der oberen Oberfläche (21) der zweiten isolierenden Zwischenschicht durch die erste isolierende Zwischenschicht, die Stoppschicht und die Isolierschicht zur Gate-Elektrode der Gate- Struktur erstreckt;
einem dritten Kontaktloch (23), das sich von der oberen Oberfläche der zweiten isolierenden Zwischenschicht zur metallenen Verdrahtungsschicht erstreckt, wobei das dritte Kontaktloch flacher ist als das zweite Kontaktloch und wobei die Ätzrate für eine Schicht bei der Bildung des zweiten und dritten Kontaktlochs größer ist als die für die metallene Verdrahtungsschicht.

2. Halbleiter-Vorrichtung gemäß Anspruch 1, wobei
die Isolierschicht und die erste und zweite isolierende Zwischenschicht aus Siliziumoxid-Schichten ausgebildet sind;
die besagte Stoppschicht aus einer Siliziumnitrid-Schicht ausgebildet ist;
die besagte metallene Verdrahtungsschicht Kupfer oder Aluminium enthält.

3. Halbleiter-Vorrichtung gemäß Anspruch 1 oder 2, wobei die Gate-Struktur (39) die Gate-Struktur eines flash- Speicherelements (40) ist.