DE4447149B4 - Vollständig eingeebneter Feldeffekttransistor und Verfahren an dessen Herstellung - Google Patents

Vollständig eingeebneter Feldeffekttransistor und Verfahren an dessen Herstellung Download PDF

Info

Publication number
DE4447149B4
DE4447149B4 DE4447149A DE4447149A DE4447149B4 DE 4447149 B4 DE4447149 B4 DE 4447149B4 DE 4447149 A DE4447149 A DE 4447149A DE 4447149 A DE4447149 A DE 4447149A DE 4447149 B4 DE4447149 B4 DE 4447149B4
Authority
DE
Germany
Prior art keywords
drain
source
gate
insulating layer
lightly doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE4447149A
Other languages
English (en)
Other versions
DE4447149A1 (de
Inventor
Chan Kwang Ichon Park
Yo Hwan Ichon Koh
Seong Min Ichon Hwang
Kwang Myoung Ichon Roh
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of DE4447149A1 publication Critical patent/DE4447149A1/de
Application granted granted Critical
Publication of DE4447149B4 publication Critical patent/DE4447149B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/163—Thick-thin oxides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Feldeffekttransistor, enthaltend:
ein Halbleitersubstrat (21),
erste und zweite leicht dotierte Drain-Bereiche (22), die separat auf dem Halbleitersubstrat (21) ausgebildet sind,
Source und Drain (23), die auf den ersten und zweiten leicht dotierten Drain-Bereichen (22) ausgebildet sind,
eine Isolierschicht (24), die auf einer Seitenwand und einer Oberfläche von Source und Drain (23) ausgebildet ist,
dadurch gekennzeichnet, dass
ein Gate (26), das zwischen Source und Drain (23) ausgebildet ist, an seinem Rand in der Nähe des Substrats (21) einen vorstehenden Abschnitt in Richtung Source und Drain aufweist und
eine Gate-Isolierschicht (25) zwischen Source und Gate (26) sowie zwischen Drain und Gate (26) ausgebildet ist.

Description

  • Die vorliegende Erfindung bezieht sich auf einen Feldeffekttransistor und bezieht sich insbesondere auf einen Transistor dieser Art, der in der Lage ist, Parasitärkapazitäten zwischen Gate und Source und zwischen Gate und Drain zu vermindern, und bezieht sich auch auf ein Verfahren zum Herstellen eines solchen Feldeffekttransistors.
  • Aus der US 5,270,257 ist ein Trenchtransistor auf einem Halbleitersubstrat bekannt. Ebenso ist aus der US 5,108,937 ein Verfahren zum Herstellen eines Feldeffekttransistors in Trenchform bekannt.
  • Bei der Herstellung hochintegrierter Halbleitervorrichtungen (VLSI-Vorrichtungen) ist es notwendig, die Topologie der Vorrichtung, beispielsweise eines Transistors, die auf der Oberfläche des Halbleitersubstrats erzeugt wird, zu vermindern.
  • Der konventionelle, vollständig eingeebnete Transistor wird nachfolgend unter Bezugnahme auf die Zeichnungen erläutert.
  • 1 ist eine Querschnittsdarstellung des vollständig eingeebneten Transistors, bestehend aus einem Silziumsubstrat 1, einem leicht dotierten Drain-Bereich (LDD) 2, einem Source/Drain-Bereich 3, einer Gateoxidschicht 5 und einer polykristallinen Siliziumschicht 6, die als Drain-Elektrode verwendet wird.
  • Source/Drain-Bereich 3 und Gate sind auf dem Siliziumsubstrat 1 eingeebnet, wie 1 zeigt, um dadurch die Tiefe der Verbindung ohne zusätzlichen Einebnungsschritt wesentlich zu steigern, um einen Kurzschlusskanaleffekt des Transistors herabzusetzen.
  • Der vorbeschriebene Transistor weist jedoch erhebliche Parasitärkapazitäten zwischen Gate und Source und zwischen Gate und Drain auf, wodurch die Betriebsfrequenz der Vorrichtung herabgesetzt wird.
    •
  • Angesichts dieses Problems liegt der Erfindung daher die Aufgabe zugrunde, einen vollständig eingeebneten, Transistor anzugeben, der verminderte Parasitärkapazitäten zwischen Gate und Source sowie zwischen Gate und Drain aufweist, sowie ein Verfahren zu seiner Herstellung anzugeben.
  • Diese Aufgabe wird bezüglich des Transistors durch die im Anspruch 1 angegebenen Merkmale, bezüglich des Verfahrens durch die im Anspruch 2 angegebenen Merkmale gelöst. Vorteilhafte Ausgestaltungen des Verfahrens sind Gegenstand der vom Anspruch 2 abhängigen Ansprüche.
    •
  • Die Erfindung wird nachfolgend unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert. Es zeigt:
  • 1 eine Querschnittsdarstellung eines konventionellen, vollständig eingeebneten Transistors;
  • 2 eine Querschnittsdarstellung eines vollständig eingeebneten Transistors gemäß einer Ausführungsform der vorliegenden Erfindung; und
  • 3A bis 3D Querschnittsdarstellungen zur Erleichterung des Verständnisses der Schritte des Herstellungsverfahrens des vollständig eingeebneten, Transistors gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Eine Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf die 2 und 3A bis 3D erläutert.
  • Der Transistor gemäß 2 hat einen Aufbau, bei dem ein leicht dotierter Drainbereich (LDD) 22 und ein Source/Drain-Bereich 23 auf einem Siliziumsubstrat 21 in einem vorbestimmten Muster ausgebildet und aufgebaut sind. Eine dicke Isolierschicht 24 ist auf dem LDD-Bereich 22 und dem Source/Drain-Bereich 23 ausgebildet. Ein Gate 26 ist in den Source/Drain-Bereich 23 eingelassen, und eine Gate-Isolierschicht 25 befindet sich zwischen Source und Gate und zwischen Drain und Gate, um das Gate von Source und Drain zu isolieren.
  • Da in diesem Falle die Isolierschicht 24 auf vorbestimmten Bereichen des LDD-Bereichs 22 dick ausgebildet ist und der Source/Drain-Bereich 23 für den dünnen Bereich der Gate-Isolierschicht 24 einen Ausgleich schafft, um das Isoliervermögen zu steigern, kann die Parasitärkapazität zwischen Gate und Drain vermindert werden.
  • Nachfolgend wird das Verfahren zum Herstellen des oben beschriebenen Transistors erläutert.
  • Zunächst wird, wie in 3A gezeigt, eine Schicht 22, die mit einer leichten Verunreinigungskonzentration (im allgemeinen 1018/cm dotiert ist, auf einem Siliziumsubstrat 21 ausgebildet, um den LDD-Bereich zu bilden. Dann wird eine in hoher Konzentration (im allgemeinen 1020/cm) dotierte Schicht 23' auf der leicht dotierten Schicht 22 ausgebildet, um Source/Drain zu bilden. In diesem Falle sichert der LDD-Bereich eine Zuverlässigkeit heißer Träger.
  • Dann werden, wie in 3B gezeigt, die hoch dotierte Schicht 23' und die leicht dotierte Schicht 22' selektiv geätzt, um Muster des LDD-Bereichs 22 und des Source-Drain-Bereichs 23 auszubilden, so daß ein Teil des Siliziumsubstrats 21, auf dem eine Gate-Elektrode ausgebildet wird, freigelegt wird.
  • Anschließend, wo Niedertemperaturoxidation durch Naßoxidation bei niedriger Temperatur von 800 bis 900°C auf der in 3B gezeigten Struktur ausgeführt wird, wächst eine Oxidschicht für den hoch dotierten Source/Drain-Bereich 23 auf die zwei- bis zehnfache Dicke von der des LDD-Bereichs 22. Anschließend, im Falle selektiver Ätzung nur der Oxidschicht, die auf dem LDD-Bereich 22 und dem Siliziumsubstrat 21 ausgebildet worden ist, erhält man die in 3C gezeigte Struktur, die die dicke Oxidschicht 24 auf dem Sourc/Drain-Bereich 23 aufweist.
  • Schließlich wird eine Gate-Oxidschicht 25 auf der gesamten Struktur ausgebildet, und eine polykristalline Siliziumschicht 26, die als Gate-Elektrode verwendet wird, wird anschließend niedergeschlagen, und dann wird die gesamte Oberfläche der polykristallinen Siliziumschicht 26 abgeätzt, bis sie mit der Oberfläche der Gate-Oxidschicht 25 bündig ist. Das Ergebnis ist ein MOS-Transistor, bei dem Gate und Source/Drain-Bereich vollständig eingeebnet sind, wie in 3D gezeigt.
  • Da gemäß der vorliegenden Erfindung die dicke Oxidschicht zwischen Gate und Source sowie zwischen Gate und Drain vorhanden ist, kann die Parasitärkapazität dazwischen herabgesetzt werden, wodurch die Betriebsfrequenz der Vorrichtung erhöht wird.

Claims (4)

  1. Feldeffekttransistor, enthaltend: ein Halbleitersubstrat (21), erste und zweite leicht dotierte Drain-Bereiche (22), die separat auf dem Halbleitersubstrat (21) ausgebildet sind, Source und Drain (23), die auf den ersten und zweiten leicht dotierten Drain-Bereichen (22) ausgebildet sind, eine Isolierschicht (24), die auf einer Seitenwand und einer Oberfläche von Source und Drain (23) ausgebildet ist, dadurch gekennzeichnet, dass ein Gate (26), das zwischen Source und Drain (23) ausgebildet ist, an seinem Rand in der Nähe des Substrats (21) einen vorstehenden Abschnitt in Richtung Source und Drain aufweist und eine Gate-Isolierschicht (25) zwischen Source und Gate (26) sowie zwischen Drain und Gate (26) ausgebildet ist.
  2. Verfahren zum Herstellen eines Feldeffekttransistors, umfassend die Schritte: Ausbilden einer leicht dotierten Schicht (22) auf einem Halbleitersubstrat (21), Ausbilden einer hoch dotierten Schicht (23) auf der leicht dotierten Schicht (22), Selektives Ätzen der hochdotierten Schicht (23) und der leicht dotierten Schicht (22), um einen Abschnitt des Halbleitersubstrats (21) freizulegen und um ein Source und ein Drain (23) zu bilden, Ausbilden einer dicken Isolierschicht (24) auf einer Oberfläche und einer Seitenwand von Source und Drain (23), und Ausbilden einer Gate-Isolierschicht (25) auf der gesamten Struktur und Ausbilden einer Gate-Elektrode (26).
  3. Verfahren nach Anspruch 2, bei der die dicke Isolierschicht (25) durch Niedertemperaturoxidation ausgebildet wird.
  4. Verfahren nach Anspruch 3, bei der die Niedertemperaturoxidation bei einer Temperatur zwischen 750 und 950 °C ausgeführt wird.
DE4447149A 1993-12-29 1994-12-29 Vollständig eingeebneter Feldeffekttransistor und Verfahren an dessen Herstellung Expired - Fee Related DE4447149B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019930030866A KR970009054B1 (ko) 1993-12-29 1993-12-29 평면구조 모스 트랜지스터 및 그 제조방법
KR93-30866 1993-12-29

Publications (2)

Publication Number Publication Date
DE4447149A1 DE4447149A1 (de) 1995-07-06
DE4447149B4 true DE4447149B4 (de) 2006-10-05

Family

ID=19373839

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4447149A Expired - Fee Related DE4447149B4 (de) 1993-12-29 1994-12-29 Vollständig eingeebneter Feldeffekttransistor und Verfahren an dessen Herstellung

Country Status (4)

Country Link
US (1) US5677210A (de)
JP (1) JPH07211906A (de)
KR (1) KR970009054B1 (de)
DE (1) DE4447149B4 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127233A (en) * 1997-12-05 2000-10-03 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain regions and the channel region
US6211025B1 (en) * 1998-08-26 2001-04-03 Advanced Micro Devices, Inc. Method of making elevated source/drain using poly underlayer
US6319782B1 (en) 1998-09-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
US6180465B1 (en) * 1998-11-20 2001-01-30 Advanced Micro Devices Method of making high performance MOSFET with channel scaling mask feature
US6534351B2 (en) 2001-03-19 2003-03-18 International Business Machines Corporation Gate-controlled, graded-extension device for deep sub-micron ultra-high-performance devices
FR2827705B1 (fr) 2001-07-19 2003-10-24 Commissariat Energie Atomique Transistor et procede de fabrication d'un transistor sur un substrat sige/soi
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7648871B2 (en) * 2005-10-21 2010-01-19 International Business Machines Corporation Field effect transistors (FETS) with inverted source/drain metallic contacts, and method of fabricating same
EP1786031A1 (de) * 2005-11-10 2007-05-16 STMicroelectronics S.r.l. Vertikaler-Gate MOS Transistor für Hochspannungsanwendung mit Gateoxidschicht variabler Dicke
US7294554B2 (en) * 2006-02-10 2007-11-13 International Business Machines Corporation Method to eliminate arsenic contamination in trench capacitors
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5108937A (en) * 1991-02-01 1992-04-28 Taiwan Semiconductor Manufacturing Company Method of making a recessed gate MOSFET device structure
US5270257A (en) * 1991-05-15 1993-12-14 Gold Star Electron Co., Ltd. Method of making metal oxide semiconductor field effect transistors with a lightly doped drain structure having a recess type gate

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6394687A (ja) * 1986-10-09 1988-04-25 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS63287064A (ja) * 1987-05-19 1988-11-24 Fujitsu Ltd Ｍｉｓ形半導体装置およびその製造方法
US5164325A (en) * 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
JPH05144839A (ja) * 1991-11-20 1993-06-11 Sharp Corp 半導体装置の製造方法
US5382534A (en) * 1994-06-06 1995-01-17 United Microelectronics Corporation Field effect transistor with recessed buried source and drain regions

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5108937A (en) * 1991-02-01 1992-04-28 Taiwan Semiconductor Manufacturing Company Method of making a recessed gate MOSFET device structure
US5270257A (en) * 1991-05-15 1993-12-14 Gold Star Electron Co., Ltd. Method of making metal oxide semiconductor field effect transistors with a lightly doped drain structure having a recess type gate

Also Published As

Publication number Publication date
US5677210A (en) 1997-10-14
DE4447149A1 (de) 1995-07-06
KR950021529A (ko) 1995-07-26
JPH07211906A (ja) 1995-08-11
KR970009054B1 (ko) 1997-06-03

Similar Documents

Publication Publication Date Title
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE69211093T2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit selbstjustierten Kontakten zwischen eng beabstandeten Strukturen
DE4332074C2 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE69634764T2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE2923995A1 (de) Verfahren zum herstellen von integrierten mos-schaltungen mit und ohne mnos-speichertransistoren in silizium-gate-technologie
DE2824419C2 (de) Feldeffekttransistor und Verfahren zu dessen Herstellung
DE4447149B4 (de) Vollständig eingeebneter Feldeffekttransistor und Verfahren an dessen Herstellung
DE19520958C2 (de) Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung
DE4139039C2 (de) MOS-Halbleitervorrichtung
DE2921010A1 (de) Verfahren zur herstellung von sowie strukturen fuer vlsi-schaltungen mit hoher dichte
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE69032074T2 (de) Verfahren zur Herstellung eines Halbleiterbauteils
DE102009058844B4 (de) Sperrschicht-Feldeffekttransistor und Herstellungsverfahren
DE10321457B4 (de) Verfahren zur Herstellung integrierter Schaltungen mit gleichförmigen Silizidsperrschichten
DE19542606C2 (de) MIS-Transistor mit einem Dreischicht-Einrichtungsisolationsfilm und Herstellungsverfahren
DE10063443B4 (de) Verfahren zur Herstellung einer Elektrode eines mittels Feldeffekt steuerbaren Halbleiterbauelements und mittels Feldeffekt steuerbares Halbleiterbauelement
DE69026530T2 (de) Halbleiteranordnung mit zwei leitenden Schichten und Verfahren zu ihrer Herstellung
DE10261404B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE10261600B4 (de) Halbleiterbauteil und Verfahren zu seiner Herstellung
DE3842749A1 (de) Verfahren zum herstellen einer integrierten schaltung
DE10318422B4 (de) Hochfrequenz-Bipolartransistor mit Silizidregion und Verfahren zur Herstellung desselben
DE10111722A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE19727264A1 (de) Halbleitervorrichtung mit einer t-förmigen Feldoxidschicht und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140701