JP3115107B2 - レチクルとそのレチクルを用いた半導体装置およびその製造方法 - Google Patents

レチクルとそのレチクルを用いた半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、レチクルとそのレチ
クルを用いて製造された二層以上のシリサイド配線また
はポリサイド配線を有する半導体装置およびその製造方
法に関する。
【0002】
【従来の技術】一般に、レチクルは、透明ガラス基板お
よびクロム等の金属からなるパタ−ン形成膜から構成さ
れている。前記透明ガラス基板の表面上には半導体素子
を形成するためのパタ−ン形成膜および前記レチクルの
良否を判別するためのレチクル検査用のマ−クが設けら
れている。このレチクル検査用のマ−クは、前記透明ガ
ラス基板の表面上において、ウェ−ハにおけるスクライ
ブライン上に対応する位置に形成されている。
【0003】図6は、従来のウェ−ハの要部を示す拡大
平面図である。ウェ−ハ1の表面上には複数の半導体チ
ップ2が形成され、これら半導体チップ2間に位置する
スクライブライン3上には形状が長方形である第1、第
2、第3のマ−ク4、5、6が形成される。これら第
1、第2、第3のマ−ク4、5、6は、図示せぬ第1、
第2、第3のレチクルに設けられているレチクル検査用
マ−クの転写物である。前記スクライブライン3上には
多くのQC(Quality Control)用のマ−ク、例えば寸法
測定用マ−クまたは位置合せマ−ク等を設ける必要があ
る。これにより、スクライブライン上における第1、第
2、第3のマ−ク4、5、6の面積を最小にすることが
要求されるため、これらのマ−ク4、5、6を同じ位置
に重ねて設けている。
【0004】図7は、図6に示す7−7線に沿った断面
図である。シリコン基板7の表面上には第1の絶縁膜8
が設けられる。この第1の絶縁膜8の上には第1のシリ
サイド配線層9が堆積される。この第1のシリサイド配
線層9はアモルファス状態となっている。前記第1のシ
リサイド配線層9が前記第1のレチクルを用いたリソグ
ラフィ技術によってパタ−ニングされることにより、第
1のマ−ク4が形成される。この後、図示せぬ第1のシ
リサイド配線にはアニ−ルが行われる。これにより、第
1のシリサイド配線をアモルファス状態から多結晶状態
にして、第1のシリサイド配線の抵抗を低くしている。
この際、前記第1のマ−ク4も多結晶状態とされる。次
に、前記第1のマ−ク4および第1の絶縁膜8の上には
第2の絶縁膜11が堆積される。この第2の絶縁膜11
には前記第2のレチクルを用いたリソグラフィ技術によ
り前記第1のマ−ク4の上に位置する第2のマ−ク5、
すなわち開口部12が形成される。この開口部12の側
面は前記第1のマ−ク4の側面と一面になるように形成
される。前記開口部12の内および第2の絶縁膜11の
上には第2のシリサイド配線層13が堆積される。この
第2のシリサイド配線層13が前記第3のレチクルを用
いたリソグラフィ技術によってパタ−ニングされること
により、前記開口部12の内および上に位置する第3の
マ−ク6が形成される。この第3のマ−ク6の側面は前
記開口部12の側面と一面になるように形成される。
【0005】
【発明が解決しようとする課題】ところで、前記半導体
チップ2の領域においては、前記第1のレチクルを用い
たリソグラフィ技術により図示せぬ第1のシリサイド配
線が設けられる。この第1のシリサイド配線の上には前
記第2の絶縁膜が堆積され、この第2の絶縁膜には前記
第2のレチクルを用いたリソグラフィ技術により図示せ
ぬコンタクトホ−ルが設けられる。このコンタクトホ−
ルの寸法には、あらかじめ前記第2のレチクルの位置ず
れを計算した合せ余裕としての寸法が加えられている。
前記コンタクトホ−ルの内および第2の絶縁膜の上には
第2のシリサイド配線層13が堆積され、この第2のシ
リサイド配線層は前記第3のレチクルを用いたリソグラ
フィ技術により図示せぬ第2のシリサイド配線が形成さ
れる。この第2のシリサイド配線の寸法にも、あらかじ
め前記第3のレチクルの位置ずれを計算した合せ余裕と
しての寸法が加えられている。
【0006】したがって、第3のレチクルが前記合せ余
裕の寸法以内の位置ずれを起こした場合、図8に示すよ
うに、半導体チップ2間に位置するスクライブライン3
上に形成された第3のマ−ク10には第1、第2のマ−
ク4、5に対して位置ずれが生ずることがある。この第
3のマ−ク10に位置ずれが生じた場合、図9に示すよ
うに、開口部12の内および第2の絶縁膜11の上に堆
積された第2のシリサイド配線層13を第3のレチクル
を用いてエッチングする際、多結晶化されている第1の
マ−ク4の一部14がオ−バ−エッチングされる。この
多結晶化されたシリサイドは、その粒内と粒界とのエッ
チングレ−トおよびその粒の面方位によるエッチングレ
−トが異なるため、粒界に沿ってエッチングが進むこと
により粒ごとに剥がれることがある。この粒がダストと
なり、半導体チップ、すなわちLSIの歩留まりが低下
する。
【0007】この発明は上記のような事情を考慮してな
されたものであり、その目的は、レチクルの合せずれが
生じても、レチクルの良否を判別するために設けられた
レチクル検査用マ−クのウェ−ハ上の転写物からダスト
が発生することを防止し、LSIの歩留まりを向上させ
たレチクルとそのレチクルを用いた半導体装置およびそ
の製造方法を提供することにある。
【0008】
【課題を解決するための手段】この発明は、上記課題を
解決するため、第1の絶縁膜と、前記第1の絶縁膜の上
に堆積された第1の金属層を第1のレクチルを用いてエ
ッチングすることにより形成された第1のマークと、前
記第1の絶縁膜および前記第1のマークの上に堆積され
た第2の絶縁膜を、第2のレクチルを用いてエッチング
することにより形成された前記第1のマークの上に位置
する第2のマークとしての開口部と、前記開口部の内お
よび前記第2の絶縁膜の上に堆積された第2の金属層を
第3のレクチルを用いてエッチングすることにより、前
記開口部の内に形成された前記第1のマークをすべて覆
うための堆積物と、前記堆積物から離れた位置に形成さ
れた第3のマークとを具備することを特徴としている。
【0009】
【0010】また、第1の絶縁膜の上に第1の金属層を
堆積する工程と、前記第1の金属層を第1のレチクルを
用いてエッチングすることにより第1のマ−クを形成す
る工程と、前記第1の絶縁膜および前記第1のマ−クの
上に第2の絶縁膜を堆積する工程と、前記第2の絶縁膜
を第2のレチクルを用いてエッチングすることにより、
前記第1のマ−クの上に位置する第2のマ−クとしての
開口部を形成する工程と、前記開口部の内および前記第
2の絶縁膜の上に第2の金属層を堆積する工程と、前記
第2の金属層を第3のレチクルを用いてエッチングする
ことにより、前記開口部の内に位置する前記第1のマ−
クを覆うための堆積物および前記堆積物から離れた位置
に第3のマ−クを形成する工程とからなることを特徴と
している。
【0011】
【作用】この発明は、第1のマ−クを覆うための堆積物
を形成するため、第3のレチクルに設けられたパタ−ン
形成膜の大きさを、第2のマ−クとしての開口部を形成
するため、第2のレチクルに設けられた第1の検査用マ
−クのそれより充分に大きくしている。このため、第2
の金属層を第3のレチクルを用いてパタ−ニングする
際、第3のレチクルにリソグラフィ工程における合せず
れが生じても、前記開口部により露出している多結晶化
された第1のマ−クを前記堆積物によって全て覆うこと
ができる。この結果、第1のマ−ク34をオ−バ−エッ
チングすることがない。
【0012】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。
【0013】図2は、この発明の実施例による第1のレ
チクルを示す平面図であり、この第1のレチクルは第1
のシリサイド配線を形成する際に用いられるものであ
る。第1のレチクル20において、透明ガラス基板21
の表面上には半導体チップを形成する領域22およびス
クライブラインを形成する領域23が設けられている。
前記半導体チップを形成する領域22にはクロム等から
なる図示せぬ半導体素子用のパタ−ン形成膜が設けられ
ており、前記スクライブラインを形成する領域23には
クロム等からなり形状が長方形である第1のレチクル検
査用マ−ク24が設けられている。この第1のレチクル
検査用マ−ク24は、その寸法測定およびその形状を検
査することにより、第1のレチクル20におけるパタ−
ン形成膜の良否を判別するために用いられる。図3は、
この発明の実施例による第2のレチクルを示す平面図で
あり、図1と同一部分には同一符号を付し、異なる部分
についてのみ説明する。
【0014】第2のレチクル25は第2の絶縁膜にコン
タクトホ−ルを設ける際に用いられるものである。スク
ライブラインを形成する領域23には第2のレチクル検
査用マ−ク26が前記第1のレチクル検査用マ−ク24
と相対的に同一の位置に設けられており、この第2のレ
チクル検査用マ−ク26以外の部分、すなわち斜線の部
分にクロムからなるパタ−ン形成膜が設けられている。
この第2のレチクル検査用マ−ク26は、第1のレチク
ル検査用マ−ク24と同様に第2のレチクル25におけ
るパタ−ン形成膜の良否を判別するために用いられる。
図4は、この発明の実施例による第3のレチクルを示す
平面図であり、図1と同一部分には同一符号を付し、異
なる部分についてのみ説明する。
【0015】第3のレチクル27は第2のシリサイド配
線を形成する際に用いられるものである。スクライブラ
インを形成する領域23には形状が長方形であるダスト
防止用のパタ−ン形成膜28および第3のレチクル検査
用マ−ク29が設けられている。このダスト防止用のパ
タ−ン形成膜28は、前記第2のレチクル検査用マ−ク
26と相対的に同一の位置に設けられ、且つ、前記第2
のレチクル25と第3のレチクル27とを重ねた際、第
2のレチクル検査用マ−ク26を充分に覆うことができ
る大きさを有している。前記第3のレチクル検査用マ−
ク29は、前記ダスト防止用のパタ−ン形成膜28から
離れた位置に設けられている。この第3のレチクル検査
用マ−ク29は、第1のレチクル検査用マ−ク24と同
様に第3のレチクル25におけるパタ−ン形成膜の良否
を判別するために用いられる。
【0016】図5は、この発明の実施例によるウェ−ハ
の要部を示す拡大平面図である。ウェ−ハ31の表面上
には複数の半導体チップ32が形成され、これら半導体
チップ32間に位置するスクライブライン33上には形
状が長方形である第1、第2、第3のマ−ク34、3
5、36およびダスト防止用の堆積物37が形成され
る。これら第1、第2、第3のマ−ク34、35、36
およびダスト防止用の堆積物37は、前記第1、第2、
第3のレチクル検査用マ−ク24、26、29およびダ
スト防止用のパタ−ン形成膜28の転写物である。尚、
前記第1、第2、第3のレチクル20、25、27に形
成されているパタ−ン形成膜はウェ−ハ31上のパタ−
ンの5倍の大きさを有しており、ウェ−ハ31上のパタ
−ンは第1、第2、第3のレチクル20、25、27か
ら縮小転写されたものである。
【0017】図1は、図5に示す1−1線に沿った拡大
断面図である。シリコン基板41の表面上には第1の絶
縁膜42が設けられる。この第1の絶縁膜42の上には
第1のシリサイド配線層43が堆積される。この第1の
シリサイド配線層43はアモルファス状態となってい
る。前記第1のシリサイド配線層43は、図2に示す第
1のレチクル20を用いたリソグラフィ技術によってパ
タ−ニングされることにより、前記第1のレチクル検査
用マ−ク24の転写物である第1のマ−ク34が形成さ
れる。この後、前記半導体チップ32上に形成された図
示せぬ第1のシリサイド配線にはアニ−ルが行われる。
これにより、第1のシリサイド配線をアモルファス状態
から多結晶状態にして、第1のシリサイド配線の抵抗を
低くしている。この際、前記第1のマ−ク34も多結晶
化される。次に、前記第1のマ−ク34および第1の絶
縁膜42の上には第2の絶縁膜44が堆積される。この
第2の絶縁膜44には図3に示す第2のレチクル25を
用いたリソグラフィ技術によってパタ−ニングされる。
これにより、前記第1のマ−ク34の上に位置する前記
第2のレチクル検査用マ−ク26の転写物である第2の
マ−ク35、すなわち開口部45が形成される。この開
口部45の内および第2の絶縁膜44の上には第2のシ
リサイド配線層46が堆積される。この第2のシリサイ
ド配線層46が図4に示す第3のレチクル27を用いた
リソグラフィ技術によってパタ−ニングされる。これに
より、前記ダスト防止用のパタ−ン形成膜28の転写物
であるダスト防止用の堆積物37および前記第3のレチ
クル検査用マ−ク29の転写物である第3のマ−ク36
が形成される。このダスト防止用の堆積物37は、第1
のマ−ク34を前記開口部45によって露出することが
ないように充分に覆っている。前記第3のマ−ク36
は、前記ダスト防止用の堆積物37から離れた位置に形
成されている。
【0018】上記実施例によれば、前記ダスト防止用の
堆積物37を形成するため、第3のレチクル27に設け
られたダスト防止用のパタ−ン形成膜28の大きさを、
前記開口部45を形成するため、第2のレチクル25に
設けられた第2のレチクル検査用マ−ク26のそれより
充分に大きくしている。このため、前記第2のシリサイ
ド配線層46を第3のレチクルを用いてパタ−ニングす
る際、第3のレチクル27にリソグラフィ工程における
合せずれが生じても、前記開口部45により露出してい
る多結晶化された第1のマ−ク34をダスト防止用の堆
積物37によって全て覆うことができる。この結果、第
1のマ−ク34をオ−バ−エッチングすることがなく、
ダストの発生を防止することができる。したがって、L
SIの歩留まりを向上させることができる。
【0019】尚、上記の実施例では、透明ガラス基板2
1の表面上にレチクル検査用マ−ク24、26、29が
設けられているレチクルを用いているが、透明ガラス基
板21の表面上に他のQC用のマ−ク、例えば寸法測定
用マ−クまたは位置合せマ−クが設けられているレチク
ルを用いることも可能である。また、二層のシリサイド
配線層を有する半導体装置を用いているが、三層以上の
シリサイド配線層を有する半導体装置を用いることも可
能である。
【0020】また、第1の絶縁膜42の上に第1のシリ
サイド配線層43を堆積させ、開口部45の内および第
2の絶縁膜44の上に第2のシリサイド配線層46を堆
積させているが、第1の絶縁膜42の上に第1のポリサ
イド配線層を堆積させ、開口部45の内および第2の絶
縁膜44の上に第2のポリサイド配線層を堆積させるこ
とも可能である。また、第1、第2、第3のレチクル検
査用マ−ク34、35、36の形状を長方形としている
が、他の形状とすることも可能である。
【0021】
【発明の効果】以上説明したようにこの発明によれば、
第3のレチクルに設けられたパタ−ン形成膜の大きさ
を、第2のレチクルに設けられた第1の検査用マ−クの
それより充分に大きくしている。したがって、レチクル
の合せずれが生じても、レチクルの良否を判別するため
に設けられたレチクル検査用マ−クのウェ−ハ上の転写
物からダストが発生することを防止することができ、L
SIの歩留まりを向上させることができる。
【図面の簡単な説明】
【図1】この発明の実施例の図5に示す1−1線に沿っ
た拡大断面図
【図2】この発明の実施例による第1のレチクルを示す
平面図。
【図3】この発明の実施例による第2のレチクルを示す
平面図。
【図4】この発明の実施例による第3のレチクルを示す
平面図。
【図5】この発明の実施例によるウェ−ハの要部を示す
拡大平面図。
【図6】従来のウェ−ハの要部を示す拡大平面図。
【図7】図6に示す7−7線に沿った断面図。
【図8】第3のレチクルが合せずれを起こした場合の他
の従来のウェ−ハの要部を示す拡大平面図。
【図9】図8に示す9−9線に沿った断面図。
【符号の説明】
20…第1のレチクル、21…透明ガラス基板、22…半導体
チップを形成する領域、23…スクライブラインを形成す
る領域、24…第1のレチクル検査用マ−ク、25…第2の
レチクル、26…第2のレチクル検査用マ−ク、27…第3
のレチクル、28…ダスト防止用のパタ−ン形成膜、29…
第3のレチクル検査用マ−ク、31…ウェ−ハ、32…半導
体チップ、33…スクライブライン、34…第1のマ−ク、
35…第2のマ−ク、36…第3のマ−ク、37…ダスト防止
用の堆積物、41…シリコン基板、42…第1の絶縁膜、43
…シリサイド配線層、44…第2の絶縁膜、45…開口部、
46…第2のシリサイド配線層

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1の絶縁膜と、 前記第1の絶縁膜の上に堆積された第1の金属層を第1
    のレクチルを用いてエッチングすることにより形成され
    た第1のマークと、 前記第1の絶縁膜および前記第1のマークの上に堆積さ
    れた第2の絶縁膜を、第2のレクチルを用いてエッチン
    グすることにより形成された前記第1のマークの上に位
    置する第2のマークとしての開口部と、 前記開口部の内および前記第2の絶縁膜の上に堆積され
    た第2の金属層を第3のレクチルを用いてエッチングす
    ることにより、前記開口部の内に形成された前記第1の
    マークをすべて覆うための堆積物と、 前記堆積物から離れた位置に形成された第3のマーク
    と、 を具備することを特徴とするレクチルを用いた半導体装
    置。
  2. 【請求項2】 第1の絶縁膜の上に第1の金属層を堆積
    する工程と、 前記第1の金属層を第1のレクチルを用いてエッチング
    することにより第1のマークを形成する工程と、 前記第1の絶縁膜および前記第1のマークの上に第2の
    絶縁膜を堆積する工程と、 前記第2の絶縁膜を第2のレクチルを用いてエッチング
    することにより、前記第1のマークの上に位置する第2
    のマークとしての開口部を形成する工程と、 前記開口部の内および前記第2の絶縁膜の上に第2の金
    属層を堆積する工程と、 前記第2の金属層を第3のレクチルを用いてエッチング
    することにより、前記開口部の内に位置する前記第1の
    マークをすべて覆うための堆積物および前記堆積物から
    離れた位置に第3のマークを形成する工程と、 からなることを特徴とするレクチルを用いた半導体装置
    の製造方法。
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