DE3650624T2

DE3650624T2 - EPROM mit selbstausgerichtetem, unterteiltem Gate

Info

Publication number: DE3650624T2
Application number: DE3650624T
Authority: DE
Inventors: Boaz Eitan
Original assignee: Waferscale Integration Inc
Current assignee: United Module Corp Los Altos Calif Us
Priority date: 1985-08-02
Filing date: 1986-08-01
Publication date: 1997-09-11
Anticipated expiration: 2006-08-02
Also published as: DE3650624D1; EP0211632A3; US4868629A; HK1002037A1; EP0211632A2; DE211632T1; JP2554058B2; JPS62115777A; EP0211632B1

Description

Die vorliegende Erfindung betrifft eine EPROM-Matrix.
Nichtflüchtige EPROMs können eine geteilte Gatestruktur (d.h. ein floatendes Gate und ein Steuergate) zum Steuern des Schreibens und Lesens jeder Zelle besitzen. Ein nichtflüchtiger EPROM mit geteiltem Gate und erhöhter Leistungsfähigkeit ist in dem US-Patent Nr. 4,328,565 offenbart, das am 4. Mai 1982 auf den am 7. April 1980 eingereichten Antrag von Haran erteilt wurde. Wie von Haran offenbart, verläuft eine N-Kanal-EPROM-Zelle über die Drain-Diffusion sowie über einen Teil des Kanals, so daß eine "Drain"-Kapazität zwischen dem Drain und dem floatenden Gate und eine "Kanal"-Kapazität zwischen dem Kanal und dem floatenden Gate entsteht. Ein Steuergate überlappt dann das floatende Gate und verläuft über den Rest des Kanals in der Nähe der Source-Diffusion, so daß eine "Steuer"-Kapazität zwischen dem floatenden Gate und dem Steuergate entsteht. Diese drei Kapazitäten bilden die Kupplung zum Ansteuern der einzelnen Zellen. Die Inversionszone in dem Kanal unmittelbar unter dem Steuergate wird unmittelbar durch eine an das Steuergate angelegte "Lese- oder Schreib-Zugriff"-Spannung hergestellt. Die Inversionszone in dem Kanal unmittelbar unter dem floatenden Gate wird mittelbar durch die Drainund Steuerkapazitäten und die Kanalkapazität durch die Steuergatespannung und durch eine an den Drain angelegte Schreibzugriffsspannung hergestellt. Eine Zelle wird entweder durch UV-Beleuchtung oder durch Elektronen von dem Tunneleffekt des floatenden Gates durch eine Zone mit verdünnter Oxidschicht gelöscht. Die nichtsymmetrische Anordnung des Steuergates und des floatenden Gates in bezug auf Source und Drain ermöglicht eine äußerst dichte Matriximplementation. Andere geteilte Gatestrukturen sind in einem Artikel von Barnes et al mit dem Titel "Operation and Characterization of N-Channel EPROM Cells" (Betrieb und Charakterisierung von N-Kanal-EPROM-Zellen), veröffentlicht in Solid State Electronics, Bd. 21, Seiten 521529* (1978), und einem Artikel von Guterman et al mit dem Titel "An Electrically Alterable Nonvolatile Memory Cell Using a Floating-Gate Structure" (Eine elektrisch veränderbare, nichtflüchtige Speicherzelle mit einer floatenden Gatestruktur), veröffentlicht im IEEE Journal of Solid- State Circuits, Bd. SC-14, Nr. 2, April 1979 offenbart.
Aus dem Stand der Technik im Sinne des Artikels 54(3) EPC ist auch das Dokument EP-A-0 164 781 bekannt, das ein Verfahren zur Herstellung einer Speicherzelle mit einem floatenden Gate beschreibt, das mit der Drain-Zone selbstjustiert ist.
Außerdem werden in der US-A-4 297 719 und der FR-A-2 468 972 geteilte Gatetransistoren für die Tunnelprogrammierung und -löschung beschrieben.
In den Begleitzeichnungen zeigt:
Fig. 1 einen EPROM nach dem Stand der Technik mit einem einzelnen floatenden Gate unter dem Steuergate;
Fig. 2 die geteilte Gatestruktur des Standes der Technik, wobei das floatende Gate nicht auf die Drain-Zone selbstjustiert ist und das Steuergate über einem Teil der Kanalzone ausgebildet ist;
Fig. 3 eine geteilte Gatestruktur gemäß Beschreibung in der EP-A-0 164 781, wobei das floatende Gate mit der Drain-Zone selbstjustiert ist und über einem genau definierten Abschnitt Leff der Kanalzone zwischen Source und Drain liegt, aber von diesem isoliert ist, und wobei das Steuergate über dem floatenden Gate liegt, und dieser Teil der Kanalzone nicht von dem floatenden Gate überlagert, aber von diesem isoliert ist;
Fig. 4 die Beziehung zwischen Schwellenspannung Vtx und Drain-Einschaltspannung VDTO für die Struktur von Fig. 1;
Fig. 5a und 5b ein in dor EF-A-0 164 781 beschriebenes Verfahren zur Herstellung der erfindungsgemäßen selbstjustierten geteilten Gatestruktur;
Fig. 6a-6d den Effekt der Kanallänge LP1 unter dem floatenden Gate nach der Programmierung;
Fig. 7a und 7b den engen betrieblichen Spielraum für die nicht selbstjustierte Struktur und eine graphische Darstellung der Vorteile der selbstjustierten geteilten Gatestruktur; und
Fig. 8 eine schematische Darstellung einer Speichermatrix, hergestellt mit Hilfe der selbstjustieren geteilten Gatestruktur;
Fig. 9a die Anordnung eines Teils eines erfindungsgemäßen Hochgeschwindigkeits-EPROMs mit der selbstjustierten geteilten Gatestruktur;
Fig. 9b einen Querschnitt durch zwei Transistoren mit dem in Fig.. 9a gezeigten Aufbau; und
Fig. 9c eine schematische Darstellung der Architektur von einer Ausgestaltung der EPROM-Matrix, von der Teile in den Figuren 9a und 9b dargestellt sind.
Fig. 1 zeigt einen typischen EPROM des Standes der Technik. In Fig. 1 umfaßt eine Speicherzelle die n++ Source-Zone 11a und die n++ Drain-Zone 11b, die durch die Kanalzone 16 voneinander getrennt sind. Die Kanalzone 16 hat wie gezeigt eine effektive Länge Leff. Über der Kanalzone 16 liegt der Gate-Isolator 12, auf dem ein floatendes Gate 13 ausgebildet ist. Das floatende Gate 13 besteht gewöhnlich aus polykristallinem Silizium. Über dem floatenden Gate 13 liegt die Isolierung 14, gewöhnlich eine thermisch aufgewachsene Siliziumdioxidschicht. Das Steuergate 15 ist über dem floatenden Gate 13 auf der Isolierung 14 ausgebildet. Der Zustand des Transistors in Fig. 1 wird durch die auf das floatende Gate 13 gesetzte Ladung bestimmt. Wenn Elektronen auf das floatende Gate 13 gesetzt werden, dann ist die am Gate 15 zum Einschalten des Transistors (d.h. zum Bilden eines N-Kanals zwischen Source 11a und Drain 11b, so daß Strom vom einen zum anderen fließen kann) erforderliche Schwellenspannung Vtx wesentlich größer, als wenn keine Elektronen auf das floatende Gate 13 gesetzt werden. Wie in Fig. 1 gezeigt, liegen die Zonen 13a und 13b des floatenden Gates 13 jeweils um einen kleinen Betrag "A" über der Source 11a und dem Drain 11b. Demzufolge entsteht eine Kapazität zwischen der Source 11a und der floatenden Gatezone 13a sowie zwischen dem Drain lib und der floatenden Gatezone 13b. Wenn die Überlappung der Source 11a und des Drain 11b durch das Gate 13 "Δ" beträgt, dann entspricht die Kapazität Cpp zwischen dem floatenden Gate 13 und dem Steuergate 15 (beide aus polykristallinem Silizium) der folgenden Gleichung:
Cpp α App α W(Leff + 2ΔFG,D) (1)
In Gleichung 1 ist Cpp die Kapazität zwischen dem floatenden Gate 13 und dem darüberliegenden Steuergate 15 (diese Kapazität ist proportional zu App), und App, die Fläche des floatenden Gates 13, ist gerade die Breite W des floatenden Gates 13 (lotrecht zum Zeichnungsblatt) multipliziert mit der Länge des floatenden Gates 13, die (Leff + 2ΔFG,D) beträgt.
Die Kapazität CPROM zwischen dem floatenden Gate 13 und dem Substrat 10 ist proportional zur effektiven Breite Weff (d.h. der Breite lotrecht zu dem Blatt Papier des aktiven Bereiches unterhalb des floatenden Gates 13) des floatenden Gates 13 multipliziert mit Leff. Somit beträgt die Kapazität CPROM:
CPROM α APROM α Weff (Leff) (2)
Die kapazitive Kopplung CFG,D des floatenden Gates 13 zu dem Drain 11b wird ausgedrückt durch:
CFG,D α AFG,D α Weff (ΔFG,D) (3)
Das Kopplungsverhältnis CRFG,D zwischen der kapazitiven Kopplung CFG,D des floatenden Gates 13 zu dem Drain 11b und der kapazitiven Kopplung Cpp des floatenden Gates 13 zu dem Steuergate 15 und der kapazitiven Kopplung CPROM des floatenden Gates 13 zu dem Substrat 10 lautet:
CRFG,D α Weff(ΔFG,D) / [Weff(Leff) +W(Leff +2ΔFG,D) ] (4)
Mit abnehmendem Leff-Wert nimmt der Einfluß der Kopplung des Drain auf die Leistung der PROM-Zelle immer weiter zu, bis sich im Grenzwert, wenn Leff sehr sehr klein wird, diese Kopplung 0,3 nähert (unter Berücksichtigung unterschiedlicher Oxiddicken und der Differenz zwischen W und Weff, zum Beispiel). Die Überlagerung "Δ" ist abhängig von dem Verfahren und im wesentlichen festgelegt.
Fig. 2 zeigt die geteilte Gatestruktur des Standes der Technik, wie durch karan in dem US-Patent Nr. 4,328,565, erteilt am 4. Mai 1982, illustriert ist. Das Hauptanliegen in dieser Struktur betrifft die Länge des Abschnitts 26b des Kanals 26 unterhalb des floatenden Gates 23. Die Struktur von Fig. 2 ist eine nicht selbstjustierte geteilte Gatestruktur. Die gesamte effektive Kanallänge 26 wird durch eine Maske definiert und daher konstant. Die Länge des Abschnittes 26b des Kanals 26 unterhalb des floatenden Gates 23 variiert leider mit Maskenjustierungstoleranzen. Somit ist die effektive Kanallänge 26b in starken Maße abhängig von dem Justierungsprozeß. Die Folge ist, daß die beste derzeit zur Verfügung stehende Technologie eine effektive Kanallängentoleranz 26b von lediglich ±0,5 bis ±0,6 µm ergibt. Für eine gewöhnliche effektive Kanallänge 26b von nominell einem Mikrometer variiert die tatsächliche Kanallänge auf Grund von Herstellungstoleranzen über den Bereich von etwa 1 ± 0,6 µm. Das Ergebnis ist eine sehr breite Leistungsstreuung von einer Transistorspeicherzelle zur nächsten. Programmierungs- und Lesestrom sind für die Kanallänge sehr empfindlich. Gute Zellen sind perfekt, aber schlechte Zellen funktionieren nicht. Ein gutes Bauelement hat einen effektiven Kanal 26b (in einer Ausgestaltung 0,8 µm), der zwischen einer zu kurzen Kanallänge (zum Beispiel 0,2 Mikron oder weniger, so daß bei Berücksichtigung der Herstellungsvariationen überhaupt keine Überlappung des floatenden Gates 23 über den Kanal 26 und somit keine Programmierung der Zelle erfolgt) und einer zu langen Kanallänge (zum Beispiel größer als 1,4 µm) mit unannehmbar langsamer Programmierung liegt. Der Hauptfaktor bei dieser bekannten Struktur ist somit die Länge des Kanalabschnittes 26b (Leff) und nicht die Kopplung. Somit kann bei einer Struktur wie der, die in Fig. 2 gezeigt wird, eine Kopplung zwischen dem Drain 21b und dem floatenden Gate 23 vorliegen, aber wenn die Kanallänge 26b nicht sorgfältig gesteuert wird, dann wird die Leistung der Speicherzelle hinter den Erwartungen zurückliegen.
Ein bedeutendes Problem bei dem bekannten EPROM von Fig. 1 betrifft die Beziehung zwischen der Programmschwellenspannung Vtx und der Drain- Einschaltspannung VDTO des Bauelernentes. VDTO ist die Spannung an dem Drain, die, wenn sie kapazitiv mit dem floatenden Gate 13 gekoppelt ist, den Transistor einschaltet. Wie in Fig. 4 gezeigt, fällt für Leff gemäß Fig. 1 bei Anstieg von etwa 0,5 auf 1,2 µm die Programmschwellenspannung Vtx unter den Akzeptanz- Programmschwellenwert ab. Andererseits wird die Drain- Einschaltspannung VDTO soviel wie die Übergangsdurchbruchspannung für Leff größer als etwa ein µm. Unter einem um ist VDTO sehr niedrig und kann auf einen Wert von drei bis fünf Volt abfallen, so daß die Matrix von EPROMs versagt. Der Überkreuzungspunkt ist in Fig. 4 mit "A" bezeichnet. Beim Entwerfen eines gewöhnlichen EPROM sollte der Überkreuzungspunkt A so sein, daß Vtx hoch genug ist (d.h. größer als fünf Volt), während VDTO nicht zu niedrig ist (d.h. nicht niedriger als acht Volt). Sowohl VDTO als auch Vtx sind jedoch am Überkreuzungspunkt A recht steil, und somit sind die Eigenschaften des Bauelementes für Leff sehr empfindlich. Wenn also die Toleranz auf Leff sogar +0,3 µm beträgt, was sehr gut ist, dann sind die Eigenschaften des Bauelementes trotzdem relativ unvorhersehbar. Die gewünschte Lösung ist offensichtlich, den Effekt von VDTO zu eliminieren und Left für Vtx zu optimieren.
Gemäß der vorliegenden, in den Ansprüchen definierten Erfindung können die Probleme des Standes der Technik dadurch überwunden werden, daß eine Speicherzelle mit einer geteilten Gatestruktur bereitgestellt wird, die sowohl ein Steuergate als auch ein floatendes Gate beinhaltet, wobei das floatende Gate auf die Drain-Zone selbstjustiert ist. Das Steuergate ist nicht selbstjustiert. "Selbstjustiert" bedeutet hier, daß der Abschnitt der Transistorkanallänge unter dem floatenden Gate durch das floatende Gate selbst unabhängig von eventuellen Bearbeitungsfehljustierungen definiert wird, so daß eine konstante Kanallänge unter dem floatenden Gate gewährleistet wird. Dazu wird ein spezielles Verfahren eingesetzt, bei dem das floatende Gate benutzt wird, um eine Flanke der Drain-Zone zu definieren. Die Source-Zone wird gleichzeitig als die Drain-Zone definiert, aber die Justierung der Source-Zone relativ zu dem floatenden Gate ist nicht kritisch, solange die Source- Zone nicht unter dem floatenden Gate liegt, aber von diesem beabstandet ist.
Gemäß der vorliegenden Erfindung wird eine EPROM- Matrix bereitgestellt, umfassend:
ein Substrat aus einem Halbleitermaterial;
eine Mehrzahl von Speicherzellen, wobei jede Speicherzelle einen geteilten Gatetransistor umfaßt;
eine Metall-Source-Kontaktleitung, die in einer ersten Richtung über die Matrix verläuft;
eine Mehrzahl von Source-Diffusionsleitungen, die einstückig in dem Substrat ausgebildet sind und orthogonal zu der Metall-Source-Kontaktleitung verlaufen; wobei jede Source-Diffusionsleitung 2N Abschnitte aufweist, die als Source-Zonen benachbarter geteilter Gatetransistoren dienen, wobei N eine ganze Zahl ist;
einen Kontakt zwischen der Metall-Source Kontaktleitung und jeder der darunterliegenden Source- Diffusionsleitungen zum Anlegen eines Potentials an die Metall-Source-Kontaktleitung zu jeder der Source-Zonen;
eine Mehrzahl von Metall-Drain-Leitungen, die über die Matrix im wesentlichen parallel zu der Metall-Source- Kontaktleitung verlaufen, wobei jede Metall-Drain-Leitung eine Mehrzahl separater Drain-Zonen kontaktiert, die in dem genannten Substrat ausgebildet sind, wobei sich jede Drain- Zone zwischen zwei der genannten Source-Zonen befindet und als gemeinsame Drain-Zone eines Paares benachbarter geteilter Gatetransistoren dient; und
eine Mehrzahl von Steuerleitungen, die über der Matrix ausgebildet sind und orthogonal zu der Metall-Source- Kontaktleitung und der Mehrzahl von Metall-Drain-Leitungen verlaufen; wobei die Steuerleitungen 2N Abschnitte aufweisen, die als Steuergates der genannten geteilten Gatetransistoren gelten;
wobei jeder geteilte Gatetransistor ferner folgendes umfaßt:
ein separates floatendes Gate, das über, aber isoliert von einer Kanalzone ausgebildet ist, die in dem genannten Substrat zwischen den genannten Source- und den genannten Drain-Zonen verläuft und eine Länge aufweist, die gleich der Summe eines ersten und eines zweiten Abstandes ist, wobei das genannte floatende Gate eine Flanke aufweist, die im wesentlichen mit der Flanke der Drain-Zone selbstjustiert ist und im wesentlichen den ersten Abstand überspannt, so daß sie von der Flanke der Source-Zone um den zweiten Abstand getrennt ist, und wobei das Steuergate über, aber isoliert von dem floatenden Gate und dem Abschnitt der Kanalzone gebildet wird, die nicht von dem floatenden Gate bedeckt wird.
Somit wird auch ein Verfahren zur Herstellung einer EPROM-Matrix bereitgestellt, bei dem auf einem Substrat aus einem Halbleitermaterial folgendes ausgebildet wird:
eine Mehrzahl von Speicherzellen, wobei jede Speicherzelle einen geteilten Gatetransistor umfaßt;
eine Metall-Source-Kontaktleitung, die in einer ersten Richtung über die Matrix verläuft;
eine Mehrzahl von Source-Diffusionsleitungen, die einstückig in dem Substrat ausgebildet sind und orthogonal zu der Metall-Source-Kontaktleitung verlaufen; wobei jede Source-Diffusionsleitung 2N Abschnitte aufweist, die als Source-Zonen benachbarter geteilter Gatetransistoren dienen, wobei N eine ganze Zahl ist;
einen Kontakt zwischen der Metall-Source- Kontaktleitung und jeder der darunterliegenden Source- Diffusionsleitungen zum Anlegen eines Potentials an die Metall-Source-Kontaktleitung zu jeder der Source-Zonen;
eine Mehrzahl von Metall-Drain-Leitungen, die über die Matrix im wesentlichen parallel zu der Metall-Source- Kontaktleitung verlaufen, wobei jede Metall-Drain-Leitung eine Mehrzahl separater Drain-Zonen kontaktiert, die in dem genannten Substrat ausgebildet sind, wobei sich jede Drain- Zone zwischen zwei der genannten Source-Zonen befindet und als gemeinsame Drain-Zone eines Paares benachbarter geteilter Gatetransistoren dient; und
eine Mehrzahl von Steuerleitungen, die über der Matrix ausgebildet sind und orthogonal zu der Metall-Source- Kontaktleitung und der Mehrzahl von Metall-Drain-Leitungen verlaufen; wobei die Steuerleitungen 2N Abschnitte aufweisen, die als Steuergates des genannten geteilten Gatetransistors gelten; wobei jeder geteilte Gatetransistor mit einem separaten floatenden Gate ausgebildet ist, das über, aber isoliert von einer Kanalzone ausgebildet ist, die in dem Substrat zwischen der Source- und der Drain-Zone verläuft und eine Länge aufweist, die gleich der Summe eines ersten und eines zweiten Abstandes ist, wobei das genannte floatende Gate eine Flanke aufweist, die im wesentlichen mit der Flanke der Drain-Zone selbstjustiert ist und im wesentlichen den ersten Abstand überspannt, so daß sie von der Flanke der Source-Zone um den zweiten Abstand getrennt ist, und wobei das Steuergate über, aber isoliert von dem floatenden Gate und dem Abschnitt der Kanalzone gebildet wird, die nicht von dem floatenden Gate bedeckt wird.
Bei dem beanspruchten Verfahren wird die diffundierte Drain-Zone mit Hilfe des floatenden Gate ausgebildet, um eine Flanke der Drain-Zone zu definieren. In der bevorzugten Ausgestaltung werden die Drain- und Source- Zonen durch Ionenimplantation gebildet, und eine Flanke des floatenden Gates definiert die laterale Grenze auf einer Seite der Drain-Zone. Ein Fotolackmaterial verläuft teilweise über das floatende Gate in einer Richtung und über das floatende Gate hinaus in der anderen Richtung, und die Source-Zone wird durch eine Öffnung in dem Abschnitt dieses Fotolacks definiert, der über das floatende Gate in der anderen Richtung verläuft. Das Ergebnis ist die Bildung eines präzise definierten Kanalabschnittes Leff der Kanalzone unter dem floatenden Gate und eines relativ unpräzise definierten Restabschnittes der Kanalzone (durch eine auszubildende Steuergateelektrode zu steuern, die Teil der Wortleitung ist) unter dem Fotolack zwischen der anderen Flanke des floatenden Gates und der Source-Zone.
Jede Fehljustierung zwischen dem floatenden Gate und der Source-Zone wird durch ein auszubildendes Steuergate bedeckt und hat nur geringen Einfluß auf den Betrieb der Speicherzelle, während das floatende Gate auf die Drain- Zone selbstjustiert ist.
Die nachfolgende ausführliche Beschreibung bezieht sich auf Fig 3 sowie auf die Figuren 5-9 der Begleitzeichnungen und soll lediglich veranschaulichend und nicht einschränkend sein. Weitere Ausgestaltungen der vorliegenden Erfindung sind für den Fachkundigen im Hinblick auf die nachfolgende Beschreibung offensichtlich. In den Figuren 5a und 5b ist nur der Querschnitt einer einzigen Speicherzelle bzw. eines Abschnittes davon dargestellt, während in Fig. 3 zwei Zellen und ein Teil einer dritten im Querschnitt dargestellt sind. Es ist zu verstehen, daß ein erfindungsgemäß hergestellter Halbleiter-IC-Speicher eine Mehrzahl solcher Zellen zusammen mit peripheren Schaltungen zum Schreiben von Daten in den Speicher und zum Zugreifen auf die in dem Speicher befindlichen Daten benutzt. Diese Schaltungen sind der Einfachheit halber nicht dargestellt.
Der Ausgangspunkt für das erfindungsgemäße Verfahren zur Erzielung meiner neuartigen selbstjustierten, geteilten Gatestruktur ist derselbe wie bei der nicht selbstjustierten, geteilten Gatestruktur des Standes der Technik und insbesondere des Patentes Nr. '565. Wie also in Fig. 5a dargestellt ist, ist auf einem monokristallinen Siliziumsubstrat 50, das gewöhnlich einen spezifischen Widerstand von 10-50 Ohm-Zentimeter hat, auf standardmäßige Weise eine Gateoxidschicht 51 ausgebildet. Auf der Gateoxidschicht 51, die gewöhnlich eine Dicke von 30 nm (300 Ångström) hat, ist dann eine erste Schicht aus polykristallinern Silizium (häufig als "Poly 1" bezeichnet) ausgebildet, die zur Bildung eines floatenden Gates 52 wie in Fig. 5a gezeigt strukturiert ist. Die Oxidschicht 51 unter den Abschnitten aus polykristallinem Silizium, die zur Bildung des floatenden Gates 52 entfernt wurden, wird dann mit einem Ätzverfahren (gewöhnlich Plasmaätzen) entfernt, worauf eine Fotolackschicht 53 über der Oberfläche der Struktur ausgebildet wird.
Wie in Fig. 5b dargestellt ist, wird dann die Fotolackschicht 53 so strukturiert, daß ein bestimmtes Segment 53-1 aus Fotolack so ausgebildet wird, daß es teilweise über dem floatenden Gate 52 liegt. Das Fotolacksegment 53-1 hat eine rechte Flanke 53a, die so ausgestaltet ist, daß sie etwa in der Nähe ihrer Mitte über dem floatenden Gate 52 liegt, und eine linke Flanke 53b, die auf der linken Seite der linken Flanke 52b des floatenden Gates 52 ausgebildet ist. Die Länge des floatenden Gates 52 beträgt gewöhnlich 1,5 bis 2 µm, und es ist daher nicht schwierig, im Hinblick auf typische Toleranzen des Herstellungsverfahrens mit ausreichender Gewißheit zu gewährleisten, daß die Flanke 53a selbst für eine durchaus zu erwartende ungünstigste Maskenfehljustierung während des Herstellungsverfahrens auf der linken Seite der rechten Flanke 52a des floatenden Gates 52 ist. Es ist also recht einfach sicherzustellen, daß die linke Flanke 53b ausreichend weit links von der linken Flanke 52b des floatenden Gates 52 ist, so daß die linke Flanke 52b des floatenden Gates 52 niemals exponiert wird, auch nicht bei einer ungünstigsten Fehljustierung von Masken während der Herstellung. Somit wird die auszubildende Source 54a stets lateral von der linken Flanke 52b des floatenden Gates 52 beabstandet sein.
Nach der Bildung des strukturierten Fotolacksegmentes 53-1 wird die Struktur einer Ionenimplantation mit einer gewählten, bekannten Dosis (gewöhnlich 4 x 10¹² pro cm²) unterzogen, um die n++ Drain-Zone 54b und die n++ Source- Zone 54a in der Oberfläche des Halbleitermaterials 50 auszubilden. Die linke Flanke 54b' der Zone 54b wird durch die rechte Flanke 52a des floatenden Gates 52 definiert, und ihre rechte Flanke 54b" wird durch die linke Flanke 53c des strukturierten Fotolacksegmentes 53-2 definiert. Die rechte Flanke 54a" der Source-Zone 54a wird durch die linke Flanke 53b des strukturierten Fotolacksegmentes 53-1 definiert. Somit wird die Drain-Zone 54b auf die rechte Flanke 53b des floatenden Gates 52 selbstjustiert. Die rechte Flanke 54a" der Source-Zone 54a wird jedoch selbstjustiert auf die linke Flanke 53b des Fotolacks 53-1. Die Ungewißheit in bezug auf den Ort der linken Flanke 53b des strukturierten Fotolacksegmentes 53-1 relativ zu der linken Flanke 52b des floatenden Gates 52 repräsentiert eine Ungewißheit in bezug auf die Länge des Steuergatekanals (entsprechend dem Kanalabschnitt 36b in Fig. 3) und nicht in bezug auf den floatenden Gatekanal Leff (entsprechend dem Kanalabschnitt 36a in der mittleren Zelle von Fig. 3). Durch Anlegen einer richtigen Spannung an das auszubildende Steuergate (entsprechend dem Steuergate 35 in Fig. 3) wird die Kanallänge unter dem Steuergate irrelevant, und das Leiten oder Nichtleiten des gesamten Kanals wird durch die an dem floatenden Gate 52 (entsprechend dem floatenden Gate 33 von Fig. 3) anliegende Spannung bestimmt. Da das floatende Gate 52 gleichförmig mit dem Drain 54b in allen Transistoren gekoppelt ist, und da ferner die effektive Kanallänge Leff (entsprechend dem Kanal 36a in Fig. 3) unter allen floatenden Gates 52 in allen Transistoren im wesentlichen gleich ist, ergibt die selbstjustierte Struktur ein programmierbares EPROM mit geteiltern Gate, das mit weitaus besseren Ergebnissen hergestellt werden kann als EPROMs des Standes der Technik.
Die restlichen Schritte des Verfahrens sind standardmäßige, wohlbekannte Schritte in der Siliziumgate- EPROM-Technologie. Über dem floatenden Gate 52 wird eine Isolierschicht (nicht dargestellt) ausgebildet. Ein Steuergate (oft als "Poly 2" bezeichnet), das dem Steuergate 35 in Fig. 3 entspricht, wird gewöhnlich im Rahmen einer Wortleitung ausgebildet. Die resultierende Struktur sieht wie in Fig. 3 dargestellt aus. Fig. 3 zeigt das floatende Gate 33 und die floatenden Gates 33L und 33R rechts und links von dem floatenden Gate 33. Die rechten Flanken aller drei floatender Gates sind selbstjustiert auf die linken Flanken der darunterliegenden Drain-Zonen. Die Drain-Zone für eine bestimmte Zelle verdoppelt sich als die Source-Zone für die Zelle zur rechten Seite.
Die in den Figuren 5a und 5b illustrierte, mit dem Verfahren hergestellte fertige Struktur ist in Fig. 3 dargestellt. In Fig. 3 wurde das floatende Gate 33 vor der Bildung der Source- und Drain-Zonen 31a und 31b ausgebildet. Das floatende Gate 33 ist auf einer dünnen Isolierschicht über einem Abschnitt der auszubildenden Kanalzone zwischen Source und Drain ausgebildet. Mit der rechten Flanke des floatenden Gates 33 wurde eine Flanke der Drain-Zone 31b definiert. Über dem floatenden Gate 33 liegt die Isolierung 34 (gewöhnlich Siliziumoxid), und über der Oxidschicht 34 liegt das Steuergate 35. Ein Abschnitt 35a des Steuergates 35 liegt über einem zweiten Abschnitt der Kanalzone zwischen dem linken Ende des floatenden Gates 33 und der Source-Zone 31a. Wie hierin beschrieben, kann die Kanalzone 36b unter dem Abschnitt 35a des Steuergates 35 eine Länge 36b aufweisen, die beträchtlich variiert, ohne die Leistung des Bauelementes zu beeinträchtigen.
Die im mittleren Teil des Querschnittes von Fig. 3 gezeigte Struktur ist lediglich eine Zelle aus einer Mehrzahl solcher Zellen. Bei einer typischen virtuellen Grundstruktur dient der Drain 31b für die im Querschnitt in Fig. 3 gezeigte Zelle als Source für eine andere, unmittelbar auf der rechten Seite befindliche Zelle. Ebenso dient die Source 31 als Drain für eine zweite, unmittelbar auf der linken Seite befindliche Zelle. Die Abschnitte der floatenden Gates 33L und 33R in Verbindung mit diesen benachbarten Zellen sind in Fig. 3 dargestellt.
Man beachte, daß das floatende Gate 52 (Figuren 5a und 5b) durch die laterale Diffusion der linken Flanke 54b' unterhalb des floatenden Gates 52 während der nachfolgenden Bearbeitung der Struktur kapazitiv mit der Drain-Zone 54b gekoppelt wird. Diese laterale Diffusion beträgt gewöhnlich etwa 0,3 µm. Im Gegensatz zum Stand der Technik wird das floatende Gate 52 jedoch vor der Bildung der Drain-Zone 54b und nicht danach ausgebildet, und ist präzise auf eine Flanke der Source-Zone 54b selbstjustiert.
Fig. 6a veranschaulicht die Variation der Schwellenspannung gegenüber der gezeichneten Kanallänge (LP1) des floatenden Gates ("Poly 1"). In Fig. 6a ist die Ordinate die Programmschwelle, und die Abszisse ist die Länge des floatenden Gatekanals LP1 in Mikron. (Von Bedeutung ist, daß die Figuren 6a bis 6d sowie 7a und 7b gezeichnete Abmessungen benutzen. Die in Fig. 3 gezeigten Kanallängen 36a und 36b sind jedoch die effektiven Abmessungen nach der Bearbeitung. Somit wird die Kanallänge 36a mit Leff bezeichnet und repräsentiert die effektive Länge dieses Kanals nach der Bearbeitung, während diese Kanallänge vor der Bearbeitung eine gezeichnete Abmessung und somit mit dem Symbol LP1 bezeichnet ist. Demgemäß müssen alle Abmessungen LP1, die in den Figuren 6a bis 6d sowie 7a und 7b gezeigt sind, um einen bestimmten Betrag (etwa 0,5 µm) korrigiert (d.h. reduziert) werden, damit sie den Effekt der Bearbeitung reflektieren. Der Korrekturbetrag variiert natürlich mit der Bearbeitung.) Die in einer bestimmten Zeit für eine bestimmte Drain-Spannung und Gate- Spannung (in Fig. 6a entsprechend einer Drain-Spannung von 8 Volt und einer Gate-Spannung von 12 Volt) erhaltene oder programmierte Schwellenspannung Vtx fällt mit der Zunahme der Länge des Kanals LP1 unter dem floatenden Gate 52 (Fig. Sb) rapide auf einen Mindestwert von Vtx von etwa 2,5 Volt für einen LP1-Wert irgendwo zwischen 3 und 4 µm ab und steigt dann leicht an. Dieser Mindestwert von Vtx entspricht der ersten Schwellenspannung des Bauelementes vor der Programmierung. Die Schwellenspannung Vtx repräsentiert die Spannung, die an das Steuergate (wie zum Beispiel das Gate 35 in Fig. 3) angelegt werden muß, um den Transistor unter dem Steuergate wie in Fig. 3 gezeigt einzuschalten, wenn die diesen Transistor enthaltende Zelle programmiert wurde. Somit nimmt bei zunehmender Länge des Kanals 36a unter dem floatenden Gate 33 (Fig. 3) die zum Einschalten des Transistors und zum Erzeugen eines Kanals von der Source Zone 31b zum Drain 31a notwendige Schwellenspannung ab. Wie in Fig. 6a gezeigt, ergeben Programmierungszeiten von 1 Millisekunde und 10 Millisekunden im wesentlichen dieselbe Kurvenform.
Fig. 6b zeigt den Effekt der Länge des Kanals 36a unter dem floatenden Gate 33 auf die Schwellenspannung (Ordinate) gegenüber der Programmierungszeit (Abszisse). Die verschiedenen Kurven reflektieren unterschiedliche Längen LP1 des Kanals 36a (Fig. 3) unterhalb des floatenden Gates 33 in µm. Mit der Zunahme dieser Kanallängen fällt die Schwellenspannung für eine bestimmte Programmierungszeit ab. Somit beträgt für eine Programmierungszeit von 10&supmin;² Sekunden die Schwellenspannung für eine Kanallänge LP1 von 1,5 µm etwa 7 Volt, während die Schwellenspannung für eine Kanallänge LFI von 3,0 µm etwa 4 Volt beträgt. Diese Kurven wurden für eine Spannung VDS vom Drain zur Source von 8 Volt und einer Spannung am Steuergate 35 von 12 Volt erhalten. Die Kurven von Fig. 6b zeigen: je kürzer das floatende Gate ist, desto stärker ist das Feld, das entsteht, und um so größer ist daher die Zahl der Elektronen, die auf das floatende Gate gesetzt werden, was zu einer größeren Schwellenspannung Vtx zum Einschalten des Transistors führt.
Fig. 6c ist ein Diagramm der Schwellenspannung Vtx (Ordinate) gegenüber der Spannung am Drain 31b (Fig. 3) mit der Länge des Kanals 36a unterhalb des floatenden Gates 33 als Parameter auf den verschiedenen Kurven. Für eine bestimmte Drain-Spannung VDS (zum Beispiel 8 Volt) nimmt die Schwellenspannung Vtx mit abnehmender Länge LP1 des Kanals 36a unterhalb des floatenden Gates 33 zu. Die Kurven von Fig. 6c wurden mit einem Steuerkanal LP2 (entsprechend der gezeichneten Abmessung von Kanal 36b in Fig. 3) unterhalb des Steuergates 35 von 2,5 µm, einer Gatespannung am Steuergate 35 von 12 Volt und einer Programmierungszeit von 10 Millisekunden (10&supmin;² Sekunden) erhalten. Diese Kurven zeigen, daß nach der Erzielung einer bestimmten Drain- Spannungsdifferenz VDS zwischen dem Drain und der Source eine Erhöhung der Drain-Spannung über einen bestimmten Betrag hinaus im wesentlichen nur eine geringe Auswirkung auf die Schwellenspannung Vtx des Transistors hat. Mit anderen Worten, ΔVtx/ΔVDS wird im wesentlichen Null, wodurch deutlich wird, daß eine Erhöhung der an dem floatenden Gate anliegenden Drain-Spannung nur eine geringe Auswirkung auf die Programmierung des Transistors hat. Somit wird nach dem Erreichen der Programm-Schwellenspannung Vtx durch eine Erhöhung der Drain-zu-Source-Spannung VDS keine signifikante Leistungsverbesserung erzielt.
Mit zunehmendem LP1 nimmt die Schwellenspannung Vtx, mit der ΔVtx gegenüber ΔVDS sehr klein wird, ab. Somit hat eine Erhöhung von VDS sogar noch einen geringeren Einfluß auf Strukturen mit längeren floatenden Gates.
In Fig. 6 repräsentiert jeder nachfolgende Punkt auf einer bestimmten Linie für einen bestimmten LP1-Wert zusätzliche 10 Millisekunden Programmierungszeit anstatt lediglich 10 Millisekunden Programmierungszeit. Demgemäß wären die Kurven für Vtx gegenüber VDS in Fig. 6c noch flacher als in Fig. 6c gezeigt, wenn eine konstante Programmierungszeit angewendet würde, um die Zelle von verschiedenen VDS-Startpunkten zu programmieren.
Fig. 6d veranschaulicht die äußerst genaue Vorhersagbarkeit der Schwellenspannung Vtx gegenüber VD (min) für die selbstjustierte Struktur. VD(min) wird definiert als der Mindestwert von VDS, der zum Starten der Programmierung notwendig ist (d.h. zum Starten des effizienten Elektronenflusses auf das floatende Gate). In Fig. 6c ist VD(min) der VDS-Wert, bei dem die Kurve einen scharfen Rechtsknick zeigt. Diese Knickstelle entspricht dem Wert von VD(min), der in Fig. 6d eingezeichnet ist.
Die Beziehung von Fig. 6d zu Fig. 6c illustriert einen Basispunkt. Bei einem 256k EPROM entspricht die Zeit zur Programmierung der Zellen im EPROM theoretisch 256k multipliziert mit der Zeit zur Programmierung jeder Zelle dividiert durch 8 (ROMs werden byteweise programmiert). Wenn also die Programmierungszeit jeder Zelle signifikant reduziert werden kann, dann kann die Effizienz des Programmierens einer großen Zahl von EPROMs proportional zunehmen. Um auf eine bestimmte Schwellenspannung Vtx in einer bestimmten Programmierungszeit zu programmieren, muß die Länge von LP1 kontrolliert werden, und diese Länge (die sich auf den Kanal 36a in Fig. 3 bezieht) muß insbesondere so klein wie praktisch möglich gemacht werden, ohne einen Durchgriff von der Source zum Drain zu erzeugen. Wie aus der Analyse von Fig. 6d hervorgeht, wird die Schwellenspannung Vtx für eine bestimmte Programmierungszeit durch Verringern des Wertes von VD(min) erhöht. Wie in Fig. 6c gezeigt, nimmt VD(min) mit abnehmender Länge von LP1 ab.
Demgemäß ist ein abnehmender LP1-Wert der Schlüssel zur Programmierung auf eine bestimmte Schwellenspannung Vtx in einer bestimmten Zeit. Die selbstjustierte Struktur ermöglicht nicht nur die Erzielung einer kleinen effektiven Kanallänge Leff unterhalb des floatenden Gates, sondern diese Kanallänge kann auch in einer kontrollierbaren und reproduzierbaren Weise über eine EPROM-Matrix erzielt werden, wodurch wiederholbare und beständige Ergebnisse über die Matrix erzielt werden.
Fig. 7a veranschaulicht die Änderung der Schwellenspannung ΔVtx für drei verschiedene Werte von LP1 (d.h. drei verschiedene gezeichnete Kanallängen unterhalb des floatenden Gates) für die in Fig. 2 gezeigte Struktur.
In einer nicht selbstjustierten Struktur ist die richtige Länge des Kanals unter dem floatenden Gate wesentlich für die Erzielung der maximalen Schwellenspannung Vtx. Wie in Fig. 7a gezeigt, kommt es, wenn die Kanallänge 36a zu kurz wird (zum Beispiel 1,5 µm), zu einem Durchgriff zwischen der Source 31a und dem Drain 31b während des Programmierens, was zu einer erfolglosen Programmierung des Bauelementes führt. Die richtige Justierung eines floatenden Gates in der nicht selbstjustierten Struktur zur Optimierung der Länge des Kanals 36a unter dem floatenden Gate 33 und der Überlappung des floatenden Gates zum Drain ist wesentlich. Die äußerst scharfe Spitze in Fig. 7a reflektiert die Vtx-Variation mit der Kanallänge LP1. Fig. 7a zeigt, daß eine Optimierung des Bauelementes für die Mindestkanallänge LP1 im Hinblick auf die Programmierungseffizienz zu einer niedrigeren anfänglichen Schwellenspannung vor der Programmierung und zu einer höheren Endschwellenspannung nach der Programmierung führt, um einen höheren Lesestrom zu erhalten. Dies bedeutet eine niedrigere Impedanz in der Schaltung, was wiederum bedeutet, daß während des Lesens ein Kondensator im Leseverstärker in der Peripherieschaltung des Speichers durch einen programmierten Transistor rascher entlädt, als dies sonst der Fall wäre, was zu einer kürzeren Zugriffszeit führt.
Drei effektive Kanäle unter dem floatenden Gate (1,5 µm, 2,0 µm und 2,5 µm) sind in Fig. 7a zu sehen. Der Parameter ΔVT (der die Änderung der Schwellenspannung in Abhängigkeit von verschiedenen Kanallängen zeigt) wird durch die Kurven dargetellt. Diese Spannungsänderung ist besonders ausgeprägt beim Längenübergang von 1,5 zu 2 zu 2,5 µm für LP1. Die Änderung des Vtx-Wertes in Abhängigkeit von der Kanallänge ist ähnlich der, die in Fig. 6a für die selbstjustierte Struktur meiner Erfindung gezeigt ist. Wenn man jedoch von einem LP1-Wert von 2 µm zu einem Wert von 1,5 µm oder kürzer geht, dann erscheint ein neues Phänomen, das einen möglichen Durchgriff von der Source zum Drain reflektiert, und der Vtx-Wert ist somit niedriger, als dies zu erwarten wäre. Die nicht selbstjustierte Kurve zeigt, daß ein richtiger LP1-Wert kritisch für die Erzielung einer vorhersagbaren Schwellenspannung ist. Bei der Technologie mit nicht selbstjustiertem floatenden Gate kann der LP1-Wert jedoch sogar über einen bestimmten Chip variieren, was eine Variation des Vtx-Wertes von Zelle zu Zelle innerhalb eines bestimmten Speichers verursacht. Eine solche Variation ist häufig unakzeptabel. Wie aus den Kurven von Fig. 7a ersichtlich ist, kann der LP1-Wert eines bestimmten Speichers auf Grund einer Fehljustierung in der Maskierung während der Bearbeitung des Wafers beispielsweise von 1,5 µm bis hin zu 2,5 µm oder mehr von Zelle zu Zelle variieren. Demgemäß ist der Vtx-Wert über den Wafer auf unvorhersehbare Weise variabel, was häufig zu einer unakzeptablen Leistung führt.
Fig. 7b zeigt den Effekt einer Überlappung und des VD- Wertes auf die Schwellenspannung. Für das nicht selbstjustierte Bauelernent muß die Struktur so justiert sein, daß der ungünstigste Justierungsfall (3 Sigma) eine zufriedenstellende Kanallänge 36a unter dem floatenden Gate 33 ergibt. Durch Erhöhen der Kopplung zwischen dem floatenden Gate und dem Drain ergibt sich keine Verbesserung der Schwellenspannung des Bauelementes für bestimmte Programmierungsbedingungen, daher hat eine Überlappung des Drain mit dem floatenden Gate keine positiven Auswirkungen. Eine größere Überlappung des floatenden Gates zum Drain bedeutet, daß mehr Elektronen zum Aufladen des floatenden Gates für eine bestimmte Kanallänge 36a unter dem floatenden Gate erforderlich sind. Anstatt also die Effizienz des Bauelernentes zu verbessern, führt eine Erhöhung der Überlappung des floatenden Gates zum Drain tatsächlich zu einer Verringerung dieser Effizienz. Es ist eine minimale Überlappung des floatenden Gates zum Drain erforderlich, um zu gewährleisten, daß beschleunigte Elektronen auf das floatende Gate und nicht auf das Steuergate oder die Wortleitung auftreffen und sich dort festsetzen.
Fig. 7 zeigt, daß mit zunehmender Überlappung der nicht selbstjustierten Struktur der ΔVtx-Wert tatsächlich für einen bestimmten VD-Wert abnimmt. Auch dies zeigt wieder, daß die Kopplung zwischen dem Drain und dem floatenden Gate keinen positiven Beitrag zur Erzielung eines erwünschten Vtx-Wertes leistet und sogar schädlich sein kann.
Die selbstjustierte Schaltung ist im hohen Maße skalierbar und behält ihren selbstjustierten Charakter bei einer Skalierung.
Ein bedeutender Effekt der selbstjustierten Struktur besteht darin, daß durch Wählen des richtigen LP1-Wertes die Programmierungszeit für eine Speichermatrix wesentlich reduziert werden kann. So erfordert beispielsweise die Programmierung eines 256k EPROM des Standes der Technik etwa 150 Sekunden oder 2 1/2 Minuten. Ein 259k EPROM mit der selbstjustierten Struktur kann in etwa 30 Sekunden programmiert werden. Dies ist eine erhebliche Verbesserung, die zu geringeren Programmierungskosten und geringeren Prüfkosten führt.
Ein zusätzlicher Vorteil des Einsatzes von selbstjustierten geteilten Gatestrukturen besteht darin, daß die Unsicherheit der Plazierung des floatenden Gates auf Grund von Maskenjustierungstoleranzen im Vergleich zur Unsicherheit der Plazierung des floatenden Gates bei der nicht selbstjustierten Struktur des Standes der Technik und beim standardmäßigen EPROM des Standes der Technik (ungeteiltes, aber selbstjustiertes Gate) erheblich reduziert ist. Tabelle 1 illustriert diese Verbesserung in bezug auf die selbstjustierte geteilte Gatestruktur im Vergleich zur standardmäßigen ungeteilten, selbstjustierten Gatestruktur des Standes der Technik. TABELLE I
Tabelle I vergleicht lediglich die kritischen Schritte in den beiden Prozessen zur Definition des floatenden Gates und somit die wesentliche Kanallänge Leff. Leff ist die wichtige Kanallänge in der selbstjustierten geteilten Gatestruktur und in jeder EPROM-Struktur. Man beachte, daß in einer standardmäßigen ungeteilten, selbstjustierten Gatestruktur Leff die gesamte Kanallänge zwischen Source und Drain ist.
Wie in Tabelle I gezeigt, sind drei Schritte erforderlich, um die kritische Abmessung des floatenden Gates in der standardmäßigen ungeteilten, selbstjustierten Gatestruktur zu definieren. In dem ersten Schritt werden nur die nicht kritischen Abmessungen definiert, die der Breite (nicht der Länge) des Kanals unter dem floatenden Gate entsprechen. Die kritischen Abmessungen des floatenden Gates, die der Kanallänge unter dem floatenden Gate entsprechen, werden nicht definiert. In Schritt 2 wird die zweite Schicht aus polykristallinem Silizium aufgetragen, aus der das Steuergate hergestellt wird. Die kritische Abmessung dieser zweiten Schicht (als "Poly 2" bezeichnet) wird in Schritt 2 definiert. Diese Abmessung entspricht der Kanallänge zwischen den auszubildenden Source- und Drain- Zonen. Die Genauigkeit, mit der die kritische Abmessung des Steuergates hergestellt wird, nimmt jedoch auf Grund der rauhen, unebenen Topologie in Verbindung mit den beiden auf den Wafer aufgetragenen Schichten aus polykristallinem Silizium ab. In dem dritten Schritt wird die kritische Abmessung (entsprechend der Kanallänge LP1) der ersten Schicht aus polykristallinem Silizium (Poly 1) mit der zweiten Schicht aus polykristallinem Silizium als Maske definiert. Auch hier nimmt die Genauigkeit, mit der die kritische Abmessung der ersten Schicht aus polykristallinem Silizium definiert wird, auf Grund der unebenen Topologie der Struktur ab.
Im Gegensatz dazu definiert die selbstjustierte geteilte Gatestruktur die kritische Abmessung der floatenden Gateschicht Poly 1 in Schritt 1.
Wie der obige Vergleich zeigt, entspricht die Kanallänge LP1 für die standardmäßige ungeteilte, selbstjustierte Gatestruktur der gezeichneten Länge des Kanals plus oder minus der Unsicherheit in bezug auf die kritische Dimension in Zusammenhang mit dem Schritt zur Definition von Poly 2 plus oder minus der Unsicherheit in bezug auf die kritische Abmessung der Kanallänge in Zusammenhang mit Poly 1 unter Verwendung von Poly 2 als Maske. Somit werden durch die Unsicherheit in bezug auf die effektive Kanallänge in der standardmäßigen ungeteilten, selbstjustierten Gatestruktur durch zwei kritische Abmessungen zwei Komponenten eingebracht. Andererseits tritt bei Verwendung der selbstjustierten geteilten Gatestruktur nur eine Unsicherheit in bezug auf eine kritische Abmessung auf, und dies im ersten Schritt, bei dem die kritische Abmessung von Poly 1 definiert wird und die Topologie glatt ist. Demgemäß ergibt die selbstjustierte Struktur einen doppelten Bearbeitungsvorteil gegenüber dem Prozeß, bei dem die standardmäßige ungeteilte, selbstjustierte Gatestruktur des Standes der Technik durch Eliminieren einer kritischen Abmessung bei der Definition von Leff und durch Einbringen einer viel glatteren Topologie während der Ausbildung der kritischen Kanallänge Leff hergestellt wird.
Tabelle 2 vergleicht die zur Definition des floatenden Gates aus Poly 1 in der nicht selbstjustierten, geteilten Gatestruktur des Standes der Technik erforderlichen kritischen Schritte mit dem Einzeischritt, der zur Definition des floatenden Gates in der selbstjustierten geteilten Gatestruktur erforderlich ist. TABELLE II
Schritt 1 bei der Herstellung der nicht selbstjustierten geteilten Gatestruktur des Standes der Technik besteht in der Implantation der Source- und Drain- Zonen in das Bauelement. Schritt 2 besteht dann im Auftragen der Poly 1 Schicht und dem nachfolgenden Ausbilden des floatenden Gates aus dieser Schicht. In diesem Schritt wird die kritische Abmessung LP1 definiert. Die Unsicherheit in bezug auf die Länge von LP1 resultiert leider aus der Unsicherheit in der kritischen Abmessung von Poly 1 plus oder minus der Fehljustierung der Maske, die zur Definition der kritischen Abmessung des floatenden Gates relativ zur darunterliegenden Drain-Zone benutzt wird. Die Unsicherheit in bezug auf die kritische Abmessung beträgt gewöhnlich ±0,3 µm, während die Unsicherheit auf Grund der Maskenfehljustierung ±0,6 µm beträgt. Wenn man die Gesamtunsicherheit in bezug auf LP1 im statistischen Sinne (quadratisches Mittel) kombiniert, dann kann sie ±0,6 oder ±0,7 µm betragen. Im Gegensatz dazu wird bei Verwendung der selbstjustierten geteilten Gatestruktur die kritische Abmessung des floatenden Gates aus Poly 1 mit einer Unsicherheit von höchstens etwa ±0,3 µm definiert. Daraus ergibt sich eine wesentliche Verbesserung der Herstellungsgenauigkeit gegenüber der nicht selbstjustierten geteilten Gatestruktur des Standes der Technik.
Fig. 8 zeigt eine EPROM-Matrix, die mit der selbstjustierten geteilten Gatestruktur hergestellt wurde. Der Einfachheit halber wird eine Matrix aus neun (9) Transistoren oder Zellen gezeigt. Es werden nachfolgend das Programmieren und Lesen von Zelle oder Transistor Q5 beschrieben. Man beachte, daß die Matrix Wortleitungsreihen m-1, m und m+1 sowie Bitleitungsspalten n-2, n-1, n und n+1 umfaßt. Spalte n-2 ist die Source der Transistoren Q1, Q4 und Q7, während Spalte n-1 der Drain der Transistoren Q1, Q4 und Q7 und die Source der Transistoren Q2, Q5 und Q8 ist. Ebenso ist Spalte n der Drain der Transistoren Q2, Q5 und Q8 und die Source der Transistoren Q3, Q6 und Q9. Spalte n+1 ist der Drain der Transistoren Q3, Q6 und Q9.
Beim Betrieb sind zum Lesen des Bauelementes m, n (d.h. Zelle Q5) alle Bitleitungen mit Ausnahme von n-1 auf 2 Volt eingestellt. Die Bitleitung n-1 ist auf Masse eingestellt. Die Wortleitung m ist auf 5 Volt eingestellt, während alle anderen Wortleitungen mit Ausnahme von m auf Masse eingestellt sind.
Zum Programmieren des Bauelementes m, n (d.h. Zelle Q5) sind alle Bitleitungen mit Ausnahme von n auf Masse eingestellt, während die Bitleitung n auf 8 oder 9 Volt eingestellt ist. Alle Wortleitungen mit Ausnahme von m sind auf Masse eingestellt, während die Wortleitung m auf 12 Volt eingestellt ist. Während des Programmierens befindet sich auch das Bauelement m, n+1 (d.h. Zelle Q6) in einem Programmierungszustand, aber in umgekehrter Konfiguration (d.h. die hohe Spannung liegt entfernt von dem floatenden Gate an). Bei dieser Konfiguration gibt es keine Programmierung von m, n+1. Und genau diese Asymmetrie im EPROM mit geteiltem Gate macht die Ausnutzung der virtuellen Massemethode möglich.
Eine Ausgestaltung der vorliegenden Erfindung ist in den Figuren 9a, 9b und 9c illustriert. Fig. 9a zeigt einen Grundriß der Anordnung einer Ausgestaltung der vorliegenden Erfindung, die die zum Lesen des Zustands einer Zelle notwendige Schaltzeit verringert. Natürlich sollte zur Erhöhung der Geschwindigkeit eines Speichers die zum Lesen des Zustandes jeder Zelle in dem Speicher notwendige Zeit verringert werden. Je kleiner der Zellenstrom oder je größer die Kapazität im Zusammenhang mit der mit einer bestimmten Zelle verbundenen Bitleitung ist, desto länger erfordert das Lesen des Zustands der Zelle. In den oben beschriebenen geteilten Gatestrukturen kann die Drain-Zone für eine Zelle als Source-Zone für eine andere Zelle dienen. Somit kann, wenn eine Zelle gelesen wird, die Source als virtuelle Masse dienen. Zum Lesen einer Zelle in einem Speicher und anschließendes Lesen einer zweiten Zelle muß die Drain-Zone der zweiten Zelle, die zuvor als virtuelle Masse diente, auf eine höhere Spannung geschaltet werden. Die dazu notwendige Zeit ist abhängig von der Kapazität der Drain-Zone. Um dies schneller durchzuführen, muß die Drain-Kapazität (die auch als Bitleitungskapazität bezeichnet wird) reduziert werden. Dies erfolgt mit der Struktur von Fig. 9a mit Hilfe einer neuartigen Matrixarchitektur unter Ausnutzung des EPROM mit selbstjustiertem geteiltern Gate. Anstatt einer virtuellen Masse, die als Source- und als Drain-Zone funktionieren kann und die die höhere Zelldichte erzielt, die oben in Verbindung mit den Figuren 3, 5a und 5b beschrieben ist, benutzt die Struktur von Fig. 9a eine feste, dedizierte Source-Leitung 130-p wie in einem standardmäßigen EPROM und dedizierte Bitleitungen (wie die Bitleitungen 213-m, 113-m und 113-(m+1). Die Source-Leitung wird nicht von virtueller Masse auf Hochspannung geschaltet, sondern wird stets auf einer Spannung in der Nähe des Wertes gehalten, bei dem die Zelle geschaltet werden soll. Dadurch kann die Umschaltzeit verringert werden. Die Source-Leitung 130-p umfaßt eine Metalleitung aus einem Isoliermaterial über der Matrix in einer Richtung orthogonal zu den Source-Zonen 142-(s-1) und 142-s. Verbindungskontakte 131-(i-1) und 131-i verbinden die Metall-Source-Leitung 130-p mit der jeweiligen Source- Zone 142-(s-1) bzw. 142-s. Die Source-Zonen 142-(s-1) und 142-s werden gewöhnlich durch Ionenimplantation ausgebildet. Orthogonal zur Source-Leitung 130-p sind Wortleitungen 122-n und 122-(n-1) ausgebildet.
Wortleitungen 122-n und 122-(n-1) fungieren als Steuergates und sind über, aber isoliert von floatenden Gates 121-i und 121-(i-1) ausgebildet. Floatende Gates (von denen die Gates 121-i und 121-(i-1) im Grundriß in ihrer Gesamtheit dargestellt sind) sind aus polykristallinem Silizium ausgebildet und liegen über, aber isoliert von der Kanalzone zwischen darunterliegenden Drain- und Source- Zonen. Gemäß der obigen Beschreibung in Verbindung mit der Struktur der Figuren 3, 5a und 5b ist der Drain 111-i durch lonenimplantation mit Hilfe der Flanken 123-a und 124-a der jeweiligen floatenden Gates 121-(i-1) bzw. 121-i ausgebildet, um jeweils die obere und untere Flanke 111b bzw. 111a (Fig. 9b) des Drains 111-i zu definieren. Die Seiten 111c und 111d des Drains 111-i sind durch eine Oxidisolation begrenzt. Somit ist jede Drain-Zone wie zum Beispiel die Zone 111-i von den übrigen ähnlichen Drain- Zonen getrennt.
Wie kurz gezeigt wird, kann die Breite der Source- Zonen 142-(s-1) und 142-s wesentlich reduziert werden, indem jede Source-Zone (wie die Source-Zonen 142-s und 142- (s-1)) durch Ionenimplantation ausgebildet werden, indem eine Flanke jeder Wortleitung (wie die Wortleitung 122-n bzw. 122-(n-1)) als Maske zur Definition der Flanke der entsprechenden Source-Zone während der n+ Ionenimplantation benutzt wird, die zur Bildung der n+ Zonen der peripheren Zugriffs- und Logiktransistoren auf dem EPROM benutzt wird.
Der Hauptunterschied in der in Fig. 9a gezeigten Struktur unter Anwendung der in den Figuren 3, 5a und 5b gezeigten Konzepte des selbstjustierten geteilten Gates und den EPROM-Matrizen des Standes der Technik liegt in dem Ort der Bitleitungen 213-m, 113-m und 113-(m+1) sowie der Wortleitungen 122-(n-1) und 122-n im Hinblick auf die Anordnung. Der Vorteil der Struktur von Fig. 9a besteht darin, daß die Bitleitung 113 im Zusammenhang mit einer bestimmten Zelle 110 nicht über den gesamten Bereich von Masse bis zu einer Spannung geschaltet werden muß, die notwendig ist, um den Zustand dieser Zelle zu erfassen, sondern stets auf einer Spannung in der Nähe der Lesespannung gehalten wird. Die Wahl der jeweiligen zu lesenden Zelle erfolgt durch die Wortleitung 122. Ein zweiter Vorteil besteht darin, daß eine Bitleitung 113-m, 213-m... eine weitaus geringere Kapazität hat als eine typische Bitleitung des Standes der Technik. Der Grund hierfür ist, daß während die Bitleitung (wie die Bitleitung 113-m) mit einer Mehrzahl von zu einer Spalte angeordneten Drain-Zonen (wie z.B. Drain 111-i von Zelle 111-i+1) verbunden ist, fungiert jeder Drain, wie z.B. der Drain 111-i, nur in zwei benachbarten Transistoren (Transistoren 110-(i+1) und 110-i wie in Fig. 9a gezeigt) als Drain, und jeder Drain ist nicht als Teil einer kontinuierlichen diffundierten (oder in diesem Fall ionenimplantierten) Zone mit den übrigen Drain-Zonen verbunden. Somit ist die Kapazität in Verbindung mit jeder Drain-Zone 111 im Vergleich zu der Kapazität in Verbindung mit einer kontinuierlichen Drain-Diffusion des Standes der Technik reduziert.
Wie in Fig. 9a und in dem Querschnitt in Fig. 9b gezeigt, wird die ionenimplantierte Drain-Zone 111-i, die die Speicherzelle 110-i+1 bedient, durch einen in der Isolierschicht 150 über der Drain-Zone 111-i ausgebildeten Verbindungskontakt 112-i kontaktiert. Die Metallbitleitung 113-m (auch als Metall-Drain-Leitung bezeichnet) hat elektrischen Kontakt mit dem Drain 111-i über den Verbindungskontakt 112-i. Unmittelbar neben dem Drain 111-i und selbstjustiert mit dem Drain 111-i wie oben in Verbindung mit den Figuren 3, 5a und 5b beschrieben sind zwei floatende Gates 121-(i-1) und 121-i, die aus einer ersten Schicht aus polykristallinem Silizium ("Poly 1") ausgebildet sind. Über dem floatenden Gate 121-i liegt ein Steuergate 122-n (auch als Wortleitung bezeichnet), das aus einer zweiten Schicht aus polykristallinem Silizium ("Poly 2") gebildet ist. Die zweite Schicht aus polykristallinem Silizium 122-n verläuft über die Länge von 2N Transistoren in der Matrix, um eine Wortleitung (auch als Steuergate bezeichnet) zu bilden, und ist in der gezeigten Ausgestaltung zu der Metall-Drain-Leitung 113-m und der Metall-Source-Kontaktleitung 130-p orthogonal. N ist eine ganze Zahl, die gemäß der vorliegenden Erfindung vorzugsweise 2, 4 oder 8 ist.
Die Zelle 110-(i+1) beinhaltet einen Teil einer in Fig. 9a mit 142-s bezeichneten Source-Diffusion. Die Source-Diffusion 142-s für die Zelle 110-(i+1) ist auch die Source-Diffusion für Zelle 110-(i+2) (in Fig. 9a nicht gezeigt, aber in den Figuren 9b und 9c schematisch dargestellt), genau wie die Drain-Diffusion 111-i die Drain-Diffusion für Zelle 110-i sowie für Zelle 110-(i+1) ist. Die Source-Diffusion 142-s dient auch als Source-Zone für andere Zellen in einer bestimmten Reihe. Somit dient jede Source-Diffusion, mit Ausnahme der ersten, tatsächlich als Source-Zone für 4N Speicherzellen. Die Wortleitung 122- n aus polykristallinem Silizium wird mit erheblicher Überlappung über Source und Drain ausgebildet, um zu verhüten, daß eine Fehljustierung die Einschaltfähigkeit einer bestimmten Zelle, wenn sie gelesen wird, beeinflußt. Die Flanken 123a und 124a der floatenden Gates 121-(i-1) und 121-i aus Poly-1 dienen, wie oben in Verbindung mit den Figuren 3, 5a und 5b beschrieben, zum Definieren der Flanken 111b bzw. 111a der Drain-Zone 111-i, wie in den Fig. 9a und 9b gezeigt ist.
Fig. 9b illustriert auch die symmetrisch strukturierten Speicherzellen 11--i+1** und 110-i der vorliegenden Erfindung. Diese beiden Zellen benutzen wie gezeigt eine gemeinsame Drain-Zone 111-i. Das Steuergate 122-n (gewöhnlich aus polykristallinem Silizium) hat eine linke Flanke 144b, die über die Source-Zone 142-s verläuft. Die Source-Zone 142-s dient als Source nicht nur für die Zelle 110-(i+1), sondern auch für die Zelle 110-(i+2) (neben und unter der Zelle 110-(i+1) in Fig. 9b, aber in Fig. 9a nicht dargestellt). Über der Source-Zone 142-s liegt eine Metallkontaktschicht 130-p (Fig. 9a), die durch einen Kontakt 131-i mit der Source-Leitung 142-s verbunden ist.
Es ist klar, daß bei der Herstellung der Struktur der Figuren 9a, 9b und 9c die Source-Zone 142-s beispielsweise unter Verwendung der linken Flanke 144b der polykristallinen Wortleitung 122-n als Führung bei der Definition der rechten Flanke 149b der Source-Zone 142-s hergestellt werden kann. Danach kann die Breite der Steuerleitung 122-n und aller ähnlichen Steuerleitungen um die Toleranz reduziert werden, die ansonsten auf diese Breite angewendet würde, um zu gewährleisten, daß sie ordnungsgemäß über der Source-Zone 142-s justiert ist. Mit dieser Technik wird eine Platzersparnis von wenigstens eines halben Mikrorneters Breite der Steuerleitung 122-n möglich. Wenn ähnliche Einsparungen in Zusammenhang mit der Steuerleitung 122-(n-1) durch Selbstjustierung der linken Flanke 145b der Source 142-(s-1) mit der rechten Flanke 143b der Steuerleitung 122-(n-1) vorgenommen werden, dann kann eine beträchtlich kleinere Matrix erzielt werden. Es werden vorteilhafterweise Sources 142 mit dem n+ Ionenimplantat gebildet, das zur Bildung der MOS- Transistoren in der Logik- und Zugriffsschaltung in den peripheren Zonen der Speichermatrix benutzt wird.
Fig. 9c veranschaulicht auf schematische Weise die Anordnung einer Matrix, die die in den Figuren 9a und 9b gezeigte Struktur benutzt. Wie in Fig. 9c gezeigt, verläuft die Metall-Source-Leitung 130-p senkrecht nach unten entlang der Mitte der Matrix. Die Kontakte 131-i und 131- (i-1) sind schematisch dargestellt, um die Verbindungskontakte durch die darunterliegende Isolierung zu illustrieren, durch die die Metalleitung 130-p elektrischen Kontakt mit den lateral verlaufenden Source- Zonen 142-s und 142-(s-1) hat. Wie oben beschrieben, werden die Source-Zonen 142-s und 142-(s-1) vorzugsweise durch Ionenimplantation gebildet. Jede laterale Source-Zone dient als Source für bis zu 2N Transistoren auf jeder Seite der Metall-Source-Leitung 130-p, wobei N typischerweise eine ganze Zahl ist und 2, 4 oder 8 sein kann. Die Metallbitleitungen 113-m, 213-m ... bis N13-m sind links von der Metall-Source-Leitung 130-p zu sehen und verlaufen parallel zur Metall-Source-Leitung 130-p, während die Metallbitleitungen 113-m+1, 213-(m+1), ... bis N13-(m+1) rechts von der Metall-Source-Leitung 130-p, aber parallel dazu verlaufend zu sehen sind. Jede Metallbitleitung wie die Bitleitung 113-m hat Kontakt mit den darunterliegenden Drain-Zonen wie z.B. die Drain-Zone 111-i über einen Verbindungskontakt und eine Kontaktzone wie z.B. 112-i. Wie oben erläutert, dienen die Drain-Zone 111-i und vergleichbare Drain-Zonen 211-i bis N11-i und 115-i bis N15-i jeweils als Drain-Zonen für zwei selbstjustierte Transistoren wie z.B. die Transistoren 110-i und 110-(i+1). Jede Source-Leitung 142 dient als Source für jeden der damit verbundenen 2N oder 4N Transistoren. Zu jedem inkrementalen Abschnitt der Source-Leitung zwischen einem bestimmten Paar benachbarter Transistoren (wie z.B. die Transistoren 110-i und 210-i) gehört jedoch ein inkrementaler Widerstand R. Somit kommt es, wenn ein Lesestrom Ir durch jeden inkrementalen Widerstand fließt, zu einem Spannungsabfall um die Menge IrR mit dem Ergebnis, daß die Drain-zu-Source-Spannungsdifferenz am Transistor N10-i um denselben Betrag NIrR reduziert wird. Demgemäß ergibt sich durch den Spannungsabfall, der durch das Fließen des Lesestroms durch die Source-Zonen zur Metallkontaktleitung 130-p generiert wird, eine praktische Begrenzung der maximalen Größe der Zahl N.
Wie in Fig. 9c schematisch dargestellt ist, dient die Source-Zone 142-s als Source nicht nur für die Transistoren 110-i+1 bis N10-(i+1) und 114-(i+1) bis N14-(i+1), sondern auch für die Transistoren 110-(i+2), 210-(i+2) bis N10- (i+2) und für die Transistoren 114-(i+2) bis N14-(i+2). Somit sind die zweite und nachfolgende Reihen von Source- Leitungen 142 jeweils mit zwei Transistorleitungen verbunden.
Die Metallbitleitungen 113-m bis N13-m und 113-(m+1) bis N13-(m+1) sind jeweils in Reihen mit einer Mehrzahl von Transistorzellenpaaren auf dieselbe Weise verbunden, wie in Verbindung mit Leitung 113-m, der Kontaktzone 112-i und den Transistorzellen 110-i und 110-(i+1) gezeigt wurde (Figuren 9a und 9b). Eine Reihe der Matrix beinhaltet gewöhnlich 256, 512 oder mehr Metallkontaktzonen wie z.B. die Kontaktzone 112-i, die Kontakt mit den Drains von 512, 1024 oder mehr Transistorzellen wie z.B. Zelle 110-i und Zelle 110-(i+1) haben.
Einer der Vorteile der in den Figuren 9a, 9b und 9c gezeigten Struktur besteht darin, daß die Kapazität einer typischen Wortleitung 122 zu einer typischen Bitleitung 113 beträchtlich reduziert ist. Der Grund hierfür ist aus Fig. 9b ersichtlich. Im Stand der Technik existiert jedesmal dann, wenn eine Wortleitung eine Bitleitung kreuzt, eine recht hohe Kapazität, weil die Bitleitung eine hohe Spenderkonzentration (gewöhnlich n+) hat und die Oxidschicht zwischen der Wortleitung und der Bitleitung dünn ist. Bei der vorliegenden Erfindung ist jedoch die Wortleitung 122-n von der darüberliegenden Bitleitung 113 durch eine recht dicke Oxidschicht 150a (gewöhnlich etwa 1µm dick) getrennt, und daher ist die Kapazität sehr niedrig. Außerdem hat die Wortleitung 122-n eine sehr geringe Überlappung mit der über der Drain-Zone 111-i liegenden Flanke 144a. Demzufolge ist die Kapazität zwischen Bitleitung und Wortleitung wesentlich reduziert.
Ein weiterer Vorteil der vorliegenden Erfindung liegt in der Tatsache, daß der Lesestrom Ir auf Grund der Benutzung eines geteilten Gates recht hoch ist. Bei einem geteilten Gate kann das floatende Gate 121-i kürzer, aber breiter gemacht werden, weil keine hohe Kopplung zum Gate erforderlich ist. Da der Strom proportional zur Breite des floatenden Gates über die Länge des floatenden Gates ist, wird die Stromstärke auf Grund eines kurzen floatenden Gates erhöht. Schließlich ist die Kapazität der Bitleitung selbst kleiner als beim Stand der Technik, weil die Bitleitung 113-m 256 diskrete Drains und nicht eine kontinuierliche Drainleitung kontaktiert. Die geringere Größe der Drain-Zonen durch die Verwenung unverbundener Drain-Zonen wie z.B. Drain 111-i führt zu einer beträchtlichen Reduzierung der Kapazität in Verbindung mit der Bitleitung.
Es ist zu verstehen, daß die vorliegende Erfindung nicht auf die Einzelheiten der obigen Ausgestaltung beschränkt ist.

Claims

1. EPROM-Matrix, umfassend:

ein Substrat aus einem Halbleitermaterial;

eine Mehrzahl von Speicherzellen, wobei jede Speicherzelle einen geteilten Gatetransistor (110-i; 110- (i+1)...) umfaßt;

eine Metall-Source-Kontaktleitung (130-p), die in einer ersten Richtung über die Matrix verläuft;

eine Mehrzahl von Source-Diffusionsleitungen (142- (s- 1); 142-s...), die einstückig in dem Substrat ausgebildet sind und orthogonal zu der Metall-Source-Kontaktleitung verlaufen; wobei jede Source-Diffusionsleitung 2N- Abschnitte aufweist, die als Source-Zonen benachbarter geteilter Gatetransistoren (110- (i+1); 110- (i+2)) dienen, wobei N eine ganze Zahl ist;

einen Kontakt (131- (i-1); 131-i...) zwischen der Metall-Source-Kontaktleitung und jeder der darunterliegenden Source-Diffusionsleitungen zum Anlegen eines Potentials an die Metall-Source-Kontaktleitung zu jeder der Source-Zonen;

eine Mehrzahl von Metall-Drain-Leitungen (113-m; 113(m+1)...), die über die Matrix im wesentlichen parallel zu der Metall-Source-Kontaktleitung verlaufen, wobei jede Metall-Drain-Leitung eine Mehrzahl separater Drain-Zonen (111-i) kontaktiert, die in dem genannten Substrat ausgebildet sind, wobei sich jede Drain-Zone zwischen zwei der genannten Source-Zonen befindet und als gemeinsame Drain-Zone eines Paares benachbarter geteilter Gatetransistoren (110-i; 110- (i+1)) dient; und eine Mehrzahl von Steuerleitungen (122- (n-1); 122- n...), die über der Matrix ausgebildet sind und orthogonal zu der Metall-Source-Kontaktleitung und der Mehrzahl von Metall-Drain-Leitungen verlaufen; wobei die Steuerleitungen 2N-Abschnitte aufweisen, die als Steuergates der genannten geteilten Gatetransistoren gelten;

wobei jeder geteilte Gate-Transistor ferner folgendes umfaßt:

ein separates floatendes Gate (121- (i-1); 121-i...), das über, aber isoliert von einer Kanalzone ausgebildet ist, die in dem genannten Substrat zwischen der genannten Source- und der genannten Drain-Zone verläuft und eine Länge aufweist, die gleich der Summe eines ersten und eines zweiten Abstandes ist, wobei das genannte floatende Gate eine Flanke (123a, 124a) aufweist, die im wesentlichen mit der Flanke (111b, 111a) der Drain-Zone (111-i) selbstjustiert ist und im wesentlichen den ersten Abstand überspannt, so daß sie von der Flanke (145b; 149b) der Source-Zone (142- (s-1); 142-s) um den zweiten Abstand getrennt ist, und wobei das Steuergate über, aber isoliert von dem floatenden Gate und dem Abschnitt der Kanalzone gebildet wird, die nicht von dem floatenden Gate bedeckt wird.

2. EPROM-Matrize nach Anspruch 1, bei der die Flanke (143b) des Steuergates, das dem floatenden Gate (121- (i- 1)) am fernsten ist, mit der Flanke (145b) der Source-Zone (142- (s-1)) neben der Kanalzone ausgerichtet ist.

3. EPROM-Matrix nach Anspruch 1 oder 2, bei der die ganze Zahl N 2, 4 oder 8 ist.

4. Speichervorrichtung, umfassend eine EPROM-Matrix nach einem der vorherigen Ansprüche, M-mal wiederholt, um eine EPROM-Vorrichtung mit dem M-fachen der Speicherzellen der EPROM-Matrix nach einem der Ansprüche 1 bis 3 zu bilden.

5. Verfahren zur Herstellung einer EPROM-Matrix, bei dem auf einem Substrat (50) aus einem Halbleitermaterial folgendes ausgebildet wird:

eine Mehrzahl von Speicherzellen, wobei jede Speicherzelle einen geteilten Gatetransistor (110-i; 110- (i+1) ...) umfaßt;

eine Mehrzahl von Metall-Drain-Leitungen (113-m; 113- (m+1) ...), die über die Matrix im wesentlichen parallel zu der Metall-Source-Kontaktleitung verlaufen, wobei jede Metall-Drain-Leitung eine Mehrzahl separater Drain-Zonen (111-i) kontaktiert, die in dem genannten Substrat ausgebildet sind, wobei sich jede Drain-Zone zwischen zwei der genannten Source-Zonen befindet und als gemeinsame Drain-Zone eines Paares benachbarter geteilter Gatetransistoren (110-i; 110- (i+1)) dient; und

eine Mehrzahl von Steuerleitungen (122- (n-1); 122- n...), die über der Matrix ausgebildet sind und orthogonal zu der Metall-Source-Kontaktleitung und der Mehrzahl von Metall-Drain-Leitungen verlaufen; wobei die Steuerleitungen 2N-Abschnitte aufweisen, die als Steuergates der genannten geteilten Gatetransistoren gelten; wobei jeder geteilte Gate-Transistor mit einem separaten floatenden Gate (121- (i-1); 121-i...) ausgebildet ist, das über, aber isoliert von einer Kanalzone ausgebildet ist, die in dem Substrat zwischen der Source- und der Drain-Zone verläuft und eine Länge aufweist, die gleich der Summe eines ersten und eines zweiten Abstandes ist, wobei das genannte floatende Gate eine Flanke (123a, 124a) aufweist, die im wesentlichen mit der Flanke (111b, 111a) der Drain-Zone (111-i) selbstjustiert ist und im wesentlichen den ersten Abstand überspannt, so daß sie von der Flanke (145b; 149b) der Source-Zone (142- (s-1); 142-s) um den zweiten Abstand getrennt ist, und wobei das Steuergate über, aber isoliert von dem floatenden Gate und dem Abschnitt der Kanalzone gebildet wird, die nicht von dem floatenden Gate bedeckt wird.

6. Verfahren nach Anspruch 5, bei dem die Flanke (143b) des dem floatenden Gate (121- (i-1)) am fernsten liegenden Steuergates mit der Flanke (145b) der Source-Zone neben der Kanalzone selbstjustiert ist.

7. Verfahren nach Anspruch 5 oder 6, bei dem die ganze Zahl N 2, 4 oder 8 ist.