KR900019127A - 반도체 장치 및 제조방법 - Google Patents

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Abstract

내용 없음

Description

반도체 장치 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3도는 FLOTOX형 EEPROM의 중요부를 도시한 단면도. 제 4a도 내지 제 4c도는 본 발명에 따른 반도체 장치의 실시예를 설명하기 위한 단면도, 제 5a도 내지 제 5c도는 본 발명에 따른 반도체 장치의 제조방법에 대한 실시

Claims (20)

  1. 베이스층(1, 5), 상기 베이스층 위에 형성된 칩영역(CA), 및 상기 베이스층 위에서 상기 칩영역을 에워는 주변영역(PA)을 구비하는 반도체 장치에 있어서; 상기 칩영역(CA) 및 상기 주변영역(PA) 양쪽의 상기 베이스층(1, 5)위에 형성되며, 상기 베이스층 위에 형성된 하부층(2), 상기 하부층 위에 형성된 중간층(4) 및 상기 중간층 위에 형성된 상부층(3)을 구비하는 패터닝된 스테크 구조를 구비하며; 상기 상부층 및 상기 중간층은 적어도 상기 칩영역의 일부에서 상기 하부층의 일측면과 정렬되며; 상기 중간층 및 상기 상부층은 적어도 주변영역의 일부에서 상기 하부층의 일측면을 덮는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 그 위에 상기 베이스층이 형성되는 기판(1)을 더 포함하며, 상기 중간층(4)은 상기 베이스층(5)을 만드는 재료의 에칭율보다 작은 에칭율을 가지는 재료로 만들어지며, 상기 하부층(2)은 상기 중간층을 만드는 재료의 에칭율보다 큰 에칭율을 가지는 재료로 만들어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 상부 및 하부층(2, 3)이 폴리실리콘 및 폴리사이드를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항중 어느 하나에 있어서, 상기 베이스층(5)이 SiO2를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항중 어느 하나에 있어서, 상기 중간층(4)이 SiN 및 Ta2O3를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 반도체 장치.
  6. 베이스층(1, 5), 상기 베이스 층의 표면 위에 형성된 패터닝된 하부층(2), 상기 하부층을 포함한 그 전체로 상기 베이스층의 표면을 덮는 중간층(4), 및 그 전체로 상기 중간층의 표면을 덮는 상부층(3)을 포함하며, 상기 하부층이 상기 중간층의 에칭율 보다 큰 에칭율을 가지는 스테크 구조를 준비하는 공정을 구비한 반도체 장치의 제조방법에 있어서, 상기 상부층 및 상기 중간층(4)이 적어도 일부분의 상기 칩영역에 상기 하부층(2)의 일측면과 정렬되도록 상기 베이스층(1, 5)위의 칩영역(CA)내 상기 상부 및 하부층(2, 3)을 패터닝하는 공정; 및 상기 중간층(4) 및 상기 상부층(3)이 적어도 주변 영역의 일부에서 상기 하부층(2)의 일측면을 덮도록 하며 상기 주변 영역이 상기 베이스층(1, 5)위의 상기 칩영역을 에워싸도록 상기 주변영역(PA)에 있는 상기 상부층(3)을 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 중간층(4)의 에칭율보다 큰 에칭율을 가지는 베이스층(5)이 기판(1)위에 형성되는 것을 특징으로 하는 제조방법.
  8. 제6항 또는 제7항에 있어서, 상기 상부층(3)이 상기 하부층(2)의 에칭율보다 큰 에칭율을 가지는 것을 특징으로 하는 제조방법.
  9. 제6항 또는 제8항중 어느 하나에 있어서, 상기 상부 및 하부층(3, 2)이 폴리실리콘 및 폴리사이드를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 제어방법.
  10. 제6항 내지 제9항중 어느 하나에 있어서, 상기 베이스층(5)이 SiO2를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 제조방법.
  11. 제6항 내지 제10항중 어느 하나에 있어서, 상기 중간층(4)이 SiN 및 Ta2O3를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 제조방법.
  12. 제6항 내지 제11항중 어느 하나에 있어서, 상기 두 개의 패터닝 단계가 상기 중간층(4)을 최소로 에칭하기 위해 비등방성 드라이 에칭을 사용하는 것을 특징으로 하는 제조방법.
  13. 베이스층(1, 5)의 표면 위에 하부층(2)을 형성하는 공정, 상기 하부층의 측면 및 상기 베이스층의 표면 부분들을 노출하기 위해 상기 하부층을 패터닝하는 공정, 상기 하부층을 포함한 그 전체로 상기 베이스층의 표면을 덮으며 상기 하부층의 에칭율보다 더 작은 에칭율을 갖는 중간층(4)을 형성하는 공정 및 그 전체로 상기 중간층의 표면을 덮는 상부층(3)을 형성하는 공정으로 구성되는 반도체 장치의 제조 방법에 있어서, 상기 상부층(3) 및 상기 중간층(4)이 상기 베이스층(1, 5)위의 적어도 칩영역의 일부에서 상기 하부층(2)의 일측면과 정렬되며 상기 중간층 및 상기 상부층이 상기 베이스층 위에서 칩영역을 에워싸는 주변영역(PA)의 적어도 일부분에서 하부층의 일측면을 덮도록 상기 상부층(3)을 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13항에 있어서, 상기 중간층의 에칭율보다 큰 에칭율을 가지는 베이스층이 기판(1)위에서 형성되는 것을 특징으로 하는 제조방법.
  15. 제 13항 또는 제14항에 있어서, 상기 상부층(3)이 상기 하부층(2)의 에칭율보다 큰 에칭율을 가지는 것을 특징으로 하는 제조방법.
  16. 제 13항내지 제 15항중 어느 하나에 있어서, 상기 상부층 및 하부층(3,2)이 폴리실리콘 및 폴리사이드를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 제조방법.
  17. 제 13항 내지 제 17항중 어느 하나에 있어서, 상기 베이스층(15)이 SiO2를 포함한 그룹으로부터 선 택된 재료로 만들어지는 것을 특징으로 하는 제조방법.
  18. 제 13항 내지 제 17항중 어느 하나에 있어서, 상기 중간층(4)이 SiN 및 Ta2O3를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 제조방법.
  19. 제 13항 내지 제 18항중 어느 하나에 있어서, 상기 두 개의 패터닝 단계가 상기 중간층(4)을 최소로 에칭하기 위해 비등방성 드라이에칭율 사용하는 것을 특징으로 하는 제조방법.
  20. 제 13항 내지 제19항중 어느 하나에 있어서, 상기 상부층(3)을 패터닝하는 상기 공정은 상기 하부층의 적어도 일측면을 덮는 상기 패터닝된 스테크구조의 상기 주변영역(PA), 상기 중간층(4) 및 상기 상부층(3)내에서 상기 베이스층(1,5)위의 패터닝된 스테크 구조를 고의로 남겨두는 것을 특징으로 하는 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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