DE69024299T2

DE69024299T2 - Dekodierschaltung für ein Prom

Info

Publication number: DE69024299T2
Application number: DE69024299T
Authority: DE
Inventors: Takao Akaogi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-09-20
Filing date: 1990-09-18
Publication date: 1996-05-15
Anticipated expiration: 2010-09-19
Also published as: US5038327A; JPH0793026B2; EP0420477B1; EP0420477A3; KR910006997A; KR950000029B1; JPH03105797A; DE69024299D1; EP0420477A2

Description

Die vorliegende Erfindung bezieht sich auf eine Dekodierschaltung, im besonderen auf eine Dekodierschaltung eines programmierbaren Nur-Lese-Speichers (der zum Beispiel einen löschbaren, programmierbaren Nur-Lese-Speicher: EPROM oder einen einmalig programmierbaren Nur-Lese-Speicher: OTROM umfaßt), der eine Vielzahl von Floating-Gate-Lawineninjektion-MOS-(FAMOS)-Transistoren als Speicherzellen hat.
Im allgemeinen umfaßt ein EPROM einen Zellenmatrixabschnitt (Speicherzellenarray), der gebildet ist aus einer Vielzahl von FAMOS-Transistoren als Speicherelemente (Speicherzellen), Bitleitungen und Wortleitungen zum Selektieren einer spezifischen Speicherzelle, und eine Dekodierschaltung zum Treiben von ihnen. In der Dekodierschaltung des EPROM wird zur Zeit des Auslesens (Auslesezeit) eine Energiezuführungsspannung auf eine niedrige Spannung (zum Beispiel 5 Volt) gebracht, eine Speicherzelle selektiert, die einem Adressensignal entspricht (dessen Spannungswert zum Beispiel 0 Volt oder 5 Volt beträgt), und Daten von ihr werden ausgegeben. Andererseits wird zur Zeit des Schreibens (Schreibzeit) die Energiezuführungsspannung auf eine hohe Spannung (zum Beispiel 12,5 Volt) gebracht und dadurch die Schreiboperation ausgeführt. Die Speicherzelle eines FAMOS- Transistors wird nämlich unter Verwendung der hohen Spannung von 12,5 Volt beschrieben.
In jüngster Zeit wird eine Dekodierschaltung eines EPROM vorgeschlagen, mit einer NAND-Gatterschaltung, die einen Ladetransistor und eine Vielzahl von Dekodiertransistoren enthält, und einer CMOS-Inverterschaltung, die eine Ausgabe der NAND-Gatterschaltung empfängt (die zum Beispiel in der japanischen ungeprüften Patentveröffentlichung Nr. 61-45496 offenbart ist). In dieser Dekodierschaltung ist zwischen der NAND-Gatterschaltung und der CMOS-Inverterschaltung keine Verstärkerschaltung für eine Schreiboperation vorgesehen, da die NAND-Gatterschaltung den Ladetransistor umfaßt, der als Konstantstromquelle verwendet wird und dem eine Energiezuführungsspannung zugeführt wird, die zwischen einer hohen Spannung Vpp (12,5 Volt) und einer niedrigen Spannung Vcc (5 Volt) veränderbar ist. Im Falle des Beschreibens des EPROM ist nämlich eine Ausgabe der NAND-Gatterschaltung dieser Dekodierschaltung durch Empfangen der hohen Spannung Vpp bereits auf einem hohen Spannungspegel Vpp, und somit ist die Verstärkerschaltung zum Verstärken einer Ausgabe (die auf einem niedrigen Spannungspegel Vcc ist) einer herkömmlichen NAND-Gatterschaltung auf einen hohen Spannungspegel Vpp nicht erforderlich. Deshalb wird diese Dekodierschaltung (die zum Beispiel in JPP'496 gezeigt ist) für eine Großintegration eines EPROM bevorzugt, da die Verstärkerschaltung nicht erforderlich ist.
Übrigens sind in der NAND-Gatterschaltung eine Vielzahl von parasitären Kondensatoren an Verbindungspunkten zwischen den Dekodiertransistoren gebildet. Es sei erwähnt, daß das Vermögen des Ladetransistors, Strom zuzuführen, nicht groß ist, und somit wird in dem Fall einer Vielzahl von parasitären Kondensatoren, die geladen werden, ein Potentialabfall an dem Ausgang der NAND-Gatterschaltung verursacht, und eine fehlerhafte Operation des EPROM kann bewirkt werden (die später eingehend beschrieben wird).
Es ist eine Aufgabe der vorliegenden Erfindung, eine Dekodierschaltung eines EPROM vorzusehen, zum Vermeiden einer fehlerhaften Operation der Dekodierschaltung, die durch parasitäre Kondensatoren verursacht wird, ohne eine Zugriffszeit und einen Energieverbrauch von ihr zu erhöhen.
Gemäß der vorliegenden Erfindung ist eine Dekodierschaltung vorgesehen, die in einem programmierbaren Nur- Lese-Speicher verwendet wird, mit: einer ersten Energiezuführungsleitung mit hohem Potential zum Zuführen einer Spannung, die zwischen einer hohen Spannung und einer niedrigen Spannung veränderbar ist; einer Energiezuführungsleitung mit niedrigein Potential; einer Ladeeinheit (load unit), die zwischen der ersten Energiezuführungsleitung mit hohem Potential und einem Dekodierungsausgangsanschluß verbunden ist; einer Vielzahl von Dekodiertransistoren, die zwischen dem Dekodierungsausgangsanschluß und der Energiezuführungsleitung mit niedrigem Potential seriell verbunden sind, wobei Gates der Dekodiertransistoren Eingangssignale zugeführt werden; einer Stromzuführungseinheit, die mit wenigstens einem von einer Vielzahl von Verbindungspunkten der Dekodiertransistoren verbunden ist, zum Zuführen eines Stroms zu dem wenigstens einen der Verbindungspunkte, wenn wenigstens einer der Dekodiertransistoren, außer dem nächsten Dekodiertransistor des Dekodierungsausgangsanschlusses, Ausgeschaltet ist.
Die Stromzuführungseinheit kann mit einem Punkt von der Vielzahl von Verbindungspunkten verbunden sein. Die Stromzuführungseinheit kann mit dem nächsten Verbindungspunkt des Dekodierungsausgangsanschlusses von den Verbindungspunkten verbunden sein.
Die Dekodiertransistoren können durch MOS-Transistoren eines ersten Leitungstyps gebildet sein; und die Stromzuführungseinheit kann eine Vielzahl von Stromzuführungstransistoren umfassen, die durch MOS-Transistoren eines zweiten Leitungstyps gebildet sind, der zu dem ersten Leitungstyp entgegengesetzt ist, Sources der Stromzuführungstransistoren können mit einer zweiten Energiezuführungsleitung mit hohem Potential zum Zuführen der niedrigen Spannung verbunden sein, Drains der Stromzuführungstransistoren können mit wenigstens einem der Verbindungspunkte verbunden sein, und Gates der Stromzuführungstransistoren können die Eingangssignale zugeführt werden, außer dem nächsten Eingangssignal, das durch den nächsten Dekodiertransistor des Dekodierungsausgangsanschlusses empfangen wird.
Alle Drains der Stromzuführungstransistoren können geineinsam mit einem Punkt von der Vielzahl von Verbindungspunkten verbunden sein. Alle Drains der Stromzuführungstransistoren können gemeinsam mit dem nächsten Verbindungspunkt des Dekodierungsausgangsanschlusses von den Verbindungspunkten verbunden sein. Jedes der Drains der Stromzuführungstransistoren kann jeweilig mit entsprechenden Verbindungspunkten verbunden sein, und wenn ein spezifischer Dekodiertransistor Ausgeschaltet wird, kann den Verbindungspunkten von dem spezifischen Dekodiertransistor zu dem Dekodierungsausgangsanschluß ein Strom durch die Stromzuführungstransistoren gemäß den Eingangssignalen zugeführt werden, außer dem nächsten Eingangssignal. Die entsprechenden Verbindungspunkte können als Drains der Dekodiertransistoren festgelegt sein, deren Gates dieselben Eingangssignale zugeführt werden, die den Gates der Stromzuführtransistoren zugeführt werden, außer dem nächsten Eingangssignal des Dekodierungsausgangsanschlusses. Die Ladeeinheit kann als Konstantstromquelle verwendet werden. Die Ladeeinheit kann aus einem n-Kanal-MOS-Transistor des Verarmungstyps gebildet sein.
Ferner ist gemäß der vorliegenden Erfindung auch ein programmierbarer Nur-Lese-Speicher vorgesehen, mit: einem Zellenmatrixabschnitt, der eine Vielzahl von Wortleitungen, eine Vielzahl von Bitleitungen und eine Vielzahl von Speicherzellen hat, die zwischen jeder der Wortleitungen und jeder der Bitleitungen verbunden sind; einem Spaltendekodierer, der mit dem Zellenmatrixabschnitt durch die Bitleitungen verbunden ist, zum Selektieren einer der Bitleitungen gemäß Adressensignalen; einem Reihendekodierer, der mit dem Zellenmatrixabschnitt durch die Wortleitungen verbunden ist, zum Selektieren einer der Wortleitungen gemäß Adressensignalen; einem Leseverstärker, der mit dem Zellenmatrixabschnitt durch die Bitleitungen verbunden ist, zum Lesen eines Inhaltes der selektierten Speicherzelle; einer Dateneingabepuffer- und Programmsteuerschaltung, die mit dem Zellenmatrixabschnitt durch die Bitleitungen verbunden ist, zum Speichern von Schreibdaten und Zuführen der Schreibdaten zu dem Zellenmatrixabschnitt; einer Ausgangsfreigabe- und Chipfreigabeschaltung, die mit der Dateneingabepuffer- und Programmsteuerschaltung, dem Spaltendekodierer, dem Reihendekodierer und dem Leseverstärker verbunden ist, zum Steuern von ihnen; und einer Energiezuführungseinheit mit hohem Potential, zum selektiven Zuführen einer hohen Spannung und einer niedrigen Spannung zwischen einer Schreibzeit und einer Auslesezeit durch eine Energiezuführungsleitung mit hohem Potential; bei dem der Reihendekodierer eine Dekodierschaltung enthält, mit: einer Energiezuführungsleitung mit niedrigem Potential; einer Ladeeinheit, die zwischen der ersten Energiezuführungsleitung mit hohem Potential und einem Dekodierungsausgangsanschluß verbunden ist; einer Vielzahl von Dekodiertransistoren, die zwischen dem Dekodierungsausgangsanschluß und der Energiezuführungsleitung mit niedrigem Potential seriell verbunden sind, wobei Gates der Dekodiertransistoren Eingangssignale zugeführt werden; einer Stromzuführungseinheit, die mit wenigstens einem von einer Vielzahl von Verbindungspunkten der Dekodiertransistoren verbunden ist, zum Zuführen eines Stroms zu dem wenigstens einen der Verbindungspunkte, wenn wenigstens einer der Dekodiertransistoren, außer dem nächsten Dekodiertransistor des Dekodierungsausgangsanschlusses, Ausgeschaltet ist.
Die vorliegende Erfindung wird aus der unten erfolgenden Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beiliegenden Zeichnungen besser verstanden, in denen:
Figur 1 ein Schaltungsdiagramm ist, das eine herkömmliche Dekodierschaltung gemäß dem Stand der Technik zeigt;
Figur 2 ein Diagramm ist, das Wellenformen zum Erläutern einer fehlerhaften Operation in der herkömmlichen Dekodierschaltung von Fig. 1 zeigt;
Figur 3 ein Schaltungsdiagramm ist, das eine erste Ausführungsform einer Dekodierschaltung gemäß der vorliegenden Erfindung zeigt;
Figur 4 ein Schaltungsdiagramm ist, das eine zweite Ausführungsform einer Dekodierschaltung der vorliegenden Erfindung zeigt; und
Figur 5 ein Schaltungsdiagramm ist, das einen EPROM zeigt, auf den eine Dekodierschaltung der vorliegenden Erfindung angewendet ist.
Zum besseren Verstehen der bevorzugten Ausführungsformen werden unter Bezugnahme auf Fig. 1 und 2 eine Dekodierschaltung gemäß dem Stand der Technik und deren Probleme erläutert.
Figur 1 ist ein Schaltungsdiagramm, das eine herkömmliche Dekodierschaltung gemäß dem Stand der Technik zeigt. In Fig. 1 bezeichnet Bezugszahl 1 eine CMOS-Inverterschaltung, bezeichnet 3 einen Ausgang der Dekodierschaltung, oder einen Wortleitungsausgang. Ferner bezeichnet Bezugszahl 4 eine Energiezuführungsleitung, die zwischen einer hohen Spannung (Vpp) und einer niedrigen Spannung (Vcc) veränderbar ist, bezeichnet 5 eine Erdleitung und bezeichnet 6 eine NAND-Gatterschaltung.
Die Dekodierschaltung umfaßt die NAND-Gatterschaltung 6 und die CMOS-Inverterschaltung 1. Die NAND-Gatterschaltung 6 umfaßt einen n-Kanal-MOS-Transistor des Verarmungstyps (Ladetransistor) D&sub2; und eine Vielzahl von n-Kanal-MOS-Transistoren des Anreicherungstyps (Dekodiertransistoren) Q&sub2;&sub1; Q&sub2;&sub4;. Die CMOS-Inverterschaltung 1 umfaßt einen p-Kanal- MOS-Transistor des Anreicherungstyps Q&sub2;&sub6; und einen n-Kanal-MOS-Transistor des Anreicherungstyps Q&sub2;&sub7;.
Der Ladetransistor (load transistor) D&sub2; ist zwischen der Energiezuführungsleitung mit hohem Potential 4 und einem Dekodierungsausgangsanschluß x verbunden, und die Dekodiertransistoren Q&sub2;&sub1; Q&sub2;&sub4; sind zwischen dem Dekodierungsausgangsanschluß X und der Energiezuführungsleitung mit niedrigem Potential 5 seriell verbunden. Gates der Dekodiertransistoren Q&sub2;&sub1; Q&sub2;&sub4; werden Eingangssignale a&sub0; a&sub3; zugeführt. Es sei erwähnt, daß die Eingangssignale a&sub0; a&sub3; Adressensignale oder vordekodierte Adressensignale sein können. Ferner bezeichnen Bezugszeichen P&sub1; P&sub3; Verbindungspunkte (Zwischenverbindungspunkte> zwischen den Dekodiertransistoren Q&sub2;&sub1; Q&sub2;&sub4;, und C&sub1; C&sub3; bezeichnen parasitäre Kondensatoren, die an den Verbindungspunkten P&sub1; P&sub3; parasitär gebildet sind.
Der Dekodierungsausgangsanschluß X, der ein Ausgang der NAND-Gatterschaltung 6 ist, ist mit einem Eingang der CMOS- Inverterschaltung 1 verbunden. Ein Ausgang der CMOS-Inverterschaltung 1l, der ein Ausgang 3 der Dekodierschaltung ist, ist mit einer Wortleitung WL des Speicherzellenarrays in dem EPROM verbunden.
In dieser Dekodierschaltung ist der Ladetransistor D&sub2; der NAND-Gatterschaltung 6 ein Transistor des Verarmungstyps und wird als Konstantstromquelle verwendet. Es sei erwähnt, daß eine Energiezuführungsspannung der NAND-Gatterschaltung 6 und der CMOS-Inverterschaltung 1 zu der Schreibzeit auf einer hohen Spannung Vpp (12,5 Volt) ist und zu der Auslesezeit auf eine niedrige Spannung Vcc (5 Volt) verändert wird.
In jüngster Zeit wird die Halbleiterspeichervorrichtung (EPROM), die Anzahl von Adressensignalen, oder die Anzahl von Eingangsbits, gemäß der Erweiterung der Kapazität des Speichers vergrößert, so daß die Anzahl von Transistoren, die die NAND-Gatterschaltung 6 bilden, groß wird. Deshalb wird in der herkömmlichen Dekodierschaltung festgestellt, daß eine fehlerhafte Operation der Dekodierschaltung durch die parasitären Kondensatoren C&sub1; C&sub3; verursacht wird, die durch eine gestrichelte Linie in Fig. 1 gekennzeichnet sind. Diese fehlerhafte Operation der Dekodierschaltung wird unter Bezugnahme auf Fig. 2 erläutert.
Figur 2 ist ein Diagramm, das Wellenformen zum Erläutern einer fehlerhaften Operation in der herkömmlichen Dekodierschaltung von Fig. 1 zeigt. In Fig. 2 bezeichnen Bezugszeichen a&sub0; und a&sub3; Spannungspegel von Eingangssignalen, und ein Bezugszeichen X bezeichnet einen Eingangsspannungspegel der CMOS-Inverterschaltung 1. Es sei erwähnt, daß eine Energiezuführungsspannung zu der Auslesezeit auf 5 Volt festgelegt ist.
Bei der Ausleseoperation des herkömmlichen EPROM wird, wie in Fig. 2 gezeigt, wenn das Eingangssignal a&sub0; auf einem niedrigen Pegel "L" (0 volt) ist und die Eingangssignale a&sub1; a&sub3; auf hohen Pegeln "H" (5 Volt) sind, das heißt, wenn dem Gate des Dekodiertransistors Q&sub2;&sub1; das Signal mit niedrigem Pegel "L" zugeführt wird und den Gates der Dekodiertransistoren Q&sub2;&sub2; Q&sub2;&sub4; die Signale mit hohen Pegeln "H" zugeführt werden, der Dekodiertransistor Q&sub2;&sub1; Ausgeschaltet, und die Dekodiertransistoren Q&sub2;&sub2; Q&sub2;&sub4; werden EINgeschaltet. Deshalb ist der Dekodierungsausgangsanschluß X (X-Punkt) auf einem hohen Pegel "H", und ein Ausgang der CMOS-Inverterschaltung 1, der ein Wortleitungsausgang ist, ist auf einem niedrigen Pegel "L". Es sei erwähnt, daß in der NAND-Gatterschaltung 6 der Dekodiertransistor Q&sub2;&sub1; im Ausgeschalteten Zustand gehalten wird und die Dekodiertransistoren Q&sub2;&sub2; Q&sub2;&sub4; in den EINgeschalteten Zuständen gehalten werden, und somit werden elektrische Ladungen der parasitären Kondensatoren C&sub1; C&sub3; zur Erde GND entladen (Energiezuführungsleitung mit niedrigem Potential 5).
Danach werden, wenn das Eingangssignal a&sub0; auf einen hohen Pegel "H" verändert wird und das Eingangssignal a&sub3; auf einen niedrigen Pegel "L" verändert wird, oder wenn die Eingangssignale a&sub0; a&sub2; auf hohen Pegeln "H" sind und das Eingangssignal a&sub3; auf einem niedrigen Pegel "L" ist, das heißt, wenn den Gates der Dekodiertransistoren Q&sub2;&sub1; Q&sub2;&sub3; die Signale mit hohen Pegeln "H" zugeführt werden und dem Gate des Dekodiertransistors Q&sub2;&sub4; das Signal mit niedrigem Pegel "L" zugeführt wird, die Dekodiertransistoren Q&sub2;&sub1; Q&sub2;&sub3; EINgeschaltet, und der Dekodiertransistor Q&sub2;&sub4; wird Ausgeschaltet. Es sei erwähnt, das in diesem Moment ein Strom von dem Ladetransistor D&sub2; zu den parasitären Kondensatoren C&sub1; C&sub3; fließt, die an Verbindungspunkten P&sub1; P&sub3; parasitär gebildet sind, so daß die parasitären Kondensatoren C&sub1; C&sub3; geladen werden. Dennoch ist das Vermögen, den Strom von dem Ladetransistor D&sub2; zuzuführen, so klein, daß ein Potential an dem Punkt X, oder eine Eingangsspannung der CMOS-Inverterschaltung 1, momentan abfällt. Dieser Potentialabfall wird gemäß der Anzahl von Dekodiertransistoren, die die NAND-Gatterschaltung 6 bilden, größer.
Es sei erwähnt, wie in Fig. 2 gezeigt, daß der Ausgang der CMOS-Inverterschaltung 1, der ein Wortleitungsausgang ist, von einem niedrigen Pegel "L" auf einen hohen Pegel "H" verändert wird, und durch den momentanen Potentialabfall wird sofort ein Selektionspegelsignal zum Selektieren einer Speicherzelle ausgegeben. Daher wird als Fehler durch den oben beschriebenen momentanen Potentialabfall eine Wortleitung selektiert, die ursprünglich nicht zu selektieren war, das heißt, durch die parasitären Kondensatoren C&sub1; C&sub3;, die an den Verbindungspunkten P&sub1; P&sub3; zwischen den Dekodiertransistoren Q&sub2;&sub1; Q&sub2;&sub4; gebildet sind, wird in dem EPROM eine fehlerhafte Operation verursacht. Um die obige fehlerhafte Operation des EPROM zu vermeiden, sollte eine Leseoperation ausgeführt werden, nachdem die parasitären Kondensatoren C&sub1; C&sub3; vollständig geladen sind. Jedoch wird entsprechend dieser Lösung eine Operationszeit vom Eingeben einer Adresse bis zum Ausgeben von Daten lang, zum Beispiel wird eine Zugriffszeit um etwa 20 ns verzögert.
Ferner wird im Fall des Verringerns eines Widerstandswertes des Ladetransistors D&sub2;, um die parasitären Kondensatoren C&sub1; C&sub3; schnell zu laden, der Energieverbrauch der Dekodierschaltung groß.
Unten werden unter Bezugnahme auf Fig. 3 bis 5 die bevorzugten Ausführungsformen einer Dekodierschaltung gemäß der vorliegenden Erfindung beschrieben.
Figur 3 ist ein Schaltungsdiagramm, das eine erste Ausführungsform einer -Dekodierschaltung gemäß der vorliegenden Erfindung zeigt. Eine erste Ausführungsform einer Dekodierschaltung (Wortleitungsdekodierschaltung, die in einem Reihendekodierer 104 in Fig. 5 gebildet ist) in einem EPROM wird unter Bezugnahme auf Fig. 3 erläutert. Es sei erwähnt, daß die Dekodierschaltung der vorliegenden Erfindung nicht nur auf einen EPROM (löschbarer, programmierbarer Nur-Lese-Speicher) angewendet wird, sondern auch auf einen OTPROM (einmalig programmierbarer Nur-Lese-Speicher) angewendet wird.
In Fig. 3 bezeichnet Bezugszahl 1 eine CMOS-Inverterschaltung, bezeichnet 2 eine Stromzuführungsschaltung und bezeichnet 3 einen Ausgang der Dekodierschaltung, oder einen Wortleitungsausgang. Ferner bezeichnet Bezugszahl 4 eine Energiezuführungsleitung, die zwischen einer hohen Spannung (Vpp) und einer niedrigen Spannung (Vcc) veränderbar ist, bezeichnet 5 eine Erdleitung und bezeichnet 6 eine NAND- Gatterschaltung. Es sei erwähnt, daß die Energiezuführungsleitung 4 zur Schreibzeit auf eine hohe Spannung Vpp (12,5 Volt) gebracht wird und zur Auslesezeit auf eine niedrige Spannung Vcc (5 Volt) gebracht wird.
Die Dekodierschaltung umfaßt die NAND-Gatterschaltung 6, die CMOS-Inverterschaltung 1 und die Stromzuführungsschaltung 2. Die NAND-Gatterschaltung 6 umfaßt einen n- Kanal-MOS-Transistor des Verarmungstyps (Ladetransistor) D&sub1; und eine Vielzahl von n-Kanal-MOS-Transistoren des Anreicherungstyps (Dekodiertransistoren) Q&sub1; Q&sub4;. Die CMOS-Inverterschaltung 1 umfaßt einen p-Kanal-MOS-Transistor des Anreicherungstyps Q&sub6; und einen n-Kanal-MOS-Transistor des Anreicherungstyps Q&sub7;. Die Stromzuführungsschaltung 2 umfaßt eine Vielzahl von p-Kanal-MOS-Transistoren des Anreicherungstyps (Stromzuführungstransistoren) Q8 Q10.
Der Ladetransistor D&sub1; ist zwischen der Energiezuführungsleitung mit hohem Potential 4 und einem Dekodierungsausgangsanschluß X verbunden, und die Dekodiertransistoren Q&sub1; Q&sub4; sind zwischen dem Dekodierungsausgangsanschluß X und der Energiezuführungsleitung mit niedrigem Potential 5 seriell verbunden. Gates der Dekodiertransistoren Q&sub1; Q&sub4; werden Eingangssignale a&sub0; a&sub3; zugeführt, und ferner werden Gates der Energiezuführungstransistoren Q&sub8; Q&sub1;&sub0; die Eingangssignale a&sub1; a&sub3; zugeführt. Der Dekodiertransistor Q&sub2; und der Energiezuführungstransistor Q&sub8; werden nämlich durch das Eingangssignal a&sub1; gesteuert, der Dekodiertransistor Q&sub3; und der Energiezuführungstransistor Q&sub9; werden durch das Eingangssignal a&sub2; gesteuert, und der Dekodiertransistor Q&sub4; und der Energiezuführungstransistor Q&sub1;&sub0; werden durch das Eingangssignal a&sub3; gesteuert. Ferner sind Sources der Energiezuführungstransistoren Q&sub8; Q&sub1;&sub0; mit einer Energiezuführungsleitung 7 nur zum Zuführen einer niedrigen Spannung Vcc (5 Volt) verbunden, und Drains der Energiezuführungstransistoren Q&sub8; Q&sub1;&sub0; sind mit einem Verbindungspunkt P&sub1; verbunden. Es sei erwähnt, daß die Eingangssignale a&sub0;-a&sub3; Adressensignale sind, oder die Signale, die durch Vordekodieren der Adressensignale erzeugt wurden. Ferner sind Spannungspegel der Eingangssignale a&sub0; a&sub3;, die den Gates der Dekodiertransistoren Q&sub1; Q&sub4; zugeführt werden, auf hohe Pegel "H" (5 Volt) oder niedrige Pegel "L" (0 Volt) festgelegt. Des weiteren bezeichnen Bezugszeichen P&sub1; P&sub3; Verbindungspunkte (Zwischenverbindungspunkte) zwischen den Dekodiertransistoren Q&sub1; Q&sub4;, und C&sub1; C&sub3; bezeichnen parasitäre Kondensatoren, die an den Verbindungspunkten P&sub1; P&sub3; parasitär gebildet sind.
Der Dekodierungsausgangsanschluß X, der ein Ausgang der NAND-Gatterschaltung 6 ist, ist mit einem Eingang der CMOS- Inverterschaltung 1 verbunden. Ein Ausgang der CMOS-Inverterschaltung 1, der ein Ausgang 3 der Dekodierschaltung ist, ist mit einer Wortleitung WL des Speicherzellenarrays in dem EPROM verbunden. Eine Konfiguration des EPROM, der die Dekodierschaltung enthält, wird danach unter Bezugnahme auf Fig. 5 erläutert.
In dieser Dekodierschaltung ist der Ladetransistor D&sub1; der NAND-Gatterschaltung 6 ein Transistor des Verarmungstyps und wird als Konstantstromquelle verwendet. Es sei erwähnt, daß eine Energiezuführungsspannung der NAND-Gatterschaltung 6 und der CMOS-Inverterschaltung 1 zu der Schreibzeit auf eine hohe Spannung Vpp (12,5 Volt) gesetzt wird und zur Auslesezeit auf eine niedrige Spannung Vcc (5 Volt) verändert wird.
Es sei erwähnt, daß in dieser Ausführungsform zum Vereinfachen der Erläuterung angenommen wird, daß vier Eingangssignale a&sub0; a&sub3; vorhanden sind, jedoch sind es in der praktischen Anwendung zum Beispiel 2048 Eingangssignale. Wie in Fig. 5 gezeigt, wird nämlich angenommen, daß zum Beispiel 11 Adressensignale (A&sub8; A&sub1;&sub8;) einem Reihendekodierer 104 eines EPROM eingegeben werden und zum Beispiel 2048 (2¹¹) Eingangssignale (a&sub0; a&sub3;) für die Dekodierschaltung vorhanden sind. Deshalb kann es in der praktischen Anwendung eine Vielzahl von Adressensignalen sein, und die Anzahl von Dekodiertransistoren ist gemäß der Anzahl der Adressensignale eine Vielzahl.
Unten werden Prozesse zum Vermeiden einer fehlerhaften Operation in der Dekodierschaltung der ersten Ausführungsform erläutert.
Zuerst wird eine Operation zu der Auslesezeit dieser ersten Ausführungsform der Dekodierschaltung beschrieben. Wenn das Eingangssignal a&sub0; auf einem niedrigen Pegel "L" (0 Volt) ist und die Eingangssignale a&sub1; a&sub3; auf hohen Pegeln "H" (5 Volt) sind, das heißt, wenn dem Gate des Dekodiertransistors Q&sub1; das Signal mit niedrigem Pegel "L" zugeführt wird und den Gates der Dekodiertransistoren Q&sub2; Q&sub4; die Signale mit hohen Pegeln "H" zugeführt werden, wird der Dekodiertransistor Q&sub1; AUSgeschaltet und werden die Dekodiertransistoren Q&sub2; Q&sub4; EINgeschaltet. Deshalb ist der Dekodierungsausgangsanschluß X (X-Punkt) auf einem hohen Pegel "H", und ein Ausgang der CMOS-Inverterschaltung 1, der ein Wortleitungsausgang ist, ist auf einem niedrigen Pegel "L". Es sei erwähnt, daß in der NAND-Gatterschaltung 6 der Dekodiertransistor Q&sub1; in dem AUSgeschalteten Zustand gehalten wird und die Dekodiertransistoren Q&sub2; Q&sub4; in den EINgeschalteten Zuständen gehalten werden, und somit werden elektrische Ladungen der parasitären Kondensatoren C&sub1; C&sub3; zur Erde GND entladen (Energiezuführungsleitung mit niedrigem Potential 5). In diesem Fall führt die Stromzuführungsschaltung 2 dem Verbindungspunkt P&sub1; keinen Strom zu, da alle Stromzuführungstransistoren Q&sub8; Q&sub1;&sub0; AUSgeschaltet sind.
Danach werden, wenn das Eingangssignal a&sub0; auf einen hohen Pegel "H" verändert wird und das Eingangssignal a&sub3; auf einen niedrigen Pegel "L" verändert wird, oder wenn die Eingangssignale a&sub0; a&sub2; auf hohen Pegeln "H" sind und das Eingangssignal a&sub3; auf einem niedrigen Pegel "L" ist, das heißt, wenn den Gates der Dekodiertransistoren Q&sub1; Q&sub3; die Signale mit hohen Pegeln "H" zugeführt werden und dem Gate des Dekodiertransistors Q&sub4; das Signal mit niedrigem Pegel "L" zugeführt wird, die Dekodiertransistoren Q&sub1; Q&sub3; EINgeschaltet, und der Dekodiertransistor Q&sub4; wird Ausgeschaltet. Es sei erwähnt, daß in diesem Moment ein Strom von dem Ladetransistor D&sub1; zu den parasitären Kondensatoren C&sub1; C&sub3; fließt, die an Verbindungspunkten P&sub1; P&sub3; parasitär gebildet sind, so daß die parasitären Kondensatoren C&sub1; C&sub3; geladen werden. Ferner wird der Stromzuführungstransistor Q&sub1;&sub0; EINgeschaltet, da das Eingangssignal a&sub3; auf einem niedrigen Pegel "L" ist, und ein Strom von dem Stromzuführungstransistor Q&sub1;&sub0; wird den parasitären Kondensatoren C&sub1; C&sub3; durch den Verbindungspunkt P&sub1; zugeführt, so daß die parasitären Kondensatoren C&sub1; C&sub3; durch Ströme des Ladetransistors D&sub1; und des Stromzuführungstransistors Q&sub1;&sub0; (Stromzuführungsschaltung 2) geladen werden.
Wie oben beschrieben, wird gemäß der ersten Ausführungsform der Dekodierschaltung gemäß der vorliegenden Erfindung eine Ladeoperation der parasitären Kondensatoren C&sub1; C&sub3; nicht nur durch den Ladetransistor D&sub1; ausgeführt, sondern auch durch die Stromzuführungstransistoren Q&sub8; Q&sub1;&sub0; (Stromzuführungsschaltung 2). Deshalb kann ein Potentialabfall des Dekodierungsausgangsanschlusses X (X-Punkt) oder ein momentaner Abfall einer Ausgangs spannung der CMOS- Inverterschaltung 1 reduziert werden, so daß das augenblickliche Selektieren einer nichtselektierten Wortleitung bei einer fehlerhaften Operation vermieden wird.
Wenn die Eingangssignale a&sub0; a&sub3; von Pegeln "L", "H", "H", "H" auf Pegel "H", "L", "H", "L" verändert werden, werden ferner die Dekodiertransistoren Q&sub2; und Q&sub4; AUSgeschaltet. In diesem Fall werden die Stromzuführungstransistoren Q&sub8; und Q&sub1;&sub0; EINgeschaltet, und der parasitäre Kondensator C&sub1; wird durch Ströme des Ladetransistors D&sub1; und der Stromzuführungstransistoren Q&sub8; und Q&sub1;&sub0; (Stromzuführungsschaltung 2) geladen, so daß ein augenblicklicher Potentialabfall des X- Punktes auf dieselbe Weise wie oben beschrieben vermieden werden kann.
Selbst wenn die Pegel der Eingangssignale a&sub0; a&sub3; verändert werden, ist in dem Fall, wenn eine Dekodierausgabe des X-Punktes auf einem Nichtselektionspegel ist und eine Ladeoperation der parasitären Kondensatoren C&sub1; C&sub3; erforderlich ist, nämlich wenigstens eines der Eingangssignale a&sub0; a&sub3; auf einem niedrigen Pegel "L" und wird wenigstens einer der Stromzuführungstransistoren Q&sub8; Q&sub1;&sub0; EINgeschaltet, so daß die parasitären Kondensatoren C&sub1; C&sub3; unter Verwendung von sowohl dem Ladetransistor D&sub1; als auch von wenigstens einem der Stromzuführungstransistoren Q&sub8; Q&sub1;&sub0; (Stromzuführungsschaltung 2) geladen werden.
Wenn in der obigen Beschreibung die Eingangssignale a&sub0; a&sub3; auf Pegeln "L", "H", "H", "H" sind, das heißt, der X- Punkt ist auf einem Nichtselektionspegel, werden die Transistoren Q&sub8; Q&sub1;&sub0; nicht EINgeschaltet, aber die parasitären Kondensatoren C&sub1; C&sub3; sind durch den AUSgeschalteten Dekodiertransistor Q&sub1; von dem X-Punkt elektrisch getrennt. Deshalb besteht in solch einem Fall mit den parasitären Kondensatoren kein Problem.
Als nächstes wird eine Operation zu der Schreibzeit beschrieben.
Zu der Schreibzeit sind Spannungen der hohen Energiezuführungsleitungen 4 auf hohen Spannungen Vpp (12,5 Volt), das heißt, Energiezuführungsspannungen der NAND-Gatterschaltung 6 und der CMOS-Inverterschaltung 1 werden auf hohe Spannungen Vpp (12,5 Volt) gebracht. Deshalb wird ein logischer Schwellenwert der CMOS-Inverterschaltung 1 auf etwa Vpp/2 (Volt) gebracht, das heißt, der logische Schwellenwert der CMOS-Inverterschaltung 1 ist höher als zu der Auslesezeit, selbst wenn eine Spannung des X-Punktes durch die Ladeoperation der parasitären Kondensatoren C&sub1; C&sub3; momentan abfällt, so daß keine fehlerhafte Operation verursacht wird.
Da die Energiezuführungsspannung auf der hohen Spannung Vpp (12,5 Volt) ist und die niedrige Spannung Vcc (5 Volt) zum Beispiel auf die Stromzuführungstransistoren Q&sub8; Q&sub1;&sub0; angewendet wird&sub1; sei erwähnt, wenn die Eingangssignale a&sub0; a&sub3; auf Pegeln "H", "L", "L", "L" sind, daß der Stromzuführungstransistor QS EINgeschaltet wird, und der Verbindungspunkt P&sub1;, der eine Source des Transistors Q&sub1; ist, ist auf etwa 5 Volt. Der Transistor Q&sub1; wird durch eine Gate-Source-Spannung Vgs, die keine Potentialdifferenz hat, Ausgeschaltet, da das Eingangssignal a&sub0; auf 5 Volt ist. Deshalb fließt kein Strom von einer Energiezuführungsleitung 4 der hohen Spannung Vpp zu einer Energiezuführungsleitung 7 (Vcc) der Transistoren Q&sub8; Q&sub1;&sub0; durch den Ladetransistor D&sub1;, den Dekodiertransistor Q&sub1; und den Verbindungspunkt P&sub1;. Daher besteht zur Schreibzeit kein Problem mit den hinzugefügten Transistoren Q&sub8; Q&sub1;&sub0;, die die Stromzuführungsschaltung 2 bilden, und dem Einfluß auf die NAND-Schaltung 6.
Wie oben beschrieben, ist in der ersten Ausführungsform der vorliegenden Erfindung der Ausgang der Stromzuführungsschaltung 2 mit dem Verbindungspunkt P&sub1; zwischen den Dekodiertransistoren Q&sub1; und Q&sub2; verbunden, aber der Ausgang der Stromzuführungsschaltung 2 kann auch mit den Verbindungspunkten P&sub2; oder P&sub3; zwischen den Dekodiertransistoren Q&sub2; und Q&sub3; oder Q&sub3; und Q&sub4; verbunden sein. Es sei erwähnt, daß in diesem Fall der Ladetransistor D&sub1; ein ausreichendes Stromzuführungsvermögen haben muß, so daß ein Ausgang der CMOS- Inverterschaltung 1 durch Überschreiten einer Schwellenspannung der CMOS-Inverterschaltung 1 invertiert wird, wenn die parasitären Kondensatoren geladen werden, die dem Ladetransistor D&sub1; näher sind als der Verbindungspunkt (P&sub2; oder P&sub3;) der Stromzuführungsschaltung 2. In dem Fall, wenn der Ausgang der Stromzuführungsschaltung 2 ferner mit dem X- Punkt verbunden ist, wird, wenn die Schreiboperation ausgeführt wird, die Spannung der hohen Energiezuführungsleitung 4 der NAND-Gatterschaltung 6 auf eine hohe Spannung Vpp (12,5 Volt) gebracht, ist die Spannung der Energiezuführungsleitung 7 der Stromzuführungsschaltung 2 auf 5 Volt (Vcc) und werden die Eingangssignale a&sub0; a&sub3; zwischen 0 Volt und 5 Volt verändert, so daß ein Strom von der hohen Energiezuführungsleitung 4 zu der Stromzuführungsleitung 7 durch den eingeschalteten Stromzuführungstransistor fließen kann und dadurch eine Verriegelungsoperation verursacht werden kann. Deshalb sollte der Ausgang der Stromzuführungsschaltung 2 nicht mit dem X-Punkt verbunden sein.
Als nächstes wird unter Bezugnahme auf Fig. 4 eine zweite Ausführungsform der vorliegenden Erfindung erläutert. Figur 4 ist ein Schaltungsdiagramm, das eine zweite Ausführungsform einer Dekodierschaltung der vorliegenden Erfindung zeigt. Es sei erwähnt, daß eine Konfiguration der in Fig. 4 gezeigten Dekodierschaltung jener der in Fig. 3 gezeigten Dekodierschaltung ähnlich ist.
In Fig. 4 sind dieselben Abschnitte, die in Fig. 3 gezeigt sind, mit denselben Bezugszeichen bezeichnet. Die Charakteristiken der zweiten Ausführungsform bestehen darin, daß Drains der Stromzuführungstransistoren Q&sub8; Q&sub1;&sub0;, die eine Stromzuführungsschaltung 2 bilden, mit den Verbindungspunkten P&sub1; P&sub3; zwischen den Dekodiertransistoren Q&sub1; Q&sub4; der NAND-Gatterschaltung 6 verbunden sind. Die Stromzuführungstransistoren Q&sub8; Q&sub1;&sub0;&sub1; die durch p-Kanal-MOS-Transistoren des Anreicherungstyps gebildet sind, bilden eine Stromzuführungsschaltung 2.
In dieser Dekodierschaltung der zweiten Ausführungsform werden, wenn eine Adresse von einer Nichtselektionsadresse auf eine andere Nichtselektionsadresse verändert wird, parasitäre Kondensatoren, die mit Drains der Ausgeschalteten n-Kanal-Dekodiertransistoren Q&sub1; Q&sub4; verbunden sind, jeweilig durch die Elngeschalteten p-Kanal-Stromzuführungstransistoren Q&sub8; Q&sub1;&sub0; geladen.
Deshalb werden in dem Fall, wenn die Eingangssignale a&sub0; a&sub3; von Pegeln "L", "H", "H", "H" auf Pegel "H", "L", "H", "L" verändert werden, ähnlich wie bei der ersten Ausführungsform, und die Dekodiertransistoren Q&sub2; und Q&sub4; AUSgeschaltet werden, den parasitären Kondensatoren C&sub1; und C&sub3; Ströme von den ElNgeschalteten Stromzuführungstransistoren Q&sub8; und Q&sub1;&sub0; zugeführt, so daß ein momentaner Potentialabfall an einem X-Punkt X verringert werden kann. Es sei erwähnt, daß in dem obigen Fall der parasitäre Kondensator C&sub3; nicht von dem Potentialabfall des X-Punktes betroffen ist, da der Dekodiertransistor Q&sub2; Ausgeschaltet ist, aber wenn die Eingangssignale a&sub0; a&sub3; auf Pegel "H", "H", "H", "L" verändert werden, ist der parasitäre Kondensator C&sub3; zu jener Zeit schon geladen. Deshalb werden in der zweiten Ausführungsform der vorliegenden Erfindung, wenn die Dekodiertransistoren Q&sub2; Q&sub4;, die die NAND-Gatterschaltung 6 bilden, AUSgeschaltet werden, die parasitären Kondensatoren C&sub1; C&sub3;, die mit den Drains der Transistoren Q&sub2; Q&sub4; verbunden sind, durch die Stromzuführungstransistoren Q&sub8; Q&sub1;&sub0; automatisch geladen.
Wenn jeder der parasitären Kondensatoren C&sub1; C&sub3;, die an den Verbindungspunkten P&sub1;-P&sub3; zwischen den Dekodiertransistoren Q&sub1; Q&sub4; gebildet sind, von einem entladenen Zustand in einen geladenen Zustand verändert wird, werden die parasitären Kondensatoren C&sub1; C&sub3; nicht nur durch den Ladetransistor D&sub1; geladen, sondern auch durch die Stromzuführungsschaltung 2 geladen, wie oben beschrieben, so daß eine Ausgabe der NAND-Gatterschaltung 6 (Eingangsspannung der CMOS-Inverterschaltung 1) nicht momentan abfällt. Wenn eine Adresse verändert wird, wird deshalb zu der Zeit des ursprünglichen Ausgebens eines Nichtselektionssignals kein Selektionssignal ausgegeben, und eine fehlerhafte Operation der Dekodierschaltung kann vermieden werden.
Es sei erwähnt, daß die Dekodierschaltung dieser Ausführungsform eine größere Anzahl von Elementen zum Bilden einer Stromzuführungsschaltung 2 enthält als die herkömmliche Dekodierschaltung, aber die p-Kanal-Transistoren Q&sub8; Q&sub1;&sub0; und die Transistoren Q&sub1; Q&sub4; können Seite an Seite angeordnet werden (CMOS-Konfiguration), so daß eine Breite der Dekodierschaltung nicht viel größer wird als jene der herkömmlichen Dekodierschaltung.
Figur 5 ist ein Schaltungsdiagramm, das einen EPROM zeigt, auf den eine Dekodierschaltung der vorliegenden Erfindung angewendet ist.
Wie in Fig. 5 gezeigt, umfaßt ein löschbarer, programmierbarer Nur-Lese-Speicher (EPROM) einen Zellenmatrixabschnitt 106, einen Spaltendekodierer 103, einen Reihendekodierer 104, einen Leseverstärker 105, eine Dateneingabepuffer- und Programmsteuerschaltung 102, eine Ausgangsfreigabe- und Chipfreigabeschaltung 101 und ein Energiezuführungsmittel mit hohem Potential 107. Es sei erwähnt, daß die Dekodierschaltung der vorliegenden Erfindung in dem Reihendekodierer 104 enthalten ist. Ferner kann die Dekodierschaltung der vorliegenden Erfindung sowohl in dem Reihendekodierer 104 als auch in dem Spaltendekodierer 103 enthalten sein.
Wie in Fig. 3 und 5 gezeigt, enthält der Zellenmatrixabschnitt 106 eine Vielzahl von Wortleitungen WL, eine Vielzahl von Bitleitungen BL und eine Vielzahl von Speicherzellen MC, die zwischen jeder der Wortleitungen WL und jeder der Bitleitungen BL verbunden sind. Es sei erwähnt, daß jede der Speicherzellen MC durch einen Floating-Gate-Lawineninjektion-MOS-Transistor (FAMOS-Transistor) gebildet ist. Der Spaltendekodierer 103 ist mit dem Zellenmatrixabschnitt 106 durch die Bitleitungen BL verbunden, zum Selektieren einer der Bitleitungen gemäß Adressensignalen A&sub0; A&sub7;. Genauer gesagt, Signalleitungen von dem Spaltendekodierer 103 sind mit Gates von Transfergatetransistoren TG verbunden, zum Steuern der Verbindungen zwischen jeder der Speicherzellen MC in dem Zellenmatrixabschnitt 106 und dem Leseverstärker (Ausgabepuffer) 105. Es sei erwähnt, daß die Eingangssignale a&sub0; a&sub3; der NAND-Gatterschaltung 6 die Adressensignale A&sub8; A&sub1;&sub8; sind, oder die Signale, die durch Vordekodieren der Adressensignale A&sub8; A&sub1;&sub8; erzeugt wurden.
Der Reihendekodierer 104 ist mit dem Zellenmatrixabschnitt 106 durch die Wortleitungen WL verbunden, zum Selektieren einer der genannten Wortleitungen gemäß den Adressensignalen A&sub8; A&sub1;&sub8;. Die Dekodierschaltung der vorliegenden Erfindung ist, wie oben beschrieben, in dem Reihendekodierer 104 vorgesehen. Der Leseverstärker 105 ist mit dem Zellenmatrixabschnitt 106 durch die Transfergatetransistoren TG und die Bitleitungen BL verbunden, zum Lesen eines Inhaltes der selektierten Speicherzelle MC. Die Dateneingabepuffer- und Proqrammsteuerschaltung 102 ist mit dem Zellenmatrixabschnitt 106 durch die Transfergatetransistoren TG und die Bitleitungen BL verbunden, zum Speichern von Schreibdaten und Zuführen der Schreibdaten zu dem Zellenmatrixabschnitt 106. Die Ausgangsfreigabe- und Chipfreigabeschaltung 101 ist mit der Dateneingabepuffer- und Programmsteuerschaltung 102, dem Spaltendekodierer 103, dem Reihendekodierer 104 und dem Leseverstärker 105 verbunden, zum Steuern von ihnen. Die Energiezuführungseinheit mit hohem Potential 107 wird verwendet, um eine hohe Spannung Vpp und eine niedrige Spannung Vcc selektiv zwischen einer Schreibzeit und einer Auslesezeit durch eine Energiezuführungsleitung mit hohem Potential 4 zuzuführen.
In der obigen Beschreibung ist die Dekodierschaltung der vorliegenden Erfindung in dem Reihendekodierer 104 vorgesehen, da die Anzahl von Dekodiertransistoren in einer NAND-Gatterschaltung (6) in dem Reihendekodierer 104 eine Vielzahl ist, oder die Anzahl von parasitären Kondensatoren eine Vielzahl sein muß, und eine fehlerhafte Operation, die durch die parasitären Kondensatoren verursacht wird, bewirkt werden kann. Es sei erwähnt, daß die Anzahl der Adressensignale des Spaltendekodierers 103 kleiner als jene des Reihendekodierers 104 ist, oder die Anzahl der parasitären Kondensatoren einer NAND-Gatterschaltung in dem Spaltendekodierer 103 kleiner ist als jene des Reihendekodierers 104, und eine fehlerhafte Operation, die durch die parasitären Kondensatoren in dem Spaltendekodierer 103 verursacht wird, gegenüber jener in dem Reihendekodierer 104 reduziert ist. Dennoch braucht die Dekodierschaltung der vorliegenden Erfindung nicht nur in dem Reihendekodierer 104 vorgesehen zu sein, sondern kann auch in dem Spaltendekodierer 103 vorgesehen sein.
Wie oben beschrieben, werden bei der vorliegenden Erfindung Kondensatoren, die an den Verbindungspunkten zwischen Dekodiertransistoren parasitär gebildet sind, nicht nur durch einen Strom von einem Ladetransistor geladen, sondern auch durch einen Strom von einer Stromzuführungsschaltung geladen, die durch Eingangssignale gesteuert wird. Deshalb kann eine fehlerhafte Operation der Dekodierschaltung, die durch die parasitären Kondensatoren verursacht wird, vermieden werden, ohne eine Zugriffszeit und einen Energieverbrauch von ihr zu vergrößern.

Claims

1. Eine Dekodierschaltung, die in einem programmierbaren Nur-Lese-Speicher verwendet wird, mit:

einer ersten Energiezuführungsleitung mit hohem Potential (4) zum Zuführen einer Spannung, die zwischen einer hohen Spannung (Vpp) und einer niedrigen Spannung (Vcc) veränderbar ist;

einer Energiezuführungsleitung mit niedrigem Potential (5; GND);

einem Lademittel (Dl), das zwischen der genannten ersten Energiezuführungsleitung mit hohem Potential (4; Vpp, Vcc) und einem Dekodierungsausgangsanschluß (X) verbunden ist; und

einer Vielzahl von Dekodiertransistoren (Q1-Q4), die zwischen dem genannten Dekodierungsausgangsanschluß (X) und der genannten Energiezuführungsleitung mit niedrigem Potential (5) seriell verbunden sind, wobei Gates der genannten Dekodiertransistoren (Q1-Q4) Eingangssignale (a0- a3) zugeführt werden;

gekennzeichnet durch ein Stromzuführungsmittel (2), das mit wenigstens einem von einer Vielzahl von Verbindungspunkten (P1-P3) der genannten Dekodiertransistoren (Q1-Q4) verbunden ist, zum Zuführen eines Stroms zu dem genannten wenigstens einen der genannten Verbindungspunkte (P1-P3), wenn wenigstens einer der genannten Dekodiertransistoren (Q2-Q4), außer jenem (Q1), der dem genannten Dekodierungsausgangsanschluß (X) am nächsten ist, AUSgeschaltet ist.

2. Eine Dekodierschaltung nach Anspruch 1, bei der das genannte Stromzuführungsmittel (2) mit nur einem Punkt von der genannten Vielzahl von Verbindungspunkten (P1-P3) verbunden ist.

3. Eine Dekodierschaltung nach irgendeinem vorhergehenden Anspruch, bei der das genannte Stromzuführungsmittel (2) mit dem nächsten Verbindungspunkt (P1) des genannten Dekodierungsausgangsanschlusses (X) von den genannten Verbindungspunkten (P1-P3) verbunden ist.

4. Eine Dekodierschaltung nach irgendeinem vorhergehenden Anspruch, bei der die genannten Dekodiertransistoren (Q1-Q4) durch MOS-Transistoren eines ersten Leitungstyps gebildet sind; und

das genannte Stromzuführungsmittel (2) eine Vielzahl von Stromzuführungstransistoren (Q8-Q10) umfaßt, die durch MOS-Transistoren eines zweiten Leitungstyps gebildet sind, der zu dem genannten ersten Leitungstyp entgegengesetzt ist, Sources der genannten Stromzuführungstransistoren (Q8-Q10) mit einer zweiten Energiezuführungsleitung mit hohem Potential zum Zuführen der genannten niedrigen Spannung (Vcc) verbunden sind, Drains der genannten Stromzuführungstransistoren (Q8-Q10) mit dem genannten wenigstens einen der genannten Verbindungspunkte (P1-P3) verbunden sind, und Gates der genannten Stromzuführungstransistoren (Q8-Q10) die Eingangssignale (a1-a3) zugeführt werden, außer dem nächsten Eingangssignal (a0), das durch den nächsten Dekodiertransistor (Q1) des genannten Dekodierungsausgangsanschlusses (X) empfangen wird.

5. Eine Dekodierschaltung nach Anspruch 4, bei der jedes der Drains der genannten Stromzuführungstransistoren (Q8-Q10) jeweilig mit entsprechenden Verbindungspunkten (P1- P3) verbunden ist, und wenn ein spezifischer Dekodiertransistor Ausgeschaltet wird, den Verbindungspunkten von dem genannten spezifischen Dekodiertransistor zu dem genannten Dekodierungsausgangsanschluß (X) ein Strom durch die genannten Stromzuführungstransistoren (Q8-Q10) gemäß den Eingangssignalen (a1-a3) zugeführt wird, außer dem nächsten Eingangssignal (a0).

6. Eine Dekodierschaltung nach Anspruch 5, bei der die genannten entsprechenden Verbindungspunkte (P1-P3) als Drains der genannten Dekodiertransistoren (Q1-Q4) festgelegt sind, deren Gates dieselben Eingangssignale (a1-a3) zugeführt werden, die den Gates der genannten Stromzuführungstransistoren (Q8-Q10) zugeführt werden, außer dem nächsten Eingangssignal (a0) des genannten Dekodierungsausgangsanschlusses (X).

7. Eine Dekodierschaltung nach irgendeinem vorhergehenden Anspruch, bei der das genannte Lademittel (D1) als Konstantstromquelle verwendet wird.

8. Eine Dekodierschaltung nach irgendeinem vorhergehenden Anspruch, bei der das genannte Lademittel (D1) durch einen n-Kanal-MOS-Transistor des Verarmungstyps gebildet ist.

9. Eine Dekodierschaltung nach irgendeinem vorhergehenden Anspruch, bei der die genannte Dekodierschaltung in einem Reihendekodierer (104) des genannten programmierbaren Nur-Lese-Speichers vorgesehen ist.

10. Ein programmierbarer Nur-Lese-Speicher mit:

einem Zellenmatrixabschnitt (106), der eine Vielzahl von Wortleitungen (WL), eine Vielzahl von Bitleitungen (BL) und eine Vielzahl von Speicherzellen hat, die zwischen jeder der genannten Wortleitungen (WL) und jeder der genannten Bitleitungen (BL) verbunden sind;

einem Spaltendekodierer (103), der mit dem genannten Zellenmatrixabschnitt (106) durch die genannten Bitleitungen (BL) verbunden ist, zum Selektieren einer der genannten Bitleitungen (BL) gemäß Adressensignalen (A0-A7);

einem Reihendekodierer (104), der mit dem genannten Zellenmatrixabschnitt (106) durch die genannten Wortleitungen (WL) verbunden ist, zum Selektieren einer der genannten Wortleitungen (WL) gemäß Adressensignalen (A8-A18);

einem Leseverstärker (105), der mit dem genannten Zellenmatrixabschnitt (106) durch die genannten Bitleitungen (BL) verbunden ist, zum Lesen eines Inhaltes der selektierten Speicherzelle;

einer Dateneingabepuffer- und Programmsteuerschaltung (102), die mit dem genannten Zellenmatrixabschnitt (106) durch die genannten Bitleitungen (BL) verbunden ist, zum Speichern von Schreibdaten und Zuführen der genannten Schreibdaten zu dem genannten Zellenmatrixabschnitt (106);

einer Ausgangsfreigabe- und Chipfreigabeschaltung (101), die mit der genannten Dateneingabepuffer- und Programmsteuerschaltung (102), dem genannten Spaltendekodierer (103), dem genannten Reihendekodierer (104) und dem genannten Leseverstärker (105) verbunden ist, zum Steuern von ihnen; und

einem Energiezuführungsmittel mit hohem Potential (107), zum selektiven Zuführen einer hohen Spannung (Vpp) und einer niedrigen Spannung (Vcc) zwischen einer Schreibzeit und einer Auslesezeit durch eine Energiezuführungsleitung mit hohem Potential (4);

bei dem der genannte Reihendekodierer eine Dekodierschaltung nach irgendeinem der Ansprüche 1 bis 8 enthält.

11. Ein programmierbarer Nur-Lese-Speicher nach Anspruch 10, bei dem jede der genannten Speicherzellen durch einen Floating-Gate-Lawineninjektion-MOS-Transistor gebildet ist.