JPS6145496A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS6145496A JPS6145496A JP59166114A JP16611484A JPS6145496A JP S6145496 A JPS6145496 A JP S6145496A JP 59166114 A JP59166114 A JP 59166114A JP 16611484 A JP16611484 A JP 16611484A JP S6145496 A JPS6145496 A JP S6145496A
- Authority
- JP
- Japan
- Prior art keywords
- nand gate
- output
- transistor
- inverter
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、書込み時に高電圧を必要とするメモリのデコ
ーダ回路に関する。
ーダ回路に関する。
ＣＭＯＳ （相補型ＭＯ３）のＥＦＲＯＭ （電気的に
プログラム可能なＲＯＭ）は書込み時にワード線および
ビット線を読出し時より高電圧にする必要がある。この
ためデコーダ回路も読出し時と書込み時で異なる選択レ
ベルを出力できるもＯでなければならない。第２図はこ
の種のワード線デコーダの従来例で６．３ビツトのアド
レス人力３０７丁τ〜ａ２／ａｘをデコードして８本の
ワード線の１本（ＷＬ）を選択する例を示しである（ａ
ｔ／ａｔはａｉまたはａｉという意味である）。使用す
るＭＯＳ）ランジスタは全てエンハンスメント型で、Ｑ
ｎｌ 〜Ｑｎ５はｎチャネル、Ｑｐｌ ”’Ｑｐ３はｐ
チャネルである。電源には２種類あり、Ｖｃｃは低電圧
（例えば５Ｖ）の固定電源、Ｖ ｐｐｉは書込み時に高
電圧Ｖｐｐ（例えば２１■）になり、読出し時にはＶｃ
ｃに切換わる電源である。Ｖｓｓはアースである。
プログラム可能なＲＯＭ）は書込み時にワード線および
ビット線を読出し時より高電圧にする必要がある。この
ためデコーダ回路も読出し時と書込み時で異なる選択レ
ベルを出力できるもＯでなければならない。第２図はこ
の種のワード線デコーダの従来例で６．３ビツトのアド
レス人力３０７丁τ〜ａ２／ａｘをデコードして８本の
ワード線の１本（ＷＬ）を選択する例を示しである（ａ
ｔ／ａｔはａｉまたはａｉという意味である）。使用す
るＭＯＳ）ランジスタは全てエンハンスメント型で、Ｑ
ｎｌ 〜Ｑｎ５はｎチャネル、Ｑｐｌ ”’Ｑｐ３はｐ
チャネルである。電源には２種類あり、Ｖｃｃは低電圧
（例えば５Ｖ）の固定電源、Ｖ ｐｐｉは書込み時に高
電圧Ｖｐｐ（例えば２１■）になり、読出し時にはＶｃ
ｃに切換わる電源である。Ｖｓｓはアースである。
トランジスタＱｎ１〜Ｑｎ３とＱｐｌ は３人力のナン
ドゲートを構成し、３人力が共にＨ（ハイ）レベルのと
きだけ出力ＸをＬ（ロー）レベルにする。ナンドゲート
の出力ＸはトランファゲートＱｎ４を通してＣＭＯＳイ
〜ンバー夕を構成するトランジスタＱｎ５ 、 Ｑｐ
３のゲートに印加され、Ｘ＝ＬのときはトランジスタＱ
ｎ５をオフ、Ｑｐ３をオンにする。従って、ワード線Ｗ
ＬのレベルはＨ（選択）になる。逆にＸ＝Ｈのときはト
ランジスタＱｎ５がオン、Ｑｐ３がオフであるからワー
ド線ＷＬはＬ（非選択）になる。
ドゲートを構成し、３人力が共にＨ（ハイ）レベルのと
きだけ出力ＸをＬ（ロー）レベルにする。ナンドゲート
の出力ＸはトランファゲートＱｎ４を通してＣＭＯＳイ
〜ンバー夕を構成するトランジスタＱｎ５ 、 Ｑｐ
３のゲートに印加され、Ｘ＝ＬのときはトランジスタＱ
ｎ５をオフ、Ｑｐ３をオンにする。従って、ワード線Ｗ
ＬのレベルはＨ（選択）になる。逆にＸ＝Ｈのときはト
ランジスタＱｎ５がオン、Ｑｐ３がオフであるからワー
ド線ＷＬはＬ（非選択）になる。
Ｑｌ）２はワード線レベルを安定に保持するために必要
なラッチ用のプルアップトランジスタである。つまり、
書込み時にはＶｐｐ１＝Ｖｐｐになり人力Ｘを供給する
ナンドゲートの電源は依然Ｖｃｃであるから、このま＼
ではインバータの動作が不安定になる。即ちＸ＝Ｈとな
ってもインバータのゲートに印加される電圧はＶａｃで
しかなく、これではｖｐｐで動作するインバータの出力
が完全にＬにはならないからである。そこでこのＷＬ＝
ＬをトランジスタＱｐ２に帰還してオンさせることによ
りトランジスタＱ ｎ ５とトランジスタＧｌｐ３のゲ
ートに高電圧Ｖｐｐを印加し、ワード線ＷＬを完全にＬ
（非選択）にする。このときｖｐｐ系とＶｃｅ系がショ
ートしないようにする必要があり、これはトランジスタ
Ｑ ｎ ４が設けられていることで確保される。即ちト
ランジスタＱｐ２がインパークのゲート電圧をＶｌ）Ｉ
）へプルアップすればトランジスタＱｎ４はカットオフ
になる。Ｘ＝Ｌ （選択）のときはＷＬ＝Ｈとなるので
トランジスタＱｐ２はオフになり、トランジスタＱｐ３
が完全にオンしてワード線ＷＬはｖｐｐになる。読出し
時はＶｐｐ１がＶＣＣとなるだけで基本的な動作は変ら
ない。
なラッチ用のプルアップトランジスタである。つまり、
書込み時にはＶｐｐ１＝Ｖｐｐになり人力Ｘを供給する
ナンドゲートの電源は依然Ｖｃｃであるから、このま＼
ではインバータの動作が不安定になる。即ちＸ＝Ｈとな
ってもインバータのゲートに印加される電圧はＶａｃで
しかなく、これではｖｐｐで動作するインバータの出力
が完全にＬにはならないからである。そこでこのＷＬ＝
ＬをトランジスタＱｐ２に帰還してオンさせることによ
りトランジスタＱ ｎ ５とトランジスタＧｌｐ３のゲ
ートに高電圧Ｖｐｐを印加し、ワード線ＷＬを完全にＬ
（非選択）にする。このときｖｐｐ系とＶｃｅ系がショ
ートしないようにする必要があり、これはトランジスタ
Ｑ ｎ ４が設けられていることで確保される。即ちト
ランジスタＱｐ２がインパークのゲート電圧をＶｌ）Ｉ
）へプルアップすればトランジスタＱｎ４はカットオフ
になる。Ｘ＝Ｌ （選択）のときはＷＬ＝Ｈとなるので
トランジスタＱｐ２はオフになり、トランジスタＱｐ３
が完全にオンしてワード線ＷＬはｖｐｐになる。読出し
時はＶｐｐ１がＶＣＣとなるだけで基本的な動作は変ら
ない。
上述した回路構成のデコーダは素子数が多く、また配線
数も多いので、高集積化の妨げとなる。
数も多いので、高集積化の妨げとなる。
つまり、ワードデコーダは各ワード線に設けられ、これ
が狭いピッチではレイアウトできないとなると、各ワー
ド線のピッチを広げざるを得す、全体、 とじて占める
面積が広くなり高集積化できない。
が狭いピッチではレイアウトできないとなると、各ワー
ド線のピッチを広げざるを得す、全体、 とじて占める
面積が広くなり高集積化できない。
そこで、本発明ではデコーダ回路の構成を改良して素子
数を減らし、また配線数も減らすことで狭いピンチでの
レイアウトを可能とし、高集積化の要望に応えようとす
るものである。
数を減らし、また配線数も減らすことで狭いピンチでの
レイアウトを可能とし、高集積化の要望に応えようとす
るものである。
本発明は、出力用のＣＭＯＳインバータを、書込み時に
は高電圧に、また読出し時には低電圧に切換わる電源で
動作させ、且つ該インバータを、アドレス入力をデコー
ドするナンドゲートの出力で駆動するようにしたデコー
ダ回路において、該ナンドゲートの電源も該インバータ
と同じ電源にすると共に、該ナンドゲートの負荷をデブ
リション型トランジスタによる定電流源とし、さらに該
ナンドゲートの出力で直接該インバータを駆動する構成
としたものである。
は高電圧に、また読出し時には低電圧に切換わる電源で
動作させ、且つ該インバータを、アドレス入力をデコー
ドするナンドゲートの出力で駆動するようにしたデコー
ダ回路において、該ナンドゲートの電源も該インバータ
と同じ電源にすると共に、該ナンドゲートの負荷をデブ
リション型トランジスタによる定電流源とし、さらに該
ナンドゲートの出力で直接該インバータを駆動する構成
としたものである。
ナンドゲートの負荷をデプリション型トランジスタによ
る定電流源にすると、該ナンドゲートの電源をインパー
クと同じ電源にすることができる。
る定電流源にすると、該ナンドゲートの電源をインパー
クと同じ電源にすることができる。
このためナンドゲートの非選択出力は書込み時に 。
高電圧になるので、プルアップ用のトランジスタＱｐ２
およびその配線Ｌ＋が省略でき、またそれに伴ない電源
ショート防止用のトランジスタＱ ｎ ４も不要になる
。
およびその配線Ｌ＋が省略でき、またそれに伴ない電源
ショート防止用のトランジスタＱ ｎ ４も不要になる
。
以下、図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例で、第２図と同一部分には同
一符号が付しである。本例が第２図と異なる点は、第１
にＱｎ＋〜Ｑｎ３を駆動トランジスタとするナンドゲー
トの負荷をデブリション（ｄｅｐｌｅｔｉｏｎ ）型の
ｎチャネルＭＩＳトランジスタＱｎｄに代え、第２に該
ナンドゲートの電源をＶｐｐ１にし、第３に該ナンドゲ
ートの出力Ｘで直接ＣＭＯＳインパークを駆動するよう
にしたことである。
一符号が付しである。本例が第２図と異なる点は、第１
にＱｎ＋〜Ｑｎ３を駆動トランジスタとするナンドゲー
トの負荷をデブリション（ｄｅｐｌｅｔｉｏｎ ）型の
ｎチャネルＭＩＳトランジスタＱｎｄに代え、第２に該
ナンドゲートの電源をＶｐｐ１にし、第３に該ナンドゲ
ートの出力Ｘで直接ＣＭＯＳインパークを駆動するよう
にしたことである。
従って、第２図のトランジスタＱｐ２．Ｑｎ４は省略さ
れ、また帰還用の配線し１も省略されている。更にはｐ
チャネルトランジスタを形成するｎ−ｗｅｌｌが１つで
済む（第２図では２つ必要）。
れ、また帰還用の配線し１も省略されている。更にはｐ
チャネルトランジスタを形成するｎ−ｗｅｌｌが１つで
済む（第２図では２つ必要）。
代りにデプリション型のトランジスタＱｎｄのチャネル
を形成するためのイオン注入工程が１回余分に増えるが
、これは集積度向上の妨げにはならない。かかる回路構
成とすることで、第２図の場合４８μｍ必要であったピ
ンチ（デコーダ回路を配列するピンチ）が２４−μｍに
半減した。また電源もＶ ｐｐｉ系統だけで済むシ 以下、動作を説明する。ナンドゲートの出力Ｘはアドレ
ス入力が全てＨのときにＬとなる。このＬレベルは第２
図と同様、読出し時も書込み時もＶＳＳである。しかし
、Ｈレベルは読出し時にＶ ＣＣ％書込み時にＶＩ）Ｉ
）に切換わる。これはナンドゲートの電源もＶ ｐｐｉ
にし負荷トランジスタはデプリション型にしたためであ
る。このため、同じ＜Ｖｐｐ１で動作するＣＭＯＳイン
バータを直接駆動しても問題が生じない。つまり、第２
図のトランジスタＱｎ４．Ｑｐ２が不要になるのである
。但し、このためにはノアゲートの負荷が定電流源でな
ければならない。何故ならば、第２図のようにトランジ
スタＱｐ１のままにしておくと、Ｖｐｐ１＝Ｖｐｐのと
きに該トランジスタに流れる電流が大きくなり過ぎ、そ
の電流をトランジスタＱｎ１〜Ｑ ｎ ３で引いてもよ
ほどトランジスタサイズ力く大きくなければ出力ＸをＬ
＝ Ｖ ｓｓに落としきれないからである。
を形成するためのイオン注入工程が１回余分に増えるが
、これは集積度向上の妨げにはならない。かかる回路構
成とすることで、第２図の場合４８μｍ必要であったピ
ンチ（デコーダ回路を配列するピンチ）が２４−μｍに
半減した。また電源もＶ ｐｐｉ系統だけで済むシ 以下、動作を説明する。ナンドゲートの出力Ｘはアドレ
ス入力が全てＨのときにＬとなる。このＬレベルは第２
図と同様、読出し時も書込み時もＶＳＳである。しかし
、Ｈレベルは読出し時にＶ ＣＣ％書込み時にＶＩ）Ｉ
）に切換わる。これはナンドゲートの電源もＶ ｐｐｉ
にし負荷トランジスタはデプリション型にしたためであ
る。このため、同じ＜Ｖｐｐ１で動作するＣＭＯＳイン
バータを直接駆動しても問題が生じない。つまり、第２
図のトランジスタＱｎ４．Ｑｐ２が不要になるのである
。但し、このためにはノアゲートの負荷が定電流源でな
ければならない。何故ならば、第２図のようにトランジ
スタＱｐ１のままにしておくと、Ｖｐｐ１＝Ｖｐｐのと
きに該トランジスタに流れる電流が大きくなり過ぎ、そ
の電流をトランジスタＱｎ１〜Ｑ ｎ ３で引いてもよ
ほどトランジスタサイズ力く大きくなければ出力ＸをＬ
＝ Ｖ ｓｓに落としきれないからである。
そこで本例ではｎチャネル型のデブリションＭＩ Ｓ
ｌ−ランジスタＱｎｄを用いて定電流負荷を構成する。
ｌ−ランジスタＱｎｄを用いて定電流負荷を構成する。
このようにすると、Ｖ ｐｐｉがＶｌ）ＰでもＶｃｃで
も流れる電流はほぼ一定であるから、ある程度のサイズ
のトランジスタＱｎｌ 〜Ｑｎ３でＸ＝Ｌを確実にＶｓ
ｓに低下させ得る。勿論、トランジスタＱ ｎ １〜Ｑ
ｎ３の１つでもオフになれば、トランジスタＱｎｄはデ
プリション型であるので出力ＸはＶｐｐ（書込み時）ま
たはＶｃｃ（読出し時）になる。
も流れる電流はほぼ一定であるから、ある程度のサイズ
のトランジスタＱｎｌ 〜Ｑｎ３でＸ＝Ｌを確実にＶｓ
ｓに低下させ得る。勿論、トランジスタＱ ｎ １〜Ｑ
ｎ３の１つでもオフになれば、トランジスタＱｎｄはデ
プリション型であるので出力ＸはＶｐｐ（書込み時）ま
たはＶｃｃ（読出し時）になる。
以上述べたように本発明によれば、少ない素子数および
配線数で０ＭＯ３型のデコーダ回路を構成できるので、
狭いピッチでのレイアウトが可能になり、集積度が向上
する利点がある。
配線数で０ＭＯ３型のデコーダ回路を構成できるので、
狭いピッチでのレイアウトが可能になり、集積度が向上
する利点がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
のデコーダ回路の一例を示す回路図である。 図中、Ｑｎｌ 〜Ｑｎ３ 、 Ｑｎｄはノアゲートを構
成するトランジス、夕、Ｑ１０．Ｑｐ３はＣＭＯＳイン
バータを構成するトランジスタである。
のデコーダ回路の一例を示す回路図である。 図中、Ｑｎｌ 〜Ｑｎ３ 、 Ｑｎｄはノアゲートを構
成するトランジス、夕、Ｑ１０．Ｑｐ３はＣＭＯＳイン
バータを構成するトランジスタである。
Claims (1)
- 出力用のＣＭＯＳインバータを、書込み時には高電圧に
、また読出し時には低電圧に切換わる電源で動作させ、
且つ該インバータを、アドレス入力をデコードするナン
ドゲートの出力で駆動するようにしたデコーダ回路にお
いて、該ナンドゲートの電源も該インバータと同じ電源
にすると共に、該ナンドゲートの負荷をデプリション型
トランジスタによる定電流源とし、さらに該ナンドゲー
トの出力で直接該インバータを駆動する構成としてなる
ことを特徴とするデコーダ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166114A JPS6145496A (ja) | 1984-08-08 | 1984-08-08 | デコ−ダ回路 |
| US06/759,980 US4782247A (en) | 1984-08-08 | 1985-07-29 | Decoder circuit having a variable power supply |
| DE8585109709T DE3585573D1 (de) | 1984-08-08 | 1985-08-02 | Dekodierschaltung in einem integrierten speicherchip. |
| KR1019850005581A KR900002910B1 (ko) | 1984-08-08 | 1985-08-02 | Ic메모리 칩내의 디코더회로 |
| EP85109709A EP0171718B1 (en) | 1984-08-08 | 1985-08-02 | Decoder circuit in an ic memory chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166114A JPS6145496A (ja) | 1984-08-08 | 1984-08-08 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6145496A true JPS6145496A (ja) | 1986-03-05 |
| JPH0546639B2 JPH0546639B2 (ja) | 1993-07-14 |
Family
ID=15825281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166114A Granted JPS6145496A (ja) | 1984-08-08 | 1984-08-08 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145496A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02108293A (ja) * | 1988-10-15 | 1990-04-20 | Sony Corp | 不揮発性メモリのアドレスデコーダ回路 |
| JPH02114717A (ja) * | 1988-10-25 | 1990-04-26 | Fujitsu Ltd | 半導体記憶装置 |
| US5038327A (en) * | 1989-09-20 | 1991-08-06 | Fujitsu Limited | Decoder circuit of erasable programmable read only memory for avoiding erroneous operation caused by parasitic capacitors |
| JP2014142989A (ja) * | 2013-01-22 | 2014-08-07 | Freescale Semiconductor Inc | ワード線／行ドライバのためのバイアス電圧を用いるフラッシュメモリ |
| EP2092204B2 (de) † | 2006-11-16 | 2022-10-26 | thyssenkrupp rothe erde Germany GmbH | Wälzlager, insbesondere mittenfreies grosswälzlager |
-
1984
- 1984-08-08 JP JP59166114A patent/JPS6145496A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02108293A (ja) * | 1988-10-15 | 1990-04-20 | Sony Corp | 不揮発性メモリのアドレスデコーダ回路 |
| JPH02114717A (ja) * | 1988-10-25 | 1990-04-26 | Fujitsu Ltd | 半導体記憶装置 |
| US5018107A (en) * | 1988-10-25 | 1991-05-21 | Fujitsu Limited | Semiconductor memory device |
| US5038327A (en) * | 1989-09-20 | 1991-08-06 | Fujitsu Limited | Decoder circuit of erasable programmable read only memory for avoiding erroneous operation caused by parasitic capacitors |
| EP2092204B2 (de) † | 2006-11-16 | 2022-10-26 | thyssenkrupp rothe erde Germany GmbH | Wälzlager, insbesondere mittenfreies grosswälzlager |
| JP2014142989A (ja) * | 2013-01-22 | 2014-08-07 | Freescale Semiconductor Inc | ワード線／行ドライバのためのバイアス電圧を用いるフラッシュメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546639B2 (ja) | 1993-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9245592B2 (en) | Memory elements with elevated control signal levels for integrated circuits | |
| KR0155078B1 (ko) | 강전계용의 mos 회로를 갖춘 반도체 회로 | |
| KR100272918B1 (ko) | 센스앰프와 그것을 이용한 스택이틱 랜덤 억세스 메모리와 마이크로프로세서 | |
| KR0179553B1 (ko) | 로오 디코더 및 컬럼 디코더 회로 | |
| JP2994120B2 (ja) | 半導体記憶装置 | |
| JPH05101686A (ja) | マイクロコンピユータ | |
| JPH07220484A (ja) | 電圧変換装置 | |
| JPS6145496A (ja) | デコ−ダ回路 | |
| JPH0567963A (ja) | 論理集積回路 | |
| JP2001357685A (ja) | 書込可能な読出専用メモリ | |
| JP2006210736A (ja) | 半導体記憶装置 | |
| JP2003157688A (ja) | 電圧トランスレータ | |
| KR100385463B1 (ko) | 반도체 메모리 장치의 워드라인 제어회로 | |
| JP2504410B2 (ja) | 半導体記憶装置 | |
| KR100254473B1 (ko) | 로오 디코더 회로 | |
| JPS6325438B2 (ja) | ||
| JPH0311127B2 (ja) | ||
| JPH09213074A (ja) | 半導体集積回路 | |
| KR100233271B1 (ko) | 디코더 회로에서 전력 소비 감소 방법 | |
| JPS6043586B2 (ja) | アドレスデコ−ダ回路 | |
| KR100255146B1 (ko) | 리페어 퓨즈 제어 회로 | |
| JPH0738001B2 (ja) | 電位検知回路 | |
| KR100265590B1 (ko) | 반도체 메모리 소자의 로오 디코더 장치 | |
| KR100378336B1 (ko) | 반도체장치의기억회로 | |
| JPH09219496A (ja) | 半導体装置の電圧供給方法及び半導体集積回路 |