DE69028616T2

DE69028616T2 - Nichtflüchtiger Halbleiterspeicher in dem Blindzellen verwendet werden, um eine Spannung zu erzeugen, während Daten gelesen werden

Info

Publication number: DE69028616T2
Application number: DE69028616T
Authority: DE
Inventors: Makoto Ito; Nobutaka Kitagawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-12-22
Filing date: 1990-12-20
Publication date: 1997-02-20
Anticipated expiration: 2010-12-21
Also published as: JP2573380B2; EP0437791A2; US5229968A; JPH03192596A; DE69028616D1; KR910013285A; EP0437791A3; EP0437791B1

Description

Die vorliegende Erfindung betrifft einen nichtflüchtigen Halbleiterspeicher, der nichtflüchtige Elemente wie beispielsweise Transistoren mit schwebendem Gate aufweist, die als Dummy-Zellen verwendet werden.
In einem nichtflüchtigen Halbleiterspeicher mit nichtflüchtigen Elementen (z.B. Transistoren mit schwebendem Gate), die als Speicherzellen verwendet werden, wird eine der Speicherzellen gemäß einer Adresse ausgewählt, und die aus der ausgewählten Speicherzelle gelesenen Daten werden detektiert, wodurch die in der Speicherzelle gespeicherten Daten erfaßt werden. Wenn die Daten aus irgendeiner ausgewählten Speicherzelle gelesen werden, fließt ein Gleichstrom zwischen der Leistungsversorgung und dem Erdanschluß über die ausgewählte Speicherzelle, was unvermeidbar den Leistungsverbrauch erhöht.
Die EP 0 332 135 A2 offenbart eine nichtflüchtige Speicherschaltungsvorrichtung mit niedrigem Leistungsverbrauch und weitem Betriebsspannungsbereich. Ein Spaltendecodierer wird durch ein mittleres Potential von einer Schaltung zum Erzeugen eines mittleren Potentials zwischen einem Potential Vcc und einem Potential Vss angetrieben, und eine Spaltenauswahlausgabe mit einer Variationsbreite des mittleren Potentials wird den Gateanschlüssen der Spaltenauswahltransistoren zugeführt, um einen dadurch fließenden Strom zu begrenzen. Im Datenauslesebetrieb wird ein Vorlade-Potential, das von einer Dummyzellenschaltung erzeugt wird, die als Referenzpotential- Erzeugungsschaltung gemäß einem ihr zugeführten Vorladesignal wirkt, mit einem logischen Pegel "1" oder "0" verglichen, der gemäß dem Speicherinhalt mittels eines Flip-Flops ausgelesen wird, das als Leseverstärker wirkt, wodurch eine Datenausleseausgabe abgeleitet wird.
Die EP 0 175 101 A2 offenbart eine Halbleitervorrichtung, wobei zum Erhöhen der Lesegeschwindigkeit zwei Speicherschaltungen, die jeweils Speicherzellen und Dummyzellen enthalten, auf beiden Seiten einer Datendetektiereinrichtung angeordnet sind.
Es ist eine Aufgabe der Erfindung, einen nichtflüchtigen Halbleiterspeicher zu schaffen, in dem nichtflüchtige Elemente als Speicherzellen verwendet werden und der mit einem relativ geringen Leistungsverbrauch arbeitet.
Diese Aufgabe wird durch einen nichtflüchtigen Halbleiterspeicher nach Anspruch 1 gelöst.
Insbesondere wird gemäß der vorliegenden Erfindung keine Referenzpotential-Erzeugungsschaltung verwendet, wie sie durch die oben angegebene EP 0 332 135 A2 gezeigt ist. Statt dessen verwendet sie zwei "Vorlade-/Entlade-" Speicherschaltungen. Aufgrund dieses Aufbaus hat der Leseverstärker der vorliegenden Erfindung eine speziell entwickelte Konfiguration, wie es in Fig. 2 gezeigt ist. Gemäß Fig. 2 weist der Leseverstärker folgendes auf: eine Flip-Flop-Schaltung 33, die aus zwei NOR-Gattern 31 und 32 zum Detektieren von Daten und NAND-Gattern 34 und 35 zum Auswählen einer der zwei Ausgänge der Flip-Flop-Schaltung 33 auf der Basis von Adressensignalen ADR(m) und
(die zum Auswählen der Speicherschaltung verwendet werden, aus der Daten ausgelesen werden) aufgebaut ist.
Zusammenfassend zeigt der Speicher der vorliegenden Erfindung folgende spezielle Merkmale:
- Die Verwendung von zwei Speicherschaltungen vom "Vorlade-/Entlade"-Typ; und
- daß der Leseverstärker CMOS-Struktur hat und eine Flip-Flop-Schaltung 33 und Gatter zum Auswählen eines zweier Ausgänge der Flip-Flop-Schaltung 33 aufweist.
Weiterhin wird die Auswahl zwischen der ersten und der zweiten Speicherschaltung durch ein Paar von Steuersignalen durchgeführt, die Adressensignale sind.
Die Unteransprüche zeigen vorteilhafte Weiterentwicklungen des nichtflüchtigen Halbleiterspeichers nach Anspruch 1.
Diese Erfindung kann besser aus der folgenden detaillierten Beschreibung in Zusammenhang mit den beigefügten Zeichnungen verstanden werden, wobei:
Fig. 1 ein Blockdiagramm ist, das einen nichtflüchtigen Halbleiterspeicher gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt;
Fig. 2 ein Schaltungsdiagramm ist, das den in Fig. 1 dargestellten nichtflüchtigen Halbleiterspeicher im Detail zeigt;
Fig. 3 ein Schaltungsdiagramm ist, das den in den in Fig. 2 gezeigten Speicher eingebauten Leseverstärker zeigt;
Fig. 4 ein Schaltungsdiagramm ist, das die Zwischenpotential-Erzeugungsschaltung im Detail zeigt, die bei dem in Fig. 2 dargestellten Speicher verwendet wird;
Fig. 5 eine Kurve ist, die die Kennlinie der in Fig. 4 gezeigten Schaltung darstellt;
Fig. 6 ein Zeitdiagramm ist, das erklärt, wie der nicht flüchtige Halbleiterspeicher arbeitet;
Fig. 7 ein Diagramm ist, das die Wellenformen der Signale an verschiedenen Stellen im nichtflüchtigen Halbleiterspeicher darstellt;
Fig. 8 das Layoutmuster des nichtflüchtigen Halbleiterspeichers zeigt;
Fig. 9 ein Schaltungsdiagramm ist, das einen Teil eines nichtflüchtigen Halbleiterspeichers gemäß einem zweiten Ausführungsbeispiel der Erfindung darstellt; und
Fig. 10 ein Schaltungsdiagramm ist, das einen Teil eines nichtflüchtigen Halbleiterspeichers gemäß einem dritten Ausführungsbeispiel der Erfindung zeigt.
Nun werden Ausführungsbeispiele der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Fig. 1 ist ein Blockdiagramm, das einen nichtflüchtigen Halbleiterspeicher gemäß einem ersten Ausführungsbeispiel der Erfindung schematisch zeigt. In dieser Figur sind die Datenschreibschaltung und einige andere Bauteile des Speichers der Einfachheit halber nicht dargestellt.
Wie es in Fig. 1 dargestellt ist, weist der Speicher eine erste Speicherschaltung 10 und eine zweite Speicherschaltung 13 auf. Die erste Speicherschaltung 10 hat eine Speicherzellenmatrix 11 und eine Dummyzellenzeile 12. Die Matrix 11 enthält nichtflüchtige Speicherzellen, die in Zeilen und Spalten angeordnet sind. Die Dummyzellenzeile 12 enthält Dummyzellen, wobei eine für eine Spalte von Speicherzellen vorgesehen ist. Gleichermaßen hat die zweite Speicherschaltung 13 eine Speicherzellenmatrix 14 und eine Dummyzellenzeile 15. Die Matrix 14 enthält nichtflüchtige Speicherzellen, die in Zeilen und Spalten angeordnet sind. Die Dummyzellenzeile 15 enthält Dummyzellen, wobei eine für eine Spalte von Speicherzellen vorgesehen ist.
Der Halbleiterspeicher weist weiterhin zwei Zeilendecodierer 16 und 18 und einen Spaltendecodierer 17 auf. Der Zeilendecodierer 16 ist angeschlossen, um ein Zeilenadressensignal zu empfangen, das aus m komplementären Bitpaaren ADR(0),
... ADR(m-1) und
besteht, und ein Einbit-Zeilenadressensignal, das aus dem höchsten Bit ADR(m) besteht. Der Spaltendecodierer 17 ist angeschlossen, um ein Spaltenadressensignal zu empfangen, das aus n+1 komplementären Bitpaaren ADC(0),
... ADC(n) und
besteht. Eine beliebige Speicherzelle der ersten Speicherzellenmatrix 11 wird durch eine Ausgabe des Zeilendecodierers 16 und eine Ausgabe des Spaltendecodierers 17 ausgewählt. Wie der Zeilendecodierer 16 ist der Zeilendecodierer 18 angeschlossen, um ein Zeilenadressensignal zu empfangen, das aus m komplementären Bitpaaren ADR(0),
... ADR(m-1) und
besteht, und ein Einbit-Zeilenadressensignal, das aus einem Bit ADR(m) besteht, das durch Invertieren des höchsten Bits ADR(m) erhalten wird. Eine beliebige Speicherzelle der zweiten Speicherzellenmatrix 13 wird durch eine Ausgabe des Zeilendecodierers 18 und eine Ausgabe des Spaltendecodierers 17 ausgewählt.
Beide Zeilendecodierer 16 und 18 werden durch das höchste Bit des Zeilenadressensignals ADR(m) oder des Zeilenadressensignals
das durch Invertieren des Zeilenadressensignals ADR(m) erhalten wird, aktiviert und gesteuert. Nur wenn er aktiviert ist, wählt der Zeilendecodierer 16 eine der Wortleitungen der Matrix 11 aus, und der Zeilendecodierer 18 wählt die entsprechende Wortleitung der Matrix 14 aus. Als Ergebnis davon werden die Speicherzellen einer Zeile in der ersten Speicherzellenmatrix 11 ausgewählt, wohingegen die Speicherzellen der entsprechenden Zeile in der zweiten Speicherzellenmatrix 14 ausgewählt werden. Das höchste Bit des Zeilenadressensignals
wird zur Dummyzellenzeile 12 der ersten Speicherschaltung 10 geführt. Das höchste Bit des Zeilenadressensignals ADR(m) wird auch zur Dummyzellenzeile 15 der zweiten Speicherschaltung 13 geführt. Daher werden dann, wenn das Zeilenadressensignal
aktiviert ist, alle Dummyzellen der Dummyzellenzeile 12 gleichzeitig ausgewählt, und dann, wenn das Zeilenadressensignal ADR(m) aktiviert ist, werden alle Dummyzellen der Dummyzellenzeilen 15 gleichzeitig ausgewählt.
Das Potential der Speicherzellen der Matrix 11, die gemäß den Ausgaben des Zeilendecodierers 16 und des Spaltendecodierers 17 ausgewählt worden sind, oder das Potential der Speicherzelle der Matrix 14, die gemäß den Ausgaben des Zeilendecodierers 18 und des Spaltendecodierers 17 ausgewählt worden sind, wird an einen Leseverstärker 19 angelegt. Auch das Potential der Dummyzelle der Zeile 12 oder 15, die durch die Ausgabe des Spaltendecodierers 17 ausgewählt worden ist, wird an den Leseverstärker 19 angelegt.
Das höchste Bit der Zeilenadressensignale ADR(m) und
werden ebenso dem Leseverstärker 19 zugeführt. Gemäß dieser Zeilenadressensignale vergleicht der Leseverstärker 19 das Potential der ausgewählten Speicherzelle der ersten Speicherschaltung 10 oder der zweiten Speicherschaltung 13 und auch das Potential der ausgewählten Dummyzelle der anderen Speicherschaltung, wobei er in der ausgewählten Speicherzelle gespeicherte Daten detektiert. Die so detektierten Daten werden vom Halbleiterspeicher als Ausgangsdaten DOUT ausgegeben.
Fig. 2 ist ein Schaltungsdiagramm, das einen Teil des in Fig. 1 gezeigten Halbleiterspeichers im Detail darstellt.
Wie es in Fig. 2 gezeigt ist, weist der Speicher weiterhin einen Zwischenpotentialgenerator 20 und verschiedene Schaltungen peripher zu den Speicherzellenmatrixen 11 und 14 auf. Der Generator 20 ist aufgebaut, um ein Potential VDD zu erzeugen, das in der Mitte zwischen dem Leistungsversorgungspotential VCC und dem Erdpotential VSS liegt.
Wie es in Fig. 2 gezeigt ist, hat die Speicherzellenmatrix 11 der ersten Speicherschaltung 10 eine Vielzahl von Speicherzellen 21, die in Zeilen und Spalten angeordnet sind, wobei jede Zelle einen nichtflüchtigen N-Kanal-Transistor mit schwebendem Gate aufweist. Die Drainanschlüsse der Speicherzellen 21 jeder Spalte sind an eine Bitleitung 22 angeschlossen, während ihre Sourceanschlüsse an eine andere angeschlossen sind. Die Steuergates der Speicherzellen jeder Zeile sind an eine Wortleitung 23 angeschlossen. Die Ausgaben des Zeilendecodierers 16 sind jeweils an die Wortleitungen 23 angeschlossen. Die Dummyzellenzeile 12 der ersten Speicherschaltung 10 weist dieselbe Anzahl von Dummyzellen 24 auf wie die Speicherzellen, die jede Zeile der Matrix 11 bilden. Wie die Speicherzellen 21 weisen die Dummyzellen 24 jeweils einen nichtflüchtigen N-Kanal-Transistor mit schwebendem Gate auf, dessen Kanal ein Breiten-zu-Längen- Verhältnis W/L hat, das im wesentlichen halb so groß wie der Kanal jeder Speicherzelle 21 ist. Aufgrund dieser geometrischen Differenz sind die Dummyzellen 24 bezüglich elektrischer Eigenschaften unterschiedlich von den Speicherzellen 21.
Jede der Durnmyzellen 24 ist parallel zu den Speicherzellen 21 der entsprechenden Spalte geschaltet. Die Steuergates aller Dummyzellen 24 der Zeile 12 sind an eine Dummy-Wortleitung 25 angeschlossen. Das höchste Bit des Zeilenadressensignals
wird zur Dummy-Wortleitung 25 geführt. Ein N-Kanal- Entladetransistor 26 ist zwischen dem Erdpotential VSS und dem Knoten des Sourceanschlusses jeder Dummyzelle und den Sourceanschlüssen der Speicherzellen 21 der entsprechenden Spalte angeschlossen. Anders ausgedrückt sind Entladetransistoren für die Zellenspalte der ersten Speicherschaltung 10 in einer Eins-zu-Eins-Entsprechung vorgesehen. Diese Entladetransistoren 26 sind angeschlossen, um ein Vorlade-Steuersignal PC zur selben Zeit zu empfangen.
N-Kanal-Spaltenauswahl-Transistoren 27 sind jeweils für Bitleitungen 22 vorgesehen. Jeder dieser Transistoren 27 ist zwischen der entsprechenden Bitleitung 22 und einem Knoten A1 angeschlossen. Die Gateanschlüsse dieser Transistoren 27 sind an die Ausgänge des Spaltendecodierers 17 angeschlossen. Ein Potentialverschiebe-N-Kanal-Transistor 28 ist zwischen dem Knoten A1 und einem Knoten B1 angeschlossen. Das Zwischenpotential VDD wird an den Gateanschluß dieses Transistors 28 angelegt. Ein Vorlade-P-Kanal-Transistor 29 ist zwischen dem Knoten B1 und dem Leistungsversorgungspotential VCC angeschlossen und wird durch ein Vorlade-Steuersignal PC eingeschaltet.
Die zweite Speicherschaltung 13 ist außer zweier Punkte identisch zur ersten Speicherschaltung 10. Als erstes wird das Zeilenadressensignal ADR(m) und nicht das Signal
zur Dummy-Wortleitung 25 geführt, an die die Steuergates der Dummyzellen 24 angeschlossen sind, die die Zeile 15 bilden. Als zweites sind die Wortleitungen 23 an die Ausgänge des Zeilendecodierers 18 und nicht an die Ausgänge des Zeilendecodierers 16 angeschlossen. Die zweite Speicherschaltung 13 hat Knoten A2 und B2, die jeweils den Knoten A1 und B1 entsprechen.
Sowohl in der ersten Speicherschaltung 10 als auch der zweiten Speicherschaltung 13 werden keine Daten in die Dummyzellen 24 geschrieben. Anders ausgedrückt werden keine Elektroden in ihre schwebenden Gates injiziert, und eine Schwellenspannung der Dummyzellen 24 bleibt niedrig.
Wie es in Fig. 2 gezeigt ist, weist der Leseverstärker 19 eine Flip-Flop-Schaltung 33 und drei NAND-Gatter 34, 35 und 36 auf. Die Flip-Flop-Schaltung 33 ist aus zwei NOR-Gattern 31 und 32 gebildet. Der Ausgang des NOR-Gatters 31 ist an einen Eingang des NOR-Gatters 32 angeschlossen, wohingegen der Ausgang des NOR-Gatters 32 an einen Eingang des NOR- Gatters 31 angeschlossen ist. Der andere Eingang des NOR- Gatters 31 ist mit dem Knoten B1 gekoppelt, und der andere Eingang des NOR-Gatters 32 ist an den Knoten B2 angeschlossen. Die Ausgänge der Flip-Flop-Schaltung 33 sind jeweils an einen Eingang des NAND-Gatters 34 und auch an einen Eingang des NAND-Gatters 35 angeschlossen. Das Zeilenadressensignal ADR(m) wird dem anderen Eingang des NAND-Gatters 34 zugeführt, wohingegen das Zeilenadressensignal
zu dem anderen Eingang des NAND- Gatters 35 geführt wird. Die Ausgänge beider NAND-Gatter 34 und 35 werden zum NAND-Gatter 36 eingegeben, das die Daten DOUT ausgibt. Wie es in Fig. 3 dargestellt ist, sind die NCR- Gatter 31, 32 und die NAND-Gatter 34, 35 und 36 CMOS- Schaltungen.
Der Zwischenpotentialgenerator 20 hat beispielsweise die in Fig. 4 gezeigte Struktur. Wie es Fig. 4 zeigt, weist der Generator 20 einen P-Kanal-Transistor 41, einen N-Kanal- Transistor vom Verarmungstyp 42 und einen Eigenleitungs-N- Kanal-Transistor 43 auf, die zwischen dem Leistungsversorgungspotential VCC und dem Erdpotential VSS in Zeile geschaltet sind. Der Eigenleitungs-N-Kanal-Transistor 43 hat eine Schwellenspannung, die im wesentlichen 0 V ist. Der Gateanschluß des Transistors 41 ist angeschlossen, um ein Lesesteuersignal RD zu empfangen. Die Gateanschlüsse der Transistoren 42 und 43 sind miteinander verbunden und bilden einen Knoten C. Es erfolgt von diesem Knoten C, daß das Zwischenpotential VDD ausgegeben wird.
Wenn das Lesesteuersignal RD auf einen "L"-Pegel fällt, was den Transistor 41 einschaltet, wird das Zwischenpotential VDD am Knoten C erzeugt, der mitten zwischen dem Leistungsversorgungspotential VCC und dem Erdpotential VSS liegt. Da die Gateanschlüsse der Transistoren 42 und 43 am Knoten C miteinander verbunden sind, bleibt das Zwischenpotential VDD selbst dann unverändert, wenn das Leistungsversorgungspotential VCC etwas schwankt, wie es aus der in Fig. 5 dargestellten Kurve verstanden werden kann.
Es sollte beachtet werden, daß alle in den Fig. 2, 3 und 4 gezeigten Transistoren vom Verstärkungstyp sind, soweit sie nicht anders spezifiziert sind.
Nun wird unter Bezugnahme auf das Zeitdiagramm der Fig. 6 erklärt, wie der oben beschriebene Speicher arbeitet.
Wenn das Lesesteuersignal RD auf den "L"-Pegel fällt, wird der Zwischenpotentialgenerator 20 angetrieben, was das Zwischenpotential VDD erzeugt. Als Ergebnis davon können Daten aus den Speicherzellen gelesen werden. Wenn danach das Vorlade-Steuersignal PC auf den "L"-Pegel fällt, werden die Vorlade-Transistoren 29, die in beiden Speicherschaltungen 10 und 13 eingebaut sind, eingeschaltet. Die Knoten B1 und B2 werden dadurch für eine Periode TP (Fig. 6) auf das Leistungsversorgungspotential VCC vorgeladen. Die Entlade- Transistoren 26 beider Speicherschaltungen 10 und 13 werden daher ausgeschaltet, und Gleichströme fließen zwischen den zwei Stellen, wo die jeweiligen Potentiale VCC und VSS angelegt sind. Die Knoten B1 und B2 sind auf dem Potential VCC; sie sind nämlich auf einem "H"-Pegel eingestellt. Somit wird die im Leseverstärker 19 eingebaute Flip-Flop-Schaltung 33 rückgesetzt. Die Ausgabe der Flip-Flop-Schaltung 33 fällt auf den "L"-Pegel, und die Ausgangsdaten DOUT fallen auf den "L"-Pegel.
Als nächstes werden neue Zeilenadressensignale zu den Zeilendecodierern 16 und 18 eingegeben, und neue Spaltenadressensignale werden zu dem Spaltendecodierer 17 eingegeben. Wenn das höchste Bit der Zeilenadressensignale ADR(m) und
zu dieser Zeit jeweils auf dem "H"-Pegel und dem "L"-Pegel sind, wird der Zeilendecodierer 16 aktiviert, wodurch eine der Wortleitungen 23 der ersten Speicherschaltung 10 ausgewählt wird. In diesem Fall wird eine der Speicherzellen 21 der Matrix 11 gemäß den Ausgaben des Zeilendecodierers 16 und des Spaltendecodierers 17 ausgewählt. Da der andere Zeilendecodierer 18 nicht aktiviert ist, wird keine der Speicherzellen 21 der zweiten Speicherschaltung 13 ausgewählt. Da das Adressensignal ADR(m) auf dem "H"-Pegel ist, wird jedoch die Dummy-Wortleitung 25 der zweiten Speicherschaltung 13 angetrieben, wodurch alle Dummyzellen 24 der Zeile 15 gleichzeitig ausgewählt werden.
Danach werden dann, wenn das Vorlade-Steuersignal PC vom "L"- Pegel auf den "H"-Pegel ansteigt, beide Vorlade-Transistoren 29 ausgeschaltet. Somit werden die Entlade-Transistoren 26 beider Speicherschaltungen 10 und 13 eingeschaltet. Die Transistoren 26 bleiben für eine Periode TD (Fig. 6) eingeschaltet. Es ist angenommen, daß die ausgewählte Speicherzelle 21 Daten "1" speichert, und daß keine Elektronen in das schwebende Gate der ausgewählten Zelle 21 injiziert werden. Dann wird die Schwellenspannung dieser Speicherzelle 21 auf niedrig gehalten. Somit wird dann, wenn die Wortleitung 23 ausgewählt und angetrieben wird, die Speicherzelle 21 eingeschaltet, und der auf einem hohen Potential gehaltene Knoten B1 wird auf das Erdpotential VSS entladen. Zwischenzeitlich wird in der zweiten Speicherschaltung 13 der Knoten B2 über den Spaltenauswahl- Transistor 27, die Dummyspeicherzelle 24 und den Entlade- Transistor 26 auf das Erdpotential VSS entladen, wobei der Transistor 27 durch die Ausgabe des Spaltendecodierers 27 eingeschaltet worden ist. Die Geschwindigkeit, mit der die Potentiale an beiden Knoten B1 und B2 zusammen mit dem Entladen des Spaltenauswahl-Transistors 27 kleiner werden, wird durch die elektrischen Eigenschaften der ausgewählten Speicherzelle 21 und der ausgewählten Dummyzelle 24 bestimmt. Der Leseverstärker 19 vergleicht das Kleinerwerden des Potentials am Knoten B1 mit jenem des Potentials am Knoten B2, wodurch der Pegel der Ausgangsdaten DOUT bestimmt wird. Im Leseverstärker 19 öffnet das Adressensignal ADR(m) das NAND-Gatter 34, wodurch der Ausgang des NAND-Gatters 31 ausgewählt wird, der an die erste Speicherschaltung 10 angeschlossen ist, die die ausgewählte Speicherzelle 21 enthält. Der Ausgang des NAND-Gatters 35, der die Ausgabe des NOR-Gatters 32 empfängt, das mit der zweiten Speicherschaltung 13 gekoppelt ist, deren Speicherzellen nicht ausgewählt worden sind, wird mittels des Adressensignals
auf dem "H"-Pegel gehalten. Andererseits wird dann, wenn das höchste Bit des Zeilenadressensignals ADR(m) und das höchste Bit des Zeilenadressensignals
jeweils auf dem "L"-Pegel und dem "H"-Pegel sind, der Zeilendecodierer 18 aktiviert, wodurch eine der Wortleitungen 23 der zweiten Speicherschaltung 13 angetrieben wird. Als Ergebnis davon wird eine der Speicherzelle 21 der zweiten Speicherschaltung 12 ausgewählt. Weiterhin wählt das Zeilenadressensignal
auf der Dummy-Wortleitung 25 alle Dummyzellen 24 der Zeile 12 aus, die in der ersten Speicherschaltung 10 enthalten ist. Der Leseverstärker 19 vergleicht die Potentialänderung des Knotens B1 und die Potentialänderung des Knotens B2, um dadurch den Pegel der Ausgangsdaten DOUT zu bestimmen.
In jeder Speicherschaltung sind dieselbe Anzahl von Speicherzellen 21 und eine Dummyzelle 24 an jede Bitleitung 22 angeschlossen. Jede Speicherzelle 21 und die Dummyzelle 24 haben dieselbe parasitäre Kapazität, ungeachtet der Speicherkapazität des Speichers, die mit der Anzahl der Speicherzellen schwankt, die an dieselbe Bitleitung angeschlossen sind. Dies ist so, weil die parasitären Kapazitäten der Speicherzelle 21 und der Dummyzelle 24 von der Bitleitung abhängen, an der die Zellen 21 und 24 angeschlossen sind. Somit hat die Bitleitung, an der die ausgewählte Speicherzelle 21 immer angeschlossen ist, eine parasitäre Kapazität, die gleich der parasitären Kapazität der Bitleitung ist, an die die ausgewählte Dummyzelle 24 angeschlossen ist. Der Leseverstärker 19 vergleicht daher die Potentialänderungen an den Knoten B1 und B2, die nur vom Unterschied bezüglich der elektrischen Eigenschaften zwischen der ausgewählten Speicherzelle 21 und der ausgewählten Dummyzelle 24 abhängen. Somit kann der Leseverstärker 19 die Daten richtig detektieren, die in der ausgewählten Speicherzelle 21 gespeichert sind.
Wie es beschrieben worden ist, ist der oben beschriebene nichtflüchtige Halbleiterspeicher in zweierlei Hinsicht charakterisiert. Als erstes sind die Bitleitungen vorgeladen, bevor die Daten aus dem nichtflüchtigen Halbleiterspeicher gelesen werden, und werden entladen, um die Daten zu lesen. Als zweites weist der Leseverstärker 19 CMOS-Schaltungen auf. Aufgrund dieser Merkmale verbraucht der Speicher aber eine relativ kleine Menge an Leistung. Obwohl der Zwischenpotentialgenerator 20 während der Datenleseperiode Leistung verbraucht, kann der Leistungsverbrauch durch Zuteilen einer hohen Impedanz zu dem Generator 20 reduziert werden.
Nun wird unter Bezugnahme auf das in Fig. 7 gezeigte Wellenformdiagramm erklärt, wie Daten aus dem oben beschriebenen nichtflüchtigen Halbleiterspeicher gelesen werden.
Wenn das Vorlade-Steuersignal PC dazu veranlaßt wird, auf den "L"-Pegel zu fallen, um die Daten aus dem Speicher zu lesen, werden die Vorlade-Transistoren 29 eingeschaltet. Sowohl der Knoten B1 der ersten Speicherschaltung 10 als auch der Knoten B2 der zweiten Speicherschaltung 13 werden auf den "H"-Pegel vorgeladen, d.h. das Leistungsversorgungspotential VCC. Ein Potential, das niedriger als das Potential VCC ist, wird an die Knoten A1 und A2 angelegt, da der Generator 20 das Zwischenpotential VDD an die Gateanschlüsse der Potentialverschiebe-Transistoren 28 anlegt. Ein Potential, das niedriger als das Leistungsversorgungspotential VCC ist, wird an die Drainanschlüsse der Speicherzellen 21 und der Dummyzellen 24 beider Schaltungen 10 und 13 angelegt. Daher kann ein eigenes elektrisches Feld weder die Speicherzellen 21 noch die Dummyzellen 24 zum Zusammenbruch führen, wie klein die Zellen 21 und 24 auch immer ausgeführt sind.
Wenn das Vorlade-Steuersignal PC auf den "H"-Pegel ansteigt, werden beide Entlade-Transistoren 26 eingeschaltet. Weiterhin wird eine der Speicherzellen 21 der ersten Speicherschaltung 10 oder der zweiten Speicherschaltung 13 gemäß den neuen Zeilenadressensignalen und den neuen Spaltenadressensignalen ausgewählt.
Wenn eine der Speicherzellen 21 der ersten Speicherschaltung 10 ausgewählt ist, und jene Daten "0" in die ausgewählte Zelle 21 geschrieben worden sind, werden Elektronen in ihr schwebendes Gate injiziert. In diesem Fall bleibt die ausgewählte Speicherzelle 21 ausgeschaltet, wodurch sowohl die Bitleitung 22 als auch der Knoten A1 vorgeladen bleiben.
Es folgt, daß der Knoten B1 auch vorgeladen bleibt, wie es durch die gestrichelte Linie in Fig. 7 angezeigt ist. Somit werden Daten "0" aus der ausgewählten Speicherzelle 21 gelesen. Gegensätzlich dazu wird dann, wenn Daten "1" in die ausgewählte Speicherzelle 21 geschrieben worden sind und keine Elektroden in ihr schwebendes Gate injiziert sind, die Zelle 21 eingeschaltet, wodurch die Bitleitung 22 und der Knoten A1 auf das Erdpotential VSS entladen werden. Somit werden Daten "1" aus der ausgewählten Speicherzelle 21 gelesen. Der Knoten B1 wird auch auf das Erdpotential VSS entladen, wie es durch die durchgezogene Linie in Fig. 7 angezeigt ist.
In der zweiten Speicherschaltung 13, in der eine der Dummyzellen 24 ausgewählt ist, wird der Transistor 29 eingeschaltet, und der Knoten B2 wird auf den "H"-Pegel vorgeladen, wenn das Vorlade-Steuersignal PC auf dem "L"- Pegel ist. Wenn das Vorlade-Steuersignal PC danach auf den "H"-Pegel ansteigt, wird der Transistor 26 eingeschaltet. Alle Dummyzellen 24 werden durch das Signal auf der Dummy- Wortleitung 25 eingeschaltet, wodurch die Bitleitungen 22 auf das Erdpotential VSS entladen werden. Das Potential des Knotens B2 fällt langsamer auf das Potential VSS ab als das Potential des Knotens B1 auf das Potential VSS abfällt, wenn irgendeine Speicherzelle 21, die Daten "1" speichert, ausgewählt wird. Dies ist so, weil das Breite-zu-Länge- Verhältnis W/L des Kanals der Dummyzellen 24 etwa halb so groß wie jenes der Speicherzellen 21 ist. Als Ergebnis bleibt die Flip-Flop-Schaltung 33 des Leseverstärkers 19 entweder rückgesetzt oder wird gesetzt, in Abhängigkeit vom Unterschied zwischen den Potentialen der Knoten B1 und B2, wodurch der Leseverstärker 19 die Daten detektiert, die in der ausgewählten Speicherzelle 21 gespeichert sind.
Bei dem oben beschriebenen Ausführungsbeispiel sind eine Dummyzelle 24 und dieselbe Anzahl von Speicherzellen 21 an jede Bitleitung 22 jeder Speicherschaltung angeschlossen. Somit liegt, wie es durch die strichpunktierte Linie in Fig. 7 angezeigt ist, das von der Speicherschaltung detektierte Potential, die die ausgewählte Dummyzelle enthält, immer in der Mitte zwischen den zwei Werten, die sie hat, wenn Daten "1" und Daten "0" aus der jeweils anderen Speicherschaltung gelesen werden, gleichgültig wie groß die Speicherkapazität des Speichers ist. Dies ist so, weil, wie es aufgezeigt worden ist, das Breite-zu-Länge-Verhältnis W/L des Kanals der Dummyzellen 24 etwa halb so groß wie jenes der Speicherzellen 21 ist. Somit kann der Leseverstärker 19 die in irgendeiner ausgewählten Speicherzelle 21 gespeicherten Daten ungeachtet der Speicherkapazität des Speichers zuverlässig detektieren.
Selbst wenn die Leistungsversorgungsspannung schwankt, fällt das Potential, das den aus der Dummyzelle gelesenen Daten entspricht, in den Bereich zwischen dem Potential, die den Daten "1" und "0" entsprechen, die aus irgendeiner Speicherzelle gelesen werden. Somit kann der Haibleiterspeicher mit Leistungsversorgungsspannungen über einem breiten Bereich arbeiten.
Fig. 8 zeigt das Layoutmuster des nichtflüchtigen Halbleiterspeichers, der in der Form einer integrierten Schaltung hergestellt worden ist. Wie es aus der Fig. 8 klar wird, ist der Leseverstärker 19 zwischen der ersten Speicherschaltung 10 und der zweiten Speicherschaltung 13 angeordnet. Somit haben das Verbindungsstück, das den Leseverstärker 19 mit der ersten Speicherschaltung 10 verbindet, und das Verbindungsstück, das den Verstärker 19 mit der zweiten Speicherschaltung 13 verbindet, gegenüber dem Leseverstärker 19 dieselbe Länge. Die Verbindungsstücke haben daher dieselbe parasitäre Kapazität, und die zwei Eingaben können zum Leseverstärker 19 unter derselben Bedingung zugeführt werden. Der Spaltendecodierer 17 ist in zwei Abschnitte 17A und 17B aufgeteilt, zwischen denen der Leseverstärker 19 angeordnet ist.
Nun wird ein nichtflüchtiger Haibleiterspeicher gemäß einem zweiten Ausführungsbeispiel der Erfindung beschrieben. Bei dem ersten Ausführungsbeispiel ist ein Entlade-Transistor 26 für jede der Bitleitungen in jeder Speicherschaltung vorgesehen. Beim zweiten Ausführungsbeispiel ist ein Entlade- Transistor 26 für alle zwei oder mehr Bitleitungen vorgesehen. Beispielsweise sind, wie es in Fig. 9 gezeigt ist, die Sourceanschlüsse der Speicherzellen 21 und eine Dummyzelle 24, die an eine Bitleitung 22 angeschlossen sind, und die Sourceanschlüsse der Speicherzellen 21 und eine Dummyzelle 24, die an eine andere Bitleitung 22 angeschlossen sind, an den Drainanschluß eines Entlade-Transistors 26 angeschlossen. Es muß nicht gesagt werden, daß der Gateanschluß dieses Entlade-Transistors 26 angeschlossen ist, um ein Vorlade-Steuersignal PC zu empfangen.
Fig. 10 ist ein Schaltungsdiagramm, das einen Teil eines nichtflüchtigen Halbleiterspeichers gemäß einem zweiten Ausführungsbeispiel der Erfindung zeigt. Bei diesem Ausführungsbeispiel ist nur ein Entlade-Transistor 26 in entweder der ersten Speicherschaltung 10 oder der zweiten Speicherschaltung 13 vorgesehen. Genauer gesagt sind die Sourceanschlüsse vieler Speicherzellen 21 und der Sourceanschluß einer Dummyzelle 24, die an eine beliebige Bitleitung 22 gekoppelt sind, an den Drainanschluß des einzigen Entlade-Transistors 26 angeschlossen. Auch in diesem Fall ist der Gateanschluß des Entlade-Transistors 26 angeschlossen, um das vorlade-Steuersignal PC zu empfangen.
In den Schaltungen der Fig. 9 und 10, bei denen zwei oder mehr Bitleitungen einen Entlade-Transistor 26 teilen, weist die erste Speicherschaltung 10 oder die zweite Speicherschaltung 13 weniger Elemente als sein Gegenstück auf, das beim ersten Ausführungsbeispiel verwendet wird. Somit kann der Speicher des zweiten oder dritten Ausführungsbeispiels eine kleinere Kippgröße haben als der Speicher gemäß dem ersten Ausführungsbeispiel.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen drei Ausführungsbeispiele beschränkt. Man kann sich verschiedene Änderungen und Abänderungen ausdenken, ohne vom Schutzbereich der Erfindung abzuweichen. Beispielsweise kann der Potentialverschiebungs-Transistor 28, der ein Transistor vom Verstärkungstyp ist und zwischen den Knoten A1 und B1 oder zwischen den Knoten A2 und B2 angeschlossen ist, durch einen Transistor vom Eigenleitungstyp ersetzt werden. Wenn dies der Fall ist, kann das an die Bitleitungen angelegte Potential im wesentlichen konstant sein, selbst wenn die Transistoren 28 aufgrund von Fehlern, die beim Verfahren zum Herstellen des Halbleiterspeichers gemacht werden, unterschiedliche Kennlinien haben, und der Halbleiterspeicher kann mit ausreichend hoher Ausbeute hergestellt werden.
Bezugszeichen in den Ansprüchen dienen zum besseren Verstehen und sollen den Schutzumfang nicht einschränken.

Claims

1. Nichtflüchtiger Halbleiterspeicher, der folgendes aufweist:

eine erste und eine zweite Speicherschaltung (10, 13), wobei jede der ersten und zweiten Speicherschaltungen folgendes enthält: eine Vielzahl von Speicherzellen (21), eine Vielzahl von Dummy-Speicherzellen (24), die von jenen der Speicherzellen unterschiedliche elektrische Eigenschaften haben, und einen Vorlade-Transistor (29) und einen Entlade-Transistor (26) zum alternativen Vorladen von Knoten (B1, B2) einer Datendetektionseinrichtung (19) und zum Bilden eines leitenden Pfades zwischen den Speicherzellen und den Dummyzellen und Erde;

eine Zellenauswahleinrichtung (16, 17, 18, ADR(m),

) zum Auswählen der Dummy-Speicherzellen (24) der zweiten Speicherschaltung (13), wenn eine der Speicherzellen (21) der ersten Speicherschaltung (10) zum Datenlesen ausgewählt wird, und zum Auswählen einer der Speicherzellen (21) der ersten Speicherschaltung (10), wenn die Dummy-Speicherzellen (24) der zweiten Speicherschaltung (13) zum Datenlesen ausgewählt werden; und

wobei die Datendetektionseinrichtung (19) in einer ausgewählten Speicherzelle gespeicherte Speicherdaten detektiert durch Vergleichen eines Potentials, das von der ersten oder zweiten Speicherschaltung ausgegeben wird, die die durch die Zellenauswahleinrichtung ausgewählte Speicherzelle enthält, mit einem Potential, das jeweils aus der zweiten oder ersten Speicherschaltung ausgegeben wird, die die durch die Zellenauswahleinrichtung ausgewählten Dummy- Speicherzellen enthält, wobei die Datendetektionseinrichtung (19) folgendes enthält:

eine CMOS-Flip-Flop-Schaltung (33), an die Ausgaben von den ersten und zweiten Speicherschaltungen (10, 13) angelegt werden, zum Erzeugen zweier Ausgaben mit zueinander komplementären logischen Pegeln; und

ein Paar von Auswahl-Gattern (34, 35) zum Auswählen und Ausgeben eines der zwei Ausgaben der Flip-Flop-Schaltung (33) auf der Basis eines Paars von Steuersignalen (ADR(m),

die Adressensignale sind, die eine Auswahl zwischen der ersten und der zweiten Speicherschaltung durchführen.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß jede der ersten und zweiten Speicherschaltungen (10, 13) folgendes enthält:

eine Vielzahl von Wortleitungen (23);

eine einzelne Dummy-Wortleitung (25); und

eine Vielzahl von Bitleitungen (22);

wobei die Speicherzellen (21) durch nichtflüchtige Transistoren gebildet sind, die in Zeilen und Spalten angeordnet sind, wobei jeder der nichtflüchtigen Transistoren einen Drainanschluß, einen Sourceanschluß und einen Gateanschluß aufweist, wobei die Gateanschlüsse der in jeder Zeile angeordneten nichtflüchtigen Transistoren gemeinsam an eine entsprechende der Wortleitungen angeschlossen sind, die Drainanschlüsse der in jeder Spalte angeordneten nichtflüchtigen Transistoren gemeinsam an eine entsprechende der Bitleitungen angeschlossen sind;

wobei die Dummy-Speicherzellen (24) durch nichtflüchtige Transistoren gebildet sind, die anzahlmäßig den Bitleitungen entsprechen, wobei jeder der nichtflüchtigen Transistoren einen Drainanschluß, einen Sourceanschluß und einen Gateanschluß haben, wobei die nichtflüchtigen Transistoren von den Speicherzellen bezüglich elektrischer Eigenschaften unterschiedlich sind, wobei die Drainanschlüsse der nichtflüchtigen Transistoren jeweils an Bitleitungen (22) angeschlossen sind, wobei die Gateanschlüsse der nichtflüchtigen Transistoren gemeinsam an die einzelne Dummy-Wortleitung (25) angeschlossen sind; und

wobei der Entlade-Transistor (26) zwischen einem Referenzpotentialknoten und den Sourceanschlüssen der an die Bitleitungen angeschlossenen Speicherzellen und zwischen dem Referenzpotentialknoten und den Sourceanschlüssen der Dummy-Speicherzellen eingefügt ist.

3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Zellenauswahleinrichtung folgendes aufweist:

einen ersten Zeilencodierer (16), der angeschlossen ist, um Zeilenadressensignale zu empfangen, die aus einer Vielzahl von Bits (ADR(0),

... ADR(m-1),

und einem ersten Aktivierungs-Steuersignal (ADR(m)) bestehen und aufgebaut sind, um durch das erste Aktivierungs-Steuersignal aktiviert zu werden, um dadurch eine der Wortleitungen der ersten Speicherschaltung gemäß dem Zeilenadressensignal auszuwählen und anzutreiben; einen zweiten Zeilendecodierer (18), der angeschlossen ist, um die Zeilenadressensignale und ein zweites Aktivierungs-Steuersignal

zu empfangen, und aufgebaut ist, um durch das zweite Aktivierungs- Steuersignal aktiviert zu werden, um dadurch eine der Wortleitungen der zweiten Speicherschaltung gemäß dem Zeilenadressensignal auszuwählen und anzutreiben;

eine erste Bitleitungs-Auswahlschaltung (17, 27) zum Empfangen von Spaltenadressensignalen, die aus einer Vielzahl von Bits

... ADC(n),

bestehen, und zum Auswählen einer der Bitleitungen der ersten Speicherschaltung gemäß dem Spaltenadressensignal; und

eine zweite Bitleitungs-Auswahlschaltung (17, 27) zum Empfangen von Spaltenadressensignalen und zum Auswählen einer der Bitleitungen der zweiten Speicherschaltung gemäß dem Spaltenadressensignal.

4. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß das erste Aktivierungs-Steuersignal ein Einbit- Zeilenadressensignal (ADR(m)) ist, das ein Bit ist, das anders als jene ist, die Zeilenadressensignale bilden, und das zweite Aktivierungs-Steuersignal ein Ein-Bit- Zeilenadressensignal (ADR(m)) ist, das ein Bit ist, das ein anderes als jene ist, die Zeilenadressensignale bilden, und durch Invertieren des Bits erhalten wird.

5. Speicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß jede der ersten und zweiten Bitleitungs- Auswahlschaltungen folgendes aufweist: eine Vielzahl von Bitleitungsauswahl-Transistoren (27), die an einem Ende jeweils an die Bitleitungen angeschlossen sind, und am anderen Ende miteinander verbunden sind, und so einen Knoten bilden; und einen Spaltendecodierer (17) zum Empfangen von Spaltenadressensignalen und zum Auswählen und Antreiben eines der Bitleitungsauswahl-Transistoren gemäß den Spaltenadressensignalen.

6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß der Vorlade-Transistor (29) an einem Ende an den Knoten der anderen Enden der Bitleitungsauswahl-Transistoren angeschlossen ist.

7. Speicher nach Anspruch 6, dadurch gekennzeichnet, daß er weiterhin einen Pegelverschiebungs-Transistor (28) aufweist, der zwischen dem Knoten der anderen Enden der Bitleitungsauswahl-Transistoren und dem einen Ende des Vorlade-Transistors (29) angeschlossen ist.

8. Speicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß eine Datendetektionseinrichtung zwischen der ersten und der zweiten Speicherschaltung (10, 13) angeordnet ist.

9. Speicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Dummy-Speicherzellen (21), die in der ersten und der zweiten Speicherschaltung (10, 13) eingebaut sind, bezüglich ihrer geometrischen Größe von den Speicherzellen (24) unterschiedlich sind und elektrische Eigenschaften haben, die sich von jenen der Speicherzellen unterscheiden.

10. Speicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Dummy-Speicherzellen (21), die in der ersten und der zweiten Speicherschaltung (10, 13) eingebaut sind, Kanäle haben, deren Breite-zu-Länge- Verhältnis etwa halb so groß wie jenes der Kanäle der Speicherzellen (24) ist.