JPS6061996A - 不揮発性メモリのアドレスデコ−ダ回路 - Google Patents
不揮発性メモリのアドレスデコ−ダ回路Info
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- JPS6061996A JPS6061996A JP58169891A JP16989183A JPS6061996A JP S6061996 A JPS6061996 A JP S6061996A JP 58169891 A JP58169891 A JP 58169891A JP 16989183 A JP16989183 A JP 16989183A JP S6061996 A JPS6061996 A JP S6061996A
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- power supply
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電気的書込可能なプログラマツルリードオン
リーメモリ（以下、ＥＰＲＯＭと略記する）等の不揮発
性メモリに係シ、特にＣＭＯＳ （相補型絶縁ダート型
トランジスタ）からなるアドレスデコーダ回路に関する
。
リーメモリ（以下、ＥＰＲＯＭと略記する）等の不揮発
性メモリに係シ、特にＣＭＯＳ （相補型絶縁ダート型
トランジスタ）からなるアドレスデコーダ回路に関する
。
第１図は従来のＥＦＲＯＭの一部を示しており、１はア
ドレスデコーダ部の出力ノード、２および３はワード線
駆動部の入力ノードおよび出力ノード、乳はワード線、
ＢＬはビット線、ＭＣは不揮発性メモリセルである。
ドレスデコーダ部の出力ノード、２および３はワード線
駆動部の入力ノードおよび出力ノード、乳はワード線、
ＢＬはビット線、ＭＣは不揮発性メモリセルである。
上記アドレスデコーダ部においては、それぞれＮチャン
ネルエンハンスメント型のアドレス信月入力用のたとえ
社３個のＭＯＳ型ＦＥＴ （電界効果トランジスタ、以
下卑にトランジスタと略記する） Ｑｌ〜Ｑ３が直列接
続され、その一端はｖ８ｓ電位（接地電位）に接続され
、他端は負荷用のＰｆキャンルエンハンスメント型のＭ
ＯＳ ）ランジスタＱ４のドレインに接続され、このト
ランジスタＱ４のダートは接地され、ソースおよび基板
は固定（′ｆｃとえば＋５Ｖ）の通常電源ｖｃｃに接続
されている。上記アドレスデコーダ部の出力ノード１と
前記ワード線駆動部の入力ノード２との間にはＮチャン
ネルエンハンスメント型のＭＯＳ ）ランジスタＱｓか
ら々るトランスファゲートが挿入されており、このトラ
ンジスタ。６のダートは前記通常電源Ｖｃｃに接続され
、その基板は接地されている。前記ワード線駆動部にお
いては、Ｎチャンネルエンハンスメント型ＭＯＳ ）ラ
ンジスタＱ６およびＰチャンネルエンハンスメント型Ｍ
Ｏ８）ランジスタＱ７がＣＭＯＳインバータＩを形成し
ておル、それぞれのｒ−）が入力ノード２に接続され、
ドレイン相互が接続され、一方のＭＯＳ ）ランジスタ
Ｑ６のソースが接地され、他方のＭＯＳ ）ランジスタ
Ｑγのソースが可変電源■ｓｗに接続されている。さら
に、ゾルアップ用および帰還用のＰチャンネルエンハン
スメント型ＭＯ８）ランジスタＱｓが設けられており、
そのドレインは前記入力ノード２に接続され、ソースお
よび基板は前記可変電源ｖ８ｗに接続され、ダートは前
記ＭＯＢ ）ランジスタＱ６およびＱ７のドレイン相互
接続点（出力ノード３）に接続されている。
ネルエンハンスメント型のアドレス信月入力用のたとえ
社３個のＭＯＳ型ＦＥＴ （電界効果トランジスタ、以
下卑にトランジスタと略記する） Ｑｌ〜Ｑ３が直列接
続され、その一端はｖ８ｓ電位（接地電位）に接続され
、他端は負荷用のＰｆキャンルエンハンスメント型のＭ
ＯＳ ）ランジスタＱ４のドレインに接続され、このト
ランジスタＱ４のダートは接地され、ソースおよび基板
は固定（′ｆｃとえば＋５Ｖ）の通常電源ｖｃｃに接続
されている。上記アドレスデコーダ部の出力ノード１と
前記ワード線駆動部の入力ノード２との間にはＮチャン
ネルエンハンスメント型のＭＯＳ ）ランジスタＱｓか
ら々るトランスファゲートが挿入されており、このトラ
ンジスタ。６のダートは前記通常電源Ｖｃｃに接続され
、その基板は接地されている。前記ワード線駆動部にお
いては、Ｎチャンネルエンハンスメント型ＭＯＳ ）ラ
ンジスタＱ６およびＰチャンネルエンハンスメント型Ｍ
Ｏ８）ランジスタＱ７がＣＭＯＳインバータＩを形成し
ておル、それぞれのｒ−）が入力ノード２に接続され、
ドレイン相互が接続され、一方のＭＯＳ ）ランジスタ
Ｑ６のソースが接地され、他方のＭＯＳ ）ランジスタ
Ｑγのソースが可変電源■ｓｗに接続されている。さら
に、ゾルアップ用および帰還用のＰチャンネルエンハン
スメント型ＭＯ８）ランジスタＱｓが設けられており、
そのドレインは前記入力ノード２に接続され、ソースお
よび基板は前記可変電源ｖ８ｗに接続され、ダートは前
記ＭＯＢ ）ランジスタＱ６およびＱ７のドレイン相互
接続点（出力ノード３）に接続されている。
なお、上記ＥＦＲＯＭにおいては、第２図に示すように
読み出し時は可変宵１源ｖ８ｗの電圧は通常電源■ｃｃ
の電圧であシ、書き込み時には可変電源■ｓｗの電圧は
高電圧ｖ、（たとえば＋２０Ｖ）になる。この高電圧Ｖ
、は、アドレス信号入力後のチッゾイネーブル信号ＣＥ
入力に同期して生成される。
読み出し時は可変宵１源ｖ８ｗの電圧は通常電源■ｃｃ
の電圧であシ、書き込み時には可変電源■ｓｗの電圧は
高電圧ｖ、（たとえば＋２０Ｖ）になる。この高電圧Ｖ
、は、アドレス信号入力後のチッゾイネーブル信号ＣＥ
入力に同期して生成される。
」１記構成のＥＦＲＯＭにおいて、アドレス信号入力Ａ
１〜Ａ３が全て″１″のときには、ノード１のデコード
出力が″０＃、ノード２が″０＃となシ、ワード線駆動
部の出力ノード３はｖ８Ｗ電位になシ、ワード線肌が選
択されて駆動される。これに対して、アドレス信号入力
ＡＩ−’−Ａｓのうちいずれかが″０＃のときには、ノ
ード１のデコード出力が″１＃、ノード２が″１”とな
）、ワード線駆動部の出力ノード３は＠０′′になシ、
ワード線肌は非選択状態になる。
１〜Ａ３が全て″１″のときには、ノード１のデコード
出力が″０＃、ノード２が″０＃となシ、ワード線駆動
部の出力ノード３はｖ８Ｗ電位になシ、ワード線肌が選
択されて駆動される。これに対して、アドレス信号入力
ＡＩ−’−Ａｓのうちいずれかが″０＃のときには、ノ
ード１のデコード出力が″１＃、ノード２が″１”とな
）、ワード線駆動部の出力ノード３は＠０′′になシ、
ワード線肌は非選択状態になる。
ところで、前記ワード線肌が選択状態から非選択状態に
なるときにアドレスデコーダ部の出力ノード１の電位が
′０”からｖｃ、になるが、このときトランスファゲー
ト用のＮチャンネルトランジスタＱｓの基板・ソース間
および基板・ドレイン間が逆バイアス状態になってしま
う。そシテ、基板バイアス効果にょシ上記トランジスタ
ＱｓＯ閾値電圧が上昇するので、このトランジスタＱｓ
のコンダクタンスが低下し、ノード２の電位の立ち上り
が遅くなり、ワード線駆動部の出力ノード３の立ち下り
が遅くカリ、ワード線肌の選択→非選択状態への反転が
遅くなる欠点があった。また、上記トランジスタＱｓの
閾値電圧が上昇するのでノード２の電位がｖｃｃよシ上
記閾値電圧分だけ低くなＪ）、ＶＣＣの変動によって上
記ノード２の電位が低くなシ過ぎると駆動用インバータ
のトランジスタＱ６をオン駆動できないおそれが生じ、
電源マージンが小さいという問題があった。
なるときにアドレスデコーダ部の出力ノード１の電位が
′０”からｖｃ、になるが、このときトランスファゲー
ト用のＮチャンネルトランジスタＱｓの基板・ソース間
および基板・ドレイン間が逆バイアス状態になってしま
う。そシテ、基板バイアス効果にょシ上記トランジスタ
ＱｓＯ閾値電圧が上昇するので、このトランジスタＱｓ
のコンダクタンスが低下し、ノード２の電位の立ち上り
が遅くなり、ワード線駆動部の出力ノード３の立ち下り
が遅くカリ、ワード線肌の選択→非選択状態への反転が
遅くなる欠点があった。また、上記トランジスタＱｓの
閾値電圧が上昇するのでノード２の電位がｖｃｃよシ上
記閾値電圧分だけ低くなＪ）、ＶＣＣの変動によって上
記ノード２の電位が低くなシ過ぎると駆動用インバータ
のトランジスタＱ６をオン駆動できないおそれが生じ、
電源マージンが小さいという問題があった。
本発明は上記の事情に鑑みてなされたもので、不揮発性
メモリセル選択線を選択駆動するための駆動回路を選択
状態から非選択状態へ高速に反転させることができ、電
源電圧変動マージンが大きく、しかも構成を簡易化でき
パターン面積を縮小化し得る不揮発性メモリのアドレス
デコーダ回路を提供するものである。
メモリセル選択線を選択駆動するための駆動回路を選択
状態から非選択状態へ高速に反転させることができ、電
源電圧変動マージンが大きく、しかも構成を簡易化でき
パターン面積を縮小化し得る不揮発性メモリのアドレス
デコーダ回路を提供するものである。
即ち、本発明の不揮発性メモリのアドレスデコーダ回路
は、アドレス信号入力がダートに印加され、一端が接地
されたアドレス入力用の１個もしくは直列接続された複
数個の第１導電形のＭＯＳトランジスタと、このＭＯＳ
）ランジスタの他端と通常電源との間に挿入接続され
、ｒ−ト・ドレイン相互が接続され、基板が上記通常電
源の電圧もしくはこれより高い書き込み電圧に設定され
る可変電源に接続される負荷用の第２導電５形のＭＯＳ
）ランジスタと、この負荷用のＭＯＳ ）ランジスタ
と前記アドレス入力用のＭＯＳトランジスタとの接続点
に入力ノードが接続され、前記可変電源を動作電源とす
る不揮発性メモリセル選折線駆動用のＣＭＯＳインバー
タと、このＣＭＯＳインバータの出力ノードにダートが
接続され、ソースおよび基板が前記可変電源に接続され
、ドレインが上記ＣＭＯＳインノぐ一部の入力ノードに
接続された帰還用の第２導電形のＭＯＳ ）ランジスタ
とを具備することを特徴とするものである。
は、アドレス信号入力がダートに印加され、一端が接地
されたアドレス入力用の１個もしくは直列接続された複
数個の第１導電形のＭＯＳトランジスタと、このＭＯＳ
）ランジスタの他端と通常電源との間に挿入接続され
、ｒ−ト・ドレイン相互が接続され、基板が上記通常電
源の電圧もしくはこれより高い書き込み電圧に設定され
る可変電源に接続される負荷用の第２導電５形のＭＯＳ
）ランジスタと、この負荷用のＭＯＳ ）ランジスタ
と前記アドレス入力用のＭＯＳトランジスタとの接続点
に入力ノードが接続され、前記可変電源を動作電源とす
る不揮発性メモリセル選折線駆動用のＣＭＯＳインバー
タと、このＣＭＯＳインバータの出力ノードにダートが
接続され、ソースおよび基板が前記可変電源に接続され
、ドレインが上記ＣＭＯＳインノぐ一部の入力ノードに
接続された帰還用の第２導電形のＭＯＳ ）ランジスタ
とを具備することを特徴とするものである。
ｖ下、゛図面を参照ｊ７て本発明の一実施例を詳細に説
明する。
明する。
第３図はＥＰＲＯＭの一部を示しており、第１図を参照
して前述した従来のＥＰＲＯＭに比べてトランスファゲ
ート（第１図Ｑｓ）を省略した点およびアドレスデコー
ダ部におけるＰチャンネルトランジスタロ４のｆｆ−）
をドレインに接続すると共に基板を可変電圧ｖ８ｗに接
続するように変更した点が異なり、その他は同じである
ので第３図中第１図と同一部分には同一符号を付してそ
の説明を省略し、以下異なる部分を中心に説明する。
して前述した従来のＥＰＲＯＭに比べてトランスファゲ
ート（第１図Ｑｓ）を省略した点およびアドレスデコー
ダ部におけるＰチャンネルトランジスタロ４のｆｆ−）
をドレインに接続すると共に基板を可変電圧ｖ８ｗに接
続するように変更した点が異なり、その他は同じである
ので第３図中第１図と同一部分には同一符号を付してそ
の説明を省略し、以下異なる部分を中心に説明する。
上記構成において、可変電源ｖｓｗの電圧がｖｃｃのと
き、ノード１のデコード出力が＠０＃の状態からアドレ
ス信号入力Ａ！〜Ａ３のうちたとえばＡ３がｗ Ｏ″に
なると、ノード１および２の電位はｖｃｃ Ｉ ｖＴＨ
Ｐ ｌまでプルアップされる。ここで、ｖＴＨＰはＰチ
ャンネルトランジスタロ４の閾値電圧である。このとき
、ワード線駆動部のインバータＩは反転して出力ノード
３はｖ８８電位となり、トランジスタＱｓはオンとなシ
、前記ノード１の電位はｖｃｃｔでゾルアップされる。
き、ノード１のデコード出力が＠０＃の状態からアドレ
ス信号入力Ａ！〜Ａ３のうちたとえばＡ３がｗ Ｏ″に
なると、ノード１および２の電位はｖｃｃ Ｉ ｖＴＨ
Ｐ ｌまでプルアップされる。ここで、ｖＴＨＰはＰチ
ャンネルトランジスタロ４の閾値電圧である。このとき
、ワード線駆動部のインバータＩは反転して出力ノード
３はｖ８８電位となり、トランジスタＱｓはオンとなシ
、前記ノード１の電位はｖｃｃｔでゾルアップされる。
これに対して、アドレス信号入力Ａ３が”１”になると
、直列接続されたＮチャンネルトランジスタＱ＊−Ｑｓ
の直列コンダクタンスが帰還用トランジスタＱ＄のコン
ダクタンスよりも十分大キいように設計しておけば、ノ
ード１の電位はｖ０付近（“０″レベル）まで低下し、
ワード線駆動部のインバータ■は反転し、出力ノード３
はｖｃｃまで上昇し、帰還用トランジスタＱ８はオフに
なる。
、直列接続されたＮチャンネルトランジスタＱ＊−Ｑｓ
の直列コンダクタンスが帰還用トランジスタＱ＄のコン
ダクタンスよりも十分大キいように設計しておけば、ノ
ード１の電位はｖ０付近（“０″レベル）まで低下し、
ワード線駆動部のインバータ■は反転し、出力ノード３
はｖｃｃまで上昇し、帰還用トランジスタＱ８はオフに
なる。
次に、可変電源■８ｗの電圧が通常電圧（低電圧）■ｏ
ｃから書き込み電圧（高電圧）■ｐまで変化する場合に
ついて考察する。ノード１の電位カ■８８付近のときイ
ンバータのＰチャンネルトランジスタＱ７はオンであシ
、このときに■８Ｗがｖｃｃから■、マで上昇すると、
それにつれてインバータ■の出力ノード３も上昇し、帰
還用トランジスタＱ８はそのｆ −）電圧の上昇によシ
オフの状態が保持される。また、負有用のトランジスタ
Ｑ４はそのダート電圧がｖ８１１付近であるのでオン状
態のままであるが、その基板バイアスはｖ８Ｗの上昇に
つれて増加し、そのコンダクタンスは基板バイアス効果
によシ低下し、ノード１は■□の上昇につれてよ！”■
８８電位に近づく。
ｃから書き込み電圧（高電圧）■ｐまで変化する場合に
ついて考察する。ノード１の電位カ■８８付近のときイ
ンバータのＰチャンネルトランジスタＱ７はオンであシ
、このときに■８Ｗがｖｃｃから■、マで上昇すると、
それにつれてインバータ■の出力ノード３も上昇し、帰
還用トランジスタＱ８はそのｆ −）電圧の上昇によシ
オフの状態が保持される。また、負有用のトランジスタ
Ｑ４はそのダート電圧がｖ８１１付近であるのでオン状
態のままであるが、その基板バイアスはｖ８Ｗの上昇に
つれて増加し、そのコンダクタンスは基板バイアス効果
によシ低下し、ノード１は■□の上昇につれてよ！”■
８８電位に近づく。
これに対して、ノード１の電位がｖｃｃのとき帰還用の
トランジスタＱｓはオンであり、このときに７８ｗがｖ
ｃｃからｖ、ｔで上昇すると、それにつれて上記ノード
１の電位も上昇し、Ｐチャンネルトランジスタロ４−Ｑ
７はそれぞれのダート電圧の上昇によりオフ状態が保持
される。
トランジスタＱｓはオンであり、このときに７８ｗがｖ
ｃｃからｖ、ｔで上昇すると、それにつれて上記ノード
１の電位も上昇し、Ｐチャンネルトランジスタロ４−Ｑ
７はそれぞれのダート電圧の上昇によりオフ状態が保持
される。
即ち、上述したように本実施例のアドレスデコーダ回路
によれけ、デコード出力ノード１の電位がｖｌ１８→■
、。に上昇するとき、上記ノード１の電位は最初に負荷
用のＰチャンネルトランジスタＱ４によってプルアップ
され、ワード線駆動用インバータｌが反転した後は帰還
用のＰチャンネルトランジスタロ８によってグルアップ
される。このとき、上記トランジスタＱａ、Ｑａの基板
電圧はＶ。Ｃであってそれぞれのソース電圧と同じであ
るので、基板バイアス効果は発生せず、前記ノード１は
急速にｖＣｃまでグルアップされる。したがって、本実
施例によれば、従来例に比べてワード線駆動用インバー
タＩの反転動作が速くなり、出力ノード３の電位の立ち
下シが速く々す、ワード線肌の選択状態から非選択状態
への反転が速くなる。また、ノード１の電位はｖｃｃ−
１ｖＴＨＰ１（但しｖＴ□２はＰチャンネルトランジス
タＱ４の閾値電圧）までプルアップされ、Ｉ■ＴＨＰ
Ｉはノード１の電圧の上昇に伴って増加しないので、ワ
ード線駆動用インバータＩの反転動作が可能な範囲で許
容し得るｖｃｃ電源電圧の変動（低下）マージンが従来
例に比べて大きくなる。また、従来例で必要とされたト
ランスファダート用トランジスタ（第１図Ｑｓ ）が省
略されているので、本実施例は回路構成の簡易化、回路
ノ９ターン面積の縮小化が可能である。
によれけ、デコード出力ノード１の電位がｖｌ１８→■
、。に上昇するとき、上記ノード１の電位は最初に負荷
用のＰチャンネルトランジスタＱ４によってプルアップ
され、ワード線駆動用インバータｌが反転した後は帰還
用のＰチャンネルトランジスタロ８によってグルアップ
される。このとき、上記トランジスタＱａ、Ｑａの基板
電圧はＶ。Ｃであってそれぞれのソース電圧と同じであ
るので、基板バイアス効果は発生せず、前記ノード１は
急速にｖＣｃまでグルアップされる。したがって、本実
施例によれば、従来例に比べてワード線駆動用インバー
タＩの反転動作が速くなり、出力ノード３の電位の立ち
下シが速く々す、ワード線肌の選択状態から非選択状態
への反転が速くなる。また、ノード１の電位はｖｃｃ−
１ｖＴＨＰ１（但しｖＴ□２はＰチャンネルトランジス
タＱ４の閾値電圧）までプルアップされ、Ｉ■ＴＨＰ
Ｉはノード１の電圧の上昇に伴って増加しないので、ワ
ード線駆動用インバータＩの反転動作が可能な範囲で許
容し得るｖｃｃ電源電圧の変動（低下）マージンが従来
例に比べて大きくなる。また、従来例で必要とされたト
ランスファダート用トランジスタ（第１図Ｑｓ ）が省
略されているので、本実施例は回路構成の簡易化、回路
ノ９ターン面積の縮小化が可能である。
力お、本発明は上記実施例に限定されるものではなく、
本発明の技術的思想を逸脱しガい範囲で種々変形実施し
得る。第４図に示すｌＰＲＯＭのアドレスデコーダ回路
においては、第３図のアドレスデコーダ回路に比べて負
荷用トランジスタＱ４のソースと通常電源ｖｃｃとの間
にそれぞれのｆ−）に対応してアドレス信号入力Ａ１〜
Ａ３が印加され、それぞれの基板が可変電源ｖｌ１ｗに
接続された負荷用のＰチャンネルエンハンスメント型Ｍ
Ｏ８）ランジスタＱｔｔ〜Ｃｈｓを並列接続して挿入し
た点が異な）、その他は同一である。
本発明の技術的思想を逸脱しガい範囲で種々変形実施し
得る。第４図に示すｌＰＲＯＭのアドレスデコーダ回路
においては、第３図のアドレスデコーダ回路に比べて負
荷用トランジスタＱ４のソースと通常電源ｖｃｃとの間
にそれぞれのｆ−）に対応してアドレス信号入力Ａ１〜
Ａ３が印加され、それぞれの基板が可変電源ｖｌ１ｗに
接続された負荷用のＰチャンネルエンハンスメント型Ｍ
Ｏ８）ランジスタＱｔｔ〜Ｃｈｓを並列接続して挿入し
た点が異な）、その他は同一である。
このようなアドレスデコーダ回路によれば、アドレス信
号入力Ａ！〜Ａ３がそれぞれ′１＃であってデコード出
力ノード１がｖ！ｌｓになるときでも負荷用のトランジ
スタＱｌｌ〜Ｑｓａ がそれぞれオフになるので、貫通
電流が流れることがなく、消費電力が低くなる利点があ
る。
号入力Ａ！〜Ａ３がそれぞれ′１＃であってデコード出
力ノード１がｖ！ｌｓになるときでも負荷用のトランジ
スタＱｌｌ〜Ｑｓａ がそれぞれオフになるので、貫通
電流が流れることがなく、消費電力が低くなる利点があ
る。
また、第５図に示すＥＰＲＯＭのアドレスデコーダ回路
においては、複数（本例では２個）のアドレスデコーダ
回路でアドレス信号入力の一部（Ａ１−Ａｓ ）が同じ
である場合に、同じアドレス信号入力Ａ１〜Ａｓが印加
されるトランジスタＱ１〜Ｑ３を接地側に集めて直列接
続することによって複数のアドレスデコーダ回路で共有
している。そして、残りのアドレス信号Ａ４ ｅ Ａ４
がそれぞれ対応して印加されるＮチャンネルエンハンス
メント型ＭＯ８）ランジスタＱ１４１Ｑ１４’の各一端
を上記共有の直列トランジスタＱｌ−Ｑｓ の一端に接
続し、上記ＭＯ８）ランラスタ９口＋ Ｑ１４’の各他
端１，１′にそれぞれ対応して負荷用トランジスタＱ４
１Ｑ４’を接続し、さらに各組のデコード出力ノード１
．１′に対応してワード線駆動部用トランジスタ（Ｑｓ
、Ｑａ 、Ｑｓ ） 、（Ｑｓ’、Ｑａ’、Ｑａ’）
を接続したものであＪ） 、ＷＬ、 ＷＬ’ はワード
線である。このように、複数のアドレスデコーダ回路の
一部を共有化することによって、ＥＰＲＯＭ集積回路の
パターン面積の縮小が可能になる。
においては、複数（本例では２個）のアドレスデコーダ
回路でアドレス信号入力の一部（Ａ１−Ａｓ ）が同じ
である場合に、同じアドレス信号入力Ａ１〜Ａｓが印加
されるトランジスタＱ１〜Ｑ３を接地側に集めて直列接
続することによって複数のアドレスデコーダ回路で共有
している。そして、残りのアドレス信号Ａ４ ｅ Ａ４
がそれぞれ対応して印加されるＮチャンネルエンハンス
メント型ＭＯ８）ランジスタＱ１４１Ｑ１４’の各一端
を上記共有の直列トランジスタＱｌ−Ｑｓ の一端に接
続し、上記ＭＯ８）ランラスタ９口＋ Ｑ１４’の各他
端１，１′にそれぞれ対応して負荷用トランジスタＱ４
１Ｑ４’を接続し、さらに各組のデコード出力ノード１
．１′に対応してワード線駆動部用トランジスタ（Ｑｓ
、Ｑａ 、Ｑｓ ） 、（Ｑｓ’、Ｑａ’、Ｑａ’）
を接続したものであＪ） 、ＷＬ、 ＷＬ’ はワード
線である。このように、複数のアドレスデコーダ回路の
一部を共有化することによって、ＥＰＲＯＭ集積回路の
パターン面積の縮小が可能になる。
上述したように本発明の不揮発性メモリのアドレスデコ
ーダ回路によれば、不揮発性メモリセル選択線を選択駆
動するための駆動回路を選択状態から非選択状態へ高速
に反転させることができ、電源電圧変動マージンが大き
く、シかも構成を簡易化できノｆターン面積の縮小化し
得るガどの利点がある。
ーダ回路によれば、不揮発性メモリセル選択線を選択駆
動するための駆動回路を選択状態から非選択状態へ高速
に反転させることができ、電源電圧変動マージンが大き
く、シかも構成を簡易化できノｆターン面積の縮小化し
得るガどの利点がある。
第１図は従来のＥＦＲＯＭの一部を示す回路図、第２図
は第１図のｌＰＲＯＭの動作タイミングの一例を示すタ
イミング図、第３図は本発明に係る不揮発性メモリのア
ドレスデコーダ回路の一実施例を示す回路図、第４図お
よび第５図はそれぞれ本発明の他の実施例を示す回路図
である。 Ｑｌ〜Ｑ４・Ｑ６〜Ｑｓ＋Ｑｘｓ〜Ｑ１４・Ｑ１４’
−ＭＯＳ ）ランジスタ、■・・・インバータ、ｗ、ｗ
’・・・ワード線、ＭＣ・・・不揮発性メモリセル、ｖ
ｃｃ・・・通常電源、ｖｓＷ・・・可変電源。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 Ｖｓｗ −−−−一−−−−−−−−−−−−−−−−
−−１５− 第３図 第４図 りら町イ“ 第５図
は第１図のｌＰＲＯＭの動作タイミングの一例を示すタ
イミング図、第３図は本発明に係る不揮発性メモリのア
ドレスデコーダ回路の一実施例を示す回路図、第４図お
よび第５図はそれぞれ本発明の他の実施例を示す回路図
である。 Ｑｌ〜Ｑ４・Ｑ６〜Ｑｓ＋Ｑｘｓ〜Ｑ１４・Ｑ１４’
−ＭＯＳ ）ランジスタ、■・・・インバータ、ｗ、ｗ
’・・・ワード線、ＭＣ・・・不揮発性メモリセル、ｖ
ｃｃ・・・通常電源、ｖｓＷ・・・可変電源。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 Ｖｓｗ −−−−一−−−−−−−−−−−−−−−−
−−１５− 第３図 第４図 りら町イ“ 第５図
Claims (3)
- （１） アドレス信号入力がダートに印加され、一端が
接地されたアドレス入力用の１個もしくは直列接続され
た複数個の第１導電形のＭＯＳ トランジスタと、この
ＭＯＳ ）ランジスタの他端と通常電源との間に挿入接
続され、ダート・ドレイン相互が接続され、基板が上記
通常電源の電圧もしくはこれよシ高い書き込み電圧に設
定される可変電源に接続される負荷用の第２導電形のＭ
ＯＳ ）ランジスタと、この負荷用のＭＯＳ ）ランジ
スタと前記アドレス入力用のＭＯＳ ）ランジスタとの
接続点に入力ノードが接続され、前記可変電源を動作電
源、とする不揮発性メモリセル選択線駆動用のＣＭＯＳ
インバータと、このＣＭＯＳインバータの出力ノードに
ダートが接続され、ソースおよび基板が前記可変電源に
接続され、ドレインが上記ＣＭＯＳインバータの入力ノ
ードに接続された帰還用の第２導電形のＭＯＳ ）ラン
ジスタとを具備することを特徴とする不揮発性メモリの
アドレスデコーダ回路。 - （２）前記負荷用の第２導電形のＭＯＳ ）ランジスタ
のソースと通常電源との間に、前記アドレス信号入力が
ダートに印加され、基板が前記可変電源に共通接続され
て々る負荷用の１個もしくは並列接続された複数個の第
２導電形のＭＯＳトランジスタが挿入接続されてなるこ
とを特徴とする特許 性メモリのアドレスデコーダ回路。 - （３）複数個のアドレスデコーダ回路それぞれにおける
アドレス入力用の複数個のＭＯＳ ｝ランジスタのうち
、同じアドレス信号入力が印加される一部のＭＯＳ ｝
ランジスタを接地側に集めて複数個のアドレスデコーダ
回路で共有化してなることを特徴とする前記特許請求の
範囲第１項記載の不揮発性メモリのアドレスデコーダ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169891A JPS6061996A (ja) | 1983-09-14 | 1983-09-14 | 不揮発性メモリのアドレスデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169891A JPS6061996A (ja) | 1983-09-14 | 1983-09-14 | 不揮発性メモリのアドレスデコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6061996A true JPS6061996A (ja) | 1985-04-09 |
| JPS6322396B2 JPS6322396B2 (ja) | 1988-05-11 |
Family
ID=15894873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169891A Granted JPS6061996A (ja) | 1983-09-14 | 1983-09-14 | 不揮発性メモリのアドレスデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061996A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0322002A2 (en) * | 1987-12-01 | 1989-06-28 | STMicroelectronics S.r.l. | Voltage supply switching device for nonvolatile memories in MOS technology |
| JPH02108293A (ja) * | 1988-10-15 | 1990-04-20 | Sony Corp | 不揮発性メモリのアドレスデコーダ回路 |
| US5018107A (en) * | 1988-10-25 | 1991-05-21 | Fujitsu Limited | Semiconductor memory device |
| US5038327A (en) * | 1989-09-20 | 1991-08-06 | Fujitsu Limited | Decoder circuit of erasable programmable read only memory for avoiding erroneous operation caused by parasitic capacitors |
| US5051959A (en) * | 1985-08-14 | 1991-09-24 | Fujitsu Limited | Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type |
| US5373479A (en) * | 1992-05-26 | 1994-12-13 | Nec Corporation | Low-power consumption simple row addressing system incorporated in semiconductor memory device for boosting selected word line over power voltage level |
| US5606530A (en) * | 1994-11-30 | 1997-02-25 | Texas Instruments Incorporated | High speed ROM decode circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163587A (en) * | 1980-05-19 | 1981-12-16 | Toshiba Corp | Semiconductor memory |
-
1983
- 1983-09-14 JP JP58169891A patent/JPS6061996A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163587A (en) * | 1980-05-19 | 1981-12-16 | Toshiba Corp | Semiconductor memory |
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| US5606530A (en) * | 1994-11-30 | 1997-02-25 | Texas Instruments Incorporated | High speed ROM decode circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6322396B2 (ja) | 1988-05-11 |
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