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Die Erfindung betrifft eine EEPROM-Speicherzelle mit einer
Einzelschicht einer Gate-Metallisierung, und mit einer Schnittstelle bezüglich
der Programmierschaltung, die im wesentlichen elektrisch von den
anderen Schnittstellen der Speicherzelle bezüglich einer externen Schaltung
getrennt ist.
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Der Aufbau einer EEPROM-Speicherzelle mit einer
Einzelschicht-Gatemetallisierung, die häufig durch eine polykristalliene Siliziumschicht
(Einzel-Poly) gebildet wird, obschon diese auch durch eine
Aluminium- oder eine Aluminiumlegierungschicht gebildet werden könnte, läßt sich
schematisch darstellen wie der Aufbau eines MOS-Transistors,
üblicherweise eines n-Kanal-Transistors mit isoliertem Gate, bei dem der
Steueranschluß mit dem isolierten Gate kapazitiv gekoppelt ist. Das isolierte
Gate ist grundsätzlich und baulich über zwei Zonen erstreckt: eine dünne
Tunneloxidzone, über die das grundlegende elektrische Phänomen des
Schreib- und Löschmechanismus der Speicherzelle stattfindet, und eine
relativ dickere Oxidzone, über die das isolierte Gate als das Gate eines
"Lese"-Transistors zum Lesen des Zustands oder des in der
Speicherzelle gespeicherten Datenwerts dient.
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Die Druckschrift EP-A-0 272 732 offenbart eine
EPROM-Speicherzellen struktur mit einem diffundierten isolierten Steuergate, welches das
bitweise Löschen/Schreiben ermöglicht. Die Druckschrift EP-A-0 268
315 offenbart eine EEPROM-Speicherzellenstruktur, bei der die
Tunnelzone von der aktiven Zone der Speicherzelle und der Auswahl- und
Detektortransistoren getrennt ist. Die Druckschrift EP-A-0 347 148
offenbart eine EEPROM-Speicherzelle mit einem
Einzelschicht-Gateaufbau unter Verwendung einer Steuergateelektrode in Form einer
Diffusionszone, kapazitiv mit dem schwimmenden Gate der Zelle über eine
Gateoxidschicht gekoppelt.
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Dieser typische Aufbau des Standes der Technik gemäß dem Oberbegriff
des Anspruchs 1 ist schematisch in den Figuren 1, 2 und 3 dargestellt.
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Das isolierte Gate 1 liegt über einer zur Programmierung dienenden
ersten aktiven Zone 2 des Halbleitersubstrats, um eine kapazitive
Koppelzone zwischen dem isolierten Gate 1 und einem Steueranschluß 3 zu
bilden. Das isolierte Gate 1 besitzt einen ersten Vorsprung 1t und einen
zweiten Vorsprung 11, die sich beide über die zweite aktive Zone 4
erstrecken. In dieser zweiten aktiven Zone sind die relativen Diffusionen
zur Schaffung eines "Lese"-n-Kanal-MOS-Transistors ausgebildet, dessen
Drain-Anschluß (Kontakt) mit 5 und dessen Source-Zone mit 6 in der
Figur angedeutet ist. Auch in dieser zweiten aktiven Zone 4 ist die
kapazitive Kopplung zwischen dem isolierten Gateaufbau mit einer Zone
7 des Halbleitersubstrats realisiert, welches mit einer dünnen,
dielektrischen Tunnelschicht, die wesentlich dünner ist als die dielektrische
Gateschicht über dem Rest der Zone 4. Wie außerdem in den Figuren 1
und 2 gezeigt ist, ist innerhalb derselben zweiten aktiven Zone 4 ein n-
Kanal-Auswahltransistor gemeinsam ausgebildet, dessen Gate mit 8 und
dessen zugehöriger Anschluß mit 9 bezeichnet ist (Figur 1), während
sein Source-Anschluß mit 10 bezeichnet ist.
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Der Umstand, daß das Gate 11 des "Lese" -Transistors auf derselben
aktiven Zone 4 ausgebildet ist, über der das Schreib-/Lösch-Gate 1t
ebenfalls ausgebildet ist, ist Ursache für bestimmte Beschränkungen und
nicht-vernachlässigbare Nachteile. Bei diesen bekannten Zellen müssen
relativ geringe Spannungen an dem "Lese"-Gate der Zelle gehalten
werden, d.h. zwischen der Source- und der Drain-Zone (6 und 5) des
Lese-Transistors der Zelle, um eine nicht beabsichtigte Änderung des
programmierten oder gelöschten Zustands der Speicherzelle zu
vermeiden. Weil es sich tatsächlich um das Gate 11 handelt, welches innerhalb
derselben aktiven Zone 4 der Schreib-/Lösch-Tunnelzone 7 ausgebildet
ist, wird jegliche Spannung an diesen Zonen in die
Schreib-/Lösch-Gatezone abgebildet, und diese Spannung bestimmt ein elektrisches Feld an
der dünnen dielektrischen Tunnelschicht 7 folgendermaßen:
Falls es nicht in geeigneter Weise beschränkt wird, legt dieses
elektrische Feld möglicherweise einen Umkehrspannungswert fest, der
ausreicht, eine gelöschte Zelle zu programmieren oder eine programmierte
Zelle zu löschen, so daß das Speicherbauelement fehlerhaft arbeitet.
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Dies Beschränkungen bezüglich der Spannungspegel, die beim Lesen der
in der Speicherzelle gespeicherten Daten sicher verwendet werden
können, das heißt der Spannungspegel, die an der Schnittstelle der
Speicherzelle bezüglich der externen Schaltung verwendet werden können,
beschränken in nachteiliger Weise den Einsatz der Speicherzelle als
modulares Element, welches in der Lage ist, direkt mit anderen
CMOS-Strukturen der Schaltung außerhalb es Speicherabschnitts der integrierten
Schaltung gekoppelt zu werden. Ganz im Gegenteil macht dieser
Umstand es erforderlich, mit Signalen relativ kleiner Amplitude zu arbeiten
und Signalpegel-Regenerierstufen "Strom ab" bezüglich der EEPROM-
Zellen vorzusehen, wodurch die Signalausbreitungszeiten und die
Leistungsaufnahme der integrierten Schaltung erhöht werden.
Offenbarung der Erfindung
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Angesichts diese Standes der Technik schafft die vorliegende Erfindung
eine EEPROM-Zelle mit einer Einzelschicht-Gatemetallisierung,
umfassend eine Schnittstelle bezüglich der Programmierschaltung, welche
von den anderen Schnittstellen der Zelle bezüglich einer externen
Schaltung elektrisch getrennt ist. Auf diese Weise läßt sich die
Implementierung einer logischen Funktion durch Betreiben der Zelle oder der
Zellenspannungs- und Strompegeln üblicher CMOS-Schaltkreise über das
gleiche isolierte Gate der Speicherzelle realisieren.
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Grundsätzlich enthält die EEPROM-Zelle gemäß der Erfindung eine
Struktur mit isoliertem Gate, gebildet durch einen ersten Abschnitt, der
sich über eine erste aktive Zone eines Halbleitersubstrats erstreckt, die
von einer dielektrischen Gateschicht bedeckt ist, und die kapazitiv mit
einem gewissen Steueranschluß der Zelle gekoppelt werden kann; durch
einen zweiten Abschnitt, der sich über eine zweite aktive Zone erstreckt,
die von der ersten aktiven Zone im wesentlichen getrennt ist und über
zumindest einen ersten Abschnitt der Zone unterhalb des zweiten
Abschnitts des isolierten Gates mit einer dielektrischen Tunnelschicht
überzogen ist, die wesentlich dünner als die dielektrische Gateschicht ist;
wobei das isolierte Gate mindestens einen dritten Abschnitt aufweist, der
sich über zumindest einen ersten Abschnitt einer dritten aktiven Zone
erstreckt, die im wesentlichen von der ersten und der zweiten aktiven
Zone getrennt und von einer dielektrischen Gateschicht bedeckt ist, und
welche das Gate zumindest eines ersten "Lese"-Transistors zum Lesen
des Zustands der Speicherzelle bildet.
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Dasselbe isolierte Gate der Speicherzelle kann einen weiteren Vorsprung
besitzen, der sich über eine aktive Zone erstreckt, deren Leitungstyp
komplementär zu dem Leitungstyp der anderen drei vorerwähnten
aktiven Zonen ist, um einen zweiten "Lese"-Transistor für den Zustand der
Speicherzelle zu bilden, der bezüglich des ersten "Lese"-Transistors vom
komplementären Typ ist. Diese letztgenannte Ausführungsform schafft,
wie unten noch näher ausgeführt wird, eine Schnittstelle, die in
vorteilhafter Weise als CMOS-Invertierer ausgebildet ist und die
Möglichkeit bietet, eine wichtige Freigabe- und Rücksetz-Logikfunktion in
extrem einfacher und effektiver Weise dadurch zu realisieren, daß man
eine einzelne Speicherzelle verwendet, wobei deutliche Vorteile
hinsichtlich der Ausbreitungsgeschwindigkeit und der Flächenbelegung erzielt
werden.
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Obschon auf der gleichen aktiven Zone zwei oder mehrere
Verlängerungen des isolierten Gates ausgebildet werden können, um entsprechend
viele von der Programmierschaltung der Zelle getrennte Lesetransistoren
zu bilden, ist diese Lösung zwar möglich, jedoch von relativ begrenztem
Nutzen.
Kurze Beschreibung der Zeichnungen
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Die verschiedenen Aspekte und Vorteile der Erfindung ergeben sich aus
den nachfolgenden detalllierten Beschreibungen bevorzugter
Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnungen.
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Es zeigen:
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Fig. 1 eine schematische Draufsicht auf die Struktur einer EEPROM-
Zelle gemäß dem Stand der Technik;
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Fig. 2 eine vereinfachte Querschnittansicht des Aufbaus nach Figur 1
entsprechend der Schnittebene II-II;
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Fig. 3 eine vereinfachte Querschnittansicht des integrierten Aufbaus
nach Figur 1 in der Schnittebene III-III;
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Fig. 4 eine schemaitsche Draufsicht auf die integrierte Struktur einer
EEPROM-Speicherzelle mit einer Einzelschicht-Gatemetallisierung,
ausgeführt gemäß der vorliegenden Erfindung;
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Fig. 5 eine vereinfachte Schnittansicht der Struktur nach Fig. 4 in der
Schnittebene IV-IV;
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Fig. 6 eine vereinfachte Querschnittansicht der integrierten Struktur
nach Fig. 4 in der Schnittebene V-V;
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Fig. 7 eine vereinfachte Querschnittansicht der integrierten Struktur
nach Fig. 4 in der Schnittebene VI-VI;
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Fig. 8 eine schematische Draufsicht einer alternativen
Ausführungsform der integrierten Struktur einer EEPROM-Speicherzelle gemäß der
Erfindung;
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Fig. 9 ein funktionelles Blockdiagramm einer Logikschaltung zum
Erzeugen eines Produkt-Terms unter Verwendung von EEPROM-Zellen
gemäß dem Stand der Technik;
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Fig. 10 ein Blockdiagramm einer Lögikschaltung, funktionell äquivalent
der Schaltung nach Fig. 9 und realisiert in CMOS-Technologie gemäß
dem Stand der Technik;
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Fig. 11 ein Teil-Blockdiagramm des Freigabeschaltungsabschnitts des
funktionellen Diagramms nach Fig. 10, realisiert unter Verwendung von
EEPROM-Zellen mit herkömmlichem Aufbau gemäß bekannter
Methoden;
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Fig. 12 ein weiteres funktionelles Blockdiagramm, welches in größerer
Einzelheit den Abschnitt zum Erzeugen der Freigabe- und
Auswahlsignale für einen einzelnen Eingang der Schaltung nach Fig. 10 darstellt;
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Fig. 13 ein Schaltungsdiagramm, funktionell äquivalent der Schaltung
nach Fig. 9 und realisiert unter Einsatz von EEPROM-Zellen gemäß der
Erfindung in der in Figur 8 gezeigten Form;
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Fig. 14 eine funktionelle schematische Draufsicht auf die integrierte
Struktur einer erfindungsgemäßen EEPROM-Zelle;
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Fig. 15 ein Ersatzschaltbild der integrierten Struktur nach Fig. 14;
und
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Fig. 16 eine schematische Darstellung des funktionellen Diagramms
eines Multiplex-Feldes, d.h. eines programmierbaren Verbindungsfeldes,
ausgeführt mit EEPROM-Zellen gemäß der Erfindung.
Beschreibung bevorzugter Ausführungsbeispiele
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Bezugnehmend auf Figuren 1 - 8 sind in den Figuren 4, 5, 6, 7 und 8,
die zwei alternative Ausführungsformen der erfindungsgemäßen
EEPROM-Zelle darstellen, mit den gleichen bereits in Verbindung mit
Figur 1, 2 und 3 verwendeten Bezugszahlen ähnliche oder funktionell
äquivalente Teile der integrierten Strukturen bezeichnet, um den
Vergleich der verschiedenen Merkmale der erfindungsgemäßen Zelle mit
Merkmalen der bekannten Zelle, die bereits im Einleitungsabschnitt der
vorliegenden Beschreibung erläutert wurde, zu erleichtern.
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Nach den Figuren 4, 5, 6 und 7 besitzt das isolierte Gate einen
Vorsprung 11, der ein sogenanntes "Lese-Gate" des Speicherbauelements
darstellt, welches sich nicht über die gleiche aktive Zone 4 erstreckt,
wie dies der Fall bei der Struktur der bekannten EEPROM-Zelle war;
stattdessen erstreckt sich das Lese-Gate 11 über eine dritte aktive Zone
11, in der Source- und Drain-Zonen in dem darunterliegenden
Halbleitersubstrat ausgebildet sind, die durch Kontakte 5 und 6 für Drain bzw.
Source kontaktiert sind. Die Schreib-/Lösch-Zone, die zu der aktiven
Zone 4 gehört, innerhalb der auch der "Auswahl"-Transistor in ähnlicher
Weise wie in der bekannten EEPROM-Zelle ausgebildet ist, ist deutlich
von der Zone des Lese-Transistors getrennt, der sich innerhalb der
aktiven Zone 11 befindet, und dessen Gatestruktur vollständig frei von
irgendwelchen Beschränkungen ausgebildet sein kann, die ansonsten
durch die Programmierschaltung vorgegeben wären, die in vorteilhafter
Weise eine Schnittstelle mit der aktiven Zone 4 bildet, wobei die
Gatestruktur also bei Spannungs- und Stromstärken arbeiten kann, die
kompatibel sind mit jenen einer normalen externen CMOS-Schaltung.
Tatsächlich reduziert sich die kapazitive Kopplung des isolierten Gates 1
bezüglich der externen Schaltung hinsichtlich der Tunnelzone 7t, wo die
dünne dielektrische Schicht 7 vorhanden ist, und wo die oben erläuterten
Probleme auftreten, dramatisch. Die Tunnelzone befindet sich innerhalb
der aktiven Zone 4, welche die Schnittstellenzone bezüglich der
Programmierschaltung der Speicherzelle darstellt.
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Stattdessen bildet die aktive Zone 11 die Schnittstellenzone zwischen der
Zelle und den externen Schaltungen, und ist in der Praxis elektrisch
bezüglich der übrigen Programmierschaltungs-Schnittstellenzone im
wesentlichen getrennt. Auch wenn tatsächlich über die Gatestruktur des
Lese-Transistors eine kapazitive Kopplung mit der Zone 7t der dünnen
dielektrischen Schreib-/Lösch-Schicht über das gleiche isolierte Gate 1
existiert, so erfogt diese Kopplung über eine dielektrische Schicht, deren
Dicke drei- bis viermal so groß ist wie die Dicke der dünnen
dielektrischen Schicht 7 innerhalb der Tunnelzone 7t, so daß deshalb die
Stärke des elektrischen Feldes durch einen entsprechenden Faktor für
gleiche Vorspannung verringert und dadurch vernachläßigbar ist. Auf
jeden Fall bleibt die Auswahl der am besten geeigneten Vorspannung für
den Steueranschluß 3 möglich, um die Kopplung mit dem Gate des
Lese-Transistors auszugleichen und damit den elektrischen Zustand der
Speicherzelle während einer Lesephase aufrechtzuerhalten.
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Der möglicherweise bemerkenswerteste Aspekt der erfindungsgemäßen
Struktur der EEPROM-Speicherzelle wird durch die Möglichkeit
gebildet, die elektrischen Eigenschaften des Lesetransistors der Zelle
entsprechend dem Bedarf zu differenzieren, wozu die Möglichkeit kommt,
mehr als einen Lese-Transistor zu realisieren, die jeweils voneinander
verschiedene elektrische Eigenschaften besitzen. Unter diesen
alternativen Ausführungsformen ist eine besonders bevorzugte Ausführungsform
die in Figur 8 dargestellte. Bei dieser Ausführungsform ist das isolierte
Gate 1 mit einem weiteren Vorsprung 11' ausgestattet, welcher sich über
eine vierte aktive Zone 12 erstreckt, die einen Leitungstyp besitzt, der
demjenigen der aktiven Zone 2 entgegengesetzt ist. Durch Ausbilden der
jeweiligen Source- und Drain-Diffusionen werden zwei voneinander
verschiedene und zueinander komplementäre Lese-Transistoren der
Speicherzelle gebildet, einer mit einem n-Kanal, ein anderer mit einem
p-Kanal. Durch Verbinden der jeweiligen Anschlüsse eines Paares von
komplementären Transistoren in der in Figur 8 gezeigten Weise erhält
man eine "Leseschnittstelle" bezüglich der externen Schaltung, die im
wesentlichen aufgebaut ist wie ein CMOS-Invertierer. Diese Art von
Leseschnittstelle eignet sich für sehr nützliche schaltungstechnische
Anwendungen, wie weiter unten noch ausgeführt wird.
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Allgemein ausgedrückt, eignet sich die erfindungsgemäße EEPROM-
Speicherzelle für eine außerordentlich große Anzahl von
Anwendungsmöglichkeiten, wie sie sich dem Fachmann erschließen.
Anwendung 1
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Eine Logikfunktion, die häufig in integrierten Bauelementen
implementiert wird, ist die Erzeugung eines Produktterms unter Verwendung von
individuell adressierbaren und programmierbaren EEPROM-Zellen, die
in Form eines Feldes aus Reihen und Spalten organisiert sind, in
Verbindung
mit Analogschaltungen (Leseverstärkern), die die Funktion
haben, die schwachen Lesesignale der EEPROM-Zellen, die eine
Amplitude in der Größenordnung von 10 mmV besitzen und von dem Feld
kommen, zu verstärken. Dies integrierten Architekturen sind zwar sehr
kompakt im Hinblick auf die Flächenbelegung des Siliziums, leiden aber
an einer starken Leistungsaufnahme und einer deutlichen Verzögerung
bei der Regenerierung von CMOS-Lögikpegeln der von dem Feld von
EEPROM-Zellen abgeleiteten Lesesignale. Figur 9 zeigt ein
funktionelles Blockdiagramm einer solchen Schaltung.
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Figur 10 ist ein Blockdiagramm bezüglich einer Abtast-Implementierung
der Funktionen der Schaltung nach Figur 9 in einem CMOS-Bauelement.
Die für die Funktion der Freigabe des Selektors wichtigen Teile können
grundsätzlich unter Verwendung herkömmlicher EEPROM-Zellen in
verschiedenen schaltungstechnischen Ausgestaltungen hergestellt werden,
wie sie dem Fachmann bekannt sind, und von denen die typischste
Ausgestaltung ein Spannungsteiler unter Verwendung von zwei EEPROM-
Zellen ist, wie in Figur 11 gezeigt ist, die auch die entsprechende
logische Betriebstabelle enthält.
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Bei einem CMOS-Bauelement hat eine Ausführungsform des in Figur 11
gezeigten Typs unter Verwendung von zwei n-Kanal-EEPROM-Zellen
den Nachteil, daß ein ausgegebener hoher Pegel einen geringeren Wert
hat als die Versorgungsspannung, genauer gesagt, einen Pegel hat, der
um einen Schwellenwert niedriger ist als die Spannung an dem isolierten
Gate der Speicherzelle 1, d.h.:
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VAusgang = V (Gate der Zelle 1) - V Schwellenwert
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Diese Spannungsteilerstruktur ist deshalb besonders kritisch, weil das
Ausgangssignal möglicherweise degeneriert ist und nicht ausreicht,
nachgeordnete CMOS-Schaltungen zu treiben. Deshalb ist es notwendig,
hinter dem Teiler eine Pegelregenerierstufe anzuordnen, um diesen
kritischen Zustand zu mildern. Diese Beschränkungen stellen
schwerwiegende Einschränkungen der Programmierqualität dar und können
Ursache sein für eine spürbare Verringerung der Fertigungsausbeute.
Darüber hinaus werden für jedes Freigabesignal zwei EEPROM-Zellen und
eine zugehörige Pegelregenerierstufe für das Spannungssignal benötigt,
d.h., in der Praxis wird im Vergleich zu den rein funktionellen
Bedürfnissen eine "redundante" Schaltungsstufe erforderlich.
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Durch Verwenden einer einzelnen EEPROM-Speicherzelle gemäß der
Erfindung, die von dem in Figur 8 dargestellten Typ ist, lassen sich die
Speicherfunktion und die Hilfsfunktion des Regenerierens des
Spannungspegels des logischen Signals in kombinierter Weise realisieren.
Tatsächlich kann der Anschluß AUS der EEPROM-Zelle gemäß der
Erfindung, wie er in Figur 8 dargestellt ist, den Ausgangsanschluß des
Funktionsschemas nach Figur 11 bilden, während der zugehörige
Source-Anschluß des p-Kanal-Lesetransistors direkt an die
Versorgungsspannungsschiene VDD angeschlossen und der Source-Anschluß des n-
Kanal-Lesetransistors auf Masse geschaltet werden kann.
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Durch geeignetes Dimensionieren des durch das Paar komplementärer
Lese-Transistoren der (natürlich mit zwei Lesegates 11 und 11'
ausgestatteten) EEPROM-Zelle gebildeten CMOS-Invertierers lassen sich die
erforderlichen Funktionen in der Praxis realisieren.
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Figur 12 zeigt in größerer Einzelheit den Schaltungsabschnitt zum
Erzeugen der Freigabe- und Auswahl-Signale für einen einzelnen Eingang
der Schaltung nach Figur 10. Selbstverständlich ist dieser Aufbau in der
Zahl vorgesehen, die der Anzahl von Eingängen entspricht.
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Die gleichen Funktionen werden unter Verwendung von lediglich zwei
EEPROM-Zellen gemäß der Erfindung des in Figur 4 dargestellten Typs
realisiert, um den jeweiligen Ausgangsanschluß (AUSGANG) der
Speicherzelle einer Schaltung zu betreiben, welche den logischen UND-
Operator implementiert, entsprechend dem in Figur 13 dargestellten
Diagramm.
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Unter Verwendung der erfindungsgemäßen EEPROM-Zellen läßt sich
eine Redundanz in der Gesamtzahl von Zellen beseitigen (zwei anstatt
vier Zellen), um dadurch eine spürbare Einsparung der Belegungsfläche
zu erreichen (zwei anstatt 12 Transistoren, wie sie entsprechend dem
Diagramm in Figur 12 notwendig wären, wie der Fachmann erkennt); es
gibt eine Ausbreitungsverzögerungszeit, die durch ein einzelnes
Durchlaß-Gatter bestimmt wird anstatt durch die Summe der
Ausbreitungsverzögerungen von zwei logischen UND-Gattern.
Anwendung 2
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Eine einzelne erfindungsgemäß hergestellte EEPROM-Zelle läßt sich
funktionell in schematischer Weise durch die in Figur 14 dargestellte
vereinfachte integrierte Struktur darstellen. Dieser Struktur entspricht die
in Figur 15 gezeigte funktionelle elektrische Schaltung. Die
erfindungsgemäße EEPROM-Zelle eignet sich besonders als
EEPROM-Verbindungselement innerhalb komplexer programmierbarer integrierter
Bauelemente. Tatsächlich ist die Zelle in der Lage, gleichzeitig eine
Speicherfunktion und die Funktion eines Schalters wahrzunehmen, wobei letztere
sich in perfekter Weise dazu eignet, mit Spannungspegeln zu arbeiten,
die mit üblicher CMOS-Schaltung kompatibel sind. Deshalb besitzt die
erfindungsgemäße EEPROM-Zelle eine besonders gute Eignung zur
Implementierung von Multiplexer-Strukturen oder programmierbaren
Verbindungsfeldern. Ein funktionelles Schema eines solchen Feldes von
EEPROM-Zellen gemäß der Erfindung ist in Figur 16 gezeigt. Ein
programmierbares Verbindungsfeld läßt sich schematisieren als eine erste
Folge paralleler Verbindungsleitungen, ausgebildet in einer ersten Ebene
einer Metallschicht (Metall 1), und jeweils entsprechend einem
zugehörigen Eingang des Feldes, und eine zweite Folge paralleler leitender
Leitungen, elektrisch von den leitenden Leitungen der ersten Folge
getrennt und orthogonal über den leitenden Leitungen der ersten Folge
angeordnet, gemeinsam in einer zweiten Ebene einer Metallschicht
(Metall 2) ausgebildet, und jeweils einem zugehörigen Ausgang des Feldes
entsprechend. An jeder Kreuzungsstelle zwischen einer leitenden Leitung
der ersten Ordnung (Eingangsleitung) und einer leitenden Leitung der
zweiten Folge (Ausgangsleitung) gibt es ein programmierbares
Verbindungsbauelement, welches in vorteilhafter Weise durch eine
erfindungsgemäße EEPROM-Zelle gebildet wird. Das Verbindungselement wird
gebildet durch den Lese-Transistor zum Lesen des Zustands der
programmierbaren Speicherzelle, wobei die Source- und Drain-Anschlüsse
des Lese-Transistors mit jeweils einer leitenden Leitung der ersten Folge
(mit einem Eingang) und einer leitenden Leitung der zweiten Folge (mit
einem Ausgang), oder umgekehrt, verbunden sind. Wie bereits zuvor
beschrieben, kann dieser Lese-Transistor der gemäß der vorliegenden
Erfindung ausgeführten EEPROM-Zelle in vorteilhafter Weise derart
bemessen werden, daß er Spannungs- und Strompegeln standhält, die mit
den Pegeln einer externen logischen Schaltung bezüglich des
Verbindungsfeldes kompatibel sind, indem er praktisch von der aktiven
Programmierzone der Speicherzelle getrennt ist.