DE19846211A1 - Nichtflüchtige EPROM-Speicherzelle mit baulich getrenntem Programmierbereich und Lesebereich - Google Patents

Abstract

Beschrieben wird eine nichtflüchtige EPROM-Speicherzelle für integrierte Halbleiterschaltkreise mit einem Programmierbereich (3) und einem Lesebereich (2), wobei der Lesebereich (2) der Speicherzelle als Transistoranordnung ausgebildet ist und der Programmierbereich (3) der Speicherzelle als Tunnelfensterbereich (17) ausgebildet ist, der ein Durchtunneln von Ladungsträgern in das Floating Gate (7) ermöglicht. Der Lesebereich (2) ist baulich getrennt vom Programmierbereich (3) angeordnet, wobei sich das Floating Gate (7) als durchgehende leitfähige Schicht vom Lesebereich (2) bis zum Programmierbereich (3) erstreckt. Im Programmierbereich (3) unter dem Tunnelfenster (17) ist eine dritte, von der Drainregion (14) sowie der Sourceregion (10) getrennte Region (12) zweiten Leitfähigkeitstyps in das Substrat eingebettet und es ist eine Kontaktierung (11) der Sourceregion (10), eine Kontaktierung (15) der Drainregion (14) sowie eine Kontaktierung (13) der dritten Region (12) vorgesehen.

Description

Die Erfindung betrifft eine nichtflüchtige EPROM- Speicherzelle für integrierte Halbleiterschaltkreise. Aufbau und Funktionsweise derartiger Speicherzellen sind der Stan­ dardliteratur entnehmbar. Solche Speicherzellen, wie z. B. dy­ namische Speicherzellen oder nichtflüchtige Speicherzellen, sind üblicherweise derart aufgebaut, daß in einem Program­ mierschritt eine Ladung in ein Speichermedium der Speicher­ zelle eingebracht wird und diese Ladung die gespeicherte In­ formation repräsentiert. Die Information kann dann in einem Leseschritt abgefragt werden und gegebenenfalls in einem Löschvorgang wieder gelöscht werden. Für diese Vorgänge be­ sitzt die Speicherzelle einen Programmier- und Löschbereich als Zugriffsbereich, über den die entsprechenden Vorgänge ausgeführt werden können. So wird beispielsweise für den Fall eines EPROM als Speichertransistor zur Programmierung eine Spannung an Drain und Gate des EPROM angelegt, die Ladung fließt dabei als Tunnelstrom durch ein Tunneloxid zwischen Drain und Gate. Beim Lesevorgang wird der Speichertransistor durch Anlegen entsprechender Spannungen an Source, Gate und Drain leitend geschaltet.

Problematisch ist jedoch, daß gerade in einem solchen Fall stark unterschiedliche Spannungen für Programmier- und Lese­ vorgang nötig sind. Wird nun das Bauteil dafür ausgelegt, ho­ he Programmierspannungen zu verkraften, so erfordert dies in der Regel entsprechend groß dimensionierte Elektrodenanord­ nungen. Dies geht nun zu Lasten des Lesevorganges, der meist mit viel geringerer Lesespannung erfolgt. Folge kann hierbei sein, daß nur relativ kleine Leseströme erzielt werden kön­ nen. Aus diesem Beispiel wird klar, daß die Verwirklichung der oft unterschiedlichen Anforderungen an eine Speicherzelle im Rahmen von Programmier- und Leseprozessen bislang zu einer Kompromißkonzeption der Speicherzelle führten, die eine nur eingeschränkte Funktionsfähigkeit der Speicherzelle mit sich bringen kann.

Eine wichtige Anforderung auf dem Gebiet von Speicherzellen ist eine immer weitergehende Reduzierung der Strukturgrößen von Speicherzellen. Diese führt jedoch zu Problemen, wenn die Strukturgrößen in die Größenordnung der Fertigungsungenauig­ keiten des Herstellungsprozesses für solche Speicherzellen kommen und sich Fertigungsungenauigkeiten der elektrisch re­ levanten Strukturgrößen auf die Funktionsfähigkeit der Spei­ cherzelle auswirken. Ein Beispiel für solche Fertigungsunge­ nauigkeiten sind Verjustierungen von Lithographieebenen un­ tereinander.

Bislang werden Programmier- und Lesebereich von Speicherzel­ len meist als bauliche Einheit ausgebildet, die für beide Zwecke genutzt werden kann, wobei teilweise zusätzliche An­ passungen für die Funktion als Programmier- oder Lesebereich vorzusehen sind wie zusätzliche Kontaktierungsmöglichkeiten, Tunnelbereiche für Ladungsträger oder ähnliches. Bei einer solchen Zusammenfassung dieser beiden Bereiche in einer bau­ lichen Einheit sind stets Kompromißlösungen bei der Optimie­ rung nötig und eine Ungenauigkeit z. B. bei der Herstellung eines Tunnelfensters in einem EPROM kann die Funktionsfähig­ keit des EPROMS als Transistor für Lesevorgänge beeinträchti­ gen.

Eine gewisse Verbesserung hierzu liefert eine baulich ge­ trennte Anordnung von Programmierbereich und Lesebereich der Speicherzelle, wie sie in US 5,565,371 offenbart wird. Damit kann in einem gewissen Rahmen eine getrennte Optimierung der Eigenschaften dieser beiden Bereiche im Hinblick auf die von ihnen zu erfüllenden Funktionen erfolgen und so die Effekti­ vität der Speicherzelle gesteigert werden. Allerdings besteht bei einer Anordnung nach US 5,565,371 weiterhin der Nachteil einer starken gegenseitigen Beeinflussung von Programmierbe­ reich und Lesebereich. Somit kann der Optimierungseffekt nach dem Stand der Technik als zu gering ausfallen.

Aufgabe der vorliegenden Erfindung ist es daher, eine nicht­ flüchtige EPROM-Speicherzelle bereitzustellen, die eine best­ mögliche Optimierung von Programmierbereich und Lesebereich der Speicherzelle gestattet.

Diese Aufgabe wird gelöst durch die Merkmale des Anspruchs 1. Durch die Einfügung einer dritten Region, die unter dem Tun­ nelfenster angeordnet ist und eine Dotierung vom gleichen Leitfähigkeitstyp wie die Source- und die Drainregion auf­ weist, sowie eine separate Kontaktierung jeder der drei Re­ gionen erzielt man über eine bauliche Trennung hinaus auch eine elektrische Trennung dieser Bereiche. Der Stand der Technik nach US 5,565,371 offenbart hingegen eine durchgängi­ ge Region mit einer Dotierung eines Leitfähigkeitstyps, die gleichzeitig den Bereich unter dem Tunnelfenster des Program­ mierbereiches und die Sourceregion des Lesebereiches bildet. Nach der erfindungsgemäßen Idee ist dagegen eine bestmögliche Optimierung von Lesebereich und Programmierbereich der Spei­ cherzelle gewährleistet, da eine Leseoperation praktisch keinen Einfluß auf eine Programmieroperation nimmt und umge­ kehrt.

Es kann vorgesehen werden, daß über dem Floating Gate ein durchgehendes Control Gate Anwendung findet, das sich gleich­ zeitig über den Lesebereich und den Programmierbereich er­ streckt. Soll jedoch der Effekt einer weitgehenden elektri­ schen Trennung der Bereiche noch gesteigert werden, so kann vorgesehen werden, daß das Control Gate nur auf den Lesebe­ reich beschränkt wird und im Bereich des Tunnelfensters eine weitere leitfähige Schicht vorgesehen ist, die vom Control Ga­ te isoliert ist und die Schicht sowie das Control Gate sepa­ rat kontaktiert werden. Dieses weitere Schicht wirkt dabei ähnlich wie ein Control Gate, wobei zu beachten ist, daß es sich bei dem Programmierbereich nicht um eine komplette Tran­ sistoranordnung handelt. Das Floating Gate erstreckt sich je­ doch weiterhin sowohl über den Lesebereich als auch den Pro­ grammierbereich, da sonst eine Verarbeitung der im Floating Gate gespeicherten Information durch die beiden Bereiche kaum möglich wäre.

Durch die elektrische Trennung laufen der Programmier- und der Lesevorgang weitgehend unbeeinflußt voneinander ab und die entsprechenden Bereiche können direkt auf die für diese Vorgänge nötigen Eigenschaften hin optimiert werden.

So kann der Lesebereich derart ausgelegt werden, daß höhere Leseströme möglich werden. Hierzu kann, ähnlich wie bei Lo­ giktransistoren, eine nur geringe Unterdiffusion des Source- und Draingebietes unter die Gate-Elektroden vorgesehen sein. Im Gebiet des Programmierbereiches hingegen werden höhere Ströme wie die des Lesestromes vermieden. Es muß lediglich der Tunnelstrom zur Einbringung der Ladung in das Speicherme­ dium aufgebracht werden. Man erzielt damit einen geringeren Energieverbrauch der Speicherzelle, was besonders für den Fall einer kontaktlosen Anwendung relevant ist, d. h. wenn Schaltungen nicht direkt kontaktiert werden, sondern eine drahtlose, d. h. elektromagnetische Ankopplung der Schaltung erfolgt. Beispielhafte Anwendung hierfür ist das Gebiet der Chipkarten.

Weiter kann der Tunnelfensterbereich etwas größer dimensio­ niert werden, als er gerade bei einer baulichen Einheit aus Programmier- und Lesebereich vorgesehen ist, so daß die Bela­ stung des Tunneloxids verringert wird und damit die Lebens­ dauer der Speicherzelle erhöht wird.

Dies wird speziell für elektrisch löschbare EPROMS d. h. für EEPROMS, noch begünstigt durch die nun vorliegende bidirek­ tionale Belastung des Tunnelbereiches des EEPROMS, da nun der Programmier- und der Löschvorgang über denselben Tunnelbe­ reich erfolgen, anstatt wie bei üblichen EEPROMS der Program­ miervorgang zwischen Drain und Gate und der Löschvorgang zwi­ schen Gate und Source.

Es können der Programmierbereich und der Lesebereich weitge­ hend durch dieselben Materialschichten aufgebaut werden. Weitgehend bedeutet hierbei, daß unter Umständen nicht beide Bereiche komplett durch dieselben Materialschichten erzeugt werden können, da einer der beiden Bereiche z. B. noch eine oder mehrere zusätzliche Materialschichten umfassen muß, um funktionsfähig zu sein. Wesentlich ist jedoch, daß soweit als möglich dieselben Materialschichten und auch dieselben Struk­ turierungsschritte genutzt werden sollen, um die Bereiche herzustellen, d. h. es erfolgt eine parallele Herstellung der beiden Bereiche. Hierdurch kann eine verbesserte räumliche Trennung bei gleichzeitiger Unempfindlichkeit gegen Ferti­ gungsungenauigkeiten wie insbesondere Verjustierungen sicher­ gestellt werden, da zwar eine Verschiebung einer oberen Struktur in einer oberen Materialschicht gegenüber der direkt darunterliegenden Struktur der darunterliegenden Material­ schicht durch Fertigungsungenauigkeiten möglich ist, jedoch keine Verschiebung der Strukturen relativ zueinander inner­ halb einer Schicht. Somit kann verhindert werden, daß durch einen Schichtauftrag oder Strukturierungsschritt zur Herstel­ lung des einen Bereiches eine darunterliegende Struktur des anderen Bereiches ungewollt aufgrund einer Fertigungsungenau­ igkeit überdeckt oder gar zerstört wird.

So können das Sourcegebiet, das Draingebiet und die dritte Region im Programmierbereich durch denselben Dotierungs­ schritt hergestellt werden. Ebenso kann die Isolations­ schicht, die das Floating Gate im Lesebereich vom Substrat trennt, aus derselben Schicht aufgebaut werden wie die Isola­ tionsschicht, die im Programmierbereich zwischen Substrat und Floating Gate vorgesehen ist. Es kann jedoch für diese beiden Bereiche je eine gesonderte Schicht vorgesehen werden, die an die jeweiligen Erfordernisse angepaßt wird, speziell in Bezug auf Dicke, Material und Ausdehnung. Sofern über dem Floating Gate eine zusätzliche, vom Control Gate isolierte leitende Schicht vorgesehen ist, so kann diese Schicht in einem ge­ meinsamen Strukturierungsschritt zusammen mit dem Control Gate erzeugt werden.

Wie ausgeführt kann es bei der erfindungsgemäßen Trennung von Programmier- und Lesebereich sinnvoll sein, eine komplett se­ parate Kontaktierung für die beiden Bereiche vorzusehen. Es kann jedoch auch eine Kontaktierung gemeinsam genutzt, durch dieselbe Materialschicht erzeugt und damit auf dasselbe Po­ tential gelegt werden. Die übrigen Kontaktierungen können dann separat angesteuert werden. So kann im Fall eines EPROM ein durchgehendes Gategebiet vorgesehen sein, das zum Aufbau sowohl des Programmierbereiches als auch des Lesebereiches verwendet wird. Die übrigen Kontaktierungen des Lesebereiches bilden dann das Source- und das Draingebiet. Der Programmier­ bereich weist eine zusätzliche Kontaktierung analog einem Sourcegebiet zum Anlegen der Programmierspannung auf.

Üblicherweise werden Speicherzellen mit einem separaten Aus­ wahltransistor versehen, der zur Ansteuerung der Speicherzel­ len verwendet wird. In bestimmten Betriebsbereichen kann je­ doch auf einen Auswahltransistor verzichtet werden.

Im folgenden wird eine spezielle Ausführungsform der Erfin­ dung anhand der Fig. 1 bis 5 erläutert.

Es zeigen:

Fig. 1 Querschnitt einer erfindungsgemäßen Speicherzelle

Fig. 2 Draufsicht auf die Speicherzelle nach Fig. 1

Fig. 3 Querschnitt einer alternativen Speicherzelle

Fig. 4 Schematische Darstellung eines Zellenfeldes ohne Aus­ wahltransistoren

Fig. 5 Schematische Darstellung einer Speicherzelle eines Zellenfeldes mit Auswahltransistor

Die Darstellung nach Fig. 1 entspricht einer speziellen Aus­ führungsform der Erfindung als EEPROM. In ein Substrat 1 wur­ den Isolationsbereiche 4 eingebracht, beispielsweise durch ein LOCOS-Verfahren (Local Oxidation of Silicon) oder STI- Verfahren (Shallow Trench Isolation). Dann wird in einem Do­ tierschritt im Lesebereich 2 die Wannendotierung zur Bildung von Source 10 und Dram 14 sowie eine weitere Wanne 12 im Programmierbereich erzeugt. Die weitere Wanne 12 kann jedoch auch separat erzeugt werden, wobei eine von der Dotierung der Source 10 und Drain 14 abweichende Dotierung (z. B. schwächer oder stärker dotiert) vorgesehen werden kann.

Auf die Anordnung wird eine Isolationsschicht 5, 6 aufge­ bracht, die zumindest im Programmierbereich 3 und im Lesebe­ reich 2 das Substrat 1 bedeckt. Es kann auch für jeden der beiden Bereiche eine getrennte Isolationsschicht vorgesehen werden. So kann die Isolationsschicht 6 im Programmierbereich 3 für ihre Funktion als Tunnelschicht optimiert werden, bei­ spielsweise als Tunneloxid mit entsprechend angepaßter Dicke, bevorzugt im Bereich von 5-10 nm. Die Isolationsschicht 5 des Lesebereiches 2 kann dagegen mit einer anderen Dicke, beispielsweise im Bereich von 20-30 nm, und gegebenenfalls auch aus einem anderen Material gewählt werden, sofern dies erforderlich ist. Über der Anordnung aus Lesebereich 2 und Programmierbereich 3 wird das Floating Gate 7 angeordnet, beispielsweise als Polysiliziumschicht, die an beiden Seiten durch entsprechende Strukturierungsschritte wie Ätzschritte abgetragen wird, so daß die Schicht nur im Bereich der Spei­ cherzelle verbleibt. Das Floating Gate 7 wird von einer Iso­ lationsschicht 8, beispielsweise einer Oxidschicht, bedeckt, auf der das Control Gate 9, beispielsweise ebenfalls aus Po­ lysilizium, abgeschieden und strukturiert wird. Dabei kann sich das strukturierte Control Gate weiterhin über die gesam­ te Speicherzelle, also über Lesebereich 2 und Programmierbe­ reich 3, erstrecken. In einer alternativen Ausführungsform nach Fig. 3 wird jedoch die Materialschicht, die das Control Gate 9 bildet, derart strukturiert, daß ein Schichtbereich entsteht, der das Control Gate 9 im Lesebereich bildet, sowie ein weiterer Schichtbereich 18, der eine analoge Elektroden­ anordnung im Programmierbereich 3 darstellt. Das Control Ga­ te 9 und der weitere Schichtbereich 18 werden dabei getrennt voneinander kontaktiert, so daß eine völlig getrenne Durch­ führung der Leseoperation von der Programmieroperation mög­ lich ist.

Für die endgültige Strukturierung des Floating Gates 7 kann auch nach Abscheidung der Isolationsschicht 8 und des Control Gates 9 zunächst eine endgültige Strukturierung des Control Gates 9 erfolgen und dieses dann als Maske für eine selbstju­ stierende Strukturierung des Floating Gates 7 verwendet wer­ den.

Die Speicherzelle kann statt als Lateralanordnung auch als Vertikalanordnung ausgebildet sein. Dann ist außer einer an­ fänglichen Wannendotierung noch zusätzlich eine komplementäre Dotierung in diesem Fall von zwei Sourceregionen 10, 14 in diese Wannen hinein notwendig. Die Wannen werden dabei analog zum eingangs beschriebenen Verfahren zu Anfang des Prozesses hergestellt. Die Dotierung zur Bildung der Sourceregionen 10, 14 kann nach der Strukturierung des Control Gates 9 und des Floating Gates 7 als selbstjustierender Dotierschritt erfol­ gen.

Nach Fertigstellung der Anordnung erfolgt eine Abscheidung einer schützenden Isolationsschicht über der Speicherzelle sowie eine Kontaktierung der einzelnen Bereiche durch diese Isolationsschicht.

Die erfindungsgemäßen Speicherzellen lassen sich zu Zellen­ feldern analog Fig. 4 zusammenfügen. Dabei sind Wortleitungen WL (0), WL (1), WL (2) jeweils mit den Control Gates 9 der einzelnen Speicherzellen verbunden. Die Bitleitungen BL (0), BL (1), BL (2) werden im vorliegenden Fall aus zwei einzelnen Leitungen gebildet, je eine als Programmierleitung und eine als Leseleitung. Die Leseleitung jeder Bitleitung wird je­ weils mit dem Source- oder dem Drainanschluß des Leseberei­ ches 2 der zugehörigen Speicherzellen verbunden, der verblei­ bende Anschluß des Lesebereiches wird auf 0 V gelegt. Die Programmierleitung wird jeweils mit der dritten Region 12 des Programmierbereiches 3 verbunden.

Der Lesebereich 2 der Speicherzelle, der einen Zelltransistor darstellt, wird nur für Leseoperationen benötigt und kann da­ her für die hierfür nötigen Parameter wie Source-Drain- Spannung, Dicke der Isolationsschicht etc. optimiert werden, beispielsweise Source-Drain-Spannungen im Bereich von 1,0-1,5 V und eine Isolationsschichtdicke von ca. 25 nm.

Der Programmierbereich 3 wird für die Programmieroperation optimiert. So kann eine Tunneloxidschicht 6 mit einer Dicke von etwa 9 nm vorgesehen werden. Die Programmierung der Zelle kann durch ein Anlegen von Spannungen mit BL (prog) = 5 V und WL = -10 V erfolgen, das Löschen der Zelle mit BL (prog) = 0 V und WL = 16 V. Der Programmierbereich kann dabei für diese Spannungsverhältnisse optimiert werden.

Im vorliegenden Fall nach Fig. 4 ist die Zelle so ausgelegt, daß sie ohne einen Auswahltransistor betrieben werden kann. Es kann in einer alternativen Ausführungsform jedoch vorgese­ hen werden, daß für Programmierbereich 3 und/oder Lesebereich 2 ein Auswahltransistor 19 vorgesehen wird. Die Auswahltran­ sistoren 19 werden dabei in die Bitleitung BL vor die Spei­ cherzelle geschaltet. Es wird dabei die Wortleitung nunmehr durch zwei einzelne Leitungen gebildet, eine Zelleitung "Cell" und eine Transistorleitung "Transistor", wobei die Zelleitung mit dem Gateanschluß 9 der Speicherzelle verbun­ den ist und die Transistorleitung mit dem Gateanschluß des Auswahltranssistors.

Im Beispiel nach Fig. 5 ist ein solcher Auswahltransistor 19 für den Programmierbereich 3 vorgesehen, d. h. er ist in die Programmierleitung vor den Programmierbereich 3, und dabei vor den dritten Bereich 12, geschaltet. Ein solcher Auswahl­ transistor kann eine Beeinflussung (Disturb) der Nachbarzel­ len verhindern. Zur Programmierung werden nun die Spannungen BL (prog) = 5 V, WL (Transistor) = 8 V und WL (Cell) = -10 V verwendet. Zum Löschen werden BL (prog) = 0 V und WL (Cell) = 16 V angelegt. Bei entsprechender Auslegung des Auswahl­ transistors sind auch andere Spannungen möglich, beispiels­ weise BL (prog) = 16 V und WL = 0 V.

Es kann wie erwähnt auch ein Auswahltransistor in der Lese­ leitung vorgesehen werden. Dieser ermöglicht insbesondere ein Überprogrammieren der Speicherzelle, d. h. eine Einsatzspan­ nung <0 V.

Claims (18)

1. Nichtflüchtige EPROM-Speicherzelle für integrierte Halb­ leiterschaltkreise mit einem Programmierbereich (3) und ei­ nem Lesebereich (2), wobei
der Lesebereich (2) der Speicherzelle als Transistoranordnung auf einem Substrat (1) ersten Leitfähigkeitstyps ausgebil­ det ist und folgendes aufweist:
eine Sourceregion (10) und eine Drainregion (14) zweiten Leitfähigkeitstyps, die in das Substrat (1) eingebettet sind sowie
ein Floating Gate (7) und ein Control Gate (9), die als leit­ fähige Schichten auf dem Substrat (1) angeordnet sind und durch Isolationsschichten (4, 5, 6, 8) von einander sowie vom Substrat (1) getrennt sind,
und wobei
der Programmierbereich (3) der Speicherzelle als Tunnelfen­ sterbereich (17) ausgebildet ist, der ein Durchtunneln von Ladungsträgern in das Floating Gate (7) ermöglicht und
der Lesebereich (2) baulich getrennt vom Programmierbereich (3) angeordnet ist, wobei sich das Floating Gate (7) als durchgehende leitfähige Schicht vom Lesebereich (2) bis zum Programmierbereich (3) erstreckt
dadurch gekennzeichnet,
daß im Programmierbereich (3) unter dem Tunnelfenster (17) eine dritte, von der Drainregion (14) sowie der Sourceregi­ on (10) getrennte Region (12) zweiten Leitfähigkeitstyps in das Substrat eingebettet ist und
eine Kontaktierung (11) der Sourceregion (10), eine Kontak­ tierung (15) der Drainregion (14) sowie eine Kontaktierung (13) der dritten Region (12) vorgesehen ist.

2. Nichtflüchtige EPROM-Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sich auch das Control Gate (9) als durchgehende leitfähi­ ge Schicht vom Lesebereich (2) bis zum Programmierbereich (3) erstreckt.

3. Nichtflüchtige EPROM-Speicherzelle nach Anspruch 1,
dadurch gekennzeichnet,
daß sich das Control Gate (9) nur über den Lesebereich (2) erstreckt und im Programmierbereich (3) eine weitere, vom Control Gate (9) isolierte leitfähige Schicht (18) auf dem Floating Gate (7) und durch eine Isolationsschicht (6) vom Floating Gate (7) getrennt über dem Tunnelfenster (17) ange­ ordnet ist, und
eine separate Kontaktierung des Control Gates (9) sowie der leitfähigen Schicht (18) über dem Tunnelfenster (17) vorgese­ hen ist.

4. Nichtflüchtige EPROM-Speicherzelle nach Anspruch 3, dadurch gekennzeichnet, daß das Control Gate (9) und die weitere Schicht (18) aus derselben Materialschicht bestehen.

5. Nichtflüchtige Speicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Isolationsschicht (5) zwischen Substrat (1) und Floa­ ting Gate (7) im Lesebereich (2) und die Isolationsschicht (6) zwischen Substrat (1) und Floating Gate (7) im Program­ mierbereich (3) durch dieselbe Materialschicht gebildet wird.

6. Nichtflüchtige Speicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Isolationsschicht (5) zwischen Substrat (1) und Floa­ ting Gate (7) im Lesebereich (2) und die Isolationsschicht (6) zwischen Substrat (1) und Floating Gate (7) im Program­ mierbereich (3) durch unterschiedliche Materialschichten ge­ bildet werden, wobei die Eigenschaften der Materialschichten, insbesondere Dicke, Material und Ausdehnung, in Bezug auf die Leseoperation bzw. Programmieroperation angepaßt sind.

7. Nichtflüchtige Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß die Isolationsschicht (6) im Lesebereich (3) als Tunnel­ oxid mit einer Dicke im Bereich von 5-10 nm ausgebildet ist.

8. Nichtflüchtige Speicherzelle nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, daß die Isolationsschicht (5) im Lesebereich (5) eine Dicke im Bereich von 20-30 nm aufweist.

9. Nichtflüchtige Speicherzelle nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Speicherzelle einen Auswahltransistor für den Pro­ grammierbereich (3) und/oder den Lesebereich (2) aufweist.

10. Nichtflüchtige Speicherzelle nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Speicherzelle derart ausgelegt ist, daß sie im Be­ triebsbereich ohne Auswahltransistor betrieben werden kann.

11. Verfahren zur Herstellung einer nichtflüchtigen EPROM- Speicherzelle mit einem Programmierbereich (3) und einem bau­ lich davon getrennten Lesebereich (2), insbesondere nach ei­ nem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einem gemeinsamer Dotierungsschritt eine Sourceregion (10) und einer Drainregion (14) zweiten Leitfähigkeitstyps im Lesebereich (2) sowie eine dritte Region (12) zweiten Leitfä­ higkeitstyps im Programmierbereich in ein Substrat (1) einge­ bettet werden.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß auf dem Substrat (1) im Programmierbereich (3) sowie im Lesebereich (2) eine einheitliche Materialschicht als Isola­ tionsschicht (5, 6) abgeschieden wird.

13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß auf dem Substrat (1) im Programmierbereich (3) eine Materialschicht als Isolations­ schicht (6) abgeschieden wird, die hinsichtlich ihrer Eigen­ schaften, insbesondere Dicke, Material und Ausdehnung, an die Programmieroperation angepaßt ist und im Lesebereich (2) eine Materialschicht als Isolationsschicht (5) abgeschieden wird, die hinsichtlich ihrer Eigenschaften, insbesondere Dicke, Material und Ausdehnung, an die Leseope­ ration angepaßt ist.

14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß über der Anordnung ein Floating Gate (7) aufgebracht wird, das sich zumindest über den Lesebereich (2) und den Programmierbereich (3) erstreckt.

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß über dem Floating Gate (7) eine durchgehende Isolations­ schicht (8) und ein durchgehendes Control Gate (9) aufge­ bracht wird.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das durchgehende Control Gate (9) in zwei voneinander isolierte Bereiche (9, 18) aufgeteilt wird, wobei der erste Bereich als Control Gate (9) über dem Lesebereich (2) ange­ ordnet ist und der zweite Bereich als weitere leitende Schicht (18) über dem Programmierbereich (3) angeordnet ist.

17. Verfahren nach einem der Ansprüche 15 oder 16, dadurch gekennzeichnet, daß nach dem Aufbringen des Control Gates (9) eine endgültige Strukturierung des Floating Gates (7) erfolgt, wobei das Con­ trol Gate (9) zu einer selbstjustierenden Strukturierung des Floating Gates (7) verwendet wird.

18. Verfahren nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, daß nach dem Aufbringen zumindest einiger der Materialschich­ ten (5, 6, 7, 8, 9) auf dem Substrat (1) eine endgültige Do­ tierung des Substrates (1) erfolgt, wobei die Materialschich­ ten zu einer selbstjustierenden Dotierung des Substrates (1) verwendet werden.