JP4605956B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 86
- 238000004519 manufacturing process Methods 0.000 title claims description 77
- 230000015654 memory Effects 0.000 claims description 217
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 184
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 184
- 238000000034 method Methods 0.000 claims description 182
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 129
- 229920005591 polysilicon Polymers 0.000 claims description 129
- 239000000758 substrate Substances 0.000 claims description 105
- 230000015556 catabolic process Effects 0.000 claims description 90
- 238000007254 oxidation reaction Methods 0.000 claims description 70
- 230000003647 oxidation Effects 0.000 claims description 68
- 239000011229 interlayer Substances 0.000 claims description 48
- 238000002955 isolation Methods 0.000 claims description 19
- 238000000059 patterning Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 137
- 238000009792 diffusion process Methods 0.000 description 109
- 229910052581 Si3N4 Inorganic materials 0.000 description 24
- 238000005530 etching Methods 0.000 description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 24
- 238000000206 photolithography Methods 0.000 description 19
- 238000002513 implantation Methods 0.000 description 15
- 238000005468 ion implantation Methods 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に不揮発性メモリを備えた半導体装置の製造方法に関するものである。
本明細書において、第１導電型とはＰ型又はＮ型であり、第２導電型とは第１導電型とは逆導電型のＮ型又はＰ型である。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Random Access Memory）と称される不揮発性メモリの種類としては、使用ゲート数で大きく分けて、１層ゲート型と２層ゲート型の２種類がある。１層ゲート型としては、例えば特開平６−８５２７５号公報や特表平８−５０６６９３号公報に記載の技術があり、２層ゲート型としては例えば特公平４−８０５４４号公報に記載の技術がある。
【０００３】
図２８に従来例としての１層ゲート型の不揮発性メモリの平面図を示す。
Ｐ型の半導体基板（Ｐ基板）１０１に、Ｎ型拡散層１０３，１０５，１０７と、Ｎ型拡散層からなるコントロールゲート１０９が形成されている。Ｎ型拡散層１０３と１０５は間隔をもって形成され、Ｎ型拡散層１０５と１０７は間隔をもって形成されている。
Ｎ型拡散層１０３と１０５の間の領域を含むＰ基板１０１上に、Ｎ型拡散層１０３及び１０５と一部重複して、ゲート酸化膜（図示は省略）を介して、ポリシリコン膜からなるセレクトゲート１１１が形成されている。
【０００４】
Ｎ型拡散層１０５と１０７の間の領域を含むＰ基板１０１上及びコントロールゲート１０９上に連続して、シリコン酸化膜（図示は省略）を介してポリシリコン膜からなるフローティングゲート１１３が形成されている。Ｎ型拡散層１０５及び１０７付近の領域ではフローティングゲート１１３はメモリ用ゲート酸化膜を介してＮ型拡散層１０５及び１０７と一部重複して配置されている。
【０００５】
この１層ゲート型の不揮発性メモリの消去、すなわちフローティングゲート１１３への電子の注入を行なう場合、Ｎ型拡散層１０３を０Ｖ（ボルト）、Ｎ型拡散層１０７を所定の電位Ｖｐｐに設定し、コントロールゲート１０９とセレクトゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、Ｎ型拡散層１０３，１０５及びセレクトゲート１１１により構成されるトランジスタがオンし、電子がＮ型拡散層１０５からメモリ用ゲート酸化膜を介してフローティングゲート１１３に注入される。
【０００６】
この１層ゲート型の不揮発性メモリの書込み、すなわちフローティングゲート１１３から電子の放出を行なう場合、コントロールゲート１０９を０Ｖ、Ｎ型拡散層１０７をオープンに設定し、Ｎ型拡散層１０３とセレクトゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、Ｎ型拡散層１０３，１０５及びセレクトゲート１１１により構成されるトランジスタがオンし、トンネル効果によってフローティングゲート１１３に注入されている電子がメモリ用ゲート酸化膜を介してＮ型拡散層１０５に引き抜かれる。
【０００７】
１層ゲート型の不揮発性メモリでは、拡散層により形成されるコントロールゲート１０９とポリシリコン膜からなるフローティングゲート１１３を基板平面上で大きく重なり合わせることができ、いわゆるカップリング比を大きくとれる構造になっている。
【０００８】
図２９に従来例としての２層ゲート型の不揮発性メモリの断面図を示す。
Ｐ基板１０１にＮ型拡散層１１７と１１９が間隔をもって形成されている。Ｎ型拡散層１１７と１１９の間のＰ基板１０１上に、Ｎ型拡散層１１７及び１１９と一部重複して、メモリ用ゲート酸化膜１２１を介して、ポリシリコン膜からなるフローティングゲート１２３が形成されている。フローティングゲート１２３上に、シリコン酸化膜１２５を介して、ポリシリコン膜からなるコントロールゲート１２７が形成されている。
【０００９】
この２層ゲート型の不揮発性メモリの消去、すなわちフローティングゲート１２３への電子の注入を行なう場合、Ｎ型拡散層１１９を０Ｖ、Ｎ型拡散層１１７を所定の電位Ｖｐｐに設定し、コントロールゲート１２７に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、電子がＮ型拡散層１１９からメモリ用ゲート酸化膜１２１を介してフローティングゲート１２３に注入される。
【００１０】
この２層ゲート型の不揮発性メモリの書込み、すなわちフローティングゲート１２３から電子の放出を行なう場合、コントロールゲート１２７を０Ｖ、Ｎ型拡散層１１７をオープンに設定し、Ｎ型拡散層１１９に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、トンネル効果によってフローティングゲート１２３に注入されている電子がメモリ用ゲート酸化膜１２１を介してＮ型拡散層１１９に引き抜かれる。
【００１１】
１層ゲート型の不揮発性メモリでは、カップリング比を大きくとることができるので、比較的低電圧でのメモリ書き換えができる。しかし、コントロールゲート１０９をＮ型拡散層によって構成しているので、コントロールゲート１０９に負電圧を印加することができないという問題があった。
【００１２】
２層ゲート型の不揮発性メモリでは、コントロールゲート１２７はポリシリコン膜により構成されているのでコントロールゲート１２７に負電圧の印加を行なうことはできるが、カップリング比が比較的小さいため、１層ゲート型の不揮発性メモリと比較して大電圧の印加が必要となる。
【００１３】
また、不揮発性メモリを搭載する場合、メモリの書換えを行なうために、別途高電圧トランジスタを用意することが多い。この高電圧トランジスタは、高電圧の印加によるゲート酸化膜破壊を防止するため、メモリ素子を構成するメモリ用ゲート酸化膜よりもゲート酸化膜厚を厚くして形成する。図３０を参照してその方法の一例を説明する。
【００１４】
図３０は、二種類の異なる膜厚のゲート酸化膜を形成する工程を示す断面図である。
（１）Ｐ基板１０１表面に素子分離絶縁膜１２９及びシリコン酸化膜１３１を形成する（（ａ）参照）。
（２）通常の写真製版技術により、高電圧トランジスタ領域を被覆し、低電圧トランジスタ領域を含むように開口部を設けたレジストパターン１３３を形成した後、レジストパターン１３３をマスクにして、低電圧トランジスタ領域のシリコン酸化膜１３１をエッチングして選択的に除去する（（ｂ）参照）。
【００１５】
（３）レジストパターン１３３を除去した後、熱酸化処理を施して、低電圧トランジスタ領域のＰ基板１０１表面に低電圧トランジスタ用の低耐圧ゲート酸化膜１３５を形成し、同時に高電圧トランジスタ領域のシリコン酸化膜１３１を成長させて、低耐圧ゲート酸化膜１３５に比べて膜厚が厚い高電圧トランジスタ用の高耐圧ゲート酸化膜１３７を形成する（（ｃ）参照）。このようにして、膜厚が異なる２種類のゲート酸化膜を形成する。
（４）Ｐ基板１０１上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、低耐圧ゲート酸化膜１３５上にゲート電極１３９を形成し、高耐圧ゲート電極１３７上にゲート電極１４１を形成する（（ｄ）参照）。
【００１６】
このような製造方法において、高耐圧ゲート酸化膜１３７は２回に分けた熱酸化工程によって形成された酸化膜（以下、２回酸化膜と称す）により形成され、低電圧ゲート酸化膜１３５は１回の熱酸化工程によって形成された酸化膜（以下、１回酸化膜と称す）により形成される。２回酸化膜は１回酸化膜に比べて膜厚バラツキが大きくなり、信頼性が低下する。
【００１７】
さらに、メモリ書換えのために、低電圧トランジスタ及び高電圧トランジスタに使用されるゲート酸化膜厚とは異なる膜厚のいわゆるトンネル酸化膜を別途形成することが多い。その場合、合計３種類の膜厚のシリコン酸化膜を形成することになる。通常は、前述した方法を応用して形成するが、その場合、最も厚い膜は３回に分けた熱酸化工程によって形成された酸化膜（以下、３回酸化膜と称す）となる。その方法では、３回酸化膜は２回酸化膜よりもさらに膜厚バラツキが大きくなり、トータルの膜厚制御が困難であり、その信頼性が劣化してしまうという問題があった。
【００１８】
さらに、微細化が進んだプロセスなどでトンネル酸化膜厚が低電圧トランジスタのゲート酸化膜厚よりも厚い場合、信頼性が最も要求されるトンネル酸化膜が２回酸化膜となってしまうため、２回酸化膜の形成過程で２回酸化膜の一部を構成するシリコン酸化膜上にレジストパターンが形成されることに起因する信頼性低下が懸念される。
また、トンネル酸化膜厚と低電圧トランジスタのゲート酸化膜厚が近い場合、半導体基板表面に成長する自然酸化膜の存在や、熱酸化処理時に使用する酸化炉の制御性などを考慮すると、これらの膜厚制御はかなり難しいという問題があった。
【００１９】
【発明が解決しようとする課題】
本発明の目的は、不揮発性メモリと他のトランジスタを同時に形成する場合、メモリ用ゲート酸化膜及びトランジスタ用ゲート酸化膜の両ゲート酸化膜の膜厚バラツキを低減し、信頼性を向上させることができる製造方法を提供することである。
【００２０】
【課題を解決するための手段】
参考例の半導体装置は、第１導電型の半導体基板上に形成された第１の絶縁膜と、上記半導体基板の上記第１の絶縁膜に隣接する領域の表面側に、互いに間隔をもって形成された第２導電型の２つの拡散領域と、上記２つの拡散領域間を含む上記半導体基板上に上記２つの拡散領域上に一部重複して形成されたゲート酸化膜と、上記第１の絶縁膜上に形成されたポリシリコン膜からなるコントロールゲートと、上記第１の絶縁膜上及び上記ゲート酸化膜上にわたって形成されたポリシリコン膜からなり、上記第１の絶縁膜上では上記コントロールゲートの上層又は下層に、第２の絶縁膜を介して重複して配置されたフローティングゲートとにより構成される不揮発性メモリを備えているものである。
【００２１】
参考例の半導体装置を構成する不揮発性メモリでは、２層ゲート型で、かつ第１の絶縁膜上でコントロールゲートとフローティングゲートを積層させてカップリング比を大きくとることができるので、従来の２層ゲート型の不揮発性メモリと比較して低電圧での書き換えを行なうことができる。
さらに、コントロールゲートは第１の絶縁膜上に形成されているので、半導体基板とは電気的に分離されており、従来の１層ゲート型の不揮発性メモリでは不可能であったコントロールゲートへの正負の両電圧の印加を実現することができる。
【００２２】
本発明にかかる半導体装置の製造方法の第１の局面は、不揮発性メモリとトランジスタを備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板表面に素子分離のためのフィールド酸化膜と、上記フィールド酸化膜に囲まれた活性領域とを形成し、活性領域表面にトランジスタ用ゲート酸化膜を形成する工程、
（Ｂ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の上記フィールド酸化膜上にコントロールゲート、及び上記トランジスタ用ゲート酸化膜上にトランジスタ用ゲート電極を形成する工程、
（Ｃ）熱酸化処理を施して、上記コントロールゲート表面及び上記トランジスタ用ゲート電極表面に層間シリコン酸化膜を形成する工程、
（Ｄ）メモリ素子領域の活性領域表面のシリコン酸化膜を選択的に除去した後、熱酸化処理を施してメモリ素子領域の活性領域表面にメモリ用ゲート酸化膜を形成する工程、
（Ｅ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の上記層間シリコン酸化膜上、上記フィールド酸化膜上及び上記メモリ用ゲート酸化膜上にわたってフローティングゲートを形成する工程。
【００２３】
製造方法の第１の局面によれば本発明の半導体装置を製造できる。さらに、トランジスタ用ゲート酸化膜及びメモリ用ゲート酸化膜の両ゲート酸化膜を１回酸化膜により形成することができ、両ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。
【００２４】
本発明にかかる半導体装置の製造方法の第２の局面は、不揮発性メモリ、高電圧トランジスタ及び低電圧トランジスタを備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板表面に素子分離のためのフィールド酸化膜と、フィールド酸化膜に囲まれた活性領域とを形成し、活性領域表面にメモリ用ゲート酸化膜を形成する工程、
（Ｂ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の上記メモリ用ゲート酸化膜上及び上記フィールド酸化膜上にわたってフローティングゲートを形成する工程、
（Ｃ）熱酸化処理を施して、上記フローティングゲート表面に層間シリコン酸化膜を形成するとともに、高電圧トランジスタ領域の活性領域表面の上記メモリ用ゲート酸化膜厚を成長させて高電圧トランジスタ用の高耐圧ゲート酸化膜を形成する工程、
（Ｄ）低電圧トランジスタ領域の活性領域表面のシリコン酸化膜を選択的に除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低電圧トランジスタ用の低耐圧ゲート酸化膜を形成するとともに、上記高耐圧ゲート酸化膜厚を成長させる工程、
（Ｅ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の上記フィールド酸化膜上に存在する上記フローティングゲートの少なくとも上層に上記層間シリコン酸化膜を介してコントロールゲートを形成し、上記低耐圧ゲート酸化膜上に低電圧トランジスタ用ゲート電極を形成し、上記高耐圧ゲート酸化膜上に高電圧トランジスタ用ゲート電極を形成する工程。
【００２５】
製造方法の第２の局面によれば本発明の半導体装置を製造できる。さらに、低電圧トランジスタ用の低耐圧ゲート酸化膜及びメモリ用ゲート酸化膜をそれぞれ１回酸化膜により形成することができ、両ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。
さらに、低電圧トランジスタ用ゲート電極及び高電圧トランジスタ用ゲート電極とフローティングゲートを別工程で形成するので、タングステンシリサイドなどによる低電圧トランジスタ用ゲート電極及び高電圧トランジスタ用ゲート電極のシリサイド化が容易である。
【００２６】
本発明にかかる半導体装置の製造方法の第３の局面は、不揮発性メモリ、高電圧トランジスタ及び低電圧トランジスタを備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｆ）を含む。
（Ａ）半導体基板表面に素子分離のためのフィールド酸化膜と、フィールド酸化膜に囲まれた活性領域とを形成し、活性領域表面にゲート酸化膜用シリコン酸化膜を形成する工程、
（Ｂ）少なくともメモリ素子領域の活性領域表面の上記ゲート酸化膜用酸化膜を選択的に除去した後、熱酸化処理を施してメモリ素子領域の活性領域表面に不揮発性メモリ用ゲート酸化膜を形成するとともに、高電圧トランジスタ領域の上記ゲート酸化膜用シリコン酸化膜厚を成長させて高電圧トランジスタ用の高耐圧ゲート酸化膜を形成する工程、
（Ｃ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の上記メモリ用ゲート酸化膜上及び上記フィールド酸化膜上にわたってフローティングゲートを形成し、上記高耐圧ゲート酸化膜上に高電圧トランジスタ用ゲート電極を形成する工程、
（Ｄ）熱酸化処理を施して、上記フローティングゲート表面及び上記高電圧トランジスタ用ゲート電極表面に層間シリコン酸化膜を形成する工程、
（Ｅ）低電圧トランジスタ領域の活性領域表面のシリコン酸化膜を選択的に除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低電圧トランジスタ用の低耐圧ゲート酸化膜を形成する工程、
（Ｆ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の上記フィールド酸化膜上に存在する上記フローティングゲートの少なくとも上層に上記層間シリコン酸化膜を介してコントロールゲートを形成し、上記低耐圧ゲート酸化膜上に低電圧トランジスタ用ゲート電極を形成する工程。
【００２７】
製造方法の第３の局面によれば本発明の半導体装置を製造できる。さらに、低電圧トランジスタ用の低耐圧ゲート酸化膜及びメモリ用ゲート酸化膜をそれぞれ１回酸化膜により形成することができ、両ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。さらに、高電圧トランジスタ用の高耐圧ゲート酸化膜を２回酸化膜により形成することができ、従来技術に比べて高耐圧ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。
【００２８】
【発明の実施の形態】
参考例の半導体装置において、コントロールゲート、フローティングゲート間の上記第２の絶縁膜はシリコン酸化膜ッシリコン窒化膜ッシリコン酸化膜の積層膜により構成されていることが好ましい。その結果、電子が通過しにくいシリコン窒化膜を含む積層膜をコントロールゲート、フローティングゲート間に備えているので、メモリの信頼性を向上させることができる。
【００２９】
参考例の半導体装置において、上記２つの拡散領域の一方の拡散領域上に上記メモリ用ゲート酸化膜よりも薄い膜厚で形成されたトンネル酸化膜を備え、上記フローティングゲートの一部分が上記トンネル酸化膜上にも形成されていてもよい。これにより、カップリング比を向上させることができるので、メモリ特性の設計自由度を向上させることができる。
【００３０】
【実施例】
図１は半導体装置の第１の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。この参考例では１つのメモリ素子のみを示している。図１を参照してこの実施例を説明する。
【００３１】
Ｐ基板１表面に素子分離のためのフィールド酸化膜（第１の絶縁膜）３が例えば４５００〜７０００Å、ここでは５０００Åの膜厚で形成されている。フィールド酸化膜３に囲まれたＰ基板１の活性領域にＮ型拡散層５，７，９が形成されている。Ｎ型拡散層５と７は間隔をもって形成され、Ｎ型拡散層７と９は間隔をもって形成されている。
【００３２】
Ｎ型拡散層５と７の間の領域を含むＰ基板１上表面に、Ｎ型拡散層５及び７と一部重複して、膜厚が例えば４００〜６００Å、ここでは５００Åの高電圧トランジスタ用の高耐圧ゲート酸化膜１１が形成されている。高耐圧ゲート酸化膜１１上に膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるセレクトゲート１３が形成されている。Ｎ型拡散層５，７、高耐圧ゲート酸化膜１１及びセレクトゲート１３は高電圧トランジスタを構成する。
【００３３】
メモリ素子領域のフィールド酸化膜３上に、膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるコントロールゲート１５が形成されている。コントロールゲート１５表面に、膜厚が例えば１５０〜２５０Å、ここでは２００Åの層間シリコン酸化膜（第２の絶縁膜）１７（（Ａ）では図示は省略）が形成されている。
【００３４】
Ｎ型拡散層７と９の間の領域を含むＰ基板１表面に、Ｎ型拡散層７及び９と一部重複して、膜厚が例えば８０〜１１０Å、ここでは１００Åのメモリ用ゲート酸化膜１９が形成されている。メモリ用ゲート酸化膜１９はトンネル酸化膜も兼ねる。層間シリコン酸化膜１７上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたって、膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるフローティングゲート２１が形成されている。
【００３５】
半導体装置の第１の参考例のメモリ素子では、フィールド酸化膜３上でポリシリコン膜からなるコントロールゲート１５及びフローティングゲート２１を層間シリコン酸化膜１７を介して大きく重なり合わせることができ、カップリング比を大きくとることができるので、低電圧でのメモリ書換えができる。さらに、コントロールゲート１５はポリシリコン膜によって形成されているので、コントロールゲート１５に正負の両電圧を印加することができる。
【００３６】
図２は、半導体装置の第１の参考例のメモリ素子をマトリクス配置した場合の一例を示す回路図である。
メモリ素子（セル）がマトリクス配置されている。
横方向（ワードラインＷＬ方向）に並ぶセルｉ０，ｉ１，・のセレクトゲート１３は共通のワードラインＷＬｉに電気的に接続され、コントロールゲート１５は共通のコントロールゲートラインＣＧｉに電気的に接続されている。
縦方向（ビットラインＢｉｔ方向）に並ぶセル０ｉ，１ｉ，・のＮ型拡散層５は共通のビットラインＢｉｔに電気的に接続され、Ｎ型拡散層９は共通のＶＧ（バーチャルグランド）ラインＶＧｉに電気的に接続されている。
ここで、ｉは０又は自然数である。
【００３７】
消去時、例えばワードライン方向に並ぶセル００，０１，…を消去する場合、表１のように各端子をバイアスする。
【００３８】
【表１】
【００３９】
消去するブロックのワードラインＷＬ０及びコントロールゲートラインＣＧ０を所定の電位Ｖｐｐにバイアスし、他のワードラインＷＬｉ及びコントロールゲートラインＣＧｉはＯＶにバイアスし、全てのビットラインＢｉｔｉを０Ｖにバイアスし、全てのＶＧラインＶＧｉをオープン（Ｏｐｅｎ）に設定する。これにより、ワードラインＷＬ０及びコントロールゲートラインＣＧ０に接続されたセル００，０１，…のフローティングゲート２１にメモリ用ゲート酸化膜を介して電子が注入されて、一括消去される。このとき、０ＶにバイアスされたワードラインＷＬｉ及びコントロールゲートラインＣＧｉに接続されたブロックのセルは消去されない。
【００４０】
書込み時、例えばセル００のみを書き込む場合、表２のように各端子をバイアスする。
【００４１】
【表２】
【００４２】
全てのコントロールゲートラインＣＧｉは０Ｖにバイアスし、書き込むセル００に接続されたワードラインＷＬ０及びビットラインＢｉｔ０のみを所定の電位Ｖｐｐにバイアスし、他のワードラインＷＬｉ及び他のビットラインＢｉｔｉは０Ｖにバイアスし、全てのＶＧラインＶＧｉをオープンに設定する。これにより、セル００のフローティングゲート２１に注入されている電子がトンネル効果によってＮ型拡散層７へメモリ用ゲート酸化膜を介して引き抜かれ、セル００のみに選択的に書き込むことができる。
【００４３】
図３及び図４は、半導体装置の第１の参考例を製造するための製造方法の第１の実施例を説明するための工程断面図である。図３は図１（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図、図４は図１（Ａ）のＢ−Ｂ'位置での工程断面図を示す。図１、図３及び図４を参照してこの製造方法の実施例を説明する。
（１）Ｐ基板１上に通常のＬＯＣＯＳ（local oxidation of silicon）法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に例えば２５０〜４００Åの膜厚で犠牲酸化膜２３を形成し、チャネルドープ注入を行なう。Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積し、写真製版技術及びエッチングにより、フィールド酸化膜３上にコントロールゲート１５を形成する（図３（ａ）及び図４（ａ）参照）。
【００４４】
（２）熱酸化処理を施して、コントロールゲート１５表面に例えば１５０〜２５０Åの膜厚で層間シリコン酸化膜１７を形成する。このとき、メモリ素子領域の犠牲酸化膜２３が例えば３５０〜５５０Åの膜厚に成長してシリコン酸化膜２５となる（図３（ｂ）及び図４（ｂ）参照）。
【００４５】
（３）コントロールゲート１５及び高電圧トランジスタ領域のゲート酸化膜２５を覆うようにレジストパターン２７を形成し、メモリ素子領域のシリコン酸化膜２５を選択的に除去する（図３（ｃ）及び図４（ｃ）参照）。
（４）レジストパターン２７を除去した後、熱酸化処理を施してメモリ素子領域のＰ基板１表面に膜厚が例えば９０〜１００Åのメモリ用ゲート酸化膜１９を形成する。このとき、高電圧トランジスタ領域のシリコン酸化膜２５が例えば４００〜６００Åの膜厚に成長して高耐圧ゲート酸化膜１１となる。その後、例えば２５００〜４５００Åの膜厚でポリシリコン膜２９を堆積する（図３（ｄ）及び図４（ｄ）参照）。
【００４６】
（５）写真製版技術及びエッチング技術により、ポリシリコン膜２９から、高電圧トランジスタ領域のフィールド酸化膜３上及び高耐圧ゲート酸化膜１１上にセレクトゲート１３を形成し、メモリ素子領域のメモリ用ゲート酸化膜１９上、フィールド酸化膜３上及びコントロールゲート１５上にわたってフローティングゲート２１を形成する。このとき、図中には示していないが、周辺回路を構成するトランジスタのゲート電極もポリシリコン膜２９から同時に形成できる。その後、イオン注入法により、セレクトゲート１３及びフローティングゲート２１をマスクにして、Ｐ基板１に例えば注入エネルギーは７０ＫｅＶ、ドーズ量は６×１０15／ｃｍ2の条件でリン又はヒ素の注入を行なってＮ型拡散層５，７，９を形成する（図１参照）。
【００４７】
この実施例において、犠牲酸化膜２３を一旦除去した後、熱酸化処理を施して、層間シリコン酸化膜１７及び高電圧トランジスタ領域のゲート酸化膜２５を形成し、メモリ領域のシリコン酸化膜を選択的に除去した後にメモリ用ゲート酸化膜１９を形成するようにしてもよい。この場合、高電圧トランジスタ領域のゲート酸化膜が２回酸化膜となり、膜厚バラツキを抑えることができ、信頼性を向上させることができる。
【００４８】
図５は半導体装置の第２の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。この参考例では１つのメモリ素子のみを示している。図５を参照してこの参考例を説明する。図１に示した第１の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【００４９】
Ｐ基板１表面にフィールド酸化膜３が形成され、Ｐ基板１の活性領域にＮ型拡散層５，７，９が形成されている。Ｎ型拡散層５と７の間の領域を含むＰ基板１上表面に高耐圧ゲート酸化膜１１が形成されている。高耐圧ゲート酸化膜１１上にセレクトゲート１３が形成されている。
【００５０】
メモリ素子領域のフィールド酸化膜３上にコントロールゲート１５が形成されている。コントロールゲート１５上面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜３１（（Ａ）では図示は省略）が形成されている。積層膜３１を構成するシリコン酸化膜の膜厚は例えば１００〜１５０Å、ここでは１５０Åであり、シリコン窒化膜の膜厚は例えば１００〜２００Å、ここでは１５０Åである。
コントロールゲート１５の側面に、膜厚が例えば１５０〜２５０Å、ここでは２００Åのポリシリコン酸化膜サイドウォール３３が形成されている。
積層膜３１及びポリシリコン酸化膜サイドウォール３３は本発明にかかる半導体装置の第２の絶縁膜を構成する。
【００５１】
Ｎ型拡散層７と９の間の領域を含むＰ基板１表面にメモリ用ゲート酸化膜１９が形成されている。積層膜３１上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたってポリシリコン膜からなるフローティングゲート２１が形成されている。
【００５２】
半導体装置の第２の参考例のメモリ素子では、コントロールゲート１５とフローティングゲート２１の間に、電子が通過しにくいシリコン窒化膜を含む積層膜３１を備えているので、メモリの信頼性を向上させることができる。
【００５３】
図６は半導体装置の第２の参考例を製造するための製造方法の第２の実施例を説明するための工程断面図であり、図５（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図を示す。図５（Ａ）のＢ−Ｂ'位置での工程断面図は図４と同じである。図４から図６を参照してこの製造方法の実施例を説明する。
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に犠牲酸化膜２３を形成し、チャネルドープ注入を行なう。Ｐ基板１上全面にポリシリコン膜を堆積し、さらにその上に膜厚が例えば１００〜１５０Åのシリコン酸化膜及び膜厚が１００〜２００Åのシリコン窒化膜からなる積層膜３０を形成する。写真製版技術及びエッチング技術により、フィールド酸化膜３上にコントロールゲート１５及びその上面に積層膜３０を形成する（図４（ａ）及び図６（ａ）参照）。
【００５４】
（２）熱酸化処理を施して、コントロールゲート１５の側面に例えば１５０〜２５０Åの膜厚でポリシリコン酸化膜サイドウォール３３を形成する。このとき、積層膜３０のシリコン窒化膜の再酸化により、シリコン窒化膜の上面に膜厚が例えば５〜５０Åのシリコン酸化膜が形成されて、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層膜からなる積層膜３１が形成される。同時に、犠牲酸化膜２３が成長してシリコン酸化膜２５となる（図４（ｂ）及び図６（ｂ）参照）。
【００５５】
（３）図３（ｃ）及び図４（ｃ）を参照して説明した工程と同様にして、レジストパターン２７を形成し、低電圧トランジスタ領域のシリコン酸化膜２５を選択的に除去する（図４（ｃ）及び図６（ｃ）参照）。
（４）図３（ｄ）及び図４（ｄ）を参照して説明した工程と同様にして、レジストパターン２７を除去した後、熱酸化処理を施してメモリ素子領域にメモリ用ゲート酸化膜１９を形成し、高電圧トランジスタ領域に高耐圧ゲート酸化膜１１を形成し、その後、ポリシリコン膜２９を堆積する（図４（ｄ）及び図６（ｄ）参照）。
【００５６】
（５）図１を参照して説明した工程と同様にして、写真製版技術及びエッチング技術により、ポリシリコン膜２９からセレクトゲート１３及びフローティングゲート２１を形成する。その後、イオン注入法によりＮ型拡散層５，７，９を形成する（図５参照）。
【００５７】
この実施例によれば、コントロールゲート１５上面と側面の絶縁膜の種類もしくは膜厚又はその両方を異ならせることができる。これにより、カップリング比を上げるための自由度を向上させることができ、さらにプロセスの選択性も向上させることができる。
【００５８】
この実施例において、犠牲酸化膜２３を一旦除去した後、熱酸化処理を施して、ポリシリコン酸化膜サイドウォール３３及び高電圧トランジスタ領域のゲート酸化膜２５を形成し、メモリ領域のシリコン酸化膜を選択的に除去した後にメモリ用ゲート酸化膜１９を形成するようにしてもよい。この場合、高電圧トランジスタ領域のゲート酸化膜が２回酸化膜となり、膜厚バラツキを抑えることができ、信頼性を向上させることができる。
【００５９】
また、この実施例において、ポリシリコン酸化膜サイドウォール３３を熱酸化により形成しているが、図６（ａ）の状態でＨＴＯ膜（高温酸化膜）を堆積し、エッチバックによりＨＴＯ膜サイドウォールを形成するようにしてもよい。ただし、エッチバックにより高電圧トランジスタ領域及び低電圧トランジスタ領域の活性領域表面のメモリ用ゲート酸化膜２３も除去されるので、高耐圧ゲート酸化膜の前身となるシリコン酸化膜を形成するための熱酸化処理が必要である。
【００６０】
図７は半導体装置の第３の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。この参考例では１つのメモリ素子のみを示している。図７を参照してこの参考例を説明する。図１に示した第１の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【００６１】
Ｐ基板１表面にフィールド酸化膜３が形成され、Ｐ基板１の活性領域にＮ型拡散層５，７，９が形成されている。Ｎ型拡散層５と７の間の領域を含むＰ基板１上に高耐圧ゲート酸化膜１１を介してセレクトゲート１３が形成されている。
【００６２】
メモリ素子領域のフィールド酸化膜３上にコントロールゲート１５及びコントロールゲート１５表面に層間シリコン酸化膜１７が形成されている。Ｎ型拡散層７と９の間の領域を含むＰ基板１表面にメモリ用ゲート酸化膜１９が形成されている。層間シリコン酸化膜１７上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたってフローティングゲート２１が形成されている。
【００６３】
フィールド酸化膜３上に、コントロールゲート１５と同じ膜厚をもつポリシリコン膜３５が形成されている。ポリシリコン膜３５の表面に層間シリコン酸化膜１７と同じ膜厚をもつシリコン酸化膜３７（（Ａ）では図示は省略）が形成されている。シリコン酸化膜３７上にフローティングゲート２１と同じ膜厚をもつポリシリコン膜３９が形成されている。ポリシリコン膜３５、シリコン酸化膜３７及びポリシリコン膜３９は容量を構成する。
【００６４】
図８は半導体装置の第３の参考例を製造するための製造方法の第３の実施例を説明するための工程断面図であり、図７（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図を示す。図７（Ａ）のＢ−Ｂ'位置での工程断面図は図４と同じである。図４、図７及び図８を参照してこの製造方法の実施例を説明する。
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行ない、犠牲酸化膜２３の形成、チャネルドープ注入を行なった後、Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、フィールド酸化膜３上にコントロールゲート１５及び容量下層のポリシリコン膜３５を形成する（図４（ａ）及び図８（ａ）参照）。
【００６５】
（２）熱酸化処理を施して、コントロールゲート１５表面及びポリシリコン膜３５表面に例えば１５０〜２５０Åの膜厚で層間シリコン酸化膜１７及び３７を形成する。同時に、犠牲酸化膜２３が成長してシリコン酸化膜２５となる（図４（ｂ）及び図８（ｂ）参照）。
（３）コントロールゲート１５、ポリシリコン膜３５及び高電圧トランジスタ領域のシリコン酸化膜２５上を覆うようにレジストパターン４１を形成し、低電圧トランジスタ領域のシリコン酸化膜２５を選択的に除去する（図４（ｃ）及び図８（ｃ）参照）。
【００６６】
（４）図３（ｄ）及び図４（ｄ）を参照して説明した工程と同様にして、レジストパターン４１を除去した後、熱酸化処理を施してメモリ素子領域にメモリ用ゲート酸化膜１９を形成し、高電圧トランジスタ領域のシリコン酸化膜２５を成長させて高耐圧ゲート酸化膜１１を形成し、その後、Ｐ基板１上全面にポリシリコン膜２９を堆積する（図４（ｄ）及び図８（ｄ）参照）。
【００６７】
（５）写真製版技術及びエッチング技術により、ポリシリコン膜２９からセレクトゲート１３、フローティングゲート２１、及びシリコン酸化膜３７上に容量上層のポリシリコン膜３９を形成する。これにより、ポリシリコン膜３５、シリコン酸化膜３７及びポリシリコン膜３９からなる容量を同時に形成することができる。
その後、イオン注入法によりＮ型拡散層５，７，９を形成する（図７参照）。
【００６８】
この実施例では、容量のポリシリコン膜３５，３９間の絶縁膜としてシリコン酸化膜３７を用いているが、図６を参照して説明した製造方法と同様にして、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜で形成することもできる。
【００６９】
図９は半導体装置の第４の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。この参考例では１つのメモリ素子のみを示している。図９を参照してこの参考例を説明する。図１に示した第１の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【００７０】
この参考例で第１の参考例と異なる点は、セレクトゲート１４がコントロールゲート１５と同時に形成されたポリシリコン膜から形成されている点と、セレクトゲート１４の下に１回酸化膜からなる高電圧トランジスタ用の高耐圧ゲート酸化膜１２が形成されている点と、セレクトゲート１４の表面にシリコン酸化膜１８が形成されている点である。高耐圧ゲート酸化膜１２の膜厚は例えば４００〜６００Å、ここでは５００Åである。セレクトゲート１４の膜厚は例えば２５００〜４５００Å、ここでは３５００Åである。シリコン酸化膜１８の膜厚は例えば１５０〜２５０Å、ここでは２００Åである。図９（Ａ）ではシリコン酸化膜１８の図示は省略している。
【００７１】
図１０及び図１１は半導体装置の第４の参考例を製造するための製造方法の第４の実施例を説明するための工程断面図である。図１０は図９（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図、図１１は図９（Ａ）のＢ−Ｂ'位置での工程断面図を示す。図９から図１１を参照してこの製造方法の実施例を説明する。
【００７２】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に２５０〜４００Åの膜厚で犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して、活性領域に例えば４００〜６００Åの膜厚で高耐圧ゲート酸化膜１２を形成する。Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、メモリ素子形成領域のフィールド酸化膜３上にコントロールゲート１５を形成し、高電圧トランジスタ形成領域の高耐圧ゲート酸化膜１２上及びフィールド酸化膜３上にわたってセレクトゲート１４を形成する（図１０（ａ）及び図１１（ａ）参照）。
【００７３】
（２）熱酸化処理を施して、例えば１５０〜２５０Åの膜厚でセレクトゲート１４表面にシリコン酸化膜１８を形成し、コントロールゲート１５表面に層間シリコン酸化膜１７を形成する。このとき、メモリ素子領域の高耐圧ゲート酸化膜１２の膜厚が成長してシリコン酸化膜４３となる（図１０（ｂ）及び図１１（ｂ）参照）。
【００７４】
（３）セレクトゲート１４及びコントロールゲート１５を覆うようにレジストパターン４５を形成し、メモリ素子領域のシリコン酸化膜４３を選択的に除去する（図１０（ｃ）及び図１１（ｃ）参照）。
（４）レジストパターン４５を除去した後、熱酸化処理を施してメモリ素子領域のＰ基板１表面にメモリ用ゲート酸化膜１９を形成する。その後、ポリシリコン膜２９を堆積する（図１０（ｄ）及び図１１（ｄ）参照）。
【００７５】
（５）写真製版技術及びエッチング技術により、メモリ用ゲート酸化膜１９上、フィールド酸化膜３上及びコントロールゲート１５上にわたってポリシリコン膜２９からフローティングゲート２１を形成する。このとき、図中には示していないが、周辺回路を構成するトランジスタのゲート電極もポリシリコン膜２９から同時に形成できる。その後、イオン注入法により、セレクトゲート１４及びフローティングゲート２１をマスクにして、Ｐ基板１に例えば注入エネルギーは７０ＫｅＶ、ドーズ量は６×１０15／ｃｍ2の条件でリン又はヒ素の注入を行なってＮ型拡散層５，７，９を形成する（図９参照）。
【００７６】
この実施例では、高電圧トランジスタ用の高耐圧ゲート酸化膜１２とメモリ用ゲート酸化膜１９を別々に形成するので、異なる膜厚のゲート酸化膜をそれぞれ１回の熱酸化処理で形成できる。これにより、例えば図３０を用いて説明したような従来方法で高電圧トランジスタ用の高耐圧ゲート酸化膜を形成するのに比べて、高耐圧ゲート酸化膜１２の形成中にレジストパターンが付着することはないので、より高品質な高電圧トランジスタ用の高耐圧ゲート酸化膜を得ることができる。
【００７７】
この実施例で、セレクトゲート１４を形成した後に活性領域上の酸化膜を全面除去し、コントロールゲート１５上の層間シリコン酸化膜１７、セレクトゲート１４上のポリシリコン酸化膜１８及びメモリ用ゲート酸化膜１９を同時に形成するようにしてもよい。これにより、従来技術のようにはレジストパターン除去中にメモリ用ゲート酸化膜１９形成領域のＰ基板１が露出してしまうという問題が無くなる。
【００７８】
さらに、メモリ用ゲート酸化膜１９を形成する時（工程（４））には、高耐圧ゲート酸化膜１２はすでにセレクトゲート１４で覆われているので、後工程での熱酸化処理の影響を受けない。これにより、高電圧トランジスタ用の高耐圧ゲート酸化膜１２の膜厚バラツキを抑制でき、膜厚制御も容易になる。
【００７９】
また、この実施例では、図１０（ａ）及び図１１（ａ）を参照して説明した工程（１）で、Ｐ基板１の活性領域表面に高電圧トランジスタ用の高耐圧ゲート酸化膜１２を形成し、その上にセレクトゲート１４としてのポリシリコン膜を形成しているが、本発明はこれに限定されるのもではなく、膜厚が例えば１２５〜２５０Åの低電圧トランジスタ用ゲート酸化膜を形成し、その上に低電圧トランジスタ用ゲート電極を形成するようにしてもよい。これにより、低電圧トランジスタ用ゲート酸化膜を１回酸化膜により形成することができ、膜厚バラツキを抑制でき、その信頼性を向上させることができる。
【００８０】
また、この実施例ではコントロールゲート１５とフローティングゲート２１間の絶縁膜を層間シリコン酸化膜１７で形成しているが、本発明はこれに限定されるものではない。例えば図６を参照して説明した製造方法と同様にして、コントロールゲート１５上面とフローティングゲート２１間の絶縁膜をシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜で形成してもよい。
また、図８を参照して説明した製造方法と同様にして、下層がコントロールゲート１５と同時に形成したポリシリコン膜、上層がフローティングゲート２１と同時に形成したポリシリコン膜からなる容量パターンを同時に形成するようにしてもよい。
【００８１】
図１２は半導体装置の第５の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。この参考例では１つのメモリ素子のみを示している。図１２を参照してこの参考例を説明する。図９に示した第４の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【００８２】
Ｐ基板１表面にフィールド酸化膜３が形成されている。フィールド酸化膜３で囲まれたＰ基板１の活性領域を含む領域にＮ型の埋め込み拡散層４７が形成されている。埋め込み拡散層４７の両側にＮ型拡散層４９，５１が形成されている。Ｐ基板１の活性領域には、Ｎ型拡散層４９と間隔をもって形成されたＮ型拡散層５と、Ｎ型拡散層５１と間隔をもって形成されたＮ型拡散層９も形成されている。
【００８３】
Ｎ型拡散層５と４９の間の領域を含むＰ基板１上に、Ｎ型拡散層５，４９と一部重複して、高耐圧ゲート酸化膜１２を介してセレクトゲート１４が形成されている。セレクトゲート１４の表面にシリコン酸化膜１８（図１２（Ａ）では図示は省略）が形成されている。
メモリ素子領域のフィールド酸化膜３上にコントロールゲート１５及びコントロールゲート１５表面に層間シリコン酸化膜１７（図１２（Ａ）では図示は省略）が形成されている。Ｎ型拡散層９と５１の間の領域を含むＰ基板１表面に、Ｎ型拡散層９，５１と一部重複してメモリ用ゲート酸化膜１９が形成されている。
【００８４】
埋め込み拡散層４７表面の一部分に、メモリの書込み及び消去時の電荷の通り道となるトンネル酸化膜５３が例えば９０〜１００Å、ここでは９０Åの膜厚で形成されている。埋め込み拡散層４７表面のトンネル酸化膜５３の周囲には、メモリ用ゲート酸化膜１９と同時に形成されたシリコン酸化膜５５が形成されている。
層間シリコン酸化膜１７上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたってフローティングゲート５７が形成されている。フローティングゲート５７の一部分は、トンネル酸化膜５３及びシリコン酸化膜５５上にも形成されている。
【００８５】
半導体装置の第５の参考例では、メモリ用ゲート酸化膜１９よりも膜厚が薄いトンネル酸化膜５３を設けているので、トンネル酸化膜５３を介してメモリの書込み及び消去を行なうことができ、メモリ特性の設計の自由度を向上させることができる。
【００８６】
図１３及び図１４は半導体装置の第５の参考例を製造するための製造方法の第５の実施例を説明するための工程断面図である。図１３は図１２（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図、図１４は図１２（Ａ）のＢ−Ｂ'位置での工程断面図を示す。図１２から図１４を参照してこの製造方法の実施例を説明する。
【００８７】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に２５０〜４００Åの膜厚で犠牲酸化膜を形成する。イオン注入法により、Ｐ基板１のトンネル酸化膜領域の周辺に例えば注入エネルギーは８０ＫｅＶ、ドーズ量は８×１０13／ｃｍ2のイオン注入条件でリンを注入して埋め込み拡散層４７を形成した後、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して、活性領域に例えば４００〜６００Åの膜厚で高耐圧ゲート酸化膜１２を形成する。Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、メモリ素子形成領域のフィールド酸化膜３上にコントロールゲート１５を形成し、高電圧トランジスタ形成領域の高耐圧ゲート酸化膜１２上及びフィールド酸化膜３上にわたってセレクトゲート１４を形成する（図１３（ａ）及び図１４（ａ）参照）。
【００８８】
（２）活性領域上の酸化膜を全面除去した後に熱酸化処理を施して、例えば１５０〜２５０Åの膜厚でシリコン酸化膜１６を形成する。同時にセレクトゲート１４表面にシリコン酸化膜１８が形成され、コントロールゲート１５表面に層間シリコン酸化膜１７が形成される（図１３（ｂ）及び図１４（ｂ）参照）。
【００８９】
（３）トンネル酸化膜領域のみ開口したレジストパターン４６を形成し、レジストパターン４６をマスクにしてトンネル酸化膜領域のシリコン酸化膜１６を選択的に除去する（図１３（ｃ）及び図１４（ｃ）参照）。
（４）レジストパターン４６を除去した後、熱酸化処理を施してメモリ素子領域のＰ基板１表面に例えば９０〜１００Åの膜厚でトンネル酸化膜５３を形成する。このとき、トンネル酸化膜領域周辺の領域及び他の活性領域表面のシリコン酸化膜１６は例えば２５０〜３５０Åの膜厚に成長してシリコン酸化膜５５及びメモリ用ゲート酸化膜１９となる。その後、ポリシリコン膜２９を堆積する（図１３（ｄ）及び図１４（ｄ）参照）。
【００９０】
（５）写真製版技術及びエッチング技術により、メモリ用ゲート酸化膜１９上、シリコン酸化膜５５、トンネル酸化膜５３、フィールド酸化膜３上及びコントロールゲート１５上にわたってポリシリコン膜２９からフローティングゲート２１を形成する。このとき、図中には示していないが、周辺回路を構成するトランジスタのゲート電極もポリシリコン膜２９から同時に形成できる。その後、イオン注入法により、セレクトゲート１４及びフローティングゲート２１をマスクにして、Ｐ基板１に例えば注入エネルギーは７０ＫｅＶ、ドーズ量は６×１０15／ｃｍ2の条件でリン又はヒ素の注入を行なってＮ型拡散層５，９，４９，５１を形成する（図１２参照）。
【００９１】
この実施例では、トンネル酸化膜５３、高耐圧ゲート酸化膜１２及びメモリ用ゲート酸化膜１９の膜厚をそれぞれ自由に設定できる。さらに、トンネル酸化膜５３及び高耐圧ゲート酸化膜１２を１回酸化膜で形成できるので、各酸化膜の信頼性を確保でき、膜厚バラツキを抑制することができる。
【００９２】
また、この実施例ではコントロールゲート１５とフローティングゲート５７間の絶縁膜を層間シリコン酸化膜１７で形成しているが、本発明はこれに限定されるものではない。例えば図６を参照して説明した製造方法と同様にして、コントロールゲート１５上面とフローティングゲート５７間の絶縁膜をシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜で形成してもよい。
また、図８を参照して説明した製造方法と同様にして、下層がコントロールゲート１５と同時に形成したポリシリコン膜、上層がフローティングゲート５７と同時に形成したポリシリコン膜からなる容量パターンを同時に形成するようにしてもよい。
【００９３】
図１５は半導体装置の第６の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。（Ｅ）の位置をＤ−Ｄ'とする。この参考例では１つのメモリ素子のみを示している。図１５を参照してこの参考例を説明する。図１に示した第１の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【００９４】
Ｐ基板１表面に素子分離のためのフィールド酸化膜３が形成され、Ｐ基板１の活性領域にＮ型拡散層５，７，９が形成されている。
Ｎ型拡散層５と７の間の領域を含むＰ基板１上表面に、Ｎ型拡散層５及び７と一部重複して、膜厚が例えば４００〜６００Å、ここでは５００Åの高電圧トランジスタ用の高耐圧ゲート酸化膜６１が形成されている。高耐圧ゲート酸化膜６１上に膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるセレクトゲート６２が形成されている。Ｎ型拡散層５，７、高耐圧ゲート酸化膜６１及びセレクトゲート６２は高電圧トランジスタを構成する。
【００９５】
Ｎ型拡散層７と９の間の領域を含むＰ基板１表面に、Ｎ型拡散層７及び９と一部重複して、膜厚が例えば９０〜１００Å、ここでは９０Åのメモリ用ゲート酸化膜６３が形成されている。メモリ用ゲート酸化膜６３はトンネル酸化膜も兼ねる。
メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたって、膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるフローティングゲート６５が形成されている。フローティングゲート６５表面に、膜厚が例えば１５０〜２５０Å、ここでは２００Åの層間シリコン酸化膜（第２の絶縁膜）６７（図１５（Ａ）では図示は省略）が形成されている。
【００９６】
メモリ素子領域のフィールド酸化膜３上及び層間シリコン酸化膜６７上にわたって、膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるコントロールゲート６９が形成されている。
低電圧トランジスタ領域（（Ａ）では図示は省略）の活性領域表面に、膜厚が例えば１２５〜１５０Å、ここでは１５０Åの低電圧トランジスタ用の低耐圧ゲート酸化膜７１が形成されている。低耐圧ゲート酸化膜７１上に膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなる低電圧トランジスタ用ゲート電極７３が形成されている（（Ｅ）参照）。図示は省略するが、低電圧トランジスタ用ゲート電極７３の紙面垂直方向の両端側に対応する活性領域にＮ型拡散層がそれぞれ形成されている。
【００９７】
半導体装置の第６の参考例のメモリ素子では、フィールド酸化膜３上でポリシリコン膜からなるフローティングゲート６５及びコントロールゲート６９を層間シリコン酸化膜６７を介して大きく重なり合わせることができ、カップリング比を大きくとることができるので、低電圧でのメモリ書換えができる。さらに、コントロールゲート６９はポリシリコン膜によって形成されているので、コントロールゲート６９に正負の両電圧を印加することができる。
【００９８】
図１６及び図１７は半導体装置の第６の参考例を製造するための製造方法の第６の実施例を説明するための工程断面図である。図１６は図１５（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図、図１７は図１５（Ａ）のＢ−Ｂ'位置での工程断面図を示す。図１５から図１７を参照してこの製造方法の実施例を説明する。
【００９９】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に２５０〜４００Åの膜厚で犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して、活性領域に例えば９０〜１００Åの膜厚でメモリ用ゲート酸化膜６３を形成する。Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたってフローティングゲート６５を形成する（図１６（ａ）及び図１７（ａ）参照）。
【０１００】
（２）熱酸化処理を施して、フローティングゲート６５表面に例えば４００〜６００Åの膜厚で層間シリコン酸化膜６７を形成する。このとき、高電圧トランジスタ領域及び低電圧トランジスタ領域のメモリ用ゲート酸化膜６３が例えば２００〜３００Åの膜厚に成長してシリコン酸化膜７５となる（図１６（ｂ）及び図１７（ｂ）参照）。
【０１０１】
（３）フローティングゲート６５及び高電圧トランジスタ領域のシリコン酸化膜７５を覆うようにレジストパターン７７を形成し、低電圧トランジスタ領域のシリコン酸化膜７５を選択的に除去する（図１６（ｃ）及び図１７（ｃ）参照）。
（４）レジストパターン７７を除去した後、熱酸化処理を施してメモリ素子領域のＰ基板１表面に膜厚が例えば１２５〜２５０Åの低耐圧ゲート酸化膜７１を形成する。このとき、高電圧トランジスタ領域のシリコン酸化膜７５が例えば４００〜６００Åの膜厚に成長して高耐圧ゲート酸化膜６１となる。その後、Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜７９を堆積する（図１６（ｄ）及び図１７（ｄ）参照）。
【０１０２】
（５）写真製版技術及びエッチング技術により、ポリシリコン膜７９をパターニングして、メモリ素子領域にフィールド酸化膜３上及びフローティングゲート６５上にわたってコントロールゲート６９を形成し、高耐圧ゲート酸化膜６１上にセレクトゲート６２を形成し、ゲート電極７１上に低電圧トランジスタ用ゲート電極７３を形成する。その後、イオン注入法により、セレクトゲート６２、フローティングゲート６５及びゲート電極７３をマスクにして、Ｐ基板１に例えば注入エネルギーは７０ＫｅＶ、ドーズ量は６×１０15／ｃｍ2の条件でリン又はヒ素の注入を行なってＮ型拡散層５，７，９及び低電圧トランジスタ用のＮ型拡散層を形成する（図１５参照）。
【０１０３】
この実施例では、メモリ用ゲート酸化膜（トンネル酸化膜）６３と低電圧トランジスタ用の低耐圧ゲート酸化膜７１を別々に形成するので、異なる膜厚のゲート酸化膜をそれぞれ１回の熱酸化処理で形成できる。これにより、低耐圧ゲート酸化膜７１がメモリ用ゲート酸化膜６３よりも薄い場合でも両膜の信頼性を確保することができ、膜厚バラツキを抑制することができる。
【０１０４】
この実施例では、メモリ用ゲート酸化膜６３を熱酸化により成長させたシリコン酸化膜７５をさらに熱酸化して高電圧トランジスタ用の高耐圧ゲート酸化膜６１を形成している。しかし、シリコン酸化膜７５を形成する熱酸化処理は層間シリコン酸化膜６７の形成を兼ねているので、その熱酸化処理における両層間シリコン酸化膜６７，７５の膜厚ターゲットが大きく異なる場合には高電圧トランジスタ領域のシリコン酸化膜７５を一旦除去してから再度シリコン酸化膜を形成する必要がある。この場合、フローティングゲート６５表面の層間シリコン酸化膜６７又はシリコン酸化膜７５のいずれかを保護するための写真製版技術及び酸化膜エッチング工程の追加が必要である。
【０１０５】
図１８は半導体装置の第７の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。（Ｅ）の位置をＤ−Ｄ'とする。この参考例では１つのメモリ素子のみを示している。図１８を参照してこの参考例を説明する。図１５に示した第６の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【０１０６】
Ｐ基板１表面にフィールド酸化膜３が形成され、Ｐ基板１の活性領域にＮ型拡散層５，７，９が形成されている。Ｎ型拡散層５と７の間の領域を含むＰ基板１上表面に高耐圧ゲート酸化膜６１が形成されている。高耐圧ゲート酸化膜６１上にセレクトゲート６２が形成されている。
【０１０７】
Ｎ型拡散層７と９の間の領域を含むＰ基板１表面にメモリ用ゲート酸化膜６３が形成されている。メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたってフローティングゲート６５が形成されている。
フローティングゲート６５上面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜８１（（Ａ）では図示は省略）が形成されている。積層膜８１を構成するシリコン酸化膜の膜厚は例えば１００〜１５０Å、ここでは１５０Åであり、シリコン窒化膜の膜厚は例えば１００〜２００Å、ここでは１５０Åである。フローティングゲート６５の側面に、膜厚が例えば１５０〜２５０Å、ここでは２００Åのポリシリコン酸化膜サイドウォール８２が形成されている。
積層膜８１及びポリシリコン酸化膜サイドウォール８２は本発明にかかる半導体装置の第２の絶縁膜を構成する。
【０１０８】
フィールド酸化膜３上及び積層膜８１上にわたってコントロールゲート６９が形成されている。
低電圧トランジスタ領域（（Ａ）では図示は省略）に低耐圧ゲート酸化膜７１及びゲート電極７３が形成されている（（Ｅ）参照）。図示は省略するが、低電圧トランジスタ用ゲート電極７３の紙面垂直方向の両端側に対応する活性領域にＮ型拡散層がそれぞれ形成されている。
【０１０９】
半導体装置の第７の参考例のメモリ素子では、フローティングゲート６５とコントロールゲート６９の間に、電子が通過しにくいシリコン窒化膜を含む積層膜８１を備えているので、メモリの信頼性を向上させることができる。
【０１１０】
図１９は半導体装置の第７の参考例を製造するための製造方法の第７の実施例を説明するための工程断面図であり、図１８（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。図１８（Ａ）のＢ−Ｂ'位置での工程断面図は図１７と同じである。図１７から図１９を参照してこの製造方法の実施例を説明する。
【０１１１】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して、活性領域表面にメモリ用ゲート酸化膜６３を形成する。Ｐ基板１上全面にポリシリコン膜を堆積し、さらにその上に膜厚が例えば１００〜１５０Åのシリコン酸化膜厚が１００〜２００Åのシリコン窒化膜からなる積層膜８０を形成する。写真製版技術及びエッチング技術により、メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたってフローティングゲート６５及びその上面に積層膜８０を形成する（図１７（ａ）及び図１９（ａ）参照）。
【０１１２】
（２）熱酸化処理を施して、フローティングゲート６５の側面に例えば１５０〜２５０Åの膜厚でポリシリコン酸化膜サイドウォール８２を形成する。このとき、積層膜８０のシリコン窒化膜の再酸化により、シリコン窒化膜の上面に膜厚が例えば５〜５０Åのシリコン酸化膜が形成されて、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層膜からなる積層膜８１が形成される。同時に、高電圧トランジスタ領域及び低電圧トランジスタ領域のメモリ用ゲート酸化膜６３が成長してシリコン酸化膜７５となる（図１７（ｂ）及び図１９（ｂ）参照）。
【０１１３】
（３）図１６（ｃ）及び図１７（ｃ）を参照して説明した工程と同様にして、レジストパターン７７を形成し、低電圧トランジスタ領域のシリコン酸化膜７５を選択的に除去する（図１７（ｃ）及び図１９（ｃ）参照）。
（４）図１６（ｄ）及び図１７（ｄ）を参照して説明した工程と同様にして、レジストパターン７７を除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低耐圧ゲート酸化膜７１を形成し、高電圧トランジスタ領域に高耐圧ゲート酸化膜６１を形成し、その後、ポリシリコン膜７９を堆積する（図１７（ｄ）及び図１９（ｄ）参照）。
【０１１４】
（５）図１５を参照して説明した工程と同様にして、写真製版技術及びエッチング技術により、ポリシリコン膜７９からセレクトゲート６２、コントロールゲート６９及び低電圧トランジスタ用ゲート電極７３を形成する。その後、イオン注入法によりＮ型拡散層５，７，９及び低電圧トランジスタ用のＮ型拡散層を形成する（図１８参照）。
【０１１５】
この実施例では、メモリ用ゲート酸化膜６３を熱酸化により成長させたシリコン酸化膜７５をさらに熱酸化して高電圧トランジスタ用の高耐圧ゲート酸化膜６１を形成している。ここで、シリコン酸化膜７５を形成する熱酸化処理はポリシリコン酸化膜サイドウォール８２の形成を兼ねている。その熱酸化処理におけるシリコン酸化膜７５及びポリシリコン酸化膜サイドウォール８２の膜厚ターゲットが大きく異なる場合、フローティングゲート６５表面の積層膜８１及びポリシリコン酸化膜サイドウォール８２を保護するための写真製版技術及び酸化膜エッチング工程を追加し、シリコン酸化膜７５を選択的に除去して活性領域表面を再度熱酸化することにより、高電圧トランジスタ領域に所望の膜厚のシリコン酸化膜を形成することができる。
【０１１６】
また、この実施例において、ポリシリコン酸化膜サイドウォール８２を熱酸化により形成しているが、図１９（ａ）の状態でＨＴＯ膜を堆積し、エッチバックによりＨＴＯ膜サイドウォールを形成するようにしてもよい。ただし、エッチバックにより高電圧トランジスタ領域及び低電圧トランジスタ領域の活性領域表面のメモリ用ゲート酸化膜６３も除去されるので、高耐圧ゲート酸化膜の前身となるシリコン酸化膜を形成するための熱酸化処理が必要である。
【０１１７】
図２０は半導体装置の第８の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。（Ｅ）の位置をＤ−Ｄ'とする。この参考例では１つのメモリ素子のみを示している。図２０を参照してこの参考例を説明する。図１５に示した第６の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【０１１８】
Ｐ基板１表面にフィールド酸化膜３が形成され、メモリ素子領域のＰ基板１の活性領域にＮ型拡散層５，７，９が形成されている。Ｎ型拡散層５と７の間の領域を含むＰ基板１上に高耐圧ゲート酸化膜６１を介してセレクトゲート６２が形成されている。
【０１１９】
Ｎ型拡散層７と９の間の領域を含むＰ基板１表面にメモリ用ゲート酸化膜６３が形成されている。メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたってフローティングゲート６５が形成されている。フローティングゲート６５表面に層間シリコン酸化膜６７が形成されている。フィールド酸化膜３上及び層間シリコン酸化膜６７上にわたってコントロールゲート６９が形成されている。
低電圧トランジスタ領域（（Ａ）では図示は省略）に低耐圧ゲート酸化膜７１及びゲート電極７３が形成されている（（Ｅ）参照）。
【０１２０】
フィールド酸化膜３上に、フローティングゲート６５と同じ膜厚をもつポリシリコン膜８３が形成されている。ポリシリコン膜８３の表面に層間シリコン酸化膜６７と同じ膜厚をもつシリコン酸化膜８４が形成されている。シリコン酸化膜８４上にコントロールゲート６９と同じ膜厚をもつポリシリコン膜８５が形成されている。ポリシリコン膜８３、シリコン酸化膜８４及びポリシリコン膜８５は容量を構成する。
【０１２１】
図２１は半導体装置の第８の参考例を製造するための製造方法の第８の実施例を説明するための工程断面図であり、図２０（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。図２０（Ａ）のＢ−Ｂ'位置での工程断面図は図１７と同様である。図１７、図２０及び図２１を参照してこの製造方法の実施例を説明する。
【０１２２】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して、活性領域表面にメモリ用ゲート酸化膜６３を形成する。Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたってフローティングゲート６５を形成し、フィールド酸化膜３上に容量下層のポリシリコン膜８３を形成する（図１７（ａ）及び図２１（ａ）参照）。
【０１２３】
（２）熱酸化処理を施して、フローティングゲート６５表面及びポリシリコン膜８３表面に例えば１５０〜２５０Åの膜厚で層間シリコン酸化膜６７及び８７を形成する。高電圧トランジスタ領域及び低電圧トランジスタ領域のメモリ用ゲート酸化膜６３が成長してシリコン酸化膜７５となる（図１７（ｂ）及び図２１（ｂ）参照）。
【０１２４】
（３）フローティングゲート６５、ポリシリコン膜８３及び高電圧トランジスタ領域のシリコン酸化膜７５上を覆うようにレジストパターン８６を形成し、低電圧トランジスタ領域のシリコン酸化膜７５を選択的に除去する（図１７（ｃ）及び図２１（ｃ）参照）。
【０１２５】
（４）図１６（ｄ）及び図１７（ｄ）を参照して説明した工程と同様にして、レジストパターン８６を除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低耐圧ゲート酸化膜７１を形成し、高電圧トランジスタ領域のシリコン酸化膜７５を成長させて高耐圧ゲート酸化膜６１を形成し、その後、Ｐ基板１上全面にポリシリコン膜７９を堆積する（図１７（ｄ）及び図２１（ｄ）参照）。
【０１２６】
（５）写真製版技術及びエッチング技術により、ポリシリコン膜７９からセレクトゲート６２、コントロールゲート６９、及びシリコン酸化膜８４上に容量上層のポリシリコン膜８５を形成する。これにより、ポリシリコン膜８３、シリコン酸化膜８４及びポリシリコン膜８５からなる容量を同時に形成することができる。
その後、イオン注入法によりＮ型拡散層５，７，９及び低電圧トランジスタ用のＮ型拡散層を形成する（図２０参照）。
【０１２７】
この実施例では、容量のポリシリコン膜８３，８５間の絶縁膜としてシリコン酸化膜８４を用いているが、図１９を参照して説明した製造方法と同様にして、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜で形成することもできる。
【０１２８】
図２２は半導体装置の第９の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。（Ｅ）の位置をＤ−Ｄ'とする。この参考例では１つのメモリ素子のみを示している。図２２を参照してこの参考例を説明する。図１２に示した第５の参考例及び図１５に示した第６の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【０１２９】
Ｐ基板１表面にフィールド酸化膜３が形成されている。フィールド酸化膜３で囲まれたＰ基板１の活性領域を含む領域にＮ型の埋め込み拡散層４７が形成されている。埋め込み拡散層４７の両側にＮ型拡散層４９，５１が形成されている。Ｐ基板１の活性領域には、Ｎ型拡散層４９と間隔をもって形成されたＮ型拡散層５と、Ｎ型拡散層５１と間隔をもって形成されたＮ型拡散層９も形成されている。
【０１３０】
Ｎ型拡散層９と５１の間の領域を含むＰ基板１表面に、Ｎ型拡散層９，５１と一部重複して、膜厚が例えば２００〜３００Å、ここでは２５０Åのメモリ用ゲート酸化膜８７が形成されている。
埋め込み拡散層４７表面の一部分にトンネル酸化膜５３が形成されている。埋め込み拡散層４７表面のトンネル酸化膜５３の周囲には、メモリ用ゲート酸化膜８７と同時に形成されたシリコン酸化膜８８が形成されている。
【０１３１】
メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜８７上にわたってフローティングゲート８９が形成されている。フローティングゲート８９の一部分はトンネル酸化膜５３及びシリコン酸化膜８８上にも形成されている。フローティングゲート８９表面にシリコン酸化膜（第２の絶縁膜）９０が形成されている。フィールド酸化膜３上及びシリコン酸化膜９０上にわたってコントロールゲート６９が形成されている。
【０１３２】
Ｎ型拡散層５と４９の間の領域を含むＰ基板１上に、Ｎ型拡散層５，４９と一部重複して、高耐圧ゲート酸化膜６１を介してセレクトゲート６２が形成されている。
低電圧トランジスタ領域（（Ａ）では図示は省略）に低耐圧ゲート酸化膜７１及びゲート電極７３が形成されている（（Ｅ）参照）。
【０１３３】
半導体装置の第９の参考例では、メモリ用ゲート酸化膜８７よりも膜厚が薄いトンネル酸化膜５３を設けているので、トンネル酸化膜５３を介してメモリの書込み及び消去を行なうことができ、メモリ特性の設計の自由度を向上させることができる。
【０１３４】
図２３及び図２４は半導体装置の第９の参考例を製造するための製造方法の第９の実施例を説明するための工程断面図である。図２３は図２２（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。図２４は図２２（Ａ）のＢ−Ｂ'位置での工程断面図を示す。図２２から図２４を参照してこの製造方法の実施例を説明する。
【０１３５】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。イオン注入法により、Ｐ基板１のトンネル酸化膜領域の周辺に例えば注入エネルギーは８０ＫｅＶ、ドーズ量は８×１０13／ｃｍ2のイオン注入条件でリンを注入して埋め込み拡散層４７を形成する。フィールド酸化膜３により画定された活性領域表面に犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して活性領域に例えば１５０〜２５０Åの膜厚でシリコン酸化膜９１を形成する。トンネル酸化膜領域のみ開口したレジストパターン９２を形成し、レジストパターン９２をマスクにしてトンネル酸化膜領域のシリコン酸化膜９１を選択的に除去する（図２３（ａ）及び図２４（ａ）参照）。
【０１３６】
（２）レジストパターン９２を除去した後、熱酸化処理を施してトンネル酸化膜領域のＰ基板１表面に例えば９０〜１００Åの膜厚でトンネル酸化膜５３を形成する。このとき、トンネル酸化膜領域周辺の領域及び他の活性領域表面のシリコン酸化膜９１は例えば２５０〜３５０Åの膜厚に成長してシリコン酸化膜８８及びメモリ用ゲート酸化膜８７となる。
Ｐ基板１上全面にポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、メモリ素子領域のメモリ用ゲート酸化膜８７上、フィールド酸化膜３上、シリコン酸化膜８８上及びトンネル酸化膜５３上にわたってフローティングゲート８９を形成する（図２３（ｂ）及び図２４（ｂ）参照）。
【０１３７】
（３）熱酸化処理を施して、フローティングゲート８９の表面に例えば１５０〜２５０Åの膜厚でシリコン酸化膜９０を形成する。このとき、高電圧トランジスタ領域及び低電圧トランジスタ領域のメモリ用ゲート酸化膜８７は成長して膜厚が例えば３５０〜４５０Åのシリコン酸化膜９３となる（図２３（ｃ）及び図２４（ｃ）参照）。
【０１３８】
（４）フローティングゲート８９を覆うようにレジストパターン９４を形成し、高電圧トランジスタ領域及び低電圧トランジスタ領域の活性領域表面のシリコン酸化膜９３を選択的に除去する（図２３（ｄ）及び図２４（ｄ）参照）。
【０１３９】
（５）レジストパターン９４を除去した後、熱酸化処理を施して高電圧トランジスタ領域及び低電圧トランジスタ領域の活性領域表面には例えば３５０〜４５０Åの膜厚でシリコン酸化膜９５を形成する。低電圧トランジスタ領域を開口するようにしてレジストパターン７７を形成し、低電圧トランジスタ領域の活性領域表面のシリコン酸化膜９５を選択的に除去する（図２３（ｅ）及び図２４（ｅ）参照）。
【０１４０】
（６）図１６（ｄ）及び図１７（ｄ）を参照して説明した工程と同様にして、レジストパターン７７を除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低耐圧ゲート酸化膜７１を形成し、高電圧トランジスタ領域に高耐圧ゲート酸化膜６１を形成し、その後、ポリシリコン膜を堆積する。図１５を参照して説明した工程と同様にして、写真製版技術及びエッチング技術により、セレクトゲート６２、コントロールゲート６９及び低電圧トランジスタ用ゲート電極７３を形成する。その後、イオン注入法によりＮ型拡散層５，９，４９，５１及び低電圧トランジスタ用のＮ型拡散層を形成する（図２２参照）。
【０１４１】
この実施例では、トンネル酸化膜５３、高耐圧ゲート酸化膜６１、低耐圧ゲート酸化膜７１及びメモリ用ゲート酸化膜８７の膜厚をそれぞれ自由に設定できる。さらに、トンネル酸化膜５３及び低耐圧ゲート酸化膜７１を１回酸化膜で形成でき、高耐圧ゲート酸化膜６１及びメモリ用ゲート酸化膜８７を２回酸化膜で形成できるので、各酸化膜の信頼性を確保でき、膜厚バラツキを抑制することができる。
【０１４２】
また、この実施例ではコントロールゲート６９とフローティングゲート８９間の絶縁膜をシリコン酸化膜９０で形成しているが、本発明はこれに限定されるものではない。例えば図１９を参照して説明した製造方法と同様にして、フローティングゲート８９上面とコントロールゲート６９間の絶縁膜をシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜で形成してもよい。この場合、フローティングゲートとコントロールゲートの間の容量が後工程の酸化処理に影響されることが少なくなり、メモリ特性を向上させることができる。
また、図２１を参照して説明した製造方法と同様にして、下層がフローティングゲート８９と同時に形成したポリシリコン膜、上層がコントロールゲート６９と同時に形成したポリシリコン膜からなる容量パターンを同時に形成するようにしてもよい。
【０１４３】
図２５は半導体装置の第１０の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。（Ｅ）の位置をＤ−Ｄ'とする。この参考例では１つのメモリ素子のみを示している。図２５を参照してこの参考例を説明する。図１５に示した第６の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【０１４４】
この参考例で第６の参考例と異なる点は、セレクトゲート９７がフローティングゲート６５と同時に形成されたポリシリコン膜から形成されている点と、セレクトゲート９７の下に２回酸化膜からなる高電圧トランジスタ用の高耐圧ゲート酸化膜９６が形成されている点と、セレクトゲート９７の表面にシリコン酸化膜６８が形成されている点である。高耐圧ゲート酸化膜９６の膜厚は例えば４００〜６００Å、ここでは５００Åである。セレクトゲート９７の膜厚は例えば２５００〜４５００Å、ここでは３５００Åである。シリコン酸化膜６８の膜厚は例えば１５０〜２５０Å、ここでは２００Åである。図２５（Ａ）ではシリコン酸化膜６８の図示は省略している。
【０１４５】
図２６及び図２７は半導体装置の第１０の参考例を製造するための製造方法の第１０の実施例を説明するための工程断面図である。図２６は図２５（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。図２７は図２５（Ａ）のＢ−Ｂ'位置での工程断面図を示す。図２５から図２７を参照してこの製造方法の実施例を説明する。
【０１４６】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して、活性領域に膜厚が例えば３５０〜４５０Åのシリコン酸化膜を形成する。そのシリコン酸化膜を写真製版技術及びエッチング技術により、高電圧トランジスタ領域のみを残して選択的に除去する。熱酸化処理を施してメモリ素子領域及び低電圧トランジスタ領域の活性領域表面にメモリ用ゲート酸化膜６３を形成する。このとき、高電圧トランジスタ領域のシリコン酸化膜が例えば４００〜６００Åの膜厚に成長して高耐圧ゲート酸化膜９６となる。Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたってフローティングゲート６５を形成し、高電圧トランジスタ領域のフィールド酸化膜３上及び高耐圧ゲート酸化膜９６上にわたってセレクトゲート９７を形成する（図２６（ａ）及び図２７（ａ）参照）。
【０１４７】
（２）熱酸化処理を施して、例えば１５０〜２５０Åの膜厚でセレクトゲート９７表面にシリコン酸化膜６８を形成し、フローティングゲート６５表面に層間シリコン酸化膜６７を形成する。このとき、低電圧トランジスタ領域のメモリ用ゲート酸化膜６３が成長してシリコン酸化膜９８となる（図２６（ｂ）及び図２７（ｂ）参照）。
【０１４８】
（３）フローティングゲート６５及びセレクトゲート９７を覆うようにレジストパターン７７を形成し、低電圧トランジスタ領域のシリコン酸化膜９８を選択的に除去する（図２６（ｃ）及び図２７（ｃ）参照）。
【０１４９】
（４）レジストパターン７７を除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低耐圧ゲート酸化膜７１を形成する。その後、Ｐ基板１上全面にポリシリコン膜７９を堆積する（図１７（ｄ）及び図２１（ｄ）参照）。
【０１５０】
（５）写真製版技術及びエッチング技術により、ポリシリコン膜７９からコントロールゲート６９及び低電圧トランジスタ用ゲート電極７３を形成する。その後、イオン注入法によりＮ型拡散層５，７，９及び低電圧トランジスタ用のＮ型拡散層を形成する（図２５参照）。
【０１５１】
この実施例では、フローティングゲート６５とコントロールゲート６９間の絶縁膜として層間シリコン酸化膜６７を用いているが、図１９を参照して説明した製造方法と同様にして、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜で形成することもできる。
また、図２１を参照して説明した製造方法と同様にして、下層がフローティングゲート６５と同時に形成したポリシリコン膜、上層がコントロールゲート６９と同時に形成したポリシリコン膜からなる容量パターンを同時に形成するようにしてもよい。
【０１５２】
以上、本発明の実施例及び参考例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１５６】
【発明の効果】
請求項１に記載の製造方法では、活性領域表面にトランジスタ用ゲート酸化膜を形成する工程（Ａ）、メモリ素子領域のフィールド酸化膜上にコントロールゲート、及びトランジスタ用ゲート酸化膜上にトランジスタ用ゲート電極を形成する工程（Ｂ）、コントロールゲート表面及びトランジスタ用ゲート電極表面に層間シリコン酸化膜を形成する工程（Ｃ）、メモリ素子領域の活性領域表面にメモリ用ゲート酸化膜を形成する工程（Ｄ）、メモリ素子領域の層間シリコン酸化膜上、フィールド酸化膜上及びメモリ用ゲート酸化膜上にわたってフローティングゲートを形成する工程（Ｅ）を含むようにしたので、本発明の半導体装置を製造できる。さらに、トランジスタ用ゲート酸化膜及びメモリ用ゲート酸化膜の両ゲート酸化膜を１回酸化膜により形成することができ、両ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。
【０１５７】
請求項２に記載の製造方法では、活性領域表面にメモリ用ゲート酸化膜を形成する工程（Ａ）、メモリ素子領域のメモリ用ゲート酸化膜上及びフィールド酸化膜上にわたってフローティングゲートを形成する工程（Ｂ）、フローティングゲート表面に層間シリコン酸化膜を形成するとともに、高電圧トランジスタ領域の活性領域表面のメモリ用ゲート酸化膜厚を成長させて高電圧トランジスタ用の高耐圧ゲート酸化膜を形成する工程（Ｃ）、低電圧トランジスタ領域の活性領域表面に低電圧トランジスタ用の低耐圧ゲート酸化膜を形成するとともに、高耐圧ゲート酸化膜厚を成長させる工程（Ｄ）、メモリ素子領域のフィールド酸化膜上に存在するフローティングゲートの少なくとも上層に層間シリコン酸化膜を介してコントロールゲートを形成し、低耐圧ゲート酸化膜上に低電圧トランジスタ用ゲート電極を形成し、高耐圧ゲート酸化膜上に高電圧トランジスタ用ゲート電極を形成する工程（Ｅ）を含むようにしたので、本発明の半導体装置を製造できる。さらに、低電圧トランジスタ用の低耐圧ゲート酸化膜及びメモリ用ゲート酸化膜をそれぞれ１回酸化膜により形成することができ、両ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。
【０１５８】
請求項３に記載の製造方法では、活性領域表面にゲート酸化膜用シリコン酸化膜を形成する工程（Ａ）、メモリ素子領域の活性領域表面に不揮発性メモリ用ゲート酸化膜を形成するとともに、高電圧トランジスタ領域のゲート酸化膜用シリコン酸化膜厚を成長させて高電圧トランジスタ用の高耐圧ゲート酸化膜を形成する工程（Ｂ）、メモリ素子領域のメモリ用ゲート酸化膜上及びフィールド酸化膜上にわたってフローティングゲートを形成し、高耐圧ゲート酸化膜上に高電圧トランジスタ用ゲート電極を形成する工程（Ｃ）、フローティングゲート表面及び高電圧トランジスタ用ゲート電極表面に層間シリコン酸化膜を形成する工程（Ｄ）、低電圧トランジスタ領域の活性領域表面に低電圧トランジスタ用の低耐圧ゲート酸化膜を形成する工程（Ｅ）、メモリ素子領域のフィールド酸化膜上に存在するフローティングゲートの少なくとも上層に層間シリコン酸化膜を介してコントロールゲートを形成し、低耐圧ゲート酸化膜上に低電圧トランジスタ用ゲート電極を形成する工程（Ｆ）を含むようにしたので、本発明の半導体装置を製造できる。さらに、低電圧トランジスタ用の低耐圧ゲート酸化膜及びメモリ用ゲート酸化膜をそれぞれ１回酸化膜により形成することができ、両ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。さらに、高電圧トランジスタ用の高耐圧ゲート酸化膜を２回酸化膜により形成することができ、従来技術に比べて高耐圧ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。
【図面の簡単な説明】
【図１】 半導体装置の第１の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。
【図２】 同参考例のメモリ素子をマトリクス配置した場合の一例を示す回路図である。
【図３】 製造方法の第１の実施例を説明するための工程断面図であり、図１（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図である。
【図４】 製造方法の第１の実施例、第２の実施例及び第３の実施例を説明するための工程断面図であり、図１（Ａ）のＢ−Ｂ'位置での工程断面図である。
【図５】 半導体装置の第２の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。
【図６】 製造方法の第２の実施例を説明するための工程断面図であり、図５（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図を示す。
【図７】 半導体装置の第３の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。
【図８】 製造方法の第３の実施例を説明するための工程断面図であり、図７（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図を示す。
【図９】 半導体装置の第４の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。
【図１０】 製造方法の第４の実施例を説明するための工程断面図であり、図９（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図を示す。
【図１１】 製造方法の第４の実施例を説明するための工程断面図であり、図９（Ａ）のＢ−Ｂ'位置での工程断面図を示す。
【図１２】 半導体装置の第５の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。
【図１３】 製造方法の第５の実施例を説明するための工程断面図であり、図１２（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図を示す。
【図１４】 製造方法の第５の実施例であり、図１２（Ａ）のＢ−Ｂ'位置での工程断面図を示す。
【図１５】 半導体装置の第６の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。
【図１６】 製造方法の第６の実施例を説明するための工程断面図であり、図１５（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図である。
【図１７】 製造方法の第６の実施例、第７の実施例及び第８の実施例を説明するための工程断面図であり、図１５（Ａ）のＢ−Ｂ'位置での工程断面図である。
【図１８】 半導体装置の第７の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。
【図１９】 製造方法の第７の実施例を説明するための工程断面図であり、図１８（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。
【図２０】 半導体装置の第８の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。
【図２１】 製造方法の第８の実施例を説明するための工程断面図であり、図２０（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。
【図２２】 半導体装置の第９の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。
【図２３】 製造方法の第９の実施例を説明するための工程断面図であり、図２２（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。
【図２４】 製造方法の第９の実施例を説明するための工程断面図であり、図２２（Ａ）のＢ−Ｂ'位置での工程断面図を示す。
【図２５】 半導体装置の第１０の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。
【図２６】 製造方法の第１０の実施例を説明するための工程断面図であり、図２５（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。
【図２７】 製造方法の第１０の実施例を説明するための工程断面図であり、図２５（Ａ）のＢ−Ｂ'位置での工程断面図を示す。
【図２８】 従来例としての１層ゲート型の不揮発性メモリを示す平面図である。
【図２９】 従来例としての２層ゲート型の不揮発性メモリを示す断面図である。
【図３０】 二種類の異なる膜厚のゲート酸化膜を形成する工程を示す断面図である。
【符号の説明】
１ Ｐ型の半導体基板（Ｐ基板）
３ フィールド酸化膜
５，７，９，４９，５１ Ｎ型拡散層
１１，１２，６１，９６ 高耐圧ゲート酸化膜
１３，１４，９７ セレクトゲート
１５，６９ コントロールゲート
１７，６７，９０ 層間シリコン酸化膜
１８，２５，４３，５５ シリコン酸化膜
１９，６３，８７ メモリ用ゲート酸化膜
２１，５７，６５，８９ フローティングゲート
２３ 犠牲酸化膜
２７，４１，４５，７７，８６，９２，９４ レジストパターン
２９，７９ ポリシリコン膜
３０，８０ シリコン酸化膜／シリコン窒化膜の積層膜
３１，８１ シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜
３３，８２ ポリシリコン酸化膜サイドウォール
３５，８３ 容量の下層ポリシリコン膜
３７，８４ 容量のシリコン酸化膜
３９，８５ 容量の上層ポリシリコン膜
４７ 埋め込み拡散層
５３ トンネル酸化膜
７１ 低耐圧ゲート酸化膜
７３ 低電圧トランジスタ用ゲート酸化膜
７５，８８，９１，９３，９５，９８ シリコン酸化膜
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に不揮発性メモリを備えた半導体装置の製造方法に関するものである。
本明細書において、第１導電型とはＰ型又はＮ型であり、第２導電型とは第１導電型とは逆導電型のＮ型又はＰ型である。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Random Access Memory）と称される不揮発性メモリの種類としては、使用ゲート数で大きく分けて、１層ゲート型と２層ゲート型の２種類がある。１層ゲート型としては、例えば特開平６−８５２７５号公報や特表平８−５０６６９３号公報に記載の技術があり、２層ゲート型としては例えば特公平４−８０５４４号公報に記載の技術がある。
【０００３】
図２８に従来例としての１層ゲート型の不揮発性メモリの平面図を示す。
Ｐ型の半導体基板（Ｐ基板）１０１に、Ｎ型拡散層１０３，１０５，１０７と、Ｎ型拡散層からなるコントロールゲート１０９が形成されている。Ｎ型拡散層１０３と１０５は間隔をもって形成され、Ｎ型拡散層１０５と１０７は間隔をもって形成されている。
Ｎ型拡散層１０３と１０５の間の領域を含むＰ基板１０１上に、Ｎ型拡散層１０３及び１０５と一部重複して、ゲート酸化膜（図示は省略）を介して、ポリシリコン膜からなるセレクトゲート１１１が形成されている。
【０００４】
Ｎ型拡散層１０５と１０７の間の領域を含むＰ基板１０１上及びコントロールゲート１０９上に連続して、シリコン酸化膜（図示は省略）を介してポリシリコン膜からなるフローティングゲート１１３が形成されている。Ｎ型拡散層１０５及び１０７付近の領域ではフローティングゲート１１３はメモリ用ゲート酸化膜を介してＮ型拡散層１０５及び１０７と一部重複して配置されている。
【０００５】
この１層ゲート型の不揮発性メモリの消去、すなわちフローティングゲート１１３への電子の注入を行なう場合、Ｎ型拡散層１０３を０Ｖ（ボルト）、Ｎ型拡散層１０７を所定の電位Ｖｐｐに設定し、コントロールゲート１０９とセレクトゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、Ｎ型拡散層１０３，１０５及びセレクトゲート１１１により構成されるトランジスタがオンし、電子がＮ型拡散層１０５からメモリ用ゲート酸化膜を介してフローティングゲート１１３に注入される。
【０００６】
この１層ゲート型の不揮発性メモリの書込み、すなわちフローティングゲート１１３から電子の放出を行なう場合、コントロールゲート１０９を０Ｖ、Ｎ型拡散層１０７をオープンに設定し、Ｎ型拡散層１０３とセレクトゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、Ｎ型拡散層１０３，１０５及びセレクトゲート１１１により構成されるトランジスタがオンし、トンネル効果によってフローティングゲート１１３に注入されている電子がメモリ用ゲート酸化膜を介してＮ型拡散層１０５に引き抜かれる。
【０００７】
１層ゲート型の不揮発性メモリでは、拡散層により形成されるコントロールゲート１０９とポリシリコン膜からなるフローティングゲート１１３を基板平面上で大きく重なり合わせることができ、いわゆるカップリング比を大きくとれる構造になっている。
【０００８】
図２９に従来例としての２層ゲート型の不揮発性メモリの断面図を示す。
Ｐ基板１０１にＮ型拡散層１１７と１１９が間隔をもって形成されている。Ｎ型拡散層１１７と１１９の間のＰ基板１０１上に、Ｎ型拡散層１１７及び１１９と一部重複して、メモリ用ゲート酸化膜１２１を介して、ポリシリコン膜からなるフローティングゲート１２３が形成されている。フローティングゲート１２３上に、シリコン酸化膜１２５を介して、ポリシリコン膜からなるコントロールゲート１２７が形成されている。
【０００９】
この２層ゲート型の不揮発性メモリの消去、すなわちフローティングゲート１２３への電子の注入を行なう場合、Ｎ型拡散層１１９を０Ｖ、Ｎ型拡散層１１７を所定の電位Ｖｐｐに設定し、コントロールゲート１２７に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、電子がＮ型拡散層１１９からメモリ用ゲート酸化膜１２１を介してフローティングゲート１２３に注入される。
【００１０】
この２層ゲート型の不揮発性メモリの書込み、すなわちフローティングゲート１２３から電子の放出を行なう場合、コントロールゲート１２７を０Ｖ、Ｎ型拡散層１１７をオープンに設定し、Ｎ型拡散層１１９に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、トンネル効果によってフローティングゲート１２３に注入されている電子がメモリ用ゲート酸化膜１２１を介してＮ型拡散層１１９に引き抜かれる。
【００１１】
１層ゲート型の不揮発性メモリでは、カップリング比を大きくとることができるので、比較的低電圧でのメモリ書き換えができる。しかし、コントロールゲート１０９をＮ型拡散層によって構成しているので、コントロールゲート１０９に負電圧を印加することができないという問題があった。
【００１２】
２層ゲート型の不揮発性メモリでは、コントロールゲート１２７はポリシリコン膜により構成されているのでコントロールゲート１２７に負電圧の印加を行なうことはできるが、カップリング比が比較的小さいため、１層ゲート型の不揮発性メモリと比較して大電圧の印加が必要となる。
【００１３】
また、不揮発性メモリを搭載する場合、メモリの書換えを行なうために、別途高電圧トランジスタを用意することが多い。この高電圧トランジスタは、高電圧の印加によるゲート酸化膜破壊を防止するため、メモリ素子を構成するメモリ用ゲート酸化膜よりもゲート酸化膜厚を厚くして形成する。図３０を参照してその方法の一例を説明する。
【００１４】
図３０は、二種類の異なる膜厚のゲート酸化膜を形成する工程を示す断面図である。
（１）Ｐ基板１０１表面に素子分離絶縁膜１２９及びシリコン酸化膜１３１を形成する（（ａ）参照）。
（２）通常の写真製版技術により、高電圧トランジスタ領域を被覆し、低電圧トランジスタ領域を含むように開口部を設けたレジストパターン１３３を形成した後、レジストパターン１３３をマスクにして、低電圧トランジスタ領域のシリコン酸化膜１３１をエッチングして選択的に除去する（（ｂ）参照）。
【００１５】
（３）レジストパターン１３３を除去した後、熱酸化処理を施して、低電圧トランジスタ領域のＰ基板１０１表面に低電圧トランジスタ用の低耐圧ゲート酸化膜１３５を形成し、同時に高電圧トランジスタ領域のシリコン酸化膜１３１を成長させて、低耐圧ゲート酸化膜１３５に比べて膜厚が厚い高電圧トランジスタ用の高耐圧ゲート酸化膜１３７を形成する（（ｃ）参照）。このようにして、膜厚が異なる２種類のゲート酸化膜を形成する。
（４）Ｐ基板１０１上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、低耐圧ゲート酸化膜１３５上にゲート電極１３９を形成し、高耐圧ゲート電極１３７上にゲート電極１４１を形成する（（ｄ）参照）。
【００１６】
このような製造方法において、高耐圧ゲート酸化膜１３７は２回に分けた熱酸化工程によって形成された酸化膜（以下、２回酸化膜と称す）により形成され、低電圧ゲート酸化膜１３５は１回の熱酸化工程によって形成された酸化膜（以下、１回酸化膜と称す）により形成される。２回酸化膜は１回酸化膜に比べて膜厚バラツキが大きくなり、信頼性が低下する。
【００１７】
さらに、メモリ書換えのために、低電圧トランジスタ及び高電圧トランジスタに使用されるゲート酸化膜厚とは異なる膜厚のいわゆるトンネル酸化膜を別途形成することが多い。その場合、合計３種類の膜厚のシリコン酸化膜を形成することになる。通常は、前述した方法を応用して形成するが、その場合、最も厚い膜は３回に分けた熱酸化工程によって形成された酸化膜（以下、３回酸化膜と称す）となる。その方法では、３回酸化膜は２回酸化膜よりもさらに膜厚バラツキが大きくなり、トータルの膜厚制御が困難であり、その信頼性が劣化してしまうという問題があった。
【００１８】
さらに、微細化が進んだプロセスなどでトンネル酸化膜厚が低電圧トランジスタのゲート酸化膜厚よりも厚い場合、信頼性が最も要求されるトンネル酸化膜が２回酸化膜となってしまうため、２回酸化膜の形成過程で２回酸化膜の一部を構成するシリコン酸化膜上にレジストパターンが形成されることに起因する信頼性低下が懸念される。
また、トンネル酸化膜厚と低電圧トランジスタのゲート酸化膜厚が近い場合、半導体基板表面に成長する自然酸化膜の存在や、熱酸化処理時に使用する酸化炉の制御性などを考慮すると、これらの膜厚制御はかなり難しいという問題があった。
【００１９】
【発明が解決しようとする課題】
本発明の目的は、不揮発性メモリと他のトランジスタを同時に形成する場合、メモリ用ゲート酸化膜及びトランジスタ用ゲート酸化膜の両ゲート酸化膜の膜厚バラツキを低減し、信頼性を向上させることができる製造方法を提供することである。
【００２０】
【課題を解決するための手段】
参考例の半導体装置は、第１導電型の半導体基板上に形成された第１の絶縁膜と、上記半導体基板の上記第１の絶縁膜に隣接する領域の表面側に、互いに間隔をもって形成された第２導電型の２つの拡散領域と、上記２つの拡散領域間を含む上記半導体基板上に上記２つの拡散領域上に一部重複して形成されたゲート酸化膜と、上記第１の絶縁膜上に形成されたポリシリコン膜からなるコントロールゲートと、上記第１の絶縁膜上及び上記ゲート酸化膜上にわたって形成されたポリシリコン膜からなり、上記第１の絶縁膜上では上記コントロールゲートの上層又は下層に、第２の絶縁膜を介して重複して配置されたフローティングゲートとにより構成される不揮発性メモリを備えているものである。
【００２１】
参考例の半導体装置を構成する不揮発性メモリでは、２層ゲート型で、かつ第１の絶縁膜上でコントロールゲートとフローティングゲートを積層させてカップリング比を大きくとることができるので、従来の２層ゲート型の不揮発性メモリと比較して低電圧での書き換えを行なうことができる。
さらに、コントロールゲートは第１の絶縁膜上に形成されているので、半導体基板とは電気的に分離されており、従来の１層ゲート型の不揮発性メモリでは不可能であったコントロールゲートへの正負の両電圧の印加を実現することができる。
【００２２】
本発明にかかる半導体装置の製造方法の第１の局面は、不揮発性メモリとトランジスタを備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板表面に素子分離のためのフィールド酸化膜と、上記フィールド酸化膜に囲まれた活性領域とを形成し、活性領域表面にトランジスタ用ゲート酸化膜を形成する工程、
（Ｂ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の上記フィールド酸化膜上にコントロールゲート、及び上記トランジスタ用ゲート酸化膜上にトランジスタ用ゲート電極を形成する工程、
（Ｃ）熱酸化処理を施して、上記コントロールゲート表面及び上記トランジスタ用ゲート電極表面に層間シリコン酸化膜を形成する工程、
（Ｄ）メモリ素子領域の活性領域表面のシリコン酸化膜を選択的に除去した後、熱酸化処理を施してメモリ素子領域の活性領域表面にメモリ用ゲート酸化膜を形成する工程、
（Ｅ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の上記層間シリコン酸化膜上、上記フィールド酸化膜上及び上記メモリ用ゲート酸化膜上にわたってフローティングゲートを形成する工程。
【００２３】
製造方法の第１の局面によれば本発明の半導体装置を製造できる。さらに、トランジスタ用ゲート酸化膜及びメモリ用ゲート酸化膜の両ゲート酸化膜を１回酸化膜により形成することができ、両ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。
【００２４】
本発明にかかる半導体装置の製造方法の第２の局面は、不揮発性メモリ、高電圧トランジスタ及び低電圧トランジスタを備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板表面に素子分離のためのフィールド酸化膜と、フィールド酸化膜に囲まれた活性領域とを形成し、活性領域表面にメモリ用ゲート酸化膜を形成する工程、
（Ｂ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の上記メモリ用ゲート酸化膜上及び上記フィールド酸化膜上にわたってフローティングゲートを形成する工程、
（Ｃ）熱酸化処理を施して、上記フローティングゲート表面に層間シリコン酸化膜を形成するとともに、高電圧トランジスタ領域の活性領域表面の上記メモリ用ゲート酸化膜厚を成長させて高電圧トランジスタ用の高耐圧ゲート酸化膜を形成する工程、
（Ｄ）低電圧トランジスタ領域の活性領域表面のシリコン酸化膜を選択的に除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低電圧トランジスタ用の低耐圧ゲート酸化膜を形成するとともに、上記高耐圧ゲート酸化膜厚を成長させる工程、
（Ｅ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の上記フィールド酸化膜上に存在する上記フローティングゲートの少なくとも上層に上記層間シリコン酸化膜を介してコントロールゲートを形成し、上記低耐圧ゲート酸化膜上に低電圧トランジスタ用ゲート電極を形成し、上記高耐圧ゲート酸化膜上に高電圧トランジスタ用ゲート電極を形成する工程。
【００２５】
製造方法の第２の局面によれば本発明の半導体装置を製造できる。さらに、低電圧トランジスタ用の低耐圧ゲート酸化膜及びメモリ用ゲート酸化膜をそれぞれ１回酸化膜により形成することができ、両ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。
さらに、低電圧トランジスタ用ゲート電極及び高電圧トランジスタ用ゲート電極とフローティングゲートを別工程で形成するので、タングステンシリサイドなどによる低電圧トランジスタ用ゲート電極及び高電圧トランジスタ用ゲート電極のシリサイド化が容易である。
【００２６】
本発明にかかる半導体装置の製造方法の第３の局面は、不揮発性メモリ、高電圧トランジスタ及び低電圧トランジスタを備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｆ）を含む。
（Ａ）半導体基板表面に素子分離のためのフィールド酸化膜と、フィールド酸化膜に囲まれた活性領域とを形成し、活性領域表面にゲート酸化膜用シリコン酸化膜を形成する工程、
（Ｂ）少なくともメモリ素子領域の活性領域表面の上記ゲート酸化膜用酸化膜を選択的に除去した後、熱酸化処理を施してメモリ素子領域の活性領域表面に不揮発性メモリ用ゲート酸化膜を形成するとともに、高電圧トランジスタ領域の上記ゲート酸化膜用シリコン酸化膜厚を成長させて高電圧トランジスタ用の高耐圧ゲート酸化膜を形成する工程、
（Ｃ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の上記メモリ用ゲート酸化膜上及び上記フィールド酸化膜上にわたってフローティングゲートを形成し、上記高耐圧ゲート酸化膜上に高電圧トランジスタ用ゲート電極を形成する工程、
（Ｄ）熱酸化処理を施して、上記フローティングゲート表面及び上記高電圧トランジスタ用ゲート電極表面に層間シリコン酸化膜を形成する工程、
（Ｅ）低電圧トランジスタ領域の活性領域表面のシリコン酸化膜を選択的に除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低電圧トランジスタ用の低耐圧ゲート酸化膜を形成する工程、
（Ｆ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の上記フィールド酸化膜上に存在する上記フローティングゲートの少なくとも上層に上記層間シリコン酸化膜を介してコントロールゲートを形成し、上記低耐圧ゲート酸化膜上に低電圧トランジスタ用ゲート電極を形成する工程。
【００２７】
製造方法の第３の局面によれば本発明の半導体装置を製造できる。さらに、低電圧トランジスタ用の低耐圧ゲート酸化膜及びメモリ用ゲート酸化膜をそれぞれ１回酸化膜により形成することができ、両ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。さらに、高電圧トランジスタ用の高耐圧ゲート酸化膜を２回酸化膜により形成することができ、従来技術に比べて高耐圧ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。
【００２８】
【発明の実施の形態】
参考例の半導体装置において、コントロールゲート、フローティングゲート間の上記第２の絶縁膜はシリコン酸化膜ッシリコン窒化膜ッシリコン酸化膜の積層膜により構成されていることが好ましい。その結果、電子が通過しにくいシリコン窒化膜を含む積層膜をコントロールゲート、フローティングゲート間に備えているので、メモリの信頼性を向上させることができる。
【００２９】
参考例の半導体装置において、上記２つの拡散領域の一方の拡散領域上に上記メモリ用ゲート酸化膜よりも薄い膜厚で形成されたトンネル酸化膜を備え、上記フローティングゲートの一部分が上記トンネル酸化膜上にも形成されていてもよい。これにより、カップリング比を向上させることができるので、メモリ特性の設計自由度を向上させることができる。
【００３０】
【実施例】
図１は半導体装置の第１の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。この参考例では１つのメモリ素子のみを示している。図１を参照してこの実施例を説明する。
【００３１】
Ｐ基板１表面に素子分離のためのフィールド酸化膜（第１の絶縁膜）３が例えば４５００〜７０００Å、ここでは５０００Åの膜厚で形成されている。フィールド酸化膜３に囲まれたＰ基板１の活性領域にＮ型拡散層５，７，９が形成されている。Ｎ型拡散層５と７は間隔をもって形成され、Ｎ型拡散層７と９は間隔をもって形成されている。
【００３２】
Ｎ型拡散層５と７の間の領域を含むＰ基板１上表面に、Ｎ型拡散層５及び７と一部重複して、膜厚が例えば４００〜６００Å、ここでは５００Åの高電圧トランジスタ用の高耐圧ゲート酸化膜１１が形成されている。高耐圧ゲート酸化膜１１上に膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるセレクトゲート１３が形成されている。Ｎ型拡散層５，７、高耐圧ゲート酸化膜１１及びセレクトゲート１３は高電圧トランジスタを構成する。
【００３３】
メモリ素子領域のフィールド酸化膜３上に、膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるコントロールゲート１５が形成されている。コントロールゲート１５表面に、膜厚が例えば１５０〜２５０Å、ここでは２００Åの層間シリコン酸化膜（第２の絶縁膜）１７（（Ａ）では図示は省略）が形成されている。
【００３４】
Ｎ型拡散層７と９の間の領域を含むＰ基板１表面に、Ｎ型拡散層７及び９と一部重複して、膜厚が例えば８０〜１１０Å、ここでは１００Åのメモリ用ゲート酸化膜１９が形成されている。メモリ用ゲート酸化膜１９はトンネル酸化膜も兼ねる。層間シリコン酸化膜１７上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたって、膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるフローティングゲート２１が形成されている。
【００３５】
半導体装置の第１の参考例のメモリ素子では、フィールド酸化膜３上でポリシリコン膜からなるコントロールゲート１５及びフローティングゲート２１を層間シリコン酸化膜１７を介して大きく重なり合わせることができ、カップリング比を大きくとることができるので、低電圧でのメモリ書換えができる。さらに、コントロールゲート１５はポリシリコン膜によって形成されているので、コントロールゲート１５に正負の両電圧を印加することができる。
【００３６】
図２は、半導体装置の第１の参考例のメモリ素子をマトリクス配置した場合の一例を示す回路図である。
メモリ素子（セル）がマトリクス配置されている。
横方向（ワードラインＷＬ方向）に並ぶセルｉ０，ｉ１，・のセレクトゲート１３は共通のワードラインＷＬｉに電気的に接続され、コントロールゲート１５は共通のコントロールゲートラインＣＧｉに電気的に接続されている。
縦方向（ビットラインＢｉｔ方向）に並ぶセル０ｉ，１ｉ，・のＮ型拡散層５は共通のビットラインＢｉｔに電気的に接続され、Ｎ型拡散層９は共通のＶＧ（バーチャルグランド）ラインＶＧｉに電気的に接続されている。
ここで、ｉは０又は自然数である。
【００３７】
消去時、例えばワードライン方向に並ぶセル００，０１，…を消去する場合、表１のように各端子をバイアスする。
【００３８】
【表１】
消去するブロックのワードラインＷＬ０及びコントロールゲートラインＣＧ０を所定の電位Ｖｐｐにバイアスし、他のワードラインＷＬｉ及びコントロールゲートラインＣＧｉはＯＶにバイアスし、全てのビットラインＢｉｔｉを０Ｖにバイアスし、全てのＶＧラインＶＧｉをオープン（Ｏｐｅｎ）に設定する。これにより、ワードラインＷＬ０及びコントロールゲートラインＣＧ０に接続されたセル００，０１，…のフローティングゲート２１にメモリ用ゲート酸化膜を介して電子が注入されて、一括消去される。このとき、０ＶにバイアスされたワードラインＷＬｉ及びコントロールゲートラインＣＧｉに接続されたブロックのセルは消去されない。
【００４０】
書込み時、例えばセル００のみを書き込む場合、表２のように各端子をバイアスする。
【００４１】
【表２】
全てのコントロールゲートラインＣＧｉは０Ｖにバイアスし、書き込むセル００に接続されたワードラインＷＬ０及びビットラインＢｉｔ０のみを所定の電位Ｖｐｐにバイアスし、他のワードラインＷＬｉ及び他のビットラインＢｉｔｉは０Ｖにバイアスし、全てのＶＧラインＶＧｉをオープンに設定する。これにより、セル００のフローティングゲート２１に注入されている電子がトンネル効果によってＮ型拡散層７へメモリ用ゲート酸化膜を介して引き抜かれ、セル００のみに選択的に書き込むことができる。
【００４３】
図３及び図４は、半導体装置の第１の参考例を製造するための製造方法の第１の実施例を説明するための工程断面図である。図３は図１（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図、図４は図１（Ａ）のＢ−Ｂ'位置での工程断面図を示す。図１、図３及び図４を参照してこの製造方法の実施例を説明する。
（１）Ｐ基板１上に通常のＬＯＣＯＳ（local oxidation of silicon）法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に例えば２５０〜４００Åの膜厚で犠牲酸化膜２３を形成し、チャネルドープ注入を行なう。Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積し、写真製版技術及びエッチングにより、フィールド酸化膜３上にコントロールゲート１５を形成する（図３（ａ）及び図４（ａ）参照）。
【００４４】
（２）熱酸化処理を施して、コントロールゲート１５表面に例えば１５０〜２５０Åの膜厚で層間シリコン酸化膜１７を形成する。このとき、メモリ素子領域の犠牲酸化膜２３が例えば３５０〜５５０Åの膜厚に成長してシリコン酸化膜２５となる（図３（ｂ）及び図４（ｂ）参照）。
【００４５】
（３）コントロールゲート１５及び高電圧トランジスタ領域のゲート酸化膜２５を覆うようにレジストパターン２７を形成し、メモリ素子領域のシリコン酸化膜２５を選択的に除去する（図３（ｃ）及び図４（ｃ）参照）。
（４）レジストパターン２７を除去した後、熱酸化処理を施してメモリ素子領域のＰ基板１表面に膜厚が例えば９０〜１００Åのメモリ用ゲート酸化膜１９を形成する。このとき、高電圧トランジスタ領域のシリコン酸化膜２５が例えば４００〜６００Åの膜厚に成長して高耐圧ゲート酸化膜１１となる。その後、例えば２５００〜４５００Åの膜厚でポリシリコン膜２９を堆積する（図３（ｄ）及び図４（ｄ）参照）。
【００４６】
（５）写真製版技術及びエッチング技術により、ポリシリコン膜２９から、高電圧トランジスタ領域のフィールド酸化膜３上及び高耐圧ゲート酸化膜１１上にセレクトゲート１３を形成し、メモリ素子領域のメモリ用ゲート酸化膜１９上、フィールド酸化膜３上及びコントロールゲート１５上にわたってフローティングゲート２１を形成する。このとき、図中には示していないが、周辺回路を構成するトランジスタのゲート電極もポリシリコン膜２９から同時に形成できる。その後、イオン注入法により、セレクトゲート１３及びフローティングゲート２１をマスクにして、Ｐ基板１に例えば注入エネルギーは７０ＫｅＶ、ドーズ量は６×１０15／ｃｍ2の条件でリン又はヒ素の注入を行なってＮ型拡散層５，７，９を形成する（図１参照）。
【００４７】
この実施例において、犠牲酸化膜２３を一旦除去した後、熱酸化処理を施して、層間シリコン酸化膜１７及び高電圧トランジスタ領域のゲート酸化膜２５を形成し、メモリ領域のシリコン酸化膜を選択的に除去した後にメモリ用ゲート酸化膜１９を形成するようにしてもよい。この場合、高電圧トランジスタ領域のゲート酸化膜が２回酸化膜となり、膜厚バラツキを抑えることができ、信頼性を向上させることができる。
【００４８】
図５は半導体装置の第２の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。この参考例では１つのメモリ素子のみを示している。図５を参照してこの参考例を説明する。図１に示した第１の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【００４９】
Ｐ基板１表面にフィールド酸化膜３が形成され、Ｐ基板１の活性領域にＮ型拡散層５，７，９が形成されている。Ｎ型拡散層５と７の間の領域を含むＰ基板１上表面に高耐圧ゲート酸化膜１１が形成されている。高耐圧ゲート酸化膜１１上にセレクトゲート１３が形成されている。
【００５０】
メモリ素子領域のフィールド酸化膜３上にコントロールゲート１５が形成されている。コントロールゲート１５上面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜３１（（Ａ）では図示は省略）が形成されている。積層膜３１を構成するシリコン酸化膜の膜厚は例えば１００〜１５０Å、ここでは１５０Åであり、シリコン窒化膜の膜厚は例えば１００〜２００Å、ここでは１５０Åである。
コントロールゲート１５の側面に、膜厚が例えば１５０〜２５０Å、ここでは２００Åのポリシリコン酸化膜サイドウォール３３が形成されている。
積層膜３１及びポリシリコン酸化膜サイドウォール３３は本発明にかかる半導体装置の第２の絶縁膜を構成する。
【００５１】
Ｎ型拡散層７と９の間の領域を含むＰ基板１表面にメモリ用ゲート酸化膜１９が形成されている。積層膜３１上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたってポリシリコン膜からなるフローティングゲート２１が形成されている。
【００５２】
半導体装置の第２の参考例のメモリ素子では、コントロールゲート１５とフローティングゲート２１の間に、電子が通過しにくいシリコン窒化膜を含む積層膜３１を備えているので、メモリの信頼性を向上させることができる。
【００５３】
図６は半導体装置の第２の参考例を製造するための製造方法の第２の実施例を説明するための工程断面図であり、図５（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図を示す。図５（Ａ）のＢ−Ｂ'位置での工程断面図は図４と同じである。図４から図６を参照してこの製造方法の実施例を説明する。
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に犠牲酸化膜２３を形成し、チャネルドープ注入を行なう。Ｐ基板１上全面にポリシリコン膜を堆積し、さらにその上に膜厚が例えば１００〜１５０Åのシリコン酸化膜及び膜厚が１００〜２００Åのシリコン窒化膜からなる積層膜３０を形成する。写真製版技術及びエッチング技術により、フィールド酸化膜３上にコントロールゲート１５及びその上面に積層膜３０を形成する（図４（ａ）及び図６（ａ）参照）。
【００５４】
（２）熱酸化処理を施して、コントロールゲート１５の側面に例えば１５０〜２５０Åの膜厚でポリシリコン酸化膜サイドウォール３３を形成する。このとき、積層膜３０のシリコン窒化膜の再酸化により、シリコン窒化膜の上面に膜厚が例えば５〜５０Åのシリコン酸化膜が形成されて、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層膜からなる積層膜３１が形成される。同時に、犠牲酸化膜２３が成長してシリコン酸化膜２５となる（図４（ｂ）及び図６（ｂ）参照）。
【００５５】
（３）図３（ｃ）及び図４（ｃ）を参照して説明した工程と同様にして、レジストパターン２７を形成し、低電圧トランジスタ領域のシリコン酸化膜２５を選択的に除去する（図４（ｃ）及び図６（ｃ）参照）。
（４）図３（ｄ）及び図４（ｄ）を参照して説明した工程と同様にして、レジストパターン２７を除去した後、熱酸化処理を施してメモリ素子領域にメモリ用ゲート酸化膜１９を形成し、高電圧トランジスタ領域に高耐圧ゲート酸化膜１１を形成し、その後、ポリシリコン膜２９を堆積する（図４（ｄ）及び図６（ｄ）参照）。
【００５６】
（５）図１を参照して説明した工程と同様にして、写真製版技術及びエッチング技術により、ポリシリコン膜２９からセレクトゲート１３及びフローティングゲート２１を形成する。その後、イオン注入法によりＮ型拡散層５，７，９を形成する（図５参照）。
【００５７】
この実施例によれば、コントロールゲート１５上面と側面の絶縁膜の種類もしくは膜厚又はその両方を異ならせることができる。これにより、カップリング比を上げるための自由度を向上させることができ、さらにプロセスの選択性も向上させることができる。
【００５８】
この実施例において、犠牲酸化膜２３を一旦除去した後、熱酸化処理を施して、ポリシリコン酸化膜サイドウォール３３及び高電圧トランジスタ領域のゲート酸化膜２５を形成し、メモリ領域のシリコン酸化膜を選択的に除去した後にメモリ用ゲート酸化膜１９を形成するようにしてもよい。この場合、高電圧トランジスタ領域のゲート酸化膜が２回酸化膜となり、膜厚バラツキを抑えることができ、信頼性を向上させることができる。
【００５９】
また、この実施例において、ポリシリコン酸化膜サイドウォール３３を熱酸化により形成しているが、図６（ａ）の状態でＨＴＯ膜（高温酸化膜）を堆積し、エッチバックによりＨＴＯ膜サイドウォールを形成するようにしてもよい。ただし、エッチバックにより高電圧トランジスタ領域及び低電圧トランジスタ領域の活性領域表面のメモリ用ゲート酸化膜２３も除去されるので、高耐圧ゲート酸化膜の前身となるシリコン酸化膜を形成するための熱酸化処理が必要である。
【００６０】
図７は半導体装置の第３の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。この参考例では１つのメモリ素子のみを示している。図７を参照してこの参考例を説明する。図１に示した第１の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【００６１】
Ｐ基板１表面にフィールド酸化膜３が形成され、Ｐ基板１の活性領域にＮ型拡散層５，７，９が形成されている。Ｎ型拡散層５と７の間の領域を含むＰ基板１上に高耐圧ゲート酸化膜１１を介してセレクトゲート１３が形成されている。
【００６２】
メモリ素子領域のフィールド酸化膜３上にコントロールゲート１５及びコントロールゲート１５表面に層間シリコン酸化膜１７が形成されている。Ｎ型拡散層７と９の間の領域を含むＰ基板１表面にメモリ用ゲート酸化膜１９が形成されている。層間シリコン酸化膜１７上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたってフローティングゲート２１が形成されている。
【００６３】
フィールド酸化膜３上に、コントロールゲート１５と同じ膜厚をもつポリシリコン膜３５が形成されている。ポリシリコン膜３５の表面に層間シリコン酸化膜１７と同じ膜厚をもつシリコン酸化膜３７（（Ａ）では図示は省略）が形成されている。シリコン酸化膜３７上にフローティングゲート２１と同じ膜厚をもつポリシリコン膜３９が形成されている。ポリシリコン膜３５、シリコン酸化膜３７及びポリシリコン膜３９は容量を構成する。
【００６４】
図８は半導体装置の第３の参考例を製造するための製造方法の第３の実施例を説明するための工程断面図であり、図７（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図を示す。図７（Ａ）のＢ−Ｂ'位置での工程断面図は図４と同じである。図４、図７及び図８を参照してこの製造方法の実施例を説明する。
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行ない、犠牲酸化膜２３の形成、チャネルドープ注入を行なった後、Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、フィールド酸化膜３上にコントロールゲート１５及び容量下層のポリシリコン膜３５を形成する（図４（ａ）及び図８（ａ）参照）。
【００６５】
（２）熱酸化処理を施して、コントロールゲート１５表面及びポリシリコン膜３５表面に例えば１５０〜２５０Åの膜厚で層間シリコン酸化膜１７及び３７を形成する。同時に、犠牲酸化膜２３が成長してシリコン酸化膜２５となる（図４（ｂ）及び図８（ｂ）参照）。
（３）コントロールゲート１５、ポリシリコン膜３５及び高電圧トランジスタ領域のシリコン酸化膜２５上を覆うようにレジストパターン４１を形成し、低電圧トランジスタ領域のシリコン酸化膜２５を選択的に除去する（図４（ｃ）及び図８（ｃ）参照）。
【００６６】
（４）図３（ｄ）及び図４（ｄ）を参照して説明した工程と同様にして、レジストパターン４１を除去した後、熱酸化処理を施してメモリ素子領域にメモリ用ゲート酸化膜１９を形成し、高電圧トランジスタ領域のシリコン酸化膜２５を成長させて高耐圧ゲート酸化膜１１を形成し、その後、Ｐ基板１上全面にポリシリコン膜２９を堆積する（図４（ｄ）及び図８（ｄ）参照）。
【００６７】
（５）写真製版技術及びエッチング技術により、ポリシリコン膜２９からセレクトゲート１３、フローティングゲート２１、及びシリコン酸化膜３７上に容量上層のポリシリコン膜３９を形成する。これにより、ポリシリコン膜３５、シリコン酸化膜３７及びポリシリコン膜３９からなる容量を同時に形成することができる。
その後、イオン注入法によりＮ型拡散層５，７，９を形成する（図７参照）。
【００６８】
この実施例では、容量のポリシリコン膜３５，３９間の絶縁膜としてシリコン酸化膜３７を用いているが、図６を参照して説明した製造方法と同様にして、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜で形成することもできる。
【００６９】
図９は半導体装置の第４の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。この参考例では１つのメモリ素子のみを示している。図９を参照してこの参考例を説明する。図１に示した第１の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【００７０】
この参考例で第１の参考例と異なる点は、セレクトゲート１４がコントロールゲート１５と同時に形成されたポリシリコン膜から形成されている点と、セレクトゲート１４の下に１回酸化膜からなる高電圧トランジスタ用の高耐圧ゲート酸化膜１２が形成されている点と、セレクトゲート１４の表面にシリコン酸化膜１８が形成されている点である。高耐圧ゲート酸化膜１２の膜厚は例えば４００〜６００Å、ここでは５００Åである。セレクトゲート１４の膜厚は例えば２５００〜４５００Å、ここでは３５００Åである。シリコン酸化膜１８の膜厚は例えば１５０〜２５０Å、ここでは２００Åである。図９（Ａ）ではシリコン酸化膜１８の図示は省略している。
【００７１】
図１０及び図１１は半導体装置の第４の参考例を製造するための製造方法の第４の実施例を説明するための工程断面図である。図１０は図９（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図、図１１は図９（Ａ）のＢ−Ｂ'位置での工程断面図を示す。図９から図１１を参照してこの製造方法の実施例を説明する。
【００７２】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に２５０〜４００Åの膜厚で犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して、活性領域に例えば４００〜６００Åの膜厚で高耐圧ゲート酸化膜１２を形成する。Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、メモリ素子形成領域のフィールド酸化膜３上にコントロールゲート１５を形成し、高電圧トランジスタ形成領域の高耐圧ゲート酸化膜１２上及びフィールド酸化膜３上にわたってセレクトゲート１４を形成する（図１０（ａ）及び図１１（ａ）参照）。
【００７３】
（２）熱酸化処理を施して、例えば１５０〜２５０Åの膜厚でセレクトゲート１４表面にシリコン酸化膜１８を形成し、コントロールゲート１５表面に層間シリコン酸化膜１７を形成する。このとき、メモリ素子領域の高耐圧ゲート酸化膜１２の膜厚が成長してシリコン酸化膜４３となる（図１０（ｂ）及び図１１（ｂ）参照）。
【００７４】
（３）セレクトゲート１４及びコントロールゲート１５を覆うようにレジストパターン４５を形成し、メモリ素子領域のシリコン酸化膜４３を選択的に除去する（図１０（ｃ）及び図１１（ｃ）参照）。
（４）レジストパターン４５を除去した後、熱酸化処理を施してメモリ素子領域のＰ基板１表面にメモリ用ゲート酸化膜１９を形成する。その後、ポリシリコン膜２９を堆積する（図１０（ｄ）及び図１１（ｄ）参照）。
【００７５】
（５）写真製版技術及びエッチング技術により、メモリ用ゲート酸化膜１９上、フィールド酸化膜３上及びコントロールゲート１５上にわたってポリシリコン膜２９からフローティングゲート２１を形成する。このとき、図中には示していないが、周辺回路を構成するトランジスタのゲート電極もポリシリコン膜２９から同時に形成できる。その後、イオン注入法により、セレクトゲート１４及びフローティングゲート２１をマスクにして、Ｐ基板１に例えば注入エネルギーは７０ＫｅＶ、ドーズ量は６×１０15／ｃｍ2の条件でリン又はヒ素の注入を行なってＮ型拡散層５，７，９を形成する（図９参照）。
【００７６】
この実施例では、高電圧トランジスタ用の高耐圧ゲート酸化膜１２とメモリ用ゲート酸化膜１９を別々に形成するので、異なる膜厚のゲート酸化膜をそれぞれ１回の熱酸化処理で形成できる。これにより、例えば図３０を用いて説明したような従来方法で高電圧トランジスタ用の高耐圧ゲート酸化膜を形成するのに比べて、高耐圧ゲート酸化膜１２の形成中にレジストパターンが付着することはないので、より高品質な高電圧トランジスタ用の高耐圧ゲート酸化膜を得ることができる。
【００７７】
この実施例で、セレクトゲート１４を形成した後に活性領域上の酸化膜を全面除去し、コントロールゲート１５上の層間シリコン酸化膜１７、セレクトゲート１４上のポリシリコン酸化膜１８及びメモリ用ゲート酸化膜１９を同時に形成するようにしてもよい。これにより、従来技術のようにはレジストパターン除去中にメモリ用ゲート酸化膜１９形成領域のＰ基板１が露出してしまうという問題が無くなる。
【００７８】
さらに、メモリ用ゲート酸化膜１９を形成する時（工程（４））には、高耐圧ゲート酸化膜１２はすでにセレクトゲート１４で覆われているので、後工程での熱酸化処理の影響を受けない。これにより、高電圧トランジスタ用の高耐圧ゲート酸化膜１２の膜厚バラツキを抑制でき、膜厚制御も容易になる。
【００７９】
また、この実施例では、図１０（ａ）及び図１１（ａ）を参照して説明した工程（１）で、Ｐ基板１の活性領域表面に高電圧トランジスタ用の高耐圧ゲート酸化膜１２を形成し、その上にセレクトゲート１４としてのポリシリコン膜を形成しているが、本発明はこれに限定されるのもではなく、膜厚が例えば１２５〜２５０Åの低電圧トランジスタ用ゲート酸化膜を形成し、その上に低電圧トランジスタ用ゲート電極を形成するようにしてもよい。これにより、低電圧トランジスタ用ゲート酸化膜を１回酸化膜により形成することができ、膜厚バラツキを抑制でき、その信頼性を向上させることができる。
【００８０】
また、この実施例ではコントロールゲート１５とフローティングゲート２１間の絶縁膜を層間シリコン酸化膜１７で形成しているが、本発明はこれに限定されるものではない。例えば図６を参照して説明した製造方法と同様にして、コントロールゲート１５上面とフローティングゲート２１間の絶縁膜をシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜で形成してもよい。
また、図８を参照して説明した製造方法と同様にして、下層がコントロールゲート１５と同時に形成したポリシリコン膜、上層がフローティングゲート２１と同時に形成したポリシリコン膜からなる容量パターンを同時に形成するようにしてもよい。
【００８１】
図１２は半導体装置の第５の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。この参考例では１つのメモリ素子のみを示している。図１２を参照してこの参考例を説明する。図９に示した第４の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【００８２】
Ｐ基板１表面にフィールド酸化膜３が形成されている。フィールド酸化膜３で囲まれたＰ基板１の活性領域を含む領域にＮ型の埋め込み拡散層４７が形成されている。埋め込み拡散層４７の両側にＮ型拡散層４９，５１が形成されている。Ｐ基板１の活性領域には、Ｎ型拡散層４９と間隔をもって形成されたＮ型拡散層５と、Ｎ型拡散層５１と間隔をもって形成されたＮ型拡散層９も形成されている。
【００８３】
Ｎ型拡散層５と４９の間の領域を含むＰ基板１上に、Ｎ型拡散層５，４９と一部重複して、高耐圧ゲート酸化膜１２を介してセレクトゲート１４が形成されている。セレクトゲート１４の表面にシリコン酸化膜１８（図１２（Ａ）では図示は省略）が形成されている。
メモリ素子領域のフィールド酸化膜３上にコントロールゲート１５及びコントロールゲート１５表面に層間シリコン酸化膜１７（図１２（Ａ）では図示は省略）が形成されている。Ｎ型拡散層９と５１の間の領域を含むＰ基板１表面に、Ｎ型拡散層９，５１と一部重複してメモリ用ゲート酸化膜１９が形成されている。
【００８４】
埋め込み拡散層４７表面の一部分に、メモリの書込み及び消去時の電荷の通り道となるトンネル酸化膜５３が例えば９０〜１００Å、ここでは９０Åの膜厚で形成されている。埋め込み拡散層４７表面のトンネル酸化膜５３の周囲には、メモリ用ゲート酸化膜１９と同時に形成されたシリコン酸化膜５５が形成されている。
層間シリコン酸化膜１７上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたってフローティングゲート５７が形成されている。フローティングゲート５７の一部分は、トンネル酸化膜５３及びシリコン酸化膜５５上にも形成されている。
【００８５】
半導体装置の第５の参考例では、メモリ用ゲート酸化膜１９よりも膜厚が薄いトンネル酸化膜５３を設けているので、トンネル酸化膜５３を介してメモリの書込み及び消去を行なうことができ、メモリ特性の設計の自由度を向上させることができる。
【００８６】
図１３及び図１４は半導体装置の第５の参考例を製造するための製造方法の第５の実施例を説明するための工程断面図である。図１３は図１２（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図、図１４は図１２（Ａ）のＢ−Ｂ'位置での工程断面図を示す。図１２から図１４を参照してこの製造方法の実施例を説明する。
【００８７】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に２５０〜４００Åの膜厚で犠牲酸化膜を形成する。イオン注入法により、Ｐ基板１のトンネル酸化膜領域の周辺に例えば注入エネルギーは８０ＫｅＶ、ドーズ量は８×１０13／ｃｍ2のイオン注入条件でリンを注入して埋め込み拡散層４７を形成した後、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して、活性領域に例えば４００〜６００Åの膜厚で高耐圧ゲート酸化膜１２を形成する。Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、メモリ素子形成領域のフィールド酸化膜３上にコントロールゲート１５を形成し、高電圧トランジスタ形成領域の高耐圧ゲート酸化膜１２上及びフィールド酸化膜３上にわたってセレクトゲート１４を形成する（図１３（ａ）及び図１４（ａ）参照）。
【００８８】
（２）活性領域上の酸化膜を全面除去した後に熱酸化処理を施して、例えば１５０〜２５０Åの膜厚でシリコン酸化膜１６を形成する。同時にセレクトゲート１４表面にシリコン酸化膜１８が形成され、コントロールゲート１５表面に層間シリコン酸化膜１７が形成される（図１３（ｂ）及び図１４（ｂ）参照）。
【００８９】
（３）トンネル酸化膜領域のみ開口したレジストパターン４６を形成し、レジストパターン４６をマスクにしてトンネル酸化膜領域のシリコン酸化膜１６を選択的に除去する（図１３（ｃ）及び図１４（ｃ）参照）。
（４）レジストパターン４６を除去した後、熱酸化処理を施してメモリ素子領域のＰ基板１表面に例えば９０〜１００Åの膜厚でトンネル酸化膜５３を形成する。このとき、トンネル酸化膜領域周辺の領域及び他の活性領域表面のシリコン酸化膜１６は例えば２５０〜３５０Åの膜厚に成長してシリコン酸化膜５５及びメモリ用ゲート酸化膜１９となる。その後、ポリシリコン膜２９を堆積する（図１３（ｄ）及び図１４（ｄ）参照）。
【００９０】
（５）写真製版技術及びエッチング技術により、メモリ用ゲート酸化膜１９上、シリコン酸化膜５５、トンネル酸化膜５３、フィールド酸化膜３上及びコントロールゲート１５上にわたってポリシリコン膜２９からフローティングゲート２１を形成する。このとき、図中には示していないが、周辺回路を構成するトランジスタのゲート電極もポリシリコン膜２９から同時に形成できる。その後、イオン注入法により、セレクトゲート１４及びフローティングゲート２１をマスクにして、Ｐ基板１に例えば注入エネルギーは７０ＫｅＶ、ドーズ量は６×１０15／ｃｍ2の条件でリン又はヒ素の注入を行なってＮ型拡散層５，９，４９，５１を形成する（図１２参照）。
【００９１】
この実施例では、トンネル酸化膜５３、高耐圧ゲート酸化膜１２及びメモリ用ゲート酸化膜１９の膜厚をそれぞれ自由に設定できる。さらに、トンネル酸化膜５３及び高耐圧ゲート酸化膜１２を１回酸化膜で形成できるので、各酸化膜の信頼性を確保でき、膜厚バラツキを抑制することができる。
【００９２】
また、この実施例ではコントロールゲート１５とフローティングゲート５７間の絶縁膜を層間シリコン酸化膜１７で形成しているが、本発明はこれに限定されるものではない。例えば図６を参照して説明した製造方法と同様にして、コントロールゲート１５上面とフローティングゲート５７間の絶縁膜をシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜で形成してもよい。
また、図８を参照して説明した製造方法と同様にして、下層がコントロールゲート１５と同時に形成したポリシリコン膜、上層がフローティングゲート５７と同時に形成したポリシリコン膜からなる容量パターンを同時に形成するようにしてもよい。
【００９３】
図１５は半導体装置の第６の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。（Ｅ）の位置をＤ−Ｄ'とする。この参考例では１つのメモリ素子のみを示している。図１５を参照してこの参考例を説明する。図１に示した第１の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【００９４】
Ｐ基板１表面に素子分離のためのフィールド酸化膜３が形成され、Ｐ基板１の活性領域にＮ型拡散層５，７，９が形成されている。
Ｎ型拡散層５と７の間の領域を含むＰ基板１上表面に、Ｎ型拡散層５及び７と一部重複して、膜厚が例えば４００〜６００Å、ここでは５００Åの高電圧トランジスタ用の高耐圧ゲート酸化膜６１が形成されている。高耐圧ゲート酸化膜６１上に膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるセレクトゲート６２が形成されている。Ｎ型拡散層５，７、高耐圧ゲート酸化膜６１及びセレクトゲート６２は高電圧トランジスタを構成する。
【００９５】
Ｎ型拡散層７と９の間の領域を含むＰ基板１表面に、Ｎ型拡散層７及び９と一部重複して、膜厚が例えば９０〜１００Å、ここでは９０Åのメモリ用ゲート酸化膜６３が形成されている。メモリ用ゲート酸化膜６３はトンネル酸化膜も兼ねる。
メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたって、膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるフローティングゲート６５が形成されている。フローティングゲート６５表面に、膜厚が例えば１５０〜２５０Å、ここでは２００Åの層間シリコン酸化膜（第２の絶縁膜）６７（図１５（Ａ）では図示は省略）が形成されている。
【００９６】
メモリ素子領域のフィールド酸化膜３上及び層間シリコン酸化膜６７上にわたって、膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるコントロールゲート６９が形成されている。
低電圧トランジスタ領域（（Ａ）では図示は省略）の活性領域表面に、膜厚が例えば１２５〜１５０Å、ここでは１５０Åの低電圧トランジスタ用の低耐圧ゲート酸化膜７１が形成されている。低耐圧ゲート酸化膜７１上に膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなる低電圧トランジスタ用ゲート電極７３が形成されている（（Ｅ）参照）。図示は省略するが、低電圧トランジスタ用ゲート電極７３の紙面垂直方向の両端側に対応する活性領域にＮ型拡散層がそれぞれ形成されている。
【００９７】
半導体装置の第６の参考例のメモリ素子では、フィールド酸化膜３上でポリシリコン膜からなるフローティングゲート６５及びコントロールゲート６９を層間シリコン酸化膜６７を介して大きく重なり合わせることができ、カップリング比を大きくとることができるので、低電圧でのメモリ書換えができる。さらに、コントロールゲート６９はポリシリコン膜によって形成されているので、コントロールゲート６９に正負の両電圧を印加することができる。
【００９８】
図１６及び図１７は半導体装置の第６の参考例を製造するための製造方法の第６の実施例を説明するための工程断面図である。図１６は図１５（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図、図１７は図１５（Ａ）のＢ−Ｂ'位置での工程断面図を示す。図１５から図１７を参照してこの製造方法の実施例を説明する。
【００９９】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に２５０〜４００Åの膜厚で犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して、活性領域に例えば９０〜１００Åの膜厚でメモリ用ゲート酸化膜６３を形成する。Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたってフローティングゲート６５を形成する（図１６（ａ）及び図１７（ａ）参照）。
【０１００】
（２）熱酸化処理を施して、フローティングゲート６５表面に例えば４００〜６００Åの膜厚で層間シリコン酸化膜６７を形成する。このとき、高電圧トランジスタ領域及び低電圧トランジスタ領域のメモリ用ゲート酸化膜６３が例えば２００〜３００Åの膜厚に成長してシリコン酸化膜７５となる（図１６（ｂ）及び図１７（ｂ）参照）。
【０１０１】
（３）フローティングゲート６５及び高電圧トランジスタ領域のシリコン酸化膜７５を覆うようにレジストパターン７７を形成し、低電圧トランジスタ領域のシリコン酸化膜７５を選択的に除去する（図１６（ｃ）及び図１７（ｃ）参照）。
（４）レジストパターン７７を除去した後、熱酸化処理を施してメモリ素子領域のＰ基板１表面に膜厚が例えば１２５〜２５０Åの低耐圧ゲート酸化膜７１を形成する。このとき、高電圧トランジスタ領域のシリコン酸化膜７５が例えば４００〜６００Åの膜厚に成長して高耐圧ゲート酸化膜６１となる。その後、Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜７９を堆積する（図１６（ｄ）及び図１７（ｄ）参照）。
【０１０２】
（５）写真製版技術及びエッチング技術により、ポリシリコン膜７９をパターニングして、メモリ素子領域にフィールド酸化膜３上及びフローティングゲート６５上にわたってコントロールゲート６９を形成し、高耐圧ゲート酸化膜６１上にセレクトゲート６２を形成し、ゲート電極７１上に低電圧トランジスタ用ゲート電極７３を形成する。その後、イオン注入法により、セレクトゲート６２、フローティングゲート６５及びゲート電極７３をマスクにして、Ｐ基板１に例えば注入エネルギーは７０ＫｅＶ、ドーズ量は６×１０15／ｃｍ2の条件でリン又はヒ素の注入を行なってＮ型拡散層５，７，９及び低電圧トランジスタ用のＮ型拡散層を形成する（図１５参照）。
【０１０３】
この実施例では、メモリ用ゲート酸化膜（トンネル酸化膜）６３と低電圧トランジスタ用の低耐圧ゲート酸化膜７１を別々に形成するので、異なる膜厚のゲート酸化膜をそれぞれ１回の熱酸化処理で形成できる。これにより、低耐圧ゲート酸化膜７１がメモリ用ゲート酸化膜６３よりも薄い場合でも両膜の信頼性を確保することができ、膜厚バラツキを抑制することができる。
【０１０４】
この実施例では、メモリ用ゲート酸化膜６３を熱酸化により成長させたシリコン酸化膜７５をさらに熱酸化して高電圧トランジスタ用の高耐圧ゲート酸化膜６１を形成している。しかし、シリコン酸化膜７５を形成する熱酸化処理は層間シリコン酸化膜６７の形成を兼ねているので、その熱酸化処理における両層間シリコン酸化膜６７，７５の膜厚ターゲットが大きく異なる場合には高電圧トランジスタ領域のシリコン酸化膜７５を一旦除去してから再度シリコン酸化膜を形成する必要がある。この場合、フローティングゲート６５表面の層間シリコン酸化膜６７又はシリコン酸化膜７５のいずれかを保護するための写真製版技術及び酸化膜エッチング工程の追加が必要である。
【０１０５】
図１８は半導体装置の第７の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。（Ｅ）の位置をＤ−Ｄ'とする。この参考例では１つのメモリ素子のみを示している。図１８を参照してこの参考例を説明する。図１５に示した第６の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【０１０６】
Ｐ基板１表面にフィールド酸化膜３が形成され、Ｐ基板１の活性領域にＮ型拡散層５，７，９が形成されている。Ｎ型拡散層５と７の間の領域を含むＰ基板１上表面に高耐圧ゲート酸化膜６１が形成されている。高耐圧ゲート酸化膜６１上にセレクトゲート６２が形成されている。
【０１０７】
Ｎ型拡散層７と９の間の領域を含むＰ基板１表面にメモリ用ゲート酸化膜６３が形成されている。メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたってフローティングゲート６５が形成されている。
フローティングゲート６５上面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜８１（（Ａ）では図示は省略）が形成されている。積層膜８１を構成するシリコン酸化膜の膜厚は例えば１００〜１５０Å、ここでは１５０Åであり、シリコン窒化膜の膜厚は例えば１００〜２００Å、ここでは１５０Åである。フローティングゲート６５の側面に、膜厚が例えば１５０〜２５０Å、ここでは２００Åのポリシリコン酸化膜サイドウォール８２が形成されている。
積層膜８１及びポリシリコン酸化膜サイドウォール８２は本発明にかかる半導体装置の第２の絶縁膜を構成する。
【０１０８】
フィールド酸化膜３上及び積層膜８１上にわたってコントロールゲート６９が形成されている。
低電圧トランジスタ領域（（Ａ）では図示は省略）に低耐圧ゲート酸化膜７１及びゲート電極７３が形成されている（（Ｅ）参照）。図示は省略するが、低電圧トランジスタ用ゲート電極７３の紙面垂直方向の両端側に対応する活性領域にＮ型拡散層がそれぞれ形成されている。
【０１０９】
半導体装置の第７の参考例のメモリ素子では、フローティングゲート６５とコントロールゲート６９の間に、電子が通過しにくいシリコン窒化膜を含む積層膜８１を備えているので、メモリの信頼性を向上させることができる。
【０１１０】
図１９は半導体装置の第７の参考例を製造するための製造方法の第７の実施例を説明するための工程断面図であり、図１８（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。図１８（Ａ）のＢ−Ｂ'位置での工程断面図は図１７と同じである。図１７から図１９を参照してこの製造方法の実施例を説明する。
【０１１１】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して、活性領域表面にメモリ用ゲート酸化膜６３を形成する。Ｐ基板１上全面にポリシリコン膜を堆積し、さらにその上に膜厚が例えば１００〜１５０Åのシリコン酸化膜厚が１００〜２００Åのシリコン窒化膜からなる積層膜８０を形成する。写真製版技術及びエッチング技術により、メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたってフローティングゲート６５及びその上面に積層膜８０を形成する（図１７（ａ）及び図１９（ａ）参照）。
【０１１２】
（２）熱酸化処理を施して、フローティングゲート６５の側面に例えば１５０〜２５０Åの膜厚でポリシリコン酸化膜サイドウォール８２を形成する。このとき、積層膜８０のシリコン窒化膜の再酸化により、シリコン窒化膜の上面に膜厚が例えば５〜５０Åのシリコン酸化膜が形成されて、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層膜からなる積層膜８１が形成される。同時に、高電圧トランジスタ領域及び低電圧トランジスタ領域のメモリ用ゲート酸化膜６３が成長してシリコン酸化膜７５となる（図１７（ｂ）及び図１９（ｂ）参照）。
【０１１３】
（３）図１６（ｃ）及び図１７（ｃ）を参照して説明した工程と同様にして、レジストパターン７７を形成し、低電圧トランジスタ領域のシリコン酸化膜７５を選択的に除去する（図１７（ｃ）及び図１９（ｃ）参照）。
（４）図１６（ｄ）及び図１７（ｄ）を参照して説明した工程と同様にして、レジストパターン７７を除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低耐圧ゲート酸化膜７１を形成し、高電圧トランジスタ領域に高耐圧ゲート酸化膜６１を形成し、その後、ポリシリコン膜７９を堆積する（図１７（ｄ）及び図１９（ｄ）参照）。
【０１１４】
（５）図１５を参照して説明した工程と同様にして、写真製版技術及びエッチング技術により、ポリシリコン膜７９からセレクトゲート６２、コントロールゲート６９及び低電圧トランジスタ用ゲート電極７３を形成する。その後、イオン注入法によりＮ型拡散層５，７，９及び低電圧トランジスタ用のＮ型拡散層を形成する（図１８参照）。
【０１１５】
この実施例では、メモリ用ゲート酸化膜６３を熱酸化により成長させたシリコン酸化膜７５をさらに熱酸化して高電圧トランジスタ用の高耐圧ゲート酸化膜６１を形成している。ここで、シリコン酸化膜７５を形成する熱酸化処理はポリシリコン酸化膜サイドウォール８２の形成を兼ねている。その熱酸化処理におけるシリコン酸化膜７５及びポリシリコン酸化膜サイドウォール８２の膜厚ターゲットが大きく異なる場合、フローティングゲート６５表面の積層膜８１及びポリシリコン酸化膜サイドウォール８２を保護するための写真製版技術及び酸化膜エッチング工程を追加し、シリコン酸化膜７５を選択的に除去して活性領域表面を再度熱酸化することにより、高電圧トランジスタ領域に所望の膜厚のシリコン酸化膜を形成することができる。
【０１１６】
また、この実施例において、ポリシリコン酸化膜サイドウォール８２を熱酸化により形成しているが、図１９（ａ）の状態でＨＴＯ膜を堆積し、エッチバックによりＨＴＯ膜サイドウォールを形成するようにしてもよい。ただし、エッチバックにより高電圧トランジスタ領域及び低電圧トランジスタ領域の活性領域表面のメモリ用ゲート酸化膜６３も除去されるので、高耐圧ゲート酸化膜の前身となるシリコン酸化膜を形成するための熱酸化処理が必要である。
【０１１７】
図２０は半導体装置の第８の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。（Ｅ）の位置をＤ−Ｄ'とする。この参考例では１つのメモリ素子のみを示している。図２０を参照してこの参考例を説明する。図１５に示した第６の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【０１１８】
Ｐ基板１表面にフィールド酸化膜３が形成され、メモリ素子領域のＰ基板１の活性領域にＮ型拡散層５，７，９が形成されている。Ｎ型拡散層５と７の間の領域を含むＰ基板１上に高耐圧ゲート酸化膜６１を介してセレクトゲート６２が形成されている。
【０１１９】
Ｎ型拡散層７と９の間の領域を含むＰ基板１表面にメモリ用ゲート酸化膜６３が形成されている。メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたってフローティングゲート６５が形成されている。フローティングゲート６５表面に層間シリコン酸化膜６７が形成されている。フィールド酸化膜３上及び層間シリコン酸化膜６７上にわたってコントロールゲート６９が形成されている。
低電圧トランジスタ領域（（Ａ）では図示は省略）に低耐圧ゲート酸化膜７１及びゲート電極７３が形成されている（（Ｅ）参照）。
【０１２０】
フィールド酸化膜３上に、フローティングゲート６５と同じ膜厚をもつポリシリコン膜８３が形成されている。ポリシリコン膜８３の表面に層間シリコン酸化膜６７と同じ膜厚をもつシリコン酸化膜８４が形成されている。シリコン酸化膜８４上にコントロールゲート６９と同じ膜厚をもつポリシリコン膜８５が形成されている。ポリシリコン膜８３、シリコン酸化膜８４及びポリシリコン膜８５は容量を構成する。
【０１２１】
図２１は半導体装置の第８の参考例を製造するための製造方法の第８の実施例を説明するための工程断面図であり、図２０（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。図２０（Ａ）のＢ−Ｂ'位置での工程断面図は図１７と同様である。図１７、図２０及び図２１を参照してこの製造方法の実施例を説明する。
【０１２２】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して、活性領域表面にメモリ用ゲート酸化膜６３を形成する。Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたってフローティングゲート６５を形成し、フィールド酸化膜３上に容量下層のポリシリコン膜８３を形成する（図１７（ａ）及び図２１（ａ）参照）。
【０１２３】
（２）熱酸化処理を施して、フローティングゲート６５表面及びポリシリコン膜８３表面に例えば１５０〜２５０Åの膜厚で層間シリコン酸化膜６７及び８７を形成する。高電圧トランジスタ領域及び低電圧トランジスタ領域のメモリ用ゲート酸化膜６３が成長してシリコン酸化膜７５となる（図１７（ｂ）及び図２１（ｂ）参照）。
【０１２４】
（３）フローティングゲート６５、ポリシリコン膜８３及び高電圧トランジスタ領域のシリコン酸化膜７５上を覆うようにレジストパターン８６を形成し、低電圧トランジスタ領域のシリコン酸化膜７５を選択的に除去する（図１７（ｃ）及び図２１（ｃ）参照）。
【０１２５】
（４）図１６（ｄ）及び図１７（ｄ）を参照して説明した工程と同様にして、レジストパターン８６を除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低耐圧ゲート酸化膜７１を形成し、高電圧トランジスタ領域のシリコン酸化膜７５を成長させて高耐圧ゲート酸化膜６１を形成し、その後、Ｐ基板１上全面にポリシリコン膜７９を堆積する（図１７（ｄ）及び図２１（ｄ）参照）。
【０１２６】
（５）写真製版技術及びエッチング技術により、ポリシリコン膜７９からセレクトゲート６２、コントロールゲート６９、及びシリコン酸化膜８４上に容量上層のポリシリコン膜８５を形成する。これにより、ポリシリコン膜８３、シリコン酸化膜８４及びポリシリコン膜８５からなる容量を同時に形成することができる。
その後、イオン注入法によりＮ型拡散層５，７，９及び低電圧トランジスタ用のＮ型拡散層を形成する（図２０参照）。
【０１２７】
この実施例では、容量のポリシリコン膜８３，８５間の絶縁膜としてシリコン酸化膜８４を用いているが、図１９を参照して説明した製造方法と同様にして、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜で形成することもできる。
【０１２８】
図２２は半導体装置の第９の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。（Ｅ）の位置をＤ−Ｄ'とする。この参考例では１つのメモリ素子のみを示している。図２２を参照してこの参考例を説明する。図１２に示した第５の参考例及び図１５に示した第６の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【０１２９】
Ｐ基板１表面にフィールド酸化膜３が形成されている。フィールド酸化膜３で囲まれたＰ基板１の活性領域を含む領域にＮ型の埋め込み拡散層４７が形成されている。埋め込み拡散層４７の両側にＮ型拡散層４９，５１が形成されている。Ｐ基板１の活性領域には、Ｎ型拡散層４９と間隔をもって形成されたＮ型拡散層５と、Ｎ型拡散層５１と間隔をもって形成されたＮ型拡散層９も形成されている。
【０１３０】
Ｎ型拡散層９と５１の間の領域を含むＰ基板１表面に、Ｎ型拡散層９，５１と一部重複して、膜厚が例えば２００〜３００Å、ここでは２５０Åのメモリ用ゲート酸化膜８７が形成されている。
埋め込み拡散層４７表面の一部分にトンネル酸化膜５３が形成されている。埋め込み拡散層４７表面のトンネル酸化膜５３の周囲には、メモリ用ゲート酸化膜８７と同時に形成されたシリコン酸化膜８８が形成されている。
【０１３１】
メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜８７上にわたってフローティングゲート８９が形成されている。フローティングゲート８９の一部分はトンネル酸化膜５３及びシリコン酸化膜８８上にも形成されている。フローティングゲート８９表面にシリコン酸化膜（第２の絶縁膜）９０が形成されている。フィールド酸化膜３上及びシリコン酸化膜９０上にわたってコントロールゲート６９が形成されている。
【０１３２】
Ｎ型拡散層５と４９の間の領域を含むＰ基板１上に、Ｎ型拡散層５，４９と一部重複して、高耐圧ゲート酸化膜６１を介してセレクトゲート６２が形成されている。
低電圧トランジスタ領域（（Ａ）では図示は省略）に低耐圧ゲート酸化膜７１及びゲート電極７３が形成されている（（Ｅ）参照）。
【０１３３】
半導体装置の第９の参考例では、メモリ用ゲート酸化膜８７よりも膜厚が薄いトンネル酸化膜５３を設けているので、トンネル酸化膜５３を介してメモリの書込み及び消去を行なうことができ、メモリ特性の設計の自由度を向上させることができる。
【０１３４】
図２３及び図２４は半導体装置の第９の参考例を製造するための製造方法の第９の実施例を説明するための工程断面図である。図２３は図２２（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。図２４は図２２（Ａ）のＢ−Ｂ'位置での工程断面図を示す。図２２から図２４を参照してこの製造方法の実施例を説明する。
【０１３５】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。イオン注入法により、Ｐ基板１のトンネル酸化膜領域の周辺に例えば注入エネルギーは８０ＫｅＶ、ドーズ量は８×１０13／ｃｍ2のイオン注入条件でリンを注入して埋め込み拡散層４７を形成する。フィールド酸化膜３により画定された活性領域表面に犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して活性領域に例えば１５０〜２５０Åの膜厚でシリコン酸化膜９１を形成する。トンネル酸化膜領域のみ開口したレジストパターン９２を形成し、レジストパターン９２をマスクにしてトンネル酸化膜領域のシリコン酸化膜９１を選択的に除去する（図２３（ａ）及び図２４（ａ）参照）。
【０１３６】
（２）レジストパターン９２を除去した後、熱酸化処理を施してトンネル酸化膜領域のＰ基板１表面に例えば９０〜１００Åの膜厚でトンネル酸化膜５３を形成する。このとき、トンネル酸化膜領域周辺の領域及び他の活性領域表面のシリコン酸化膜９１は例えば２５０〜３５０Åの膜厚に成長してシリコン酸化膜８８及びメモリ用ゲート酸化膜８７となる。
Ｐ基板１上全面にポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、メモリ素子領域のメモリ用ゲート酸化膜８７上、フィールド酸化膜３上、シリコン酸化膜８８上及びトンネル酸化膜５３上にわたってフローティングゲート８９を形成する（図２３（ｂ）及び図２４（ｂ）参照）。
【０１３７】
（３）熱酸化処理を施して、フローティングゲート８９の表面に例えば１５０〜２５０Åの膜厚でシリコン酸化膜９０を形成する。このとき、高電圧トランジスタ領域及び低電圧トランジスタ領域のメモリ用ゲート酸化膜８７は成長して膜厚が例えば３５０〜４５０Åのシリコン酸化膜９３となる（図２３（ｃ）及び図２４（ｃ）参照）。
【０１３８】
（４）フローティングゲート８９を覆うようにレジストパターン９４を形成し、高電圧トランジスタ領域及び低電圧トランジスタ領域の活性領域表面のシリコン酸化膜９３を選択的に除去する（図２３（ｄ）及び図２４（ｄ）参照）。
【０１３９】
（５）レジストパターン９４を除去した後、熱酸化処理を施して高電圧トランジスタ領域及び低電圧トランジスタ領域の活性領域表面には例えば３５０〜４５０Åの膜厚でシリコン酸化膜９５を形成する。低電圧トランジスタ領域を開口するようにしてレジストパターン７７を形成し、低電圧トランジスタ領域の活性領域表面のシリコン酸化膜９５を選択的に除去する（図２３（ｅ）及び図２４（ｅ）参照）。
【０１４０】
（６）図１６（ｄ）及び図１７（ｄ）を参照して説明した工程と同様にして、レジストパターン７７を除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低耐圧ゲート酸化膜７１を形成し、高電圧トランジスタ領域に高耐圧ゲート酸化膜６１を形成し、その後、ポリシリコン膜を堆積する。図１５を参照して説明した工程と同様にして、写真製版技術及びエッチング技術により、セレクトゲート６２、コントロールゲート６９及び低電圧トランジスタ用ゲート電極７３を形成する。その後、イオン注入法によりＮ型拡散層５，９，４９，５１及び低電圧トランジスタ用のＮ型拡散層を形成する（図２２参照）。
【０１４１】
この実施例では、トンネル酸化膜５３、高耐圧ゲート酸化膜６１、低耐圧ゲート酸化膜７１及びメモリ用ゲート酸化膜８７の膜厚をそれぞれ自由に設定できる。さらに、トンネル酸化膜５３及び低耐圧ゲート酸化膜７１を１回酸化膜で形成でき、高耐圧ゲート酸化膜６１及びメモリ用ゲート酸化膜８７を２回酸化膜で形成できるので、各酸化膜の信頼性を確保でき、膜厚バラツキを抑制することができる。
【０１４２】
また、この実施例ではコントロールゲート６９とフローティングゲート８９間の絶縁膜をシリコン酸化膜９０で形成しているが、本発明はこれに限定されるものではない。例えば図１９を参照して説明した製造方法と同様にして、フローティングゲート８９上面とコントロールゲート６９間の絶縁膜をシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜で形成してもよい。この場合、フローティングゲートとコントロールゲートの間の容量が後工程の酸化処理に影響されることが少なくなり、メモリ特性を向上させることができる。
また、図２１を参照して説明した製造方法と同様にして、下層がフローティングゲート８９と同時に形成したポリシリコン膜、上層がコントロールゲート６９と同時に形成したポリシリコン膜からなる容量パターンを同時に形成するようにしてもよい。
【０１４３】
図２５は半導体装置の第１０の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。（Ｅ）の位置をＤ−Ｄ'とする。この参考例では１つのメモリ素子のみを示している。図２５を参照してこの参考例を説明する。図１５に示した第６の参考例と同じ機能を果たす部分には同じ符号を付し、その部分の詳細な説明は省略する。
【０１４４】
この参考例で第６の参考例と異なる点は、セレクトゲート９７がフローティングゲート６５と同時に形成されたポリシリコン膜から形成されている点と、セレクトゲート９７の下に２回酸化膜からなる高電圧トランジスタ用の高耐圧ゲート酸化膜９６が形成されている点と、セレクトゲート９７の表面にシリコン酸化膜６８が形成されている点である。高耐圧ゲート酸化膜９６の膜厚は例えば４００〜６００Å、ここでは５００Åである。セレクトゲート９７の膜厚は例えば２５００〜４５００Å、ここでは３５００Åである。シリコン酸化膜６８の膜厚は例えば１５０〜２５０Å、ここでは２００Åである。図２５（Ａ）ではシリコン酸化膜６８の図示は省略している。
【０１４５】
図２６及び図２７は半導体装置の第１０の参考例を製造するための製造方法の第１０の実施例を説明するための工程断面図である。図２６は図２５（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。図２７は図２５（Ａ）のＢ−Ｂ'位置での工程断面図を示す。図２５から図２７を参照してこの製造方法の実施例を説明する。
【０１４６】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、熱酸化処理を施して、活性領域に膜厚が例えば３５０〜４５０Åのシリコン酸化膜を形成する。そのシリコン酸化膜を写真製版技術及びエッチング技術により、高電圧トランジスタ領域のみを残して選択的に除去する。熱酸化処理を施してメモリ素子領域及び低電圧トランジスタ領域の活性領域表面にメモリ用ゲート酸化膜６３を形成する。このとき、高電圧トランジスタ領域のシリコン酸化膜が例えば４００〜６００Åの膜厚に成長して高耐圧ゲート酸化膜９６となる。Ｐ基板１上全面に例えば２５００〜４５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、メモリ素子領域のフィールド酸化膜３上及びメモリ用ゲート酸化膜６３上にわたってフローティングゲート６５を形成し、高電圧トランジスタ領域のフィールド酸化膜３上及び高耐圧ゲート酸化膜９６上にわたってセレクトゲート９７を形成する（図２６（ａ）及び図２７（ａ）参照）。
【０１４７】
（２）熱酸化処理を施して、例えば１５０〜２５０Åの膜厚でセレクトゲート９７表面にシリコン酸化膜６８を形成し、フローティングゲート６５表面に層間シリコン酸化膜６７を形成する。このとき、低電圧トランジスタ領域のメモリ用ゲート酸化膜６３が成長してシリコン酸化膜９８となる（図２６（ｂ）及び図２７（ｂ）参照）。
【０１４８】
（３）フローティングゲート６５及びセレクトゲート９７を覆うようにレジストパターン７７を形成し、低電圧トランジスタ領域のシリコン酸化膜９８を選択的に除去する（図２６（ｃ）及び図２７（ｃ）参照）。
【０１４９】
（４）レジストパターン７７を除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低耐圧ゲート酸化膜７１を形成する。その後、Ｐ基板１上全面にポリシリコン膜７９を堆積する（図１７（ｄ）及び図２１（ｄ）参照）。
【０１５０】
（５）写真製版技術及びエッチング技術により、ポリシリコン膜７９からコントロールゲート６９及び低電圧トランジスタ用ゲート電極７３を形成する。その後、イオン注入法によりＮ型拡散層５，７，９及び低電圧トランジスタ用のＮ型拡散層を形成する（図２５参照）。
【０１５１】
この実施例では、フローティングゲート６５とコントロールゲート６９間の絶縁膜として層間シリコン酸化膜６７を用いているが、図１９を参照して説明した製造方法と同様にして、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜で形成することもできる。
また、図２１を参照して説明した製造方法と同様にして、下層がフローティングゲート６５と同時に形成したポリシリコン膜、上層がコントロールゲート６９と同時に形成したポリシリコン膜からなる容量パターンを同時に形成するようにしてもよい。
【０１５２】
以上、本発明の実施例及び参考例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１５６】
【発明の効果】
請求項１に記載の製造方法では、活性領域表面にトランジスタ用ゲート酸化膜を形成する工程（Ａ）、メモリ素子領域のフィールド酸化膜上にコントロールゲート、及びトランジスタ用ゲート酸化膜上にトランジスタ用ゲート電極を形成する工程（Ｂ）、コントロールゲート表面及びトランジスタ用ゲート電極表面に層間シリコン酸化膜を形成する工程（Ｃ）、メモリ素子領域の活性領域表面にメモリ用ゲート酸化膜を形成する工程（Ｄ）、メモリ素子領域の層間シリコン酸化膜上、フィールド酸化膜上及びメモリ用ゲート酸化膜上にわたってフローティングゲートを形成する工程（Ｅ）を含むようにしたので、本発明の半導体装置を製造できる。さらに、トランジスタ用ゲート酸化膜及びメモリ用ゲート酸化膜の両ゲート酸化膜を１回酸化膜により形成することができ、両ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。
【０１５７】
請求項２に記載の製造方法では、活性領域表面にメモリ用ゲート酸化膜を形成する工程（Ａ）、メモリ素子領域のメモリ用ゲート酸化膜上及びフィールド酸化膜上にわたってフローティングゲートを形成する工程（Ｂ）、フローティングゲート表面に層間シリコン酸化膜を形成するとともに、高電圧トランジスタ領域の活性領域表面のメモリ用ゲート酸化膜厚を成長させて高電圧トランジスタ用の高耐圧ゲート酸化膜を形成する工程（Ｃ）、低電圧トランジスタ領域の活性領域表面に低電圧トランジスタ用の低耐圧ゲート酸化膜を形成するとともに、高耐圧ゲート酸化膜厚を成長させる工程（Ｄ）、メモリ素子領域のフィールド酸化膜上に存在するフローティングゲートの少なくとも上層に層間シリコン酸化膜を介してコントロールゲートを形成し、低耐圧ゲート酸化膜上に低電圧トランジスタ用ゲート電極を形成し、高耐圧ゲート酸化膜上に高電圧トランジスタ用ゲート電極を形成する工程（Ｅ）を含むようにしたので、本発明の半導体装置を製造できる。さらに、低電圧トランジスタ用の低耐圧ゲート酸化膜及びメモリ用ゲート酸化膜をそれぞれ１回酸化膜により形成することができ、両ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。
【０１５８】
請求項３に記載の製造方法では、活性領域表面にゲート酸化膜用シリコン酸化膜を形成する工程（Ａ）、メモリ素子領域の活性領域表面に不揮発性メモリ用ゲート酸化膜を形成するとともに、高電圧トランジスタ領域のゲート酸化膜用シリコン酸化膜厚を成長させて高電圧トランジスタ用の高耐圧ゲート酸化膜を形成する工程（Ｂ）、メモリ素子領域のメモリ用ゲート酸化膜上及びフィールド酸化膜上にわたってフローティングゲートを形成し、高耐圧ゲート酸化膜上に高電圧トランジスタ用ゲート電極を形成する工程（Ｃ）、フローティングゲート表面及び高電圧トランジスタ用ゲート電極表面に層間シリコン酸化膜を形成する工程（Ｄ）、低電圧トランジスタ領域の活性領域表面に低電圧トランジスタ用の低耐圧ゲート酸化膜を形成する工程（Ｅ）、メモリ素子領域のフィールド酸化膜上に存在するフローティングゲートの少なくとも上層に層間シリコン酸化膜を介してコントロールゲートを形成し、低耐圧ゲート酸化膜上に低電圧トランジスタ用ゲート電極を形成する工程（Ｆ）を含むようにしたので、本発明の半導体装置を製造できる。さらに、低電圧トランジスタ用の低耐圧ゲート酸化膜及びメモリ用ゲート酸化膜をそれぞれ１回酸化膜により形成することができ、両ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。さらに、高電圧トランジスタ用の高耐圧ゲート酸化膜を２回酸化膜により形成することができ、従来技術に比べて高耐圧ゲート酸化膜の信頼性の向上及び膜厚バラツキの低減を図ることができる。
【図面の簡単な説明】
【図１】 半導体装置の第１の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。
【図２】 同参考例のメモリ素子をマトリクス配置した場合の一例を示す回路図である。
【図３】 製造方法の第１の実施例を説明するための工程断面図であり、図１（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図である。
【図４】 製造方法の第１の実施例、第２の実施例及び第３の実施例を説明するための工程断面図であり、図１（Ａ）のＢ−Ｂ'位置での工程断面図である。
【図５】 半導体装置の第２の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。
【図６】 製造方法の第２の実施例を説明するための工程断面図であり、図５（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図を示す。
【図７】 半導体装置の第３の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。
【図８】 製造方法の第３の実施例を説明するための工程断面図であり、図７（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図を示す。
【図９】 半導体装置の第４の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。
【図１０】 製造方法の第４の実施例を説明するための工程断面図であり、図９（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図を示す。
【図１１】 製造方法の第４の実施例を説明するための工程断面図であり、図９（Ａ）のＢ−Ｂ'位置での工程断面図を示す。
【図１２】 半導体装置の第５の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図である。
【図１３】 製造方法の第５の実施例を説明するための工程断面図であり、図１２（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置での工程断面図を示す。
【図１４】 製造方法の第５の実施例であり、図１２（Ａ）のＢ−Ｂ'位置での工程断面図を示す。
【図１５】 半導体装置の第６の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。
【図１６】 製造方法の第６の実施例を説明するための工程断面図であり、図１５（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図である。
【図１７】 製造方法の第６の実施例、第７の実施例及び第８の実施例を説明するための工程断面図であり、図１５（Ａ）のＢ−Ｂ'位置での工程断面図である。
【図１８】 半導体装置の第７の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。
【図１９】 製造方法の第７の実施例を説明するための工程断面図であり、図１８（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。
【図２０】 半導体装置の第８の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。
【図２１】 製造方法の第８の実施例を説明するための工程断面図であり、図２０（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。
【図２２】 半導体装置の第９の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。
【図２３】 製造方法の第９の実施例を説明するための工程断面図であり、図２２（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。
【図２４】 製造方法の第９の実施例を説明するための工程断面図であり、図２２（Ａ）のＢ−Ｂ'位置での工程断面図を示す。
【図２５】 半導体装置の第１０の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ'位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ'位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ'位置での断面図、（Ｅ）は（Ａ）とは異なる領域に形成された低電圧トランジスタを示す断面図である。
【図２６】 製造方法の第１０の実施例を説明するための工程断面図であり、図２５（Ａ）のＡ−Ａ'位置及びＣ−Ｃ'位置並びに（Ｅ）のＤ−Ｄ'位置での工程断面図を示す。
【図２７】 製造方法の第１０の実施例を説明するための工程断面図であり、図２５（Ａ）のＢ−Ｂ'位置での工程断面図を示す。
【図２８】 従来例としての１層ゲート型の不揮発性メモリを示す平面図である。
【図２９】 従来例としての２層ゲート型の不揮発性メモリを示す断面図である。
【図３０】 二種類の異なる膜厚のゲート酸化膜を形成する工程を示す断面図である。
【符号の説明】
１ Ｐ型の半導体基板（Ｐ基板）
３ フィールド酸化膜
５，７，９，４９，５１ Ｎ型拡散層
１１，１２，６１，９６ 高耐圧ゲート酸化膜
１３，１４，９７ セレクトゲート
１５，６９ コントロールゲート
１７，６７，９０ 層間シリコン酸化膜
１８，２５，４３，５５ シリコン酸化膜
１９，６３，８７ メモリ用ゲート酸化膜
２１，５７，６５，８９ フローティングゲート
２３ 犠牲酸化膜
２７，４１，４５，７７，８６，９２，９４ レジストパターン
２９，７９ ポリシリコン膜
３０，８０ シリコン酸化膜／シリコン窒化膜の積層膜
３１，８１ シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜
３３，８２ ポリシリコン酸化膜サイドウォール
３５，８３ 容量の下層ポリシリコン膜
３７，８４ 容量のシリコン酸化膜
３９，８５ 容量の上層ポリシリコン膜
４７ 埋め込み拡散層
５３ トンネル酸化膜
７１ 低耐圧ゲート酸化膜
７３ 低電圧トランジスタ用ゲート酸化膜
７５，８８，９１，９３，９５，９８ シリコン酸化膜
Claims (3)
- 不揮発性メモリとトランジスタを備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｅ）を含むことを特徴とする製造方法。
（Ａ）半導体基板表面に素子分離のためのフィールド酸化膜と、前記フィールド酸化膜に囲まれた活性領域とを形成し、活性領域表面にトランジスタ用ゲート酸化膜を形成する工程、
（Ｂ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の前記フィールド酸化膜上にコントロールゲート、及び前記トランジスタ用ゲート酸化膜上にトランジスタ用ゲート電極を形成する工程、
（Ｃ）熱酸化処理を施して、前記コントロールゲート表面及び前記トランジスタ用ゲート電極表面に層間シリコン酸化膜を形成する工程、
（Ｄ）メモリ素子領域の活性領域表面のシリコン酸化膜を選択的に除去した後、熱酸化処理を施してメモリ素子領域の活性領域表面にメモリ用ゲート酸化膜を形成する工程、
（Ｅ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の前記層間シリコン酸化膜上、前記フィールド酸化膜上及び前記メモリ用ゲート酸化膜上にわたってフローティングゲートを形成する工程。 - 不揮発性メモリ、高電圧トランジスタ及び低電圧トランジスタを備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｅ）を含むことを特徴とする製造方法。
（Ａ）半導体基板表面に素子分離のためのフィールド酸化膜と、フィールド酸化膜に囲まれた活性領域とを形成し、活性領域表面にメモリ用ゲート酸化膜を形成する工程、
（Ｂ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の前記メモリ用ゲート酸化膜上及び前記フィールド酸化膜上にわたってフローティングゲートを形成する工程、
（Ｃ）熱酸化処理を施して、前記フローティングゲート表面に層間シリコン酸化膜を形成するとともに、高電圧トランジスタ領域の活性領域表面の前記メモリ用ゲート酸化膜厚を成長させて高電圧トランジスタ用の高耐圧ゲート酸化膜を形成する工程、
（Ｄ）低電圧トランジスタ領域の活性領域表面のシリコン酸化膜を選択的に除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低電圧トランジスタ用の低耐圧ゲート酸化膜を形成するとともに、前記高耐圧ゲート酸化膜厚を成長させる工程、
（Ｅ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の前記フィールド酸化膜上に存在する前記フローティングゲートの少なくとも上層に前記層間シリコン酸化膜を介してコントロールゲートを形成し、前記低耐圧ゲート酸化膜上に低電圧トランジスタ用ゲート電極を形成し、前記高耐圧ゲート酸化膜上に高電圧トランジスタ用ゲート電極を形成する工程。 - 不揮発性メモリ、高電圧トランジスタ及び低電圧トランジスタを備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｆ）を含むことを特徴とする製造方法。
（Ａ）半導体基板表面に素子分離のためのフィールド酸化膜と、フィールド酸化膜に囲まれた活性領域とを形成し、活性領域表面にゲート酸化膜用シリコン酸化膜を形成する工程、
（Ｂ）少なくともメモリ素子領域の活性領域表面の前記ゲート酸化膜用酸化膜を選択的に除去した後、熱酸化処理を施してメモリ素子領域の活性領域表面に不揮発性メモリ用ゲート酸化膜を形成するとともに、高電圧トランジスタ領域の前記ゲート酸化膜用シリコン酸化膜厚を成長させて高電圧トランジスタ用の高耐圧ゲート酸化膜を形成する工程、
（Ｃ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の前記メモリ用ゲート酸化膜上及び前記フィールド酸化膜上にわたってフローティングゲートを形成し、前記高耐圧ゲート酸化膜上に高電圧トランジスタ用ゲート電極を形成する工程、
（Ｄ）熱酸化処理を施して、前記フローティングゲート表面及び前記高電圧トランジスタ用ゲート電極表面に層間シリコン酸化膜を形成する工程、
（Ｅ）低電圧トランジスタ領域の活性領域表面のシリコン酸化膜を選択的に除去した後、熱酸化処理を施して低電圧トランジスタ領域の活性領域表面に低電圧トランジスタ用の低耐圧ゲート酸化膜を形成する工程、
（Ｆ）半導体基板上全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして、メモリ素子領域の前記フィールド酸化膜上に存在する前記フローティングゲートの少なくとも上層に前記層間シリコン酸化膜を介してコントロールゲートを形成し、前記低耐圧ゲート酸化膜上に低電圧トランジスタ用ゲート電極を形成する工程。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001284764A JP4605956B2 (ja) | 2001-09-19 | 2001-09-19 | 半導体装置の製造方法 |
| PCT/JP2002/009585 WO2003028113A1 (en) | 2001-09-19 | 2002-09-18 | Semiconductor device and its manufacturing method |
| DE10296955T DE10296955T5 (de) | 2001-09-19 | 2002-09-18 | Halbleitervorrichtung bzw. Halbleiterbauelement und Herstellungsverfahren dafür |
| US10/479,629 US6949790B2 (en) | 2001-09-19 | 2002-09-18 | Semiconductor device and its manufacturing method |
| US11/206,124 US7314797B2 (en) | 2001-09-19 | 2005-08-18 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001284764A JP4605956B2 (ja) | 2001-09-19 | 2001-09-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003092368A JP2003092368A (ja) | 2003-03-28 |
| JP4605956B2 true JP4605956B2 (ja) | 2011-01-05 |
Family
ID=19108031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001284764A Expired - Fee Related JP4605956B2 (ja) | 2001-09-19 | 2001-09-19 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6949790B2 (ja) |
| JP (1) | JP4605956B2 (ja) |
| DE (1) | DE10296955T5 (ja) |
| WO (1) | WO2003028113A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030102504A1 (en) * | 2001-12-05 | 2003-06-05 | Geeng-Chuan Chern | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric |
| US7037786B2 (en) * | 2003-11-18 | 2006-05-02 | Atmel Corporation | Method of forming a low voltage gate oxide layer and tunnel oxide layer in an EEPROM cell |
| KR101094840B1 (ko) | 2005-07-12 | 2011-12-16 | 삼성전자주식회사 | 낸드형 플래시 메모리 장치 및 그 제조 방법 |
| JP2007335717A (ja) * | 2006-06-16 | 2007-12-27 | Toppan Printing Co Ltd | 不揮発性メモリ及びその製造方法 |
| JP5200470B2 (ja) * | 2007-09-20 | 2013-06-05 | 株式会社リコー | メモリ制御回路及び半導体装置 |
| JP4609533B2 (ja) * | 2008-06-12 | 2011-01-12 | セイコーエプソン株式会社 | 半導体集積回路 |
| US20110233643A1 (en) * | 2010-03-23 | 2011-09-29 | Chingis Technology Corporation | PMOS Flash Cell Using Bottom Poly Control Gate |
| JP5617487B2 (ja) * | 2010-09-28 | 2014-11-05 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150683A (ja) * | 1998-11-18 | 2000-05-30 | Denso Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2000174150A (ja) * | 1998-12-01 | 2000-06-23 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121679A (ja) | 1982-01-12 | 1983-07-20 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
| JPS60167376A (ja) * | 1984-02-09 | 1985-08-30 | Toshiba Corp | 半導体装置 |
| JPS6245073A (ja) * | 1985-08-22 | 1987-02-27 | Toshiba Corp | 半導体記憶装置 |
| DE69018832T2 (de) | 1990-12-31 | 1995-11-23 | Sgs Thomson Microelectronics | EEPROM-Zelle mit einschichtigem Metallgate und mit einem Lese-Interface des externen Schaltkreises, welches isoliert ist vom Schreib/Lösch-Interface des Programmierungsschaltkreises. |
| JP3259349B2 (ja) * | 1992-06-09 | 2002-02-25 | ソニー株式会社 | 不揮発性半導体装置及びその製造方法 |
| WO1994000881A1 (en) | 1992-06-19 | 1994-01-06 | Lattice Semiconductor Corporation | Single polysilicon layer flash e2prom cell |
| JPH0645614A (ja) * | 1992-07-27 | 1994-02-18 | Nec Corp | 読出し専用半導体メモリの製造方法 |
| JPH0846067A (ja) * | 1994-07-29 | 1996-02-16 | Ricoh Co Ltd | 不揮発性半導体メモリ装置 |
| JPH08293564A (ja) * | 1995-04-20 | 1996-11-05 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| US6201275B1 (en) * | 1995-06-30 | 2001-03-13 | Nippon Steel Corporation | Semiconductor device having semiconductor regions of different conductivity types isolated by field oxide, and method of manufacturing the same |
| JP3400267B2 (ja) * | 1996-10-09 | 2003-04-28 | シャープ株式会社 | 不揮発性半導体メモリの製造方法 |
| US6184552B1 (en) * | 1998-07-17 | 2001-02-06 | National Semiconductor Corporation | Non-volatile memory cell with non-trenched substrate |
-
2001
- 2001-09-19 JP JP2001284764A patent/JP4605956B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-18 DE DE10296955T patent/DE10296955T5/de not_active Withdrawn
- 2002-09-18 US US10/479,629 patent/US6949790B2/en not_active Expired - Fee Related
- 2002-09-18 WO PCT/JP2002/009585 patent/WO2003028113A1/en active Application Filing
-
2005
- 2005-08-18 US US11/206,124 patent/US7314797B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150683A (ja) * | 1998-11-18 | 2000-05-30 | Denso Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2000174150A (ja) * | 1998-12-01 | 2000-06-23 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040157394A1 (en) | 2004-08-12 |
| US20050275041A1 (en) | 2005-12-15 |
| DE10296955T5 (de) | 2004-08-26 |
| WO2003028113A1 (en) | 2003-04-03 |
| US7314797B2 (en) | 2008-01-01 |
| US6949790B2 (en) | 2005-09-27 |
| JP2003092368A (ja) | 2003-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060802 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100713 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101005 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101005 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |