DE2726094C2 - Programmierbare Logik in Matrixanordnung - Google Patents
Programmierbare Logik in MatrixanordnungInfo
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Description
55
Die Erfindung betrifft eine programmierbare Logik in Matrixanordnung mit gleichen, steuerbaren Verknüpfungsgliedern,
von denen jeweils eines in Kreuzungspunkten zwischen einer Reihe von Eingangsleitungen
und einer Reihe von letztere kreuzenden Ausgangsleitungen angeordnet ist und die jeweils drei Anschlüsse
aufweisen und mit einem Anschluß an die zugeordnete Eingangsleitung und mit einem anderen Anschluß an die
zugeordnete Ausgangsleitung angeschlossen sind.
Derartige Anordnungen gehören bereits zum Stande der Technik (DE-OS 24 46 654, US-PS 35 66 153).
Der Aufbau einer Logik in Form einer Matrixanordnung
mit standardisierten Verknüpfungsgliedern in den Kreuzungspunkten hat den überragenden Vorteil, daß
sich der Entwurf und die Herstellung in integrierter Halbleitertechnik wesentlich vereinfachen läßt Die
konkrete Anwendung derartiger Matrixanordnungen, beispielsweise in Computer, hat bisher nur begrenzt
stattgefunden. Eine wesentliche Ursache dafür ist, daß nur ein geringer Prozentsatz der Kreuzungspunkte der
Matrix bei der Durchführung logischer Funktionen nutzbar sind. Das bedeutet aber, daß ein entsprechender
Prozentsatz ungenutzter Halbleiterfläche zur Verfügung gestellt werden muß. Die beim Entwurf von der
Herstellung derartiger Matrixanordnungen zweifellos vorhandenen Vorteile werden durch den relativ großen
Aufwand an Halbleiterfläche aufgewogen, so daß es wirtschaftlich gesehen vorteilhafter ist, logische Systeme
in ungeordneter, dh, herkömmlicher Art zu
verwirklichen, da sich hierbei die Durchführung von mehr logischen Funktionen für eine gegebene HaIbleiterfläche
durchführen lassen.
Der geringe Prozentsatz nutzbarer Verknüpfungsglieder in einer Matrixanordnung ist durch die
Regelmäßigkeit einer derartigen Matrix bedingt Sind einmal die Eingangs- und Ausgangsleitungen der Matrix
im Hinblick auf eine bestimmte logische Funktion festgelegt so lassen sich andere, nicht direkt damit
zusammenhängende logische Funktionen nicht mehr ausführen. Aus diesem Grunde sind in der Matrix große
Bereiche vorhanden, in denen die Kreuzungen zwischen den Eingangs- und Ausgangsleitungen keine nutzbaren
Verknüpfungsglieder vorhanden sind.
Es sind bereits mehrere Vorschläge gemacht worden, diesen Aufwand zu reduzieren. Einer der Vorschläge
besteht darin, die Eingangsvariablen den Eingangsleitungen einer Matrix über Decoder zuzuführen, so daß
sich mit ein und derselben Matrix mehrere logische Funktionen ausführen lassen. Bei einem anderen
Vorschlag werden zwei miteinander verknüpfte Matrixanordnungen verwendet, was als programmierbare
Logik in Matrixanordnung bekamt ist Die Ausgänge
einer ersten Matrix, einer sogenannten UND-Matrix, werden den Eingängen einer zweiten Matrix, einer
ODER-Matrix, zugeführt, so daß sich die Anzahl der durchführbaren logischen Funktionen erhöhen läßt,
ohne die Anzahl der erforderlichen Kreuzungspunkte in der Matrix zu erhöhen. Durch diese bekannten
Anordnungen erreicht man zwar, daß auf einem Halbleiterchip eine größere Anzahl logisch nutzbarer
Verknüpfungsglieder anordbar ist, es wird jedoch nicht das Problem gelöst, daß nicht ausnutzbare Bereiche
vorhanden bleiben.
In der US-Patentschrift 39 87 286 ist eine Anordnung beschrieben, bei der durch zeitlich versetztes Freigeben
oder Sperren von Verknüpfungsgliedern der Matrixan-Ordnungen unterschiedliche logische Funktionen durchgeführt
werden. Das Freigeben oder Sperren von Verknüpfungsgliedern erfolgt über in einem Schieberegister
gespeicherte Daten. Ist in einer Stufe des Schieberegisters eine Null gespeichert, so ist das
zugeordnete Verknüpfungsglied zu diesem Zeitpunkt nicht wirksam, während bei einer gespeicherten Eins
dieses Verknüpfungsglied betriebsbereit ist. Durch Verschieben der Daten im Schieberegister lassen sich
während unterschiedlicher Zeitperioden unterschiedliehe
Verknüpfungsglieder freigeben.
Im »IBM Technical Disclosure Bulletin«, Vol. 17, No. 3, August 1974, Seite 813 ist ein Dekoder in
Matrixanordnung beschrieben, bei dem den jeweils in
den Kreuzungspunkten angeordneten beiden Verknüpfungsgliedern jeweils ein bistabiler Schalter zugeordnet
ist, so daB sich eine komplementäre Funktionsweise erreichen läßt.
Es ist die Aufgabe der Erfindung zugrunde liegende Aufgabe, eine Logik in Matrixanordnung anzugeben, die
die Durchführung unterschiedlicher logischer Funktionen erlaubt und gleichzeitig eine Verringerung der
Größe der Bereiche der Matrix mit ungenutzten Verknüpfungsgliedern mit sich bringt Ό
Die Lösung dieser Aufgabe ist in den Ansprüchen niedergelegt
Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher
erläutert Es zeigt
Fig. 1 den schematischen Aufbau einer auf einem
Halbleiterchip untergebrachten, programmierbaren Logik in Matrixanordnung, in der die Erfindung angewandt
F i g. 2 die Schaltung einiger der in der Matrixanordnung
verwendeten Verknüpfungsglieder,
Fi g. 3 ein Beispiel für den strukturellen Aufbau einer
Matrixanordnung gemäß F i g. 1,
F i g. 4 eine Schnittansicht entlang der Linie 4-4 der Struktur gemäß F ig. 3,
Fig.5A, B, C und D einen MNOS-Feldeffekttransistor
in vier verschiedenen Betriebsarten,
F i g. 6 das Schaltbild einer programmierbaren Logik in Matrixanordnung, in welchem die MNOS-Feldeffekttransistoren
gemäß der Fig.5A, B, C und D erfindungsgemäß eingesetzt sind und
F i g. 7 ein den Betrieb einer erfindungsgemäßen Logik kennzeichnendes Zeitdiagramm.
Zunächst sei die programmierbare Logik in Matrixanordnung in Fig. 1 betrachtet Einer UND-Matrix 10
werden über eine Reihe paralleler Eingangsleitungen 12 positive Eingangssignale zugeführt, die die echten oder
komplementären Werte von Eingangsvariablen A, B, C repräsentieren. Senkrecht zu den Eingangsleitungen 12
ist eine Reihe paralleler Ausgangsleitungen 14 angeordnet, die mi. den Eingangsleitungen somit eine
Gitterstruktur bilden. In den Kreuzungspunkten der Eingangs- und Ausgangsleitungen sind Verknüpfungsglieder 16 angeordnet, die eine logische Operation, in
diesem Falle eine NOR-Funktion, an den auf den Eingangsleitungen 12 anliegenden Signalen ausführen
und das Ergebnis dieser Operation auf den Ausgangsleitungen 14 liefern. Liegt beispielsweise auf einem oder
auf allen der Eingangsleitur.gen 12a, 126 oder 12c der
obere Pegelwert so wird die Ausgangsleitung 14a durch eine oder mehrere der Verknüpfungsglieder 16a, 166
oder 16cauf einem unteren Pegelwert gehalten.
Die Ausgangsleitungen 14 der UND-Matrix 10 sind mit einer Reihe von parallelen Eingangsleitungen 18
einer ODER-Matrix 20 verbunden. Diese Eingangsleitungen 18 überkreuzen eine Reihe von parallelen
Ausgangsleitungen 22 der ODER-Matrix. In den gebildeten Kreuzungspunkten sind Verknüpfungsglieder
24 angeordnet, die die von den Augangsleitungen der UND-Matrix empfangenen Signale einer ODER-Operation
unterwerfen und das Ergebnis auf den Ausgangsleitungen 22 abgeben. Nehmen beispielsweise
eine oder alle der Eingangsleitungen 18a, \%b, 18c oder 18c/den oberen Pegelwert ein, so wird die Ausgangsleitung
22a durch eines oder mehrere der Verknüpfungsglieder 24a, 24Z>, 24c oder 24</ auf dem unteren
Pegelwert gehalten. Trifft die angesprochene Eingangsbedingung nicht zu, so lieg, die Ausgangsleitung 24a auf
einem oberen Pegelwert
Die Ausgangsleitungen liefern Setz- und Rßckstellsignale
für eine Reihe von Verriegelungsscbaltern 26. Di« Ausgänge dieser Verriegelungsschalter (Flipflops FL),
also beispielsweise die Ausgänge der Verriegelungsschalter 26a, 266 oder 26c, können von dem die
Matrixanordnung aufnehmenden Halbleiterchip abgeführt oder über einen ZweibitOecoder in die UND-Matrix
rückgeführt werden. Auf diese Weise erhält man also eine programmierbare Logik in Matrixanordnung,
die eine kombinatorische und eine sequentielle Logikfunktion ausführen kann.
Derartige programmierbare, logische Operationen ausführende Matrixanordnungen sind bekannt Die
erfindungsgemäße Logik unterscheidet sich von diesen bekannten Anordnungen in der Art, in der die
Verknüpfungsglieder 16 und 24 mit den Speisespannungspotentialen verbunden werden, so daß zu
unterschiedlichen Zeiten unterschiedliche logische Funktionen ausgeführt werden können. Betrachtet man
nunmehr die im wesentlichen aus Feldeffekttransistoren bestehenden Verknüpfungsglieder i€ in Fig.2, so
erkennt man, daß jeweils das Gate mit einer Eingangsleitung 12 und die Drain 32 mit einer
Ausgangsleitung 14 und dann über einen weiteren Feldeffekttransistor 30 mit einem positiven Anschluß
einer Speisespannungsquelle verbunden sind. Die Source 34 jedes der die Verknüpfungsglieder 16
bildenden Transistoren ist entweder nicht weiterverbunden oder aber mit einer von drei Leitungen 36, 38
oder 40 verbunden. Eine der Leitungen ist direkt mit Masse verbunden, während die beiden anderen
Leitungen über jeweils einen Schalter 42 und 44 mit Masse verbindbar sind. Die Verknüpfungsglieder, deren
Source nicht angeschlossen ist haben in der Matrix keine Funktion. Die Verknüpfungsglieder, die ständig
über die Leitung 40 mit Masse verbunden sind, sind ständig in Funktion. Die Verknüpfungsglieder, die über
Schalter 42 und 44 mit Masse verbindbar sird, erfüllen ihre logische Funktionen nur, wenn diese Schalter
geschlossen sind. Diese Schalter sind alternativ geschlossen, d. h., ist Schalter 42 geschlossen, ist Schalter
44· offen, während bei geschlossenem Schalter 44 der Schalter 42 geöffnet ist d. h. also, man ei hält zwei
unterschiedliche zeitliche Betriebszustände. Während der einen Zeitperiode ist Schalter 42 und während der
anderen Zeitperiode ist Schalter 44 geschlossen. Ist Schalter 42 geschlossen, so sind die zugeordneten, die
Verknüpfungsglieder bildenden Feldeffekttransistoren mit ihrer Source mit der Leitung 36 und natürlich auch
die Feldeffekttransistoren, während die Source ständig mit der Leitung 40 verbunden ist an Masse gelegt und
leitend. Bei geschlossenem Schalter 44 sind sämtliche Feldeffekttransistoren, die mit Leitung 38 und 40
verbunden sind, leitend, falls ein entsprechendes Signal an der zugeordneter: Eingangsleitung 12 abliegt. Auf
diese Weise können mit ein und derselbsn Matrix zu unterschiedlichen Zeiten zwei unterschiedliche logische
Funktionen ausgeführt werden. F i g. 2 zeigt weiterhin, daß die Drain jed.s Feldeffekttransistors über eine
zugeordnete Diode 45 mit einer Ausgangsleitung 14 verbunden ist. Diese Diode dient der Verhinderung von
Kriechströmen in einem Verknüpfungsglied, das während einer Zeitperiode mit geöffnetem zugeordneten
Schalter nicht leitend sein soll. Betrachtet man nun wiederum die Fig. 1, so ist zu erkennen, daß die
Leitungen 36, 38 und 40 dazu dienen, die Operationen sowohl der UND-Matrix als auch der ODER-Matrix der
programmierbaren Logik zu steuern. Die Verknüpfungsglieder beider Matrizen sind jeweils mit einer der
drei Leitungen verbunden. Die von der Matrixanordnung ausgeführte logische Funktion hängt nun von zwei
Umständen ab. Im einen ist entscheidend die Anordnung der betriebsfähigen Verknüpfungsglieder an den
Kreuzungspunkten der beiden Matrizen, mit anderen Worten, welche der Kreuzungspunkte Feldeffekttransistoren
aufweisen, während Source mit einer der Leitungen 36,38 und 40 verbunden ist. Zum anderen ist to
entscheidend, welche der drei Leitungen 36, 38 und 40 dieser betriebsfähigen Feldeffekttransistoren und ihre
Source daran angeschlossen sind.
Den Fig.3 und 4 ist zu entnehmen, wie die Halbleiterstruktur hergestellt werden kann. Die hier
benutzten Bezugszeichen sind identisch mit den Bezugszeichen, die für die entsprechenden Teile in den
Ersatzschaltbildern nach Fig. 1 und 2 benutzt wurden.
Die Ausgangsleitungen 14 in der UND-Matrix bestehen aus entsprechend langen Diffusionszonen 14 im
Substrat 50 des Halbleiterchips. Entsprechendes gilt für die Leitungen 40, die direkt mit Masse verbunden sind.
Über diesen Diffusionen sind auf der Personalisierungsschicht 52 des Halbleitertyps die metallischen Leiterzüge
36 und 38 für den Anschluß der Source der die Schalter 42 und 44 bildenden Feldeffekttransistor
aufgebracht. Zwischen jeweils zwei Leitungen 36 und 38 sind die metallischen Eingangsleitungen 12 angeordnet.
Diese verbinden nacheinander die Gates 28 der Feldeffekttransistoren 16. Diese Gates liegen zwischen
Ausgangsleitung 14 für den Feldeffekttransistor an einer Stelle, an der eine Diffusion zur Bildung der Diode 45
und der Diffusion, die als Source 34 des Feldeffekttransistors dient, angeordnet ist. Die Source ist selektiv
entweder mit der die Leitung 40 bildenden Diffusion oder über metallische Querverbindungen 54 und 56 mit
einer der metallischen Leitungen 36 und 38 durch ein gleichzeitig mit der die Leitungen 14 und 40 bildenden
Diffusion eingebrachten Diffusion verbunden. Erfolgt diese Diffusion zu einer der Leitungen 36, 38 und 40 in
einem bestimmten Kreuzungspunkt nicht, so erhalt man in diesem Kreuzungspunkt ein inaktives Verknüpfungsglied.
Wird eine Verbindung zu der Diffusion 40 des ein Verknüpfungsglied bildendes Feldeffekttransistors hergestellt,
so ist dieses Verknüpfungsglied ständig aktiv. Wird eine Verbindung zur Leitung 36 hergestellt, so ist
das Verknüpfungsglied nur aktiv, wenn der Feldeffekttransistor 42 leitend ist Ist eine Verbindung zur Leitung
38 hergestellt, so ist das Verknüpfungsglied nur aktiv, wenn der Feldeffekttransistor 44 leitend ist.
In den Fig. 5 ist ein MNOS-Feldeffekttransistor dargestellt, der zusätziich zu den Eigenschaften eines
normalen MNQS-Feideffekttransistors die Eigenschaft einer veränderbaren Schwellenspannung VV aufweist
Durch Anlegen ausreichender Spannungsimpulse (Amplitude etwa ±35 V, Dauer 1 — 50 Mikrosekunden) an
die Nitrid-Oxid-Halbleiterstruktur des Gate des Feldeffekttransistors werden negative oder positive Ladungen
in der Nitrid-Oxid-Grenzschicht gespeichert Eine Speicherung einer zusätzlichen positiven Ladung
verringert die Schwellenspannung VV, während eine zusätzliche Speicherung negativer Ladung die Schwellenspannung
Vrerhöht
Bei einem derartigen MNOS-Feldeffekttransistor ist es möglich, die Schwellenspannung VV so zu erhöhen,
daß der Transistor nicht leitet, wenn eine normale Gatespannung (5 V) angelegt wird. Es ist auch möglich,
die Schwellenspannung so herabzusetzen, daß der Feldeffekttransistor auf eine normale Gatespannung
anspricht. Die Anzahl der Änderungsmöglichkeiten der Schwellenspannung eines MNOS-Feldeffekttransistors
ist nahezu unbegrenzt.
Der MNOS-Feldeffekttransistor kann in vier Betriebsarten betrieben werden. Die vier an die Anschlüsse
anzulegenden Spannungen, nämlich die Gatespannung Vg, die Drainspannung VO, die Sourcespannung Vs
und die Substratspannung Vsub, bestimmen in unterschiedlichen
Kombinationen diese vier verschiedenen Betriebsarten. In den Fig. 5 sind diese vier Betriebsarten
und die zugehörigen Spannungskombinationen angegeben. Im Falle der Fig. 5a ist V0- K1= Vp,
Vd ^ Vo zur Abführung der Drainspannung vom
Kanal. Vsua ist ohne Bedeutung, obwohl sie mit Null
Volt, der normalen Substratspannung beim Lesen angegeben ist. In diesem Falle handelt es sich um die
Betriebsart, bei der keine Personalisierung stattfindet.
In ähnlicher Weise ist bei der Betriebsart sperren, wie
sie durch Fig.5b angedeutet ist, wo keine Schwellenspannungsverschiebung
stattfindet, ein invertierter Kanal vorhanden und die Kanalspannung VCu ergibt
sich aus der Sourcespannung durch
\Vg-Vch\-\g-Vs\*Vo
Es ist wichtig, festzustellen, daß bei der Betriebsart »keine Personalisierung« und »Sperrung« nur die
Sourcespannung unterschiedlich ist. Diese beiden Betriebsarten können gleichzeitig bei Feldeffekttransistoren
angewandt werden, die getrennte Sourceleitungen aufweisen.
F i g. 5c zeigt die Betriebsart »Personalisierung«, was Vch — VG = νμ erfordert. Da VG = 0 ist, wird der
Kanal angereichert und es ist Vch = Vsub — Vp-
Der normale Lesebetrieb ist aus F i g. 5d zu ersehen,
wo Vr < Vc ist. Obwohl die tatsächlich anzulegenden Spannungen insbesondere vom jeweils angewandten
Herstellungsprozeß abhängen, seien als typische Spannungen angegeben: Vp = 35 V, W= 18 V und
VR = 5 V.
MNOS-Feldeffekttransistoren können als Verknüpfungsglieder
in programmierbarer Logik in Matrixanordnung eingesetzt werden, um über die beiden
folgenden Schritte zwischen logischen Ebenen umzuschalten:
Personalisierung sämtlicher Matrixbits, Entpersonalisierung sämtlicher Bits in der unerwünschten
Logikebene und gleichzeitige Sperrung der Bits, die zur gewünschten Ebene gehörer
Den F i g. 6 und 7 sind Einzelheiten zu entnehmen, wie aus MNOS-Feldeffekttransistoren zum Aufbau multidimensionaler
Matrizen verwendet werden können. Die Fig.6 zeigt eine Implementation mit MNOS-Feldeffekttransistoren.
Die strukturelle Anordnung der Feldeffekttransistoren
in bezug auf die Leitungen 36,38 und entspricht dem in F i g. 3 gezeigten Schema. In F i g. 7
sind sechs variable Größen (zwei Speisespannungen, nämlich Vsub und Vdd, und vier Steuersignale)
aufgezeichnet, die den Betrieb der Schaltung nach F i g. 6 ermöglichen.
Parasitäre Pfade sind bei Einsatz von MNOS-Feldeffekttransistoren unbeachtlich, da die bei einer ausgeführten
Logik nicht benötigten Bits mit Sicherheit ausgeschaltet sind.
Hierzu 5 Blatt Zeichnungen
Claims (5)
1. Programmierbare Logik in Matrixanordnung mit gleichen, steuerbaren Verknüpfungsgliedern,
von denen jeweils eines in Kreuzungspunkten zwischen einer Reihe von Eingangsleitungen und
einer Reihe von senkrecht dazu verlaufenden Ausgangsleitungen angeordnet ist und die jeweils
drei Anschlüsse aufweisen und mit einem Anschluß an die zugeordnete Eingangsleitung und mit einem ι ο
anderen Anschluß an die zugeordnete Ausgangsleitung angeschlossen sind, dadurch gekennzeichnet,
daß eine erste Gruppe von Verknüpfungsgliedern zur Durchführung einer ersten logischen
Funktion und eine zweite Gruppe zur Durchführung einer zweiten logischen Funktion
vorgesehen ist und daß jede Gruppe über einen zugeordneten Schalter über den jeweils dritten
Anschluß an ein Speisespannungspotential geführt ist wobei jede Gruppe nur bei geschlossenen
zugeordaeien Schalter zur Durchführung der entsprechenden
logischen Funktion betriebsbereit ist und die Schalter nur zu unterschiedlichen Zeiten
geschlossen sind.
2. Programmierbare Logik in Matrix nach Anspruch 1, dadurch gekennzeichnet daß eine dritte
Gruppe von Verknüpfungsgliedern vorgesehen ist die mit dem dritten Anschluß direkt an das
Speisespannungspotential angeschlossen sind und somit sowohl mit der ersten als auch mit der zweiten
Gruppe der Verknüpfungsgliedern betriebsbereit sind.
3. Programmierbare Logik in Matrixanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet
daß jedes Verknüpfungsgäied einen Feldeffekttransistör enthält, daß jeweils das -Jäte des Feldeffekttransistors
an die zugeordnete Eingangsleitung, daß die Drain an die zugeordnete Ausgangsleitung und
von da über ein Lastelement an ein erstes gemeinsames Speisespannungspotential und daß die
Source je nach Gruppenzugehörigkeit entweder über einen der beiden Schalter oder direkt an ein
zweites gemeinsames Speisespannungspotential angeschlossen ist.
4. Programmierbare Logik in Matrixanordnung nach Anspruch 3, dadurch gekennzeichnet daß
jeweils zwischen der Drain eines Feldeffekttransistors und zugehöriger Ausgangsleitung eine Diode
eingefügt ist
5. Programmierbare Logik in Matrixanordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet
daß die Feldeffekttransistoren vom MNOS-Typ sind.
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