DE69230124T2

DE69230124T2 - Permanentspeicher

Info

Publication number: DE69230124T2
Application number: DE69230124T
Authority: DE
Inventors: Akira Nakagawara
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-08-29
Filing date: 1992-08-11
Publication date: 2000-04-20
Anticipated expiration: 2012-08-12
Also published as: KR100258039B1; KR930005034A; JP3104319B2; EP0529862A3; DE69230124D1; US5345416A; EP0529862B1; JPH0555530A; EP0529862A2

Description

Die vorliegende Erfindung bezieht sich auf nichtflüchtige Speicher (Permanentspeicher), insbesondere auf nichtflüchtige Speicher, die Floating-Gate-Speicherzellen haben.
Ein vor kurzem vorgeschlagener nichtflüchtiger Speicher ist der löschbare und programmierbare Nur-Lese-Speicher (EPROM), der beispielsweise in der japanischen offengelegten Patentanmeldung 3/34470 beschrieben ist.
Fig. 9 ist eine graphische Darstellung des oben erwähnten nichtflüchtigen Speichers, in welchem eine Speicherzellenmatrix 51, ein Reihendecodierer 52, ein Spaltendecodierer 53, eine Spaltenauswahl-Logikschaltung 54 und eine Lastschaltung 55 verschaltet sind. Fig. 10 ist ein Schaltungsdiagramm der Hauptteile der Speicherzellen, der Lastschaltung 55 und der Spaltenauswahl-Logikschaltung 54. Fig. 11 ist eine Draufsicht der Speicherzellenmatrix, und Fig. 12 ist eine perspektivische Ansicht der Speicherzelle, die dem Teil von Fig. 11 entspricht.
Bei diesem nichtflüchtigen Speicher sind, wie in Fig. 12 gezeigt ist, langgestreckte N-Störstellendiffusionsschichten 64 und 65 auf einem Siliziumsubstrat 61 beispielsweise des P- Typus durch Ionenimplantation über die Maske einer ersten polykristallinen Siliziumschicht 63 gebildet, welche auf einem ersten Gate-Isolationsfilm 62 auf dem Substrat 61 gebildet ist, und dann ist ein zweiter Gate-Isolationsflm 66 über dem Substrat 61 gebildet.
Danach sind Steuergates 67 (welche die Wortleitungen bilden), die durch streifenförmige zweite polykristalline Siliziumschichten gebildet sind, senkrecht zu den Störstellendiffusionsschichten 64 und 65 gebildet, und dann wird der darunterliegende zweite Gate-Isolationsfilm 66 und die erste polykristalline Schicht 63 wahlweise selbstausrichtend durch die Maske der Steuergates 67 weggeätzt, so daß Floating-Gates, die durch die ersten polykristallinen Siliziumschichten 63 gebildet sind, auf dem Substrat 61 aufgebaut sind.
Wie in Fig. 11 gezeigt ist, werden die Störstellendiffusionsschichten 64 und 65 abwechselnd als Bitleitungen und Spaltenleitungen verwendet, und es sind Kanäle in den Bereichen unter den Steuergates 67 zwischen den Bitleitungen und den Spaltenleitungen gebildet, wodurch eine große Anzahl von Zellen (M11, M12, ... M33 ...) zum Bilden eines integrierten nichtflüchtigen Speichers hoher Packungsdichte gebildet werden.
Der Betrieb des obigen nichtflüchtigen Speichers wird nun mit Hilfe von Fig. 9 und 10 beschrieben.
Wenn eine Wortleitung Wn, beispielsweise die n-te Reihe durch eine Eingangsreihenadresse zum Reihendecodierer 52 ausgewählt wird, und wenn eine Spaltenauswahlleitung Cn von beispielsweise der n-te Spalte durch eine Eingangsspaltenadresse zum Spaltendecodierer 53 ausgewählt wird, wird die Wortleitung Wn und die Spaltenauswahlleitung Cn auf einen hohen Pegel angehoben, und die anderen Wortleitungen und Spaltenauswahlleitungen der anderen Reihen und Spalten bleiben auf einem niedrigen Pegel.
In diesem Zeitpunkt werden die Transistoren Q11, Q12 und Q13, die mit der Spaltenauswahlleitung Cn der n-ten Spalte verbunden sind, eingeschaltet, wodurch erlaubt wird, daß eine Spaltenleitung CLn einer Entladung unterzogen wird und daher auf dem Erdpotential Vss festgelegt ist. Außerdem werden Datenpfade, die von ungeradzahligen und geradzahligen Bitleitungen B1 und B2 zu ungeradzahligen und geradzahligen Datenbussen DBL1 bzw. DBL2 laufen, gebildet. Wenn die Wortleitung Wn der n-ten Reihe ausgewählt wird, werden die Speicherzellen (Q8 und Q9 wie gezeigt), die mit der Wortleitung Wn verbunden sind, ausgewählt.
In diesem Zeitpunkt verbleibt, wenn die Speicherzelle Q8 so programmiert ist, daß sie logisch "0" ist, die Speicherzelle Q8 im Ausschaltezustand, und es wird kein Signal zum ungeradzahligen Datenbus DBL1 übertragen. Wenn in die Speicherzelle Q9 keine logische "0" geschrieben ist oder so programmiert ist, daß sie logisch "1" ist, wird die Speicherzelle Q9 eingeschaltet, und somit wird ein Strompfad gebildet, der vom geradzahligen Datenbus DBL2 über den Transistor Q13 nach Erde läuft.
Alle Spaltenleitungen und Bitleitungen im nichtausgewählten Zustand werden über Transistoren Q5, Q6 und Q7 durch eine leicht höhere Spannung Vcc als der Übergangspunkt eines Abtastverstärkers, der nicht gezeigt ist, vorgespannt, der mit den ungeradzahligen und geradzahligen Datenbussen DBL1 und DBL2 verbunden ist. Diese Vorspannspannung verhindert einen unnötig großen Spannungswechsel, der auftritt, wenn auf Bitleitungen, die vorher einer Entladung unterzogen wurden, um auf Erdpotential Vss zu fallen, zugegriffen wird.
Beim Schreiben (Programmieren) werden die Wortleitung Wn der n-Reihe und der Spaltenauswahlleitung Cn der n-ten Spalte in etwa auf ein Programmpotential Vpp (> Vcc) geladen. Wenn die Speicherzelle Q8 nicht programmiert ist, befindet sich der ungeradzahlige Datenbus DBL1 auf dem niedrigen Pegel. Wenn die logische "0" in der Speicherzelle Q9 pro grammiert ist, wird der geradzahlige Datenbus DBL auf das Programmpotential Vpp wie oben beschrieben angehoben.
Dieser nichtflüchtige Speicher besitzt die folgenden Schwierigkeiten, wenn die Anzahl von Wortleitungen vergrößert wird, um einen Speicher mit einer hoch integrierten Packungsdichte zu erhalten.
Zunächst wird der Verdrahtungswiderstand der N-Störstellendiffusionsschicht für die Bitleitungen und Spaltenleitungen proportional zur Anzahl der Wortleitungen vergrößert. Anders ausgedrückt ist der Speicherzellenstrom, der in der Speicherzelle fließt, durch den parasitären Widerstand beschränkt, der der Reihe nach mit der Source und dem Drain der Speicherzelle eingeführt wird. Daher nimmt beim Datenlesen der Strom, der vom Datenbus zur Speicherzelle fließt, ab, so daß die Zeit, während der Datenbus einer Entladung unterworfen wird, lang wird. Als Folge davon wird die Zugriffszeit vergrößert, so daß es schwierig ist, Daten mit einer hohen Geschwindigkeit zu lesen.
Da zweitens die Bitleitungen und Spaltenleitungen, die die Speicherzellenmatrix bilden, aus der N-Störstellendiffuisionsschicht hergestellt sind, wird die Koppelkapazität zwischen der Störstellendiffusionsschicht und dem Siliziumsubstrat als parasitäre Kapazität hinzugefügt, wodurch die Entladezeit über die Bitleitungen und Spaltenleitungen vergrößert wird, welche der Entladung über den Datenbus vorhergeht.
Da drittens der Speicherzellenstrom durch den Serienwiderstand der Source und dem Drain der Speicherzelle beschränkt ist, ist es schwierig, den Strom sicherzustellen, um Daten in die Speicherzelle zu schreiben. Der Schreibstrom benötigt üblicherweise ungefähr 1 mA. Da die Schreibspannung allgemein 12,5 ± 0,5 V ist, ist es absolut notwendig, daß der Gesamtwiderstand des Widerstands der Bitleitung und der Spaltenleitung und der Arbeitswiderstand der Speicherzelle 12,5 kΩ oder niedriger ist.
Der Flächenwiderstand einer N-Störstellendiffusionsschicht trägt üblicherweise 10 bis 50 Ω/ . Wenn außerdem gemäß Fig. 12 die erste polykristalline Siliziumschicht (Floating- Gate) 63 und die zweite polykristalline Siliziumsschicht (Steuergate) 67 mit der gleichen Vorschrift ausgelegt sind, beträgt der Widerstandswert der N-Störstellendifiusionsschichten 64 und 65 pro Reihe zumindest 20 Ω, wodurch somit die Anzahl von Reihen (= die Anzahl von Wortleitungen) nicht auf 625 oder mehr vergrößert werden kann, da der Gesamtwiderstand der Störstellendiffusionsschichten ungefähr 12,5 kΩ wird.
Dies bedeutet, daß, wenn die Anzahl von Reihen so ausgewählt ist, daß sie gleich der der von Spalten gemäß der Struktur der typischen Speicherzellenmatrix 51 ist, es schwierig ist, einen nichtflüchtigen Speicher mit einer größeren Kapazität, wobei die obigen Speicherzellen mit einer hohen Packungsdichte verwendet werden, größer als 256 kBits zu realisieren.
Wenn außerdem die Speicherzellen mit einer hohen Packungsdichte integriert sind, wird die Anzahl von Bitleitungen und Spaltenleitungen mit dem Anstieg der Anzahl von Speicherzellen vergrößert, wodurch es außerdem notwendig ist, die Anzahl von Ausgangsanschlüssen der peripheren Schaltungen zu vergrößern, beispielsweise des Spaltendecodierers 53 und der Lastschaltung 55. Da bei diesem nichtflüchtigen Speicher die Anordnungsteilung der Ausgangsanschlüsse der peripheren Schaltungen gleich ist wie die der Bitleitungen und Spaltenleitungen in der Speicherzellenmatrix 51, muß in Betracht gezogen werden, daß die Ausgangsanschlüsse der peripheren Schaltungen ebenfalls mit einer hohen Packungsdichte gemäß dem Anstieg der Packungsdichte der Speicherzellen integriert werden. Daher ist es sehr schwierig, den nichtflüchtigen Speicher zu entwerfen.
Die EP-A 0 403 822 offenbart einen EEPROM, bei dem Bitleitungen mit den Zellen benachbart dazu auf beiden Seiten geschaltet sind. Die US-A 4 777 625 und die US-A 4 816 207 offenbaren jeweils einen DRAM mit einer Spaltenstruktur von Haupt- und Subbitleitungen. Bei diesen DRAM-Strukturen werden die Subbitleitungen jedoch nicht gemeinsam durch Zellen in benachbarten Spalten verwendet.
Gemäß der vorliegenden Erfindung wird ein nichtflüchtiger Speicher bereitgestellt, mit:
mehreren nichtflüchtigen Speicherzellen, die matrixartig angeordnet sind und die Floating-Gate-MIS-Transistoren umfassen, die auf eine hohe Schwellenwertspannung oder auf eine niedrige Schwellenwertspannung gemäß programmierten, zu schreibenden Daten programmierbar sind;
mehreren Wortleitungen, die gemeinsam in jeder Reihe der Speicherzellen verwendet werden und die als Gates der MIS-Transistoren arbeiten;
mehreren Subbitleitungen, die im wesentlichen orthogonal zu den Wortleitungen angeordnet sind, wobei die Subbitleitungen als eine der Sourcen oder Drains der MIS-Transistoren arbeiten und gemeinsam durch eine von benachbarten Spalten der Speicherzellen verwendet werden, und als Diffusionsbereiche ausgebildet sind, wobei in ein Substrat eines vorgegebenen Leitfähigkeitstypus Verunreinigungen eines entgegengesetzten Leitfähigkeitstypus eingeleitet sind; und
mehreren Subspaltenleitungen, die zwischen den Subbitleitungen angeordnet sind, wobei die Subspaltenleitungen gemeinsam durch die anderen benachbarten Subspalten der Speicherzellen verwendet werden und als die andere der Sourcen und Drains der MIS-Transistoren von Spalten der Speicherzellen arbeiten, und als Diffusionsbereiche ausgebildet sind, wobei in ein Substrat eines vorgegebenen Leitfähigkeitstypus Verunreinigungen eines entgegengesetzten Leitfähigkeitstypus eingeleitet werden;
dadurch gekennzeichnet, daß
eine erste Auswahleinrichtung angeordnet ist, um Gruppen auszuwählen, die jeweils aus zwei der Subbitleitungen und aus zwei der Subspaltenleitungen bestehen;
eine zweite Auswahleinrichtung angeordnet ist, um eine der beiden Subbitleitungen in jeder Gruppe auszuwählen und die ausgewählten Subbitleitung mit einer Hauptbitleitung zu verbinden; und
eine dritte Auswahleinrichtung angeordnet ist, um eine der beiden Subspaltenleitungen in jeder Gruppe auszuwählen und die ausgewählten Subspaltenleitungen mit einer Hauptspaltenleitung zu verbinden.
Die Ausführungsformen der Erfindung können einen nichtflüchtigen Speicher bereitstellen, bei dem es nicht notwendig ist, die Anordnungsteilung der Ausgangsanschlüsse der peripheren Schaltungen zu vermindern, so daß das Entwerfen der Speicherzellen leicht durchgeführt werden kann, obwohl die Packungsdichte der Speicherzellen vergrößert ist. Außerdem kann ein nichtflüchtiger Speicher mit einer hohen Packungsdichte und mit einem hohen Integrationsgrad dadurch gebildet werden, daß die obigen Speicherzellen mit der hohen Packungsdichte verwendet werden, so daß er für einen Hochgeschwindigkeitsbetrieb geeignet ist.
Gemäß zumindest der bevorzugten Ausführungsformen der vorliegenden Erfindung wird außerdem ein nichtflüchtiger Speicher bereitgestellt, der umfaßt: Speicherzellen von nichtflüchtigen Speicherelementen, die in einer Matrix angeordnet sind, und von denen jede ein Floating-Gate und ein Steuergate hat, die ausgebildet sind, daß sie wie eine Mehrfachschicht überlagert sind, Wortleitungen, die entsprechend gemeinsam zu den Reihen der Speicherzellen gebildet sind und die als Gateelektroden der nichtflüchtigen Speicherelemente verwendet werden, Bitleitungen, die entsprechend so geformt sind, daß sie in etwa senkrecht zu den Wortleitungen sind, die als eine der gemeinsamen Source und dem gemeinsamen Drain der Spalten der nichtflüchtigen Speicherelemente der Speicherzellen verwendet werden, und die zum Lesen von Daten von einer der benachbarten Spalten der Speicherzellen verwendet werden, Spaltenzeilen, die zwischen den Bitleitungen so gebildet sind, daß sie die in etwa parallel zu den Bitleitungen sind, so daß sie gemeinsam mit der anderen einen der benachbarten Reihen der Speicherzellen verwendet werden, und als die andere eine der gemeinsamen Source und gemeinsa men Drain der Reihen der Speicherzellen der nichtflüchtigen Speicherzellen verwendet werden, eine erste Auswahleinrichtung, um eine von Gruppen auszuwählen, wobei jede von einer der Bitleitungen und einer der Spaltenleitungen gebildet ist, eine zweite Auswahleinrichtung, um eine der Bitleitungen von jeder der Gruppen auszuwählen, und eine dritte Auswahleinrichtung, um eine der Spaltenleitungen von jeder der Gruppen auszuwählen.
In diesem Fall können die zweiten und dritten Auswahleinrichtungen aus Isolationsgate-Feldeffekt-Transistoren gebildet werden. Außerdem kann die zweite und dritte Auswahleinrichtung aus Isolationsgate-Feldeffekt-Transistoren der gleichen Leitfähigkeit wie die Speicherzellen gebildet sein. Außerdem können die Bitleitungen und die Spaltenleitungen in bandförmigen Strukturen und auf einem Substrat gebildet sein, und die Kanäle der MIS-Transistoren, die die zweite und dritte Auswahleinrichtung bilden, können in der Richtung gebildet sein, die in etwa senkrecht zur Ausdehnungsrichtung der bandförmigen Strukturen gebildet ist.
Außerdem kann die zweite Auswahleinrichtung so vorgesehen sein, daß sie der dritten Auswahleinrichtung über der Speicherzellenmatrix gegenüberliegt. Die Speicherzellen, die in einer Matrix angeordnet sind, können in Blöcke in der Richtung der Bitleitungen unterteilt sein, und die erste Auswahleinrichtung kann gemeinsam für die Blöcke verwendet werden. Eine Lastschaltung kann mit dem Ende der Bitleitungen und der Spaltenleitungen verbunden sein. Die Speicherzellen, die in einer Matrix angeordnet sind, können in Blöcke in der Richtung der Bitleitungen unterteilt sein, und die Lastschaltung kann gemeinsam mit den Blöcken verbunden sein.
Gemäß zumindest bevorzugten Ausführungsformen der vorliegenden Erfindung wird ein nichtflüchtiger Speicher bereitgestellt, der umfaßt: Speicherzellen von nichtflüchtigen Speicherelementen, die in einer Matrix angeordnet sind und die in der Ausdehnungsrichtung von Bitleitungen in mehrere Blöcke unterteilt sind, von denen jeder eine Matrixanordnung von Speicherzellen von nichtflüchtigen Speicherelementen hat, die aus Floating-Gates und Steuergates gebildet sind, die wie eine Mehrfachschicht übereinander gelagert sind, Wortleitungen, die entsprechend gemeinsam zu den Reihen der Speicherzellen gebildet sind und die als Gateelektroden der nichtflüchtigen Speicherelemente verwendet werden, wobei die Bitleitungen, die entsprechend so ausgebildet sind, daß sie in etwa senkrecht zu den Wortleitungen sind, als eine der gemeinsamen Source und des gemeinsamen Drains der Spalten der nichtflüchtigen Speicherelemente der Speicherzellen verwendet werden, und die dazu verwendet werden, um Daten von einer der benachbarten Spalten der Speicherzellen zu lesen, Spaltenleitungen, die zwischen den Bitleitungen so gebildet sind, daß sie in etwa parallel zu den Bitleitungen sind, um gemeinsam mit der anderen der benachbarten Spalten der Speicherzellen verwendet zu werden und um als andere der gemeinsamen Source und dem gemeinsamen Drain der Spalten der Speicherzellen der nichtflüchtigen Speicherzellen verwendet zu werden, eine zweite Auswahleinrichtung, um eine der Bitleitungen einer der Gruppen auszuwählen, von denen jede aus einer der Bitleitungen und einer der Spaltenleitungen gebildet ist, und eine dritte Auswahleinrichtung, um eine der Spaltenleitungen jeder der Gruppen auszuwählen, wobei auch die erste Auswahleinrichtung gemeinsam zu den Blöcken vorgesehen ist, um eine der Gruppen auszuwählen, eine Lastschaltung, die an den Enden der Bitleitungen und der Spaltenleitungen vorgesehen ist, um so gemeinsam zu den Blöcken zu sein, wodurch die zweite Auswahleinrichtung und die dritte Auswahleinrichtung lediglich eines bestimmten Blocks von den mehreren Blöcken ausgewählt werden.
In diesem Fall können die Wortleitungen gemeinsam für die mehreren Blöcke verwendet werden.
Gemäß zumindest von bevorzugten Ausführungsformen der vorliegenden Erfindung wird außerdem ein nichtflüchtiger Speicher bereitgestellt, der umfaßt: Speicherzellen von nichtflüchtigen Speicherelementen, die in einer Matrix angeordnet sind, und die in der Ausdehnungsrichtung von Bitleitungen in mehrere Blöcke unterteilt sind, wobei jeder davon eine Matrixanordnung von Speicherzellen von nichtflüchtigen Speicherelementen hat, die aus Floating- Gates und Steuergates, die wie eine Mehrfachschicht übereinander angeordnet sind, gebildet sind, Wortleitungen, die entsprechend gemeinsam zu den Reihen der Speicherzellen gebildet sind und die als Gateelektroden der nichtflüchtigen Speicherelemente verwendet werden, wobei die Bitleitungen jeweils so ausgebildet sind, daß sie in etwa senkrecht zu den Wortleitungen sind, die als eine der gemeinsamen Source und gemeinsamen Drain der Spalten der nichtflüchtigen Speicherelemente der Speicherzellen verwendet werden, und die zum Lesen von Daten aus einer von benachbarten Spalten der Speicherzellen verwendet werden, Spaltenleitungen, die zwischen den Bitleitungen gebildet sind, die in etwa parallel zu den Bitleitungen sind, die gemeinsam zu der anderen gemeinsamen Source und dem gemeinsamen Drain der Spalten der Speicherzellen der nichtflüchtigen Speicherzellen verwendet werden, eine zweite Auswahleinrichtung, um eine der Bitleitungen einer der Gruppen auszuwählen, von der jede aus einer der Bitleitungen und einer der Spaltenleitungen gebildet ist, und eine dritte Einrichtung zum Auswählen einer der Spaltenleitungen jeder der Gruppen, eine Lastschaltung, die auf den Enden der Bitleitungen und der Spaltenleitungen vorgesehen ist, so daß diese gemeinsam zu den Blöcken ist, wodurch die Wortleitungen von nur eines bestimmten Blocks der mehreren Blöcke ausgewählt werden.
In diesem Fall kann das Steuersignal für die zweite Auswahleinrichtung gemeinsam für die mehreren Blöcke verwendet werden. Das Steuersignal zur dritten Auswahleinrichtung kann gemeinsam für die mehreren Blöcke verwendet werden.
Gemäß zumindest von bevorzugten Ausführungsformen der vorliegenden Erfindung kann der nichtflüchtige Speicher so ausgebildet sein, daß er Speicherzellen besitzt, die aus Floating-Gate-Feldeffekt-Transistoren bestehen, die matrixartig angeordnet sind, Wortleitungen, um Reihen der Speicherzellen, Bitleitungen, Spaltenleitungen und eine erste, zweite und dritte Auswahleinrichtung auszuwählen. Die Wortleitungen bestehen beispielsweise aus polykristallinen Siliziumschichten, die sich in parallelen Strukturen ausdehnen und die als gemeinsames Gate jeder der Reihen der Floating-Gate-Isolationsgate-Feldeffekt-Transistoren der Speicherzellen verwendet werden. Zusätzlich wird jede Gruppe einer von Bitleitungen oder eine von Spaltenleitungen durch die erste Auswahleinrichtung ausgewählt. Die geradzahlignumerierte oder ungeradzahlig-numerierte Bitleitung jeder Gruppe wird ausgewählt und mit einer der Hauptbitleitungen durch die zweite Auswahleinrichtung verbunden. Die geradzahlignumerierte oder ungeradzahlig-numerierte Spaltenleitung einer jeden der Gruppen wird ausgewählt und mit einer der Hauptspaltenleitungen durch die dritte Auswahleinrichtung verbunden. Wenn daher die Spaltenleitung wahlweise fest auf dem Erdpotential ist, kann ein Strompfad von der Hauptbitleitung-Bitleitung-Speicherzelle-Bitleitung-Hauptbitleitung (imaginäre Erdleitung) gebildet werden, der lediglich über eine bestimmte Speicherzelle läuft.
Anders ausgedrückt wird die Verdrahtungsteilung der Hauptbitleitungen und der Hauptspaltenleitungen auf das Doppelte der Teilung der Verdrahtung (Diffusionsverdrahtung) vergrößert, die aus der Störstellendiffusionsschicht gebildet ist. Damit kann eine Verdrahtung aus Metall, beispielsweise Aluminium, bei dem die Teilung größer ist als die Diffusionsverdrahtung, als Hauptbitleitungen und als Hauptspaltenleitungen verwendet werden. Da somit die Teilung der Verdrahtung, die aus der Speicherzellenmatrix gezogen wird, viel größer ist als die innerhalb der Speicherzelle, braucht die Regel zur Anordnung der Teilung der Ausgangsanschlüsse der peripheren Schaltungen nicht ernst genommen zu werden, so daß die Ausbildung einfach ist.
Da außerdem die Bitleitungen und Spaltenleitungen in Blöcke unterteilt werden können, ist es möglich, zu vermeiden, daß der serielle Widerstand zwischen der Source und dem Drain vergrößert wird, wenn Speicherzellen hoher Packungsdichte, wie beispielsweise in Fig. 12 gezeigt ist, verwendet werden. Da außerdem ein bestimmter einziger Block wahlweise mit den Hauptbitleitungen verbunden werden kann, kann die Bitleitungskapazität reduziert werden, und es kann der Datenschreibbetrieb mit einer hohen Geschwindigkeit verglichen mit dem Fall durchgeführt werden, bei dem die Bitleitungen sich in allen Blöcken ausdehnen. Die Erfindung wird nun durch ein Ausführungsbeispiel mit Hilfe der Zeichnungen beschrieben, wobei gleiche Teile durchwegs mit den gleichen Bezugszeichen versehen sind, und in denen:
Fig. 1 eine Schaltungsanordnung einer ersten Ausführungsform des nichtflüchtigen Speichers gemäß der vorliegenden Erfindung zeigt;
Fig. 2(A) eine Schaltungsanordnung eines Beispiels einer Spaltenauswahlschaltung und (B) ein Logikdiagramm zeigt;
Fig. 3 ein Logikdiagramm eines Beispiels einer Reihenauswahlschaltung ist;
Fig. 4 ein Zeitablaufdiagramm der Signalverarbeitung in der ersten Ausführungsform ist;
Fig. 5 eine Schaltungsanordnung eines Teils des nichtflüchtigen Speichers bei einer Modifikation der ersten Ausführungsform ist;
Fig. 6 eine Blockdarstellung einer zweiten Ausführungsform des nichtflüchtigen Speichers gemäß der vorliegenden Erfindung ist;
Fig. 7 eine Blockdarstellung des nichtflüchtigen Speichers bei einer Modifikation der zweiten Ausführungsform ist;
Fig. 8 eine Draufsicht eines Strukturlayouts eines Speicherzellenblocks der zweiten Ausführungsform ist;
Fig. 9 eine Schaltungsdarstellung ist, die die Verbindung einer Speicherzellenmatrix und peripheren Schaltungen bei einem vor kurzem vorgeschlagenen nichtflüchtigen Speicher zeigt;
Fig. 10 eine Schaltungsanordnung eines Teils des nichtflüchtigen Speichers von Fig. 9 ist;
Fig. 11 eine Draufsicht ist, die die Anordnung der Speicherzellen des nichtflüchtigen Speichers von Fig. 9 zeigt; und
Fig. 12 eine perspektivische Ansicht des Aufbaus der integrierten Speicherzellen mit der hohen Packungsdichte zeigt.
Fig. 1 zeigt einen Teil der Speichermatrix des nichtflüchtigen Speichers der ersten Ausführungsform, wobei sich der Aufbau in der Wortleitungsrichtung wiederholt.
Die Speichermatrix oder Block MB besitzt Speicherzellen M (M1, M2, ... M7 ...), die in einer Matrix angeordnet sind. Jede Speicherzelle M besteht aus einem einzelnen Floating-Gate-Feldeffekt-Transistor. Die Reihen der Steuergateelektroden dieser Floating- Gate-Feldeffekt-Transistoren bilden Wortleitungen W1 bis Wn. Diese Wortleitungen erstrecken sich in der seitlichen Richtung.
Jede andere der Source/Drainbereiche der Floating-Gate-Feldeffekt-Transistoren der jeweiligen Speicherzellen M werden als Subbitleitungen (B12, B21, B22, B31) verwendet, und die anderen der Source/Drainbereiche der Floating-Gate-Feldeffekt-Transistoren der jeweiligen Speicherzellen M werden als Subspaltenleitungen C (C11, C12, C21, C22) verwendet.
Die Subbitleitungen B und die Subspaltenleitungen C erstrecken sich in der Längsrichtung senkrecht zu den Wortleitungen W1 bis Wn. Außerdem sind alle diese Subbitleitungen B und Subspaltenleitungen C gemeinsam zu den benachbarten der Floating-Gate-Feldeffekt- Transistoren, welche in der Ausdehnungsrichtung der Wortleitungen W1 bis Wn angrenzen. Daher sind die Subbitleitungen B und Subspaltenleitungen C abwechselnd in der Ausdehnungsrichtung der Wortleitungen W1 bis Wn gebildet.
Der Speicherzellenblock MB ist an seinem Endbereich mit einer Bitleitung-Auswahlschaltung 2 versehen, die als zweite Auswahleinrichtung verwendet wird und aus MOS- Transistoren T1, T2, T3 und T4 besteht, um die geradzahlig-numerierten oder die ungeradzahlig-numerierten der Subbitleitungen B12, B21, B22, B31 jeweils mit den Hauptbitleitungen zu verbinden.
Anders ausgedrückt sind die Subbitleitungen B12, B21, B22 und B31 über die MOS-Transistoren T1, T2, T3 und T4 mit den Hauptbitleitungen B1, B2, B2 bzw. B3 verbunden. Die Gateelektroden der MOS-Transistoren T1 und T3 sind mit einer Auswahlleitung verbunden, und die Gateelektroden der MOS-Transistoren T2 und T4 sind mit der Auswahlleitung WBS verbunden. Die Signale, die zu den Auswahlleitungen WBS und geliefert werden, sind bezüglich der Phase entgegengesetzt.
Wenn daher die Auswahlleitung WBS auf dem hohen Pegel liegt, wird beispielsweise die Hauptbitleitung B2 über den MOS-Transistor T2 mit der Subbitleitung B21 verbunden. Wenn im Gegensatz dazu die Auswahlleitung WBS auf dem niedrigen Pegel liegt, wird die gleiche Hauptbitleitung B2 über den MOS-Transistor T3 mit der Subbitleitung B22 verbunden. Für die anderen Hauptleitungen wird der gleiche Betrieb durchgeführt.
Am anderen Endbereich des Speicherblocks MB ist eine Spaltenzeilen-Auswahlschaltung 3 vorgesehen, die als dritte Auswahleinrichtung verwendet wird und die aus MOS- Transistoren T5, T6, T7, T8 und T9 besteht. Die MOS-Transistoren T5, T6, T7, T8 und T9 werden als Schalter verwendet, um die geradzahlig-numerierten oder ungeradzahlig-numerierten Subspaltenleitungen C11, C12, C21 und C22 mit den Hauptspaltenleitungen C1 und C2 zu verbinden.
Anders ausgedrückt ist die Hauptspaltenleitung C1 über den MOS-Transistor T6 mit der Subspaltenleitung C11 verbunden, und sie ist außerdem den MOS-Transistor T7 mit der Subspaltenleitung C12 verbunden. Die Hauptspaltenleitung C2 ist über den MOS-Transitor T8 mit der Subspaltenleitung C21 verbunden, und sie ist außerdem über den MOS-Transistor T9 mit der Subspaltenleitung C22 verbunden. Für die anderen Subspaltenleitungen wird die gleiche Verbindung durchgeführt.
Die Gateelektroden der MOS-Transistoren T6 und T8 der MOS-Transistoren, die die Spaltenleitungs-Auswahlschaltung 3 bilden, sind mit einer Auswahlleitung verbunden, und die Gateelektroden der MOS-Transistoren T5, T7 und T9 sind mit einer Auswahlleitung WCS verbunden. Das Signal, welches zur Auswahlleitung geliefert wird, und das Signal, welches zur Auswahlleitung WCS geliefert wird, ist phasenmäßig entgegengesetzt.
Wenn daher die Auswahlleitung auf dem hohen Pegel liegt, werden die MOS-Transistoren T6 und T8 eingeschaltet, so daß die Hauptspaltenleitung C1 elektrisch mit der Subspaltenleitung C11 verbunden ist, und im gleichen Zeitpunkt ist die Hauptspaltenleitung C2 mit der Subspaltenleitung C21 verbunden. Wenn im Gegensatz dazu die Auswahlleitung WCS auf dem hohen Pegel liegt, werden die MOS-Transistoren T7 und T9 eingeschaltet, so daß die Hauptspaltenleitung C1 elektrisch mit der Subspaltenleitung C12 verbunden ist, und im gleichen Zeitpunkt ist die Hauptspaltenleitung C2 elektrisch mit der Subspaltenleitung C22 verbunden.
Die Hauptbitleitungen B1, B2 und B3 und die Hauptspaltenleitungen C1 und C2, die wahlweise mit den Subbitleitungen und den Subspaltenleitungen gemäß den Signalen verbunden sind, die zu den Auswahlleitungen geführt werden, erstrecken sich in der Richtung senkrecht zur Ausdehnungsrichtung der Wortleitungen W1 bis Wn innerhalb des Speicherzellenblocks MB. Zusätzlich ist eine Lastschaltung 4 mit den einen Enden der Hauptbitleitungen B1, B2 und B3 und den Hauptspaltenleitungen C1 und C2 verbunden.
Die Lastschaltung 4 besteht aus Lasttransistoren T18, T19, T20, T21 und T22. Insbesondere sind die Lasttransistoren T18, T20 und T22 mit den Hauptbitleitungen B1, B2 bzw. B3 verbunden, und die Lasttransistoren T19 und T21 sind mit den Hauptspaltenleitungen C1 bzw. C2 verbunden.
Die Hauptbitleitungen und die Hauptspaltenleitungen B1, B2, B3, C1 und C2 werden mit der Sourcespannung Vcc über die Lasttransistoren T18, T19, T20, T21 bzw. T22 beliefert. Die Gateelektroden der Lasttransistoren T18, T19, T20, T21 und T22 sind miteinander verbunden und werden mit einem Signal φ beliefert, um die Impedanzen zu steuern.
Auf der gegenüberliegenden Seite des Speicherzellenblocks MB zur Lastschaltung 4 ist eine Spaltenauswahlschaltung 1 vorgesehen, welche die erste Auswahleinrichtung bildet, so daß der Speicherzellenblock MB zwischen der Lastschaltung 4 und der Spaltenauswahlschaltung 1 liegt. Die Spaltenauswahlschaltung 1 wählt eine beliebige Spalte des Speicherzellenblocks MB als Gruppeneinheit gemäß den Spaltenauswahlsignalen Y1 und Y1 vom nicht gezeigten Spaltendecodierer aus.
Anders ausgedrückt wird eine auszuwählende Hauptspaltenleitung durch die Signale Y1 und Y2 bestimmt, und es wird die Subspaltenleitung, mit der die Hauptspaltenleitung verbunden wird, durch den Betrieb der MOS-Transistoren T5, T6, T7, T8 und T9 der Spaltenleitungs-Auswahlschaltung 3 der dritten Auswahleinrichtung bestimmt.
Außerdem wird eine auszuwählende Hauptbitleitung durch die Signale Y1 und Y2 bestimmt, und es wird, welche Subbitleitung mit der die Hauptbitleitung verbunden wird, durch den Betrieb der MOS-Transistoren T1, T2, T3 und T4 der Bitleitungs-Auswahlschaltung 2 der zweiten Auswahleinrichtung bestimmt. Die Spaltenauswahlschaltung 1 dieser Ausführungsform wählt eine Hauptspaltenleitung und die Hauptbitleitung, die mit dieser Spaltenleitung verknüpft ist, in einem Zeitpunkt gemäß den Signalen Y1 und Y2 aus.
Es wird nun eine spezielle Schaltungsanordnung der Spaltenauswahlschaltung 1 beschrieben. Die Hauptbitleitung B1 ist mit einer Datenbusleitung DBL über einen MOS-Transistor 10 und einen weiteren MOS-Transistor, der nicht gezeigt ist, verbunden. Die Hauptbitleitung B2 ist mit der Datenbusleitung DBL über die MOS-Transistoren T13 und T14 verbunden. Die Hauptbitleitung B3 ist mit der Datenbusleitung DBL über einen MOS-Transistor T17 und einen weiteren nicht gezeigten MOS-Transistor verbunden.
Die Hauptspaltenleitung C1 ist mit einer Erdleitung GND über die MOS-Transistoren T11 und T12 verbunden. Die Hauptspaltenleitung C2 ist mit der Erdleitung GND über die MOS-Transistoren T15 und T16 verbunden.
Die Gates der MOS-Transistoren T10 und T11 sind mit dem Ausgangsanschluß einer UND-Schaltung 11 mit einer Pegelverschiebefunktion verbunden. Die Gates der MOS- Transistoren T12 und T13 sind mit dem Ausgangsanschluß einer UND-Schaltung 12 mit einer Pegelverschiebefunktion verbunden. Die Gates der MOS-Transistoren T14 und T15 sind mit dem Ausgangsanschluß einer UND-Schaltung 13 mit einer Pegelverschiebefunktion verbunden. Die Gates der MOS-Transistoren T16 und T17 sind mit einer UND-Schaltung 14 mit einer Pegelverschiebefunktion verbunden.
Fig. 2 zeigt ein spezielles Beispiel dieser UND-Schaltungen 11 bis 14 mit der Pegelverschiebefunktion. Die UND-Schaltung besitzt eine NAND-Schaltung 5 (Spaltenauswahl- Logikbereich) mit zwei Eingängen aus MOS-Transistoren T21 bis T24 und einen Inverter (Pegelverschiebebereich) 6, der aus MOS-Transistoren gebildet ist und der eine Pegelverschiebefunktion hat. Die Source-Anschlüsse der P-Kanal Transistoren T26 und T28 sind mit der Spannungsversorgung Vpp/Vcc verbunden. Die Source-Anschlüsse werden auf einem Programmpotential (Standardwert 5 ± 0,5 V) beim Datenlesen gehalten.
Wenn das Ausgangssignal yn der Zwei-Eingangs-NAND-Schaltung 5b auf dem hohen Pegel liegt, werden die MOS-Transistoren T25 und T27 leitfähig, wodurch das Ausgangssignal y&sub1;&sub1; den niedrigen Pegel annimmt. Damit wird der P-Kanal-Transistor T28 leitfähig, was ermöglicht, daß der Eingangsanschluß des Inverters 4 der MOS-Transistoren T26 und T27 auf Vpp/Vcc hochgezogen wird. Damit wird verhindert, daß der MOS-Transsitor T26 leitfähig wird. Wenn das Ausgangssignal yn der Zwei-Eingangs-NAND-Schaltung 5 auf dem niedrigen Pegel liegt, wird der MOS-Transistor T27 ausgeschaltet und der MOS-Transistor T26 wird leitfähig. Somit nimmt das Ausgangssignal y&sub1;&sub1; das Potential Vpp/Vcc an, wodurch der MOS-Transsitor T28 ausgeschaltet wird.
Ein Eingangsanschluß der UND-Schaltungen 11, 12, 13 und 14 mit der Pegelverschiebefunktion wird mit den Spaltenauswahlsignalen Y1, Y1, Y2 bzw. Y2 beliefert, und der zweite Eingangsanschluß wird mit dem Logikprodukt von und bzw. der Logiksumme von WBS und WCS beliefert. Daher nehmen die Ausgangssignale der UND-Schaltungen 11 und 13 mit der Pegelverschiebefunktion nur den hohen Pegel an, wenn die Signale auf der Auswahlleitung und der Auswahlleitung auf dem hohen Pegel liegen. Im anderen Fall nehmen die Ausgangssignale der UND-Schaltungen 12 und 14 mit der Pegelverschiebefunktion den hohen Pegel an.
Das Ausgangssignal einer Reihenauswahlschaltung 7 wird, wie beispielsweise in Fig. 3 gezeigt ist, mit den in Fig. 1 gezeigten Wortleitungen verbunden. Die Reihenauswahlschaltung 7 besteht aus einem Reihenauswahl-Logikschaltungsbereich 8 und einem Pegelverschiebebereich 7b. Der Reihenauswahl-Logikschaltungsbereich ist beispielsweise eine Mehr facheingangs-NAND-Schaltung 8, und der Pegelverschiebebereich 7b ist beispielsweise eine Schaltung mit der gleichen Anordnung wie der Pegelverschiebebereich, die in der Spaltenauswahlschaltung 1, die in Fig. 2 gezeigt ist, verwendet wird.
Ähnlich ist der Logik-Ausgangspuffer, der mit den Auswahlleitungen WBS und verknüpft ist, so angeordnet, daß er die Pegelverschiebefunktion hat. Der Logik-Ausgangspuffer, der mit der der Auswahlleitung und verknüpft ist, kann ähnlich angeordnet sein, um die Pegelverschiebefunktion zu haben, was jedoch nicht absolut notwendig ist.
Der Grund dafür ist wie folgt. Beim Datenschreiben ist das Potential der Hauptbitleitung auf Vpp-Vth (Vpp ist das Programmpotential). Dieser Wert ist höher als die Bitleitungsspannung Vcc-Vth (Vth ist die Schwellenwertspannung des N-Kanal-MOS-Transistors). Um diese Spannung auf die Bitleitung über den MOS-Transistor T1, T2, T3 und T4 zu übertragen, ist es notwendig, daß das Potential der Auswahlleitung WBS und auf Vpp hochgezogen wird. Da die Speicherzelle M durch Erden der Subspaltenleitung ausgewählt werden kann, ist es nicht notwendig, daß der hohe Pegel des Logik-Ausgangspuffers, der mit der Auswahlleitung WCS und verknüpft ist, auf Vpp hochgezogen wird.
Die Wirkungsweise der Schaltung des nichtflüchtigen Speichers dieser Ausführungsform, die in Fig. 1 gezeigt ist, wird mit Hilfe der Spaltenauswahlschaltung von Fig. 2, der Reihenauswahlschaltung von Fig. 3 und des Zeitablaufdiagramms von Fig. 4 beschrieben.
Zunächst wird der Lesebetrieb beschrieben. Wie in Fig. 4 gezeigt ist, werden, wenn das Signal φ zuerst den hohen Pegel annimmt, die Impedanzen aller Lasttransistoren T18, T19, T20, T21 und T22 der Ladeschaltung 4 so eingerichtet, daß sie einen vorbestimmten Wert haben, und die Potentiale der Hauptleitungen B1, B2, B3 und der Hauptspaltenleitungen C1 und C2 werden nach oben auf die Sourcespannung Vcc für den Nicht-Auswahlzustand gezogen.
Der Betrieb für das folgende Lesen der Speicherzellen M1 bis M4 der ersten Reihe wird nun beschrieben. Wenn das Potential der Wortleitung W1 vom niedrigen "L"-Pegel auf den hohen "H"-Pegel angehoben wird, wird die Wortleitung W 1 der ersten Reihe ausgewählt. Die anderen Wortleitungen W2 bis Wn werden auf dem Reihen-"L"-Pegelpotential gehalten oder auf den niedrigen "L"-Pegel für den Nicht-Auswahlzustand verschoben.
Wenn außerdem lediglich das Signal Y1 der Signale vom Spaltendecodierer zuerst vom niedrigen "L"-Pegel auf den hohen "H"-Pegel angehoben wird und das andere Signal Y2 auf dem "L"-Pegel gehalten wird oder auf den niedrigen "L"-Pegel verschoben wird, werden nur die UND-Schaltungen 11 und 12 mit den Pegelverschiebefunktionen, zu denen das Signal Y1 geliefert wird, wirksam.
Das Signal Y1 wird angehoben, und die Signale auf den Auswahlleitungen WBS und WCS werden geliefert, um die zweite und dritte Auswahleinrichtung 2 und 3 wirksam zu machen. Zunächst werden die Auswahlleitungen WBS und WCS beide auf dem niedrigen "L"- Pegel gehalten, und nur die UND-Schaltung 11 mit der Pegelverschiebefunktion nimmt den hohen "H"-Pegel an. Die anderen UND-Schaltungen 12 bis 14 mit den Pegelverschiebefunktionen bleiben auf dem niedrigen "L"-Pegel. Da Vpp = Vcc beim Lesebetrieb erfüllt wird, wird die hohe "H"-Pegelausgangsspannung der UND-Schaltung 11 der Pegelverschiebefunktion nicht bezüglich des Pegels verschoben, sondern beträgt Vcc.
Wenn die UND-Schaltung 11 den hohen "H"-Pegel annimmt, werden die MOS- Transistoren T10 und T11 eingeschaltet, und die MOS-Transistoren T12 bis T17, die mit den anderen UND-Schaltungen 12 bis 14 verbunden sind, werden ausgeschaltet. Da somit die MOS-Transistoren T10 und T11 leitend sind, wird die Hauptbitleitung B1 elektrisch mit der Datenbusleitung DBL über den MOS-Transistor T10 verbunden.
Im gleichen Zeitpunkt ist die Hauptspaltenleitung C1 elektrisch über den MOS- Transistor T11 mit der Erdleitung GND verbunden und funktioniert als imaginäre Erdleitung. Wenn somit die Hauptspaltenleitung C1 mit der Erdleitung GND verbunden ist, wird das Potential der Hauptspaltenleitung C1 reduziert.
Im gleichen Zeitpunkt außerdem, da die Auswahlleitungen WBS und WCS jeweils auf dem niedrigen "L"-Pegel wie oben beschrieben sind, sind die MOS-Transistoren T1 und T3 der zweiten Auswahleinrichtung 2 leitend, und die MOS-Transistoren T6 und T8 der dritten Auswahleinrichtung 3 sind eingeschaltet. Die anderen MOS-Transistoren T2, T4, T5, T7 und T9 der zweiten und dritten Auswahleinrichtung 2 und 3 bleiben ausgeschaltet.
Da lediglich die Hauptbitleitung B1 und die Hauptspaltenleitung C1 wie oben beschrieben wirksam sind, wird die Hauptbitleitung B1 wahlweise über den MOS-Transistor T1 mit der Subbitleitung B12 verbunden, und die Hauptspaltenleitung C1 wird wahlweise über den MOS-Transistor T6 mit der Subspaltenleitung C11 verbunden. Lediglich die Wortleitung W1 der Wortleitungen ist eingeschaltet. Somit ist in dieser Stufe die Speicherzelle M1 ausgewählt.
Wenn diese ausgewählte Speicherzelle M1 so programmiert ist, daß sie einen hohen Schwellenwert hat, ist die Speicherzelle M1 nichtleitend oder besitzt eine höhere Impedanz als üblich, und das Potential der Subbitleitung B12 ist nicht reduziert oder hat einen niedrigeren Spannungsabfall als üblich. Wenn die Speicherzelle M1 so programmiert ist, daß sie einen niedrigen Schwellenwert hat, ist die Speicherzelle M1 leitend, und das Potential der Subbitleitung B12 wird mehr reduziert, als wenn die Speicherzelle M1 programmiert ist, um einen höheren Schwellenwert zu haben. Das Potential dieser Subbitleitung B12 wird über die MOS-Transistoren T1 bis T12 zur Datenbusleitung DBL übertragen. Der bekannte Abtastverstärker ermittelt und verstärkt die Potentialänderung der Datenbusleitung DBL, wodurch er das Ausgangssignal erzeugt.
Nachdem Daten aus der Speicherzelle M1 gelesen wurden, wird die Auswahlleitung vom niedrigen "L"-Pegel auf den hohen "H"-Pegel umgeschaltet. In diesem Zeitpunkt nimmt das Ausgangssignal y&sub1;&sub1; der UND-Schaltung 11, welches durch das Signal Y1 ausgewählt ist, zunächst den niedrigen "L"-Pegel an, und im Gegensatz dazu wird das Ausgangssignal y&sub1;&sub2; der UND-Schaltung 12 auf den hohen "H"-Pegel umgeschaltet. Als Folge davon wird der MOS-Transistor T10 ausgeschaltet, und die Hauptbitleitung B1 wird elektrisch von der Datenbusleitung DBL getrennt. Außerdem ist die Hauptspaltenleitung C1 nicht über den MOS-Transistor T11 geerdet, sondern elektrisch über den MOS-Transistor T12 mit der Erdleitung GND verbunden.
Außerdem wird der MOS-Transistor T13 eingeschaltet, und dieses Mal wird die Hauptbitleitung B2 elektrisch über den MOS-Transistor T13 mit der Datenbusleitung DBL verbunden. Da die Auswahlleitung WCS auf dem niedrigen "L"-Pegel bleibt, wird die Hauptspaltenleitung C1 über den MOS-Transsitor T6 mit der Subspaltenleitung C11 verbunden. Da die Auswahlleitung WBS vom niedrigen "L"-Pegel auf den hohen "H"-Pegel umgeschaltet ist, wird der MOS-Transistor T2 eingeschaltet und der MOS-Transistor T3 ausgeschaltet. Somit wird die Hauptbitleitung B2 wahlweise über den MOS-Transistor T2 mit der Subbitleitung B21 verbunden.
Wenn somit die Subbitleitung B21 und die Subspaltenleitung C11 ausgewählt sind, wird die Speicherzelle M2 der Reihe, die mit der gleichen Wortleitung W1 verknüpft ist, ausgewählt. Wie im Fall der Speicherzelle M1 wird das Potential der Subbitleitung B21 gemäß den Programmdaten umgeschaltet, und die Potentialänderung erscheint auf der Datenbusleitung DBL über die Hauptbitleitung B2.
Im nächsten Zyklus wird das Potential der Auswahlleitung WCS vom niedrigen "L"-Pegel auf den hohen "H"-Pegel verschoben, um die Speicherzelle M3 auszuwählen. Dieses Mal wird, obwohl das Ausgangssignal y&sub1;&sub2; der UND-Schaltung 12 auf dem hohen "H"-Pegel bleibt, der MOS-Transistor T6, der mit der Hauptspaltenleitung C1 verbunden ist, in den Aus schaltezustand umgeschaltet, und der MOS-Transistor T7 wird in den Einschaltzustand umgeschaltet.
Als Ergebnis wird die Subspaltenleitung C11 von der Hauptspaltenleitung C1 getrennt, und anstelle davon wird die Subspaltenleitung C12 damit verbunden. Damit ist die Speicherzelle M3 ausgewählt. Wie im Fall der Speicherzelle M1 wird das Potential der Subbitleitung B21 gemäß dem programmierten Daten umgeschaltet, und die Potentialänderung erscheint auf der Datenbusleitung DBL über die Hauptbitleitung B2.
Im nächsten Zyklus fällt das Potential der Auswahlleitung WBS vom hohen "H"- Pegel auf den "L"-Pegel. Als Ergebnis wird der MOS-Transistor T2 ausgeschaltet und der MOS-Transistor T3 eingeschaltet. In diesem Zeitpunkt ist die Subbitleitung B22 elektrisch mit der Hauptbitleitung B2 verbunden. Da in diesem Fall die Hauptspaltenleitung C1 schon geerdet ist und da die Hauptspaltenleitung C1 elektrisch über den MOS-Transistor T7 mit der Subspaltenleitung C12 verbunden ist, wird die Subbitleitung B22 ausgewählt.
In ähnlicher Weise werden Daten auf der Datenbusleitung DBL von der Speicherzelle M4 über die Hauptbitleitung B2 gelesen. Es wird veranlaßt, daß das Signal Y1 fällt und das Signal Y2 ansteigt. Dann werden ähnlich die Auswahlleitungen WBS und WCS so gesteuert, daß die Speicherzellen M5 bis M7 ausgewählt werden, und dann können Daten von jeder Speicherzelle M5 bis M7 gelesen werden.
Der Datenschreibbetrieb für die Speicherzellen M5 bis M7 wird nun der Reihe nach beschrieben.
Wie in Fig. 4 gezeigt ist, werden, wenn das Signal φ zunächst den niedrigen "L"- Pegel annimmt, alle Lasttransistoren T18, T19, T21 und T22 der Lastschaltung 4 ausgeschaltet, und es wird die Lastschaltung 4 elektrisch von der Hauptbitleitung und den Hauptspaltenleitungen getrennt.
Dann wird veranlaßt, daß das Signal Y1 fällt, und es wird veranlaßt, daß das Signal Y2 ansteigt, so daß die nächste Gruppe durch die erste Auswahleinrichtung 1 ausgewählt wird. Die Potentiale der Auswahlleitungen WBS und WCS werden auf den niedrigen "L"-Pegel gebracht, so daß das Ausgangssignal Y&sub1;&sub3; der UND-Schaltung 13 den hohen "H"-Pegel annimmt. In diesem Zeitpunkt sind die Ausgangssignale y&sub1;&sub1;, y&sub1;&sub2; und y&sub1;&sub4; der anderen UND-Schaltungen 11, 12 und 14 auf dem niedrigen "L"-Pegel. Da somit das Ausgangssignal y&sub1;&sub3; der UND-Schaltung 13 auf dem hohen "H"-Pegel liegt, werden die MOS-Transistoren T14 und T15 eingeschaltet.
Als Ergebnis wird die Hauptbitleitung B2 und die Hauptspaltenleitung C2 ausgewählt. Da im gleichen Zeitpunkt die Potentiale der Auswahlleitungen und jeweils auf dem hohen "H"-Pegel liegen, werden die MOS-Transistoren T3 und T8 eingeschaltet, die Hauptbitleitung B2 und die Subbitleitung B22 werden elektrisch verbunden, und die Hauptspaltenleitung C2 und die Subbitleitung C21 werden elektrisch verbunden.
Dann nimmt das Potential der Datenbusleitung DBL den hohen "H"-Pegel oder den niedrigen "L"-Pegel gemäß den Daten, die gerade geschrieben werden, an. Das "H"-Pegelpotential ist das hohe Programmpotential Vpp, welches höher ist als die Sourcespannung Vcc. Wenn die Spannung der Spannungsversorgung auf den Pegelverschiebebereich auf Vpp umgeschaltet wird, wird das Ausgangssignal y&sub1;&sub3; der UND-Schaltung 13 und die Potentiale der Wortleitung W1 und der Auswahlleitung WBS jeweils pegelmäßig auf Vpp verschoben.
Somit kann die Speicherzelle M5 mit dem Potential Vpp an ihrem Steuergate, mit dem Erdpotential Vss an ihrer Source, mit Vpp oder Erdpotential Vss an ihrem Drain gemäß den zu schreibenden Daten beliefert werden, so daß Daten in die Speicherzelle M5 wahlweise geschrieben werden können.
Wenn anders ausgedrückt der Drain der Speicherzelle M5 bei Vpp ist, fließt ein Strom in den Kanal der Speicherzelle M5. Von den Elektronen/Lochpaaren, die in und um den Drain erzeugt werden, werden Elektronen in das Floating-Gate eingespritzt, was den Schreibbetrieb bewirkt. Wenn der Drain der Speicherzelle M5 auf dem Erdpotential Vss liegt, fließt kein Strom in den Kanal der Speicherzelle M5, oder der Schreibbetrieb wird nicht durchgeführt. Somit können Daten in die Speicherzelle wahlweise gemäß den Daten geschrieben werden, die auf der Datenbusleitung DBL geliefert werden.
Danach ist es durch Steuern der Auswahlleitungen WBS und WCS in der gleichen Weise beim Lesen möglich, gewünschte Daten in die Speicherzellen M6 und M7 zu schreiben.
Somit hat der nichtflüchtige Speicher nach dieser Ausführungsform die Speicherzellen M1, M2 ... M7 ... von Floating-Gate-Isolationsgate-Feldeffekt-Transistoren, die matrixartig angeordnet sind, die Wortleitungen W1 bis Wn für die Reihenauswahl, die Subbitleitungen B12, B21, B22 und B31, die Subspaltenleitungen C11, C12, C21 und C22, und die erste, zweite und dritte Auswahleinrichtung, oder die Spaltenauswahlschaltung 1, Bitleitungs- Auswahlschaltung 2 und die Spaltenleitungs-Auswahlschaltung 3. Die Wortleitungen W1 bis Wn bestehen beispielsweise aus einer polykristallinen Siliziumschicht und sind so ausgebildet, daß sie sich parallel erstrecken und daß sie jeweils mit den gemeinsamen Gates der Floating- Gate-Isolationsgate-Feldeffekt-Transistoren der Reihen der Speicherzellen verbunden sind.
Außerdem wird eine Gruppe einer der Subbitleitungen B12, B21, B22 und B31, und eine der Spaltenleitungen C11, C12, C21 und C22 durch die erste Auswahleinrichtung oder die erste Spaltenauswahleinrichtung 1 ausgewählt. Die geradzahlig-numerierten oder ungeradzahlignumerierten Subbitleitungen B12, B21, B22 und B31 jeder ausgewählten Gruppe wird ausgewählt und mit der Hauptbitleitung B1, B2 oder B3 durch die zweite Auswahleinrichtung oder die Bitleitungs-Auswahlschaltung 2 verbunden. Die geradzahlig-numerierte oder ungeradzahlig-numerierte Subspaltenleitung C11, C12, C21 und C22 jeder ausgewählten Gruppe wird ausgewählt und mit der Hauptspaltenleitung C1 oder C2 durch die dritte Auswahleinrichtung oder die Spaltenzeilen-Auswahlschaltung 3 verbunden. Somit ist es durch Festlegen der Hauptspaltenleitung C1 oder C2 auf Erdpotential Vss wahlweise möglich, einen Strompfad aus der Hauptbitleitung-Subbitleitung-Speicherzelle-Subspaltenleitung-Hauptspaltenleitung (imaginäre Erdleitung) zu bilden, wobei lediglich eine bestimmte Speicherzelle durchlaufen wird.
Anders ausgedrückt kann die Teilung der Verdrahtung der Hauptbitleitungen B1, B2 und B3 und der Hauptspaltenleitungen C1 und C2 auf das zweifache der Teilung der Verdrahtung gesteigert werden (die Subbitleitungen und die Subspaltenleitungen, die anschließend als Diffusionsverdrahtung bezeichnet werden), die aus der Störstellen-Diffusionsschicht bestehen. Somit können die Hauptbitleitungen B1, B2 und B3 und die Hauptspaltenleitungen C1 und C2 aus einer Metallverdrahtung oder Aluminium oder dgl. hergestellt werden, die eine größere Anordnungsteilung als die Diffusionsteilung hat. Da daher die Teilung der Verdrahtung, die aus der Speicherzellenmatrix herausgezogen wird, viel breiter ist als die der Verdrahtung innerhalb der Speicherzellenmatrix, ist die Regel für die Anordnungsteilung der Ausgangsanschlüsse der peripheren Schaltungen beispielsweise der Spaltenauswahlschaltung 1 und der Lastschaltung 4 nicht gravierend, was die Verarbeitungsausbildung leicht macht.
Eine Modifikation der obigen Ausführungsform wird nun mit Hilfe von Fig. 5 beschrieben.
Der nichtflüchtige Speicher nach dieser Modifikation hat, wie gezeigt ist, in etwa den gleichen Aufbau wie die erste Ausführungsform, wobei er jedoch in der Hinsicht unterschiedlich davon ist, daß die erste Auswahleinrichtung, d. h., die Spaltenauswahlschaltung 1, keine UND-Schaltungen mit Pegelverschiebefunktionen umfaßt.
Anders ausgedrückt ist die Hauptbitleitung B1 mit der Datenbusleitung DBL über eine Parallelschaltung von zwei seriell geschalteten MOS-Transistoren, die nicht gezeigt sind, und zwei seriell geschalteten MOS-Transistoren T30 und T34 verbunden. Die Hauptbitleitung B2 ist mit der Datenbusleitung DBL über eine Parallelschaltung von zwei seriell geschalteten MOS-Transistoren T32 und T36 und zwei seriell geschalteten MOS-Transistoren T31 und T27 verbunden. Die Hauptbitleitung B3 ist mit der Datenbusleitung DBL über eine Parallelschaltung von zwei seriell geschalteten MOS-Transistoren T33 und T39 und zwei seriell geschalteten MOS-Transistoren, die nicht gezeigt sind, verbunden.
Die Hauptspaltenleitung C1 ist mit der Erdleitung GND über einen MOS-Transistor T35 verbunden, und die Hauptspaltenleitung C2 ist mit der Erdleitung GND über einen MOS-Transistor T38 verbunden.
Die Gates der MOS-Transistoren T30 und T31 werden mit dem logischen Produkt von und beliefert, die Gates der MOS-Transistoren T32 und T33 mit der logischen Summe von WBS und WCS, die Gates der MOS-Transistoren T34, T35 und T36 mit dem einen Spaltenauswahlsignal Y1, und die Gates der MOS-Transistoren T37, T38 und T39 mit dem anderen Spaltenauswahlsignal Y2.
Der Lesebetrieb wird nun mit Hilfe der Zeitablaufdiagramme von Fig. 4 beschrieben.
Da beide Auswahlleitungen WBS und WCS zunächst auf dem niedrigen "L"-Pegel liegen, werden die MOS-Transistoren T1, T3 der zweiten Auswahleinrichtung oder die Bitleitungs-Auswahlschaltung 2 eingeschaltet, und die MOS-Transistoren T6 und T8 der dritten Auswahleinrichtung oder die Spaltenleitungs-Auswahlschaltung 3 werden eingeschaltet. Die MOS-Transistoren T2, T4, T5, T7 und T9 bleiben anders als die Bitleitungs-Auswahlschaltung 2 und die Spaltenleitungs-Auswahlschaltung 3 im Ausschaltezustand.
In diesem Zeitpunkt ist die Hauptbitleitung B1 über den MOS-Transistor T1 mit der Subbitleitung B12 wahlweise verbunden, und die Hauptspaltenleitung C1 ist über den MOS-Transistor T6 wahlweise mit der Subspaltenleitung C11 verbunden. Da auch das logische Produkt von und auf dem hohen "H"-Pegel liegt, werden die MOS-Transistoren T30 und T31 eingeschaltet. Da das Signal Y auf dem hohen "H"-Pegel liegt, werden die MOS-Transistoren T34, T35, T36 eingeschaltet.
Somit ist die Hauptbitleitung B1 elektrisch mit der Datenbusleitung DBL über die MOS-Transistoren T30 und 34 verbunden, und die Hauptspaltenleitung C1 ist elektrisch mit der Erdleitung GND über den MOS-Transistor T35 verbunden. Somit ist die Speicherzelle M1 ausgewählt und das Potential der Subbitleitung B12 wird gemäß der Daten des Speichers M1 umgeschaltet. Die Potentialänderung erscheint auf der Datenbusleitung über die Hauptbitleitung B1.
Im nächsten Zyklus wird zur Auswahl der Speicherzelle 2 das Potential der Auswahlleitung WBS vom niedrigen "L"-Pegel auf den hohen "H"-Pegel verschoben. In diesem Zeitpunkt wird das logische Produkt von und auf den niedrigen "L"-Pegel umgeschaltet, und die logische Summe von WBS und WCS wird auf den hohen "H"-Pegel umgeschaltet. Als Ergebnis wird der MOS-Transistor T30 ausgeschaltet, und die Hauptbitleitung B1 wird elektrisch von der Datenbusleitung DBL getrennt. Außerdem bleibt die Hauptspaltenleitung C1 elektrisch über den MOS-Transistor T35 mit der Erdleitung GND verbunden.
Da außerdem die logische Summe von WBS und WCS auf dem hohen "H"-Pegel liegt, ist dieses Mal die Hauptbitleitung B2 elektrisch über die MOS-Transistoren T32 und T36 mit der Datenbusleitung DBL verbunden. Da die Auswahlleitung WCS auf dem niedrigen "L"- Pegel bleibt, ist die Hauptspaltenleitung C1 über den MOS-Transistor T6 mit der Subspaltenleitung C11 verbunden. Da außerdem die Auswahlleitung WBS von niedrigen "L"-Pegel auf den hohen "H"-Pegel umgeschaltet ist, ist der MOS-Transistor T2 eingeschaltet und der MOS- Transistor T1 ausgeschaltet.
Daher ist die Hauptbitleitung B2 elektrisch über den MOS-Transistor T2 mit der Subbitleitung B21 wahlweise verbunden. Da somit die Bitleitung B21 und die Subspaltenleitung C11 ausgewählt sind, ist die Speicherzelle M2, die mit der gleichen Wortleitung W1 verknüpft ist, ausgewählt. Zusätzlich wird wie für die Speicherzelle M1 das Potential der Subbitleitung gemäß den Daten der programmierten Speicherzelle M2 umgeschaltet. Die Potentialänderung erscheint auf der Datenbusleitung DBL über die Hauptleitung B2.
Im nächsten Zyklus wird für die Auswahl der Speicherzelle M3 das Potential der Auswahlleitung WCS vom niedrigen "L"-Pegel auf den hohen "H"-Pegel verschoben. In diesem Zeitpunkt bleibt das logische Produkt von dnd auf dem niedrigen "L"-Pegel. Außerdem verbleibt die logische Summe von WBS und WCS ebenfalls auf dem hohen "H"- Pegel. Da jedoch die Auswahlleitung WCS den hohen "H"-Pegel annimmt, wird der MOS- Transistor T6, der mit der Hauptspaltenleitung C1 verbunden ist, ausgeschaltet, und der MOS- Transistor T7 wird eingeschaltet.
Als Folge davon ist die Subspaltenleitung C12 anstelle der Subspaltenleitung C11 elektrisch mit der Hauptspaltenleitung C1 verbunden. Damit ist die Speicherzelle M3 ausgewählt. Zusätzlich wird für die Speicherzelle M1 das Potential der Subbitleitung B21 gemäß den programmierten Daten umgeschaltet, und die Potentialänderung erscheint auf der Datenbusleitung DBL über die Hauptbitleitung B2.
Im nächsten Zyklus ist das Potential der Auswahlleitung WBS vom hohen "H"-Pegel auf den niedrigen "L"-Pegel gefallen. Die Folge davon ist, daß der MOS-Transistor T2 ausgeschaltet wird und daß der MOS-Transistor T3 eingeschaltet wird. In diesem Zeitpunkt ist die Bitleitung B22 elektrisch mit der Hauptbitleitung B2 verbunden.
Da in diesem Fall die Hauptspaltenleitung C1 schon geerdet ist und da Hauptspaltenleitung C1 elektrisch über den MOS-Transistor T7 mit der Subspaltenleitung C12 verbunden ist, wird die Speicherzelle M4, die zwischen der Subspaltenleitung C12 und der Subbitleitung B22 liegt, ausgewählt. Zusätzlich wird ähnlich wie oben das Potential der Subbitleitung B22 gemäß den in der Speicherzelle M4 programmierten Daten umgeschaltet, und die Potentialänderung erscheint auf der Datenbusleitung DBL über die Hauptbitleitung B2.
Der Datenschreibbetrieb für die Speicherzellen M5 bis M7 wird anschließend beschrieben.
Wenn zunächst das Signal φ den niedrigen "L"-Pegel annimmt, werden die Lasttransistoren T18, T19, T21 und T22 der Lastschaltung 4 ausgeschaltet, und somit wird die Lastschaltung 4 elektrisch von den Hauptbitleitungen und den Hauptspaltenleitungen getrennt.
Wenn dann das Signal Y1 abgefallen ist und wenn das Signal Y2 angestiegen ist, wählt die Spaltenauswahlschaltung 1 die nächste Gruppe aus. Wenn die Potentiale der Auswahlleitungen WBS und WCS auf dem niedrigen "L"-Pegel liegen, wird das logische Produkt von und auf den hohen "H"-Pegel umgeschaltet, und die logische Summe von WBS und WCS wird auf den niedrigen "L"-Pegel umgeschaltet. Somit sind die MOS-Transistoren T31, T37, T38 und T39 eingeschaltet.
Als Folge werden die Hauptbitleitung B2 und die Hauptspaltenleitung C2 ausgewählt. Im gleichen Zeitpunkt, da die Potentiale der Auswahlleitungen und jeweils auf dem hohen "H"-Pegel liegen, werden die MOS-Transistoren T3 und T8 eingeschaltet und die Hauptbitleitung B2 und die Subbitleitung B22 elektrisch miteinander verbunden, und die Hauptspaltenleitung C2 und die Subspaltenleitung C21 elektrisch miteinander verbunden.
Dann wird bewirkt, daß das Potential der Datenbusleitung DBL den hohen "H"- Pegel oder den niedrigen "L"-Pegel gemäß den Daten, die gerade geschrieben werden, annimmt. Das "H"-Pegelpotential ist das Programmpotential Vpp, welches höher ist als die Source-Spannung Vcc. Wenn die Spannungslieferung Vpp/Vcc zum Pegelverschiebungsbereich auf Vpp umgeschaltet wird, wird das Potential der Wortleitung W1 und das Potential der Auswahlleitung WBS jeweils auf den Pegel Vpp verschoben.
Somit wird das Steuergate der Speicherzelle M5 mit dem Potential Vpp beliefert, deren Source wird mit dem Erdpotential Vss beliefert und deren Drain wird mit Vpp oder Vss gemäß den Daten, die gerade geschrieben werden, beliefert. Somit können Daten in die Speicherzelle M5 wahlweise geschrieben werden.
Dadurch ist es durch Steuern der Auswahlleitungen WBS und WCS in der gleichen Weise wie beim Lesen möglich, gewünschte Daten in die Speicherzellen M6 und M7 zu schreiben.
Bei dieser Modifikation brauchen UND-Schaltungen mit Pegelverschiebefunktionen und einem komplizierten Aufbau nicht für die Spaltenauswahlschaltung 1 der ersten Auswahleinrichtung verwendet werden, und anstelle davon kann eine einfache Kombination von MOS-Transistoren eine Spaltenauswahlschaltung bilden. Somit können die peripheren Schaltungen bezüglich des Aufbaus vereinfacht werden, und folglich kann der nichtflüchtige Speicher selbst bezüglich der Konstruktion vereinfacht und baulich verkleinert werden.
Eine zweite Ausführungsform, bei der der obige Speicherblock unterteilt ist, wird nun mit Hilfe von Fig. 6 beschrieben. Obwohl bei dieser Ausführungsform acht Wortleitungen W für alle unterteilten Speicherzellenblöcke MB verwendet werden, ist die Anzahl von Wortleitungen W nicht auf acht beschränkt, sondern kann wenn notwendig vergrößert oder vermindert werden.
Der nichtflüchtige Speicher gemäß der zweiten Ausführungsform hat wie gezeigt n Speicherzellenblöcke MB1, MB2 ... MBn, die in der Richtung senkrecht zur Ausdehnungsrichtung der Wortleitungen W angeordnet sind.
Alle Speicherzellenblöcke MB1, MB2 ... MBn besitzen Subspaltenleitungen und Subbitleitungen, die abwechselnd angeordnet sind und die stationär verwendet werden, Speicherzellen, die in einer Matrix angeordnet sind, die zweite Auswahleinrichtung, die durch Auswahlleitungen WBS · X1 - WBS · Xn und · X1 - · Xn oder die MOS-Transistoren, die die Bitleitungs-Auswahlschaltung 2 bilden, gesteuert wird, und die dritte Auswahleinrichtung, die durch die Auswahlleitungen WCS · X1 - WCS · Xn und · X1 - · Xn oder die MOS-Transistoren gesteuert wird, die die Spaltenleitungs-Auswahlschaltung 3 bilden. Beispielsweise zeigt die Auswahlleitung WBS · X1 das logische Produkt der Auswahlleitung WBS und der Auswahlleitung X1.
Da der zuerst erwähnte Speicherzellenblock in Speicherzellenblöcke MB1, MB2 ... MBn unterteilt ist, sind die Subspaltenleitungen und die Subbitleitungen, obwohl dies nicht gezeigt ist, innerhalb jedes Speicherzellenblocks in der Richtung senkrecht zur Ausdehnungs richtung der Wortleitungen kürzer als beim früheren Speicherzellenblock. Damit kann die Verdrahtungswiderstand und die parasitäre Kapazität reduziert werden, und folglich kann der Speicherzellenblock in einen Hochgeschwindigkeitsbetrieb betrieben werden. Insbesondere, wie später beschrieben wird, ist dies vorteilhaft bei der Ausbildung der Subbitleitungen und der Subspaltenleitungen mit der Störstellendiffusionsschicht.
Fig. 7 zeigt eine Modifikation der zweiten Ausführungsform. Für eine Weg, um den Speicherzellenblock zu unterteilen, brauchen nur die Wortleitungen eines besonderen Speicherzellenblocks ausgewählt werden, wobei die Wortleitungen (W1 · X1, W2 · X1, ... W8 · X1), (W1 · X2, W2 · X2, ... W8 · X2), ... (W1 · Xn, W2 · Xn, ... W8 · Xn), gesteuert werden. In Fig. 6 und 7 zeigen B0, B1 ... Bm - 1, Bm Hauptbitleitungen, und C1, C2 ... Cm sind Hauptspaltenleitungen.
Die Hauptbitleitungen B0 bis Bm sind gemeinsam mit den n Speicherzellenblöcken MB1, MB2 ... MBn vorgesehen. Die Hauptbitleitungen B0 bis Bm sind in der gleichen Richtung wie die Subbitleitungen innerhalb eines jeden Speicherzellenblocks gebildet. Zusätzlich sind Hauptspaltenleitungen C1 bis Cm gemeinsam mit den n Speicherzellenblöcken MB1, MB2 ... MBn vorgesehen. Diese Hauptspaltenleitungen C1 bis Cm sind ebenfalls parallel zu den Hauptbitleitungen vorgesehen. Die Hauptbitleitungen B0 bis Bm und die Hauptspaltenleitungen C1 bis Cm sind abwechselnd in der Ausdehnungsrichtung der Wortleitungen angeordnet.
Die Lastschaltung 4 ist auf dem Ende des Speicherzellenblocks MB1 vorgesehen, gesehen in der Richtung senkrecht zur Ausdehnungsrichtung der Wortleitungen W. Die Lastschaltung 4 wird mit dem Signal φ beliefert, um die Impedanzen der MOS-Transistoren, die die Lastschaltung 4 bilden, zu steuern. Da die Hauptbitleitungen B0 bis Bm und die Hauptspaltenleitungen C1 bis Cm gemeinsam mit den Speicherzellenblöcken MB1, MB2 ... MBn verwendet werden, kann die Lastschaltung 4 auf dem Ende des gesamten Speicherzellenblocks MB vorgesehen sein. Dies ermöglicht es, daß der eingenommene Bereich reduziert wird, und es kann daher der Speicher bei einer hohen Packungsdichte integriert sein.
Die Spaltenauswahlschaltung 1 ist als erste Auswahleinrichtung auf dem anderen Ende des gesamten Speicherzellenblocks MB1, MB2 ... MBn vorgesehen, gesehen in der Richtung senkrecht zur Ausdehnungsrichtung der Wortleitungen. Diese Spaltenauswahlschaltung 1 ist mit der Spannungsversorgungsleitung Vpp/Vcc, mit den Auswahlleitungen WBS und WCS als Pegelschieber verbunden und wird außerdem mit den Decodiersignalen Y1 bis Ym zur Spaltenauswahl vom Spaltendecodierer beliefert. Diese Signale wählen eine Gruppe der einen Hauptspaltenleitung und der einen Hauptbitleitung aus, so daß der obige Lesebetrieb durchgeführt wird.
Da somit die Hauptbitleitung B0 bis Bm und die Hauptspaltenleitungen C1 bis Cm sich die Speicherzellenblöcke MB1, BM2 ... MBn untereinander aufteilen, kann die Spaltenauswahlschaltung 1 auf dem anderen Ende des gesamten Speicherzellenblocks MB, wo die Lastschaltung 4 ist, vorgesehen sein. Dies ermöglicht, daß die besetzten Bereiche reduziert werden, und daß der Speicher mit einer hohen Packungsdichte integriert werden kann.
Das Muster-Layout des Speicherzellenblocks MB wird nun mit Hilfe von Fig. 8 beschrieben. Um die Erklärung zu vereinfachen, ist nur ein Teil des Layouts in Fig. 8 gezeigt. Das tatsächliche Layout-Muster des Speicherzellenblocks ist eine fortlaufende Wiederholung eines solchen Musters, welches in Fig. 8 gezeigt ist, in der X- und Y-Richtung.
Auf einem Siliziumsubstrat 41 dieses Speicherzellenblocks MB sind die Wortleitungen W1 bis W8 und die Auswahlleitungen · Wn, WBS · Xn, · Xn, WCS · Xn gebildet, die aus mehreren von zweiten polykristallinen Siliziumschichten hergestellt sind, wie durch die schraffierten oder grauen Bereiche angedeutet ist. Insbesondere hat der schraffierte graue Bereich der Wortleitungen W1 bis W8 das Floating-Gate, welches durch die erste polykristalline Siliziumschicht gebildet ist, welche unter der zweiten polykristallinen Siliziumschicht über einen Isolationsfilm liegt, wobei diese auch den Kanal, der unter diesem Floating-Gate gebildet ist, über einem Gate-Isolationsfilm aufweist.
Bei diesem Layout ist der Bereich zwischen einem Paar von Reihen von Kontaktlöchern 42, 42, die seriell sich parallel in der X-Richtung ausdehnen, ein Speicherzellenblock MB. Dieser Speicherzellenblock MB besitzt acht Wortleitungen W1 bis W8, und Auswahlleitungen · Xn, · Xn, Auswahlleitungen · Xn, WCS · Xn, die aus einer zweiten polykristallinen Siliziumschicht hergestellt sind, wobei sie wie Bänder geformt sind. Diese Leitungen sind in einem vorgegebenen Abstand voneinander beabstandet, und die Ionenimplantation, um zu verhindern, daß Kanäle gebildet werden, ist in einer Selbstanpassungsweise durchgeführt. Außerdem wird die Ionenimplantation, um zu verhindern, daß Kanäle gebildet werden, durchgeführt, wobei Maskenmuster 43 verwendet werden, die durch die gebrochenen Linien in der Figur gezeigt sind.
Die Subbitleitungen B11, B12, B21 und B22 und die Subspaltenleitungen C01, C02, C11 und C12, wie durch die gestrichelten Linien in der Figur angedeutet ist, sind so ausgebildet, daß sie sich in der X-Richtung durch das Siliziumsubstrat und die Störstellendiffusionsschicht erstrecken. Die Subbitleitungen B11, B12, B21 und B22 und die Subspaltenleitun gen C01, C02, C11 und C12 sind zu bandartigen Mustern ausgebildet und werden als Source- /Drainbereiche der entsprechenden Speicherzellen verwendet.
Die Störstellendiffusionsschichten der Subbitleitungen B11, B12, B21 und B22 und der Subspaltenleitungen C01, C02, C11 und C12 sind abwechselnd mit einem vorgegebenen Zwischenabstand angeordnet. Das Siliziumsubstrat 41 unter den zweiten polykristallinen Siliziumschichtmustern, welche sich in rechten Winkeln mit den Störstellendiffusionsschichten schneiden, wird für Kanäle verwendet. Auf den Kanälen sind die Floating-Gates durch die erste polykristalline Siliziumschicht durch einen Gate-Isolationsfilm gebildet.
Bei den Ausführungsformen der Erfindung kann, sogar, obwohl die Speicherzellen mit einer hohen Packungsdichte gebildet sind, wobei die Störstellendiffusionsschichten von Bitleitungen und Spaltenleitungen verwendet werden, der Verdrahtungswiderstand und die parasitäre Kapazität unterdrückt werden, so daß diese nicht vergrößert werden, und somit ist es möglich, Speicherzellen mit einer hohen Packungsdichte und einer hohen Integration und einem Hochgeschwindigkeitszugriff zu den Speicherzellen zu erhalten.

Claims

1. Nichtflüchtiger Speicher, mit:

mehreren nichtflüchtigen Speicherzellen (M), die matrixartig (MB) angeordnet sind und die Floating-Gate-MIS-Transistoren umfassen, die auf eine hohe Schwellenwertspannung oder auf eine niedrige Schwellenwertspannung gemäß programmierten, zu schreibenden Daten programmierbar sind;

mehreren Wortleitungen (W1 bis Wn), die gemeinsam in jeder Reihe der Speicherzellen verwendet werden und die als Gates der MIS-Transistoren arbeiten;

mehreren Subbitleitungen (B12, B21, B22, B31), die im wesentlichen orthogonal zu den Wortleitungen (W1 bis Wn) angeordnet sind, wobei die Subbitleitungen (B12, B21, B22, B31) als eine der Sourcen oder Drains der MIS-Transistoren arbeiten und gemeinsam durch eine von benachbarten Spalten der Speicherzellen (M) verwendet werden, und als Diffusionsbereiche ausgebildet sind, wobei in ein Substrat eines vorgegebenen Leitfähigkeitstypus Verunreinigungen eines entgegengesetzten Leitfähigkeitstypus eingeleitet sind; und

mehreren Subspaltenleitungen (C11, C12, C21, C22), die zwischen den Subbitleitungen (B12, B21, B22, B32) angeordnet sind, wobei die Subspaltenleitungen (C11, C12, C21, C22) gemeinsam durch die anderen benachbarten Subspalten der Speicherzellen (M) verwendet werden und als die andere der Sourcen und Drains der MIS-Transistoren von Spalten der Speicherzellen (M) arbeiten, und als Diffusionsbereiche ausgebildet sind, wobei in ein Substrat eines vorgegebenen Leitfähigkeitstypus Verunreinigungen eines entgegengesetzten Leitfähigkeitstypus eingeleitet werden;

dadurch gekennzeichnet, daß

eine erste Auswahleinrichtung (1) angeordnet ist, um Gruppen auszuwählen, die jeweils aus zwei der Subbitleitungen (... und B12; B21 und B22; B31, und ...) und aus zwei der Subspaltenleitungen (C11 und C12; C21 und C22) bestehen;

eine zweite Auswahleinrichtung (2) angeordnet ist, um eine (... oder B12; B21 oder B22; B31 oder ...) der beiden Subbitleitungen (... und B12; B21 und B22; B31 und ...) in jeder Gruppe auszuwählen und die ausgewählten Subbitleitung (... oder B12; B21 oder B22; B31 ... oder) mit einer Hauptbitleitung (B1, B2, B3) zu verbinden; und

eine dritte Auswahleinrichtung (3) angeordnet ist, um eine (C11 oder C12; C21 oder C22) der beiden Subspaltenleitungen (C11 und C12; C21 und C22) in jeder Gruppe auszuwählen und die ausgewählten Subspaltenleitungen (C11 oder C12; C21 oder C22) mit einer Hauptspaltenleitung (C1, C2) zu verbinden.

2. Einrichtung nach Anspruch 1, wobei die zweite und dritte Auswahleinrichtung (2, 3) Isolationsgate-Feldeffekt-Transistoren umfassen.

3. Einrichtung nach Anspruch 1, wobei die zweite und dritte Auswahleinrichtung (2, 3) Isolationsgate-Feldeffekt-Transistoren des gleichen Leitfähigkeitstypus wie die MIS- Transistoren umfassen.

4. Einrichtung nach Anspruch 2 oder 3, wobei die Bitleitungen (B12, B21, B22, B31) und die Spaltenleitungen (C11, C12, C21, C22) in einer Streifenstruktur auf einem Substrat und in einer Richtung gebildet sind, die in wesentlichen senkrecht zur Längsrichtung der Isolationsgate-Feldeffekt-Transistoren der zweiten und dritten Auswahleinrichtung (2, 3) ist.

5. Einrichtung nach Anspruch 1 oder 4, wobei die zweite Auswahleinrichtung (2) gegenüber der dritten Auswahleinrichtung angeordnet ist, wobei eine Matrix der Speicherzellen (M) dazwischen angeordnet ist.

6. Einrichtung nach Anspruch 1, wobei die Speicherzellen (M) in der Matrixkonfiguration (MB) in Blöcke längs der Subbitleitungen (B12, B21, B22, B31) unterteilt sind und wobei die erste Auswahleinrichtung (1) gemeinsam in jedem Block verwendet wird.

7. Einrichtung nach einem der vorhergehenden Ansprüche, wobei Lastschaltungen (4) am Anschlußende jeder Bitleitung (B12, B21, B22, B31) und jeder Spaltenleitung (C11, C12, C21, C22) angeordnet sind.

8. Einrichtung nach Anspruch 7, wobei die Speicherzellen (M) in Matrixkonfiguration (MB) in Blöcke längs der Bitleitungen (B12, B21, B22, B31) unterteilt sind, und wobei die Lastschaltungen (4) gemeinsam durch jeden Block verwendet werden.

9. Einrichtung nach einem der vorhergehenden Ansprüche, wobei die Hauptbitleitungen (B1, B2, B3) und die Hauptspaltenleitungen (C1, C2) so ausgebildet sind, daß sie den Subbitleitungen (B12, B21, B22, B31) überlagert sind.

10. Einrichtung nach Anspruch 9, wobei die Hauptbitleitungen (B1, B2, B3) und die Hauptspaltenleitungen (C1, C2) aus Metall oder einem anderen Material mit einem niedrigen Widerstand hergestellt sind.

11. Nichtflüchtiger Speicher nach Anspruch 1, wobei die Speicherzellen (M) in mehrere Blöcke längs der Hauptbitleitungen (B1, B2, B3) unterteilt sind;

die beiden Subbitleitungen (... und B12; B21 und B22; B31 und) und die beiden Subspaltenleitungen (C11 und C12; C21 und C22), die durch die erste Auswahleinrichtung (1) ausgewählt werden, gemeinsam in jeden Block sind; und

weiter aufweist

Lastschaltungen (4), die am Anschlußende jeder Hauptbitleitung und jeder Hauptspaltenleitung (B, C) angeordnet sind; und

eine vierte Auswahleinrichtung (2) vorgesehen ist, um einen dieser Blöcke auszuwählen.

12. Einrichtung nach Anspruch 11, wobei die vierte Auswahleinrichtung (2) die zweite Auswahleinrichtung (2) auswählt und die dritte Auswahleinrichtung (3) zu einem der genannten Blöcke gehört.

13. Einrichtung nach Anspruch 11, wobei die vierte Auswahleinrichtung (2) alle Wortleitungen (W1 bis Wn) auswählt, die zu einem der Blöcke gehören.

14. Einrichtung nach Anspruch 12, wobei die Wortleitungen (W1 bis Wn) gemeinsam in jedem Block verwendet werden.

15. Einrichtung nach Anspruch 11, wobei Steuersignale (WBS, ) der zweiten Auswahleinrichtung (2) und Steuersignale (WCS, ) der dritten Auswahleinrichtung (3) gemeinsam in jedem Block verwendet werden.

16. Einrichtung nach Anspruch 11, wobei die Hauptbitleitungen (B1, B2, B3) und die Hauptspaltenleitungen (C1, C2) so ausgebildet sind, daß sie über den Subbitleitungen (B12, B21, B22, B31) liegen.

17. Einrichtung nach Anspruch 12, wobei die Hauptbitleitungen (B1, B2, B3) und Hauptspaltenleitungen (C1, C2) aus Metall oder einem anderen Material mit einem niedrigen Widerstand hergestellt sind.