DE60130422T2 - Halbleiter mit SOI-Struktur und seine Herstellungsmethode - Google Patents
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Description
- Hintergrund der Erfindung
- 1. Gebiet der Erfindung
- Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer SOI-Struktur und ein Verfahren zur Herstellung derselben.
- 2. Beschreibung der verwandten Technik
- Die Substratstruktur eines Chips einer Halbleitervorrichtung der vorliegenden Erfindung ist nicht im besonderen beschränkt. Jedoch wird die vorliegende Erfindung bei einem sogenannten SOI (Silizium auf Isolator [engl.: Silicon an Insulator]) angewendet, der die am weitesten verbreitete Struktur ist. Die SOI-Struktur wird unter Verwendung der Technik gebildet, wie zum Beispiel ein SIMOX-(Teilung durch implantierten Sauerstoff [engl.: Separation by Implanted Oxygen])-Verfahren, das Ionenimplantation von Sauerstoffionen verwendet, und eines Verfahrens zur Kontaktierung von Siliziumsubstraten. Zum Beispiel wird, wie bei einem Chip
110 in1A gezeigt, die Struktur gebildet, bei der eine Isolierschicht303 und eine einzelne Kristallhalbleiterschicht302 sind in dieser Reihenfolge üblicherweise auf einem aus einem Siliziumsubstrat hergestellten Trägersubstrat301 gebildet werden. - Die Halbleitervorrichtung, die das Substrat mit SOI-Struktur verwendet (nachfolgend als SOI Halbleitervorrichtung bezeichnet), ist für die Anwendung zu bevorzugen, die eine hohe Durchbruchspannung erfordert. Bei der SOI Halbleitervorrichtung ist ein Chip typischerweise durch ein leitendes Haftmittel auf einer Insel einer Baugruppe befestigt, und eine externe Anschlusselektrode wird individuell mit bestimmten externen Anschlüssen unter Verwendung eines Drahtbondierverfahrens verbunden, ähnlich wie bei einer typischen Halbleitervorrichtung. Die Insel ist mit einem der externen Anschlüsse verbunden, die in vielen Fällen ein Masseanschluss ist. In diesem Fall kann das Trägersubstrat über die Insel mit Masse verbunden werden.
- Bei der SOI-Halbleitervorrichtung wird ein Befestigungsverfahren oder ein Fertigungsverfahren, wie zum Beispiel ein Chip-on-Board-Verfahren, das einen Flipchip verwendet (nachfolgend als COB-Verfahren bezeichnet), oder ein Filmträgerbaugruppen-Verfahren ([engl.: tage carrier package method], nachfolgend als TOP bezeichnet) für ein Befestigungsverfahren mit höherer Dichte eingesetzt. In diesem Fall werden, wie in
1A und1B gezeigt, die auf der einzelnen Kristallhalbleiterschicht302 des Chips110 bereitgestellte externe Anschlusselektrode (nicht gezeigt) und eine leitende Verdrahtung71 eines zu befestigenden Verdrahtungssubstrats70 oder ein innerer Anschlußdraht80 der TCP mittels eines Kontaktierungshöckers201 miteinander verbunden. Daher gibt es dahingehend ein Problem, als es schwierig ist, ein Potential an das Trägersubstrat301 anzulegen. - Wenn das Trägersubstrat ein schwebendes Potential ist, hat eine Potentialveränderung in dem Trägersubstrat einen nachteiligen Einfluss auf einen Betrieb eines Elements, insbesondere ein Schwellwertpotential. Demzufolge wird eine Betriebstoleranz des Elements verringert. Außerdem ändert sich die Durchbruchspannung des Elements abhängig von dem Potential des Trägersubstrats, wie in dem
japanischen Patent Nr. 2654268 JP-A-Heisei 8-153781 JP-A-Heisei 8-236754 - Als Verfahren, das vermeidet, dass sich das Trägersubstrat in dem schwebenden Zustand befindet, offenbart zum Beispiel die veröffentlichte japanische Patentanmeldung
(JP-A-Heisei 6-244239 2 ist eine Schnittansicht, die die in dem herkömmlichen Beispiel 1 offenbarte Halbleitervorrichtung veranschaulicht. In Bezug auf2 ist eine Halbleiterschicht703 der in dem herkömmlichen Beispiel 1 offenbarten Halbleitervorrichtung durch eine dazwischen liegende Lage einer Isolierschicht702 von einem Halbleitersubstrat701 isoliert. Jedoch sind Leiter710 an Seitenwänden eines konkaven Teils709 ausgebildet, der sich zu dem Halbleitersubstrat701 hin erstreckt, so dass ein Kurzschluss zwischen dem Halbleitersubstrat701 und einem peripheren Bereich703b gebildet wird. Somit wird das gleiche Potential wie das des peripheren Bereichs703b an das Halbleitersubstrat701 angelegt. Das Potential wird ausgehend von einem Verdrahtungssubstrat (nicht gezeigt) mittels eines Kontakthöckers707 an den peripheren Bereich703b angelegt, wie bei einem Elementbildungsbereich. Das heißt, das Potential wird an das Halbleitersubstrat701 ausgehend von der Oberflächenseite der Halbleiterschicht703 angelegt, auf der das Element ausgebildet ist. - Ferner offenbart die offengelegte japanische Patentanmeldung (
JP-A-Heisei 2-54554 3 ist eine Schnittansicht, die einen Hauptteil der in dem herkömmlichen Beispiel 2 veranschaulichten Halbleitervorrichtung veranschaulicht. In Bezug auf3 weist die in dem herkömmlichen Beispiel 2 offenbarte Halbleitervorrichtung eine Struktur auf, bei der eine Isolierschicht802 und eine leitende Halbleiterschicht803 in dieser Reihenfolge auf ein leitendes Substrat801 bondiert sind. Ein Elementkörper804 wird in der Halbleiterschicht803 gebildet. Ein Elementtrenngraben805 ist vorgesehen, um die Isolierschicht802 an ihrer Unterseite zu kontaktieren und den Elementkörper804 zu umschließen. Der Elementtrenngraben805 ist mit einem aus einem Isolator oder polykristallinem Silizium hergestellten Füllmaterial814 gefüllt. Das Füllmaterial814 enthält ein leitendes Füllmaterial851 , das aus einer polykristallinen Siliziumschicht vom p-Typ hergestellt ist, die ausgehend von der Oberfläche des Elementtrenngrabens805 bis zur Isolierschicht802 reicht. Eine Öffnung821 ist in der Isolierschicht802 gebildet, um das leitende Füllmaterial851 und das leitende Substrat801 zu verbinden. Bei der Halbleitervorrichtung des herkömmlichen Beispiels 2 sind das leitende Substrat801 und eine an der Oberfläche des Füllmaterials814 vorgesehene Elektrode807 durch das leitende Füllmaterial851 verbunden. Somit kann das leitende Substrat801 als das leitende Material verwendet werden. Deswegen ist es möglich, den beengten Zustand von Oberflächenverdrahtungsleitungen zu reduzieren. - Bei der Halbleitervorrichtung des herkömmlichen Beispiels 1 werden die Bildung eines Grabens für den Elementtrennbereich und die Bildung eines konkaven Grabens für einen Substratkontakt unabhängig als die unterschiedlichen Prozesse durchgeführt. Deshalb ist es erforderlich, die Halbleiterschichten
703 an den unterschiedlichen Stellen auf dem SOI-Substrat zwei Mal zu ätzen und zu entfernen. Demzufolge besteht ein Problem darin, dass der Herstellungsprozess länger wird. Außerdem ist die Struktur in einer solchen Weise ausgelegt, dass die Strecke, die eine Kontakthöckerelektrode707 zum Anlegen des Potentials an das Trägersubstrat und das Trägersubstrat701 verbindet durch einen peripheren Bereich703b der Halbleiterschicht führen müssen. Somit besteht ein weiteres Problem darin, dass der Abfall des Widerstands auf der Strecke begrenzt ist. - Außerdem werden bei dem Verfahren zur Herstellung der Halbleitervorrichtung des herkömmlichen Beispiels 2 ein erster Graben als der Graben für die Elementtrennung und ein zweiter Graben mit einer Breite, die größer als die des ersten Grabens ist, gleichzeitig gebildet. Auch wird die Isolierschicht
802 an der Unterseite des zweiten Grabens geätzt, so dass die Öffnung821 gebildet wird, um das leitende Substrat zu erreichen, das dem Trägersubstrat801 entspricht. In diesem Fall ist eine Mehrlagenschicht erforderlich, in der eine polykristalline Siliziumschicht, eine Nitritschicht und eine Oxidschicht laminiert sind, um andere Bereiche nicht zu ätzen. Außerdem ist das leitende Füllmaterial851 ausgebildet, um die Elektrode807 und das leitende Substrat801 zu verbinden, indem Störstellen, wie zum Beispiel Bor, in eine isolierende polykristalline Siliziumschicht implantiert werden. Somit besteht eine Beschränkung des Abfalls des Widerstands. - Es soll beachtet werden, dass die veröffentlichte japanische Patentanmeldung (
JP-A-Heisei 11-135794 - Außerdem offenbart die veröffentlichte
japanische Patentanmeldung 2000-31266 - Gemäß
JP 2000 196102 - Zusammenfassung der Erfindung
- Deshalb ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit einer SOI-Struktur, wie zum Beispiel eine SOI-Struktur, bei der ein Trägersubstrat und eine auf der Oberfläche eines Chips gebildete externe Anschlusselektrode über eine Strecke eines geringen Widerstands miteinander verbunden sind, und ein Verfahren zur Herstellung derselben bereitzustellen.
- Um dieses Problem zu lösen stellt die vorliegende Erfindung eine Halbleitervorrichtung gemäß des unabhängigen Vorrichtungsanspruchs bereit.
- Dabei kann die externe Anschlusselektrode mittels einer dritten Isolierschicht auf dem Halbleitersubstrat gebildet sein. In diesem Fall kann die dritte Isolierschicht mit der zweiten Isolierschicht identisch sein.
- Außerdem kann der Trägersubstratverbindungsabschnitt eine leitende Schicht, die mit der externen Anschlußelektrode verbunden ist und die zweite Isolierschicht bedeckt, und einen Kontaktabschnitt umfassen, der durch die erste Isolierschicht und die zweite Isolierschicht zu dem Trägersubstrat in dem Substratkontaktbereich hindurchgeht. In diesem Fall enthält die leitende Schicht vorzugsweise eine Metallschicht mit Aluminium als Hauptmaterial.
- Außerdem kann der Kontaktbereich durch einen einzelnen Kontakt gebildet sein. In diesem Fall kann der einzelne Kontakt eine an einer Seitenwand einer Kontaktöffnung für den Kontakt gebildete hitzebeständige Metallschicht, und die leitende Schicht umfassen, der die Kontaktöffnung umfasst, in der die hitzebeständige Metallschicht gebildet ist.
- Außerdem kann der einzelne Kontakt eine zusätzliche leitende Schicht, die eine Seitenwand einer Kontaktöffnung für den Kontakt bedeckt, eine hitzebeständige Metallschicht, die auf der zusätzlichen leitenden Schicht an der Seitenwand der Kontaktöffnung gebildet ist, und die leitenden Schicht umfassen, die die Kontaktöffnung füllt, in der die hitzebeständige Metallschicht gebildet ist.
- Außerdem kann der Kontaktabschnitt eine Mehrzahl an Kontaktsteckern umfassen, die in einer Matrix angeordnet sind. In diesem Fall kann die Mehrzahl an Kontaktsteckern aus Wolfram gebildet sein.
- Um die obige Aufgabe zu lösen, stellt die vorliegende Erfindung außerdem ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem unabhängigen Verfahrensanspruch zur Verfügung.
- Dabei können der Schritt zum Bildens einer Elementkontaktöffnung und der (e) Bildungsschritt gleichzeitig durchgeführt werden.
- Außerdem können, wenn der Schritt zum Bilden einer Elementkontaktöffnung einen ersten Expositionsschritt umfasst und der (e) Bildungsschritt einen zweiten Expositionsschritt umfasst, der erste Expositionsschritt und der zweite Expositionsschritt einzeln durchgeführt werden. In diesem Fall können der Schritt zum Bilden einer Elementkontaktöffnung und der (e) Bildungsschritt, mit Ausnahme des ersten Expositionsschrittes und des zweiten Expositionsschrittes gleichzeitig durchgeführt werden.
- Außerdem können der (f) Füllschritt und der (g) Füllschritt gleichzeitig durchgeführt werden.
- Außerdem kann der (e) Bildungsschritt den Schritt zum Bilden einer einzelnen Kontaktöffnung in dem Substratöffnungsbereich umfassen. In diesem Fall können der (g) Füllschritt und der (h) Füllschritt gleichzeitig durchgeführt werden.
- Außerdem kann der (e) Bildungsschritt den Schritt zum Bilden einer Mehrzahl an Kontaktöffnungen umfassen, die in einer Matrix in dem Substratöffnungsbereich angeordnet sind.
- Kurze Beschreibung der Zeichnungen
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1A ist eine Ansicht, die schematisch einen COB Fertigungszustand einer herkömmlichen SOI-Halbleitervorrichtung veranschaulicht; -
1B ist eine Ansicht, die schematisch einen TCP-Anordnungszustand einer herkömmlichen SOI-Halbleitervorrichtung veranschaulicht; -
2 ist eine Schnittansicht, die ein herkömmliches Beispiel einer SOI-Halbleitervorrichtung veranschaulicht, bei der ein Potential ausgehend von einer Oberfläche eines Elements an ein Trägersubstrat angelegt werden kann; -
3 ist eine Schnittansicht, die einen Hauptteil eines herkömmlichen Beispiels 2 einer Halbleitervorrichtung veranschaulicht; -
4 ist eine Schnittansicht, die ein strukturelles Beispiel eines Chips der Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung erläutert; -
5 ist eine Aufsicht, die schematisch den Chip der Halbleitervorrichtung der vorliegenden Erfindung veranschaulicht; -
6 ist eine Schnittansicht, die schematisch ein weiteres strukturelles Beispiel des Chips der Halbleitervorrichtung bei der ersten Ausführungsform längs der Linie A-A' von5 veranschaulicht; -
7A und7B sind Schnittansichten, die schematisch Modifikationen des Chips der Halbleitervorrichtung bei der ersten Ausführungsform längs des Schnittes A-A' von5 veranschaulichen; -
8 ist ein schematisches Flussdiagramm, das ein Herstellungsverfahren einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht; -
9 ist ein detailliertes Flussdiagramm eines Kontaktschrittes von8 ; -
10A bis10E ,11A bis11E und12A bis12D sind Schnittansichten, die schematisch die Halbleitervorrichtung während des Herstellungsverfahrens gemäß der ersten Ausführungsform der vorliegenden Erfindung in einem Hauptteil längs der Linie A-B von5 veranschaulichen; -
13 ist eine Aufsicht, die schematisch einen Wafer veranschaulicht; -
14 ist ein schematisches Flussdiagramm, das eine Modifikation des Herstellungverfahrens einer Halbleitervorrichtung bei der ersten Ausführungsform für eine Verdrahtungsstruktur mit mehreren Schichten veranschaulicht; -
15 ist ein detailliertes Flussdiagramm eines Schrittes zur Bildung einer mehrfachen Verdrahtungsstruktur von14 ; -
16A bis16D sind Schnittansichten, die das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung längs des Teils A-B von5 veranschaulichen; -
17 ist ein schematisches Flussdiagramm, das einen Herstellungsprozess einer Einzelschichtverdrahtungsstruktur während des Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung veranschaulicht; -
18A und18B sind Schnittansichten, die schematisch einen Hauptteil der Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung längs der Linie A-B von5 bei dem Kontaktschritt veranschaulichen; -
19 ist ein detailliertes Flussdiagramm des Kontaktschrittes während des Herstellungsverfahrens einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung; -
20 ist eine Schnittansicht, die schematisch einen Hauptteil der Halbleitervorrichtung bei der dritten Ausführungsform längs des Abschnittes A-B von5 veranschaulicht; -
21 ist ein Flussdiagramm, das ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung veranschaulicht; und -
22A bis22D ,23A bis23C und24A bis24D sind Schnittansichten, die die Halbleitervorrichtung während des Herstellungsverfahrens gemäß der vierten Ausführungsform der vorliegenden Erfindung veranschaulichen. - Beschreibung der bevorzugten Ausführungsformen
- Nachstehend wird eine Halbleitervorrichtung der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen im Detail beschrieben.
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4 ist eine Querschnittsansicht, die einen Chip110 einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht.5 ist eine Aufsicht, die schematisch einen Chip110 veranschaulicht, und4 veranschaulicht einen Querschnitt längs der Linie A-A' von5 . In Bezug auf4 sind bei dem Chip110 bei der ersten Ausführungsform eine Siliziumoxid-(SiO2)-Schicht 3 und ein p-Typ Silizium-(Si)-Substrat 2 in dieser Reihenfolge auf eine Hauptoberfläche eines p-Typ Silizium-(Si)-Substrats 1 laminiert oder bondiert. Die Siliziumoxidschicht3 weist als eine erste Isolierschicht die Schichtdicke von etwa 1 μm auf. Das Siliziumsubstrat weist als Trägersubstrat den spezifischen Widerstand von 10 Ωcm und die Dicke von 5 μm auf. Das Siliziumsubstrat1 weist den spezifischen Widerstand von 10 Ωcm und die Dicke von 650 μm auf. - Der Chip
110 ist aus einer Mehrzahl von Elementbildungsbereichen50 , die durch Trenngräben oder Nuten9 in dem Siliziumsubstrat2 isoliert und getrennt sind, und Substratkontaktbereichen10 zusammengsetzt. Jeder der Substratkontaktbereiche10 hat die Form von 10 × 10 μm und wird in einem geeigneten leeren Bereich auf dem Chip110 durch Entfernen des zweiten Siliziumsubstrats2 gebildet. Der Chip110 ist außerdem aus einer Mehrzahl von externen Anschlusselektroden200 und200G zusammengesetzt. - Eine Substratkontaktöffnung
13 ist als eine erste Kontaktöffnung für den Substraktkontaktbereich10 bereitgestellt, um durch die Isolierschicht11 , die unter Verwendung von TEOS-(Tetra-Ethylen-Orthosilikat [engl.: tetra-ethoxy-silane] (Si(OC2H5)4)-Gas gebildet wird, und die Siliziumoxidschicht3 zu dem Siliziumsubstrat1 hindurchzugehen. Die Substratkontaktöffnung13 ist mit Metall gefüllt, wie zum Beispiel Wolfram (W)15c als ein hitzebeständiges Metall, und ist mittels einer aus Aluminium (Al) Verdrahtung16G gebildeten Metallschichtverdrahtung als Trägersubstratverbindungsverdrahtung mit einer vorbestimmten externen Anschlusselektrode200G verbunden. Das beständige Metall wirkt als Grenzmetall. - Bei dieser Ausführungsform hat die Substraktkontaktöffnung
13 eine Struktur mit mehreren Kontakten, bei der eine Mehrzahl von bei dem Chip110 verwendeten Kontaktöffnungen mit minimalen Abmessungen angeordnet sind. Normalerweise wird eine Kontaktöffnung mit minimalen Abmessungen in dem Elementbildungsbereich50 verwendet. Bei den externen Anschlusselektroden200 und200G wird eine Schutzoxidschicht17 und eine Schutznitridschicht19 zum Bedecken der Al-Verdrahtungen16 und16G entfernt und geöffnet, so dass das Al freigelegt wird. Außerdem wird darauf zum Beispiel ein Gold-(Au)-Kontakthöcker201 mittels einer Haftmetallschicht203 , wie zum Beispiel eine Titan-(Ti)-Schicht, gebildet. - Außerdem werden, um die Funktion der Halbleitervorrichtung zu erreichen, erwünschte Elemente auf der Oberflächenseite jedes Elementbildungsbereichs
50 gebildet, d. h. auf der Seite gegenüber der Verbindung mit der Siliziumoxidschicht3 . Als Beispiel zeigt4 eine Source-Diffusionsschicht43 , eine Drain-Diffusionsschicht44 , eine Gate-Elektrode41 , eine Gate-Oxidschicht41a und eine Seitenwand-Oxidschicht42 in einem Elektrofeldtransistor (MOSFET). Es soll beachtet werden, dass das in dem Elementbildungsbereich50 gebildete Element kein wesentliches Element der vorliegenden Erfindung ist, und es nicht einschränkend ist. Deshalb werden in den folgenden Zeichnungen die Bezugszeichen der Elemente entsprechend weggelassen, um die komplizierte Erläuterung zu vermeiden und sie einfach zu beschreiben. - Bei der Halbleitervorrichtung der ersten Ausführungsform weist der Chip
110 die oben genannte Struktur auf. Wie in1A und1B veranschaulicht, ist ein Kontakthöcker201 im Fall des COB-Befestigungsverfahrens direkt auf eine Verdrahtung71 angeschlossen, die auf einem Befestigungsverdrahtungsstrubstrat70 gebildet ist, und ist ein Kontakthöcker201 im Fall der TCP-Anordnung direkt mit einer inneren Leitung80 verbunden. Selbst wenn das als Trägersubstrat301 dienende Siliziumsubstrat1 nicht direkt mit einem Potentialversorgungsleiter, wie zum Beispiel einer Insel, verbunden ist, kann jedoch ein vorbestimmtes Potential von einem externen Teil mittels der externen Anschlusselektrode200G und des auf der Oberfläche des Siliziumsubstrats2 als einzelne Kristallhalbleiterschicht bereitgestellten Kontakthöckers201 angelegt werden. - Außerdem ist die Strecke von dem Kontakthöcker
201 auf der Oberfläche des Chips110 zu dem Siliziumsubstrat1 , vollständig aus einer Metallschicht hergestellt, die das Füllmaterial der Kontaktöffnung13 umfasst. Außerdem ist eine vorbestimmte Verunreinigung hoher Dichte in einen Kontaktteil14 des Siliziumsubstrats1 implantiert, um einen Kontaktwiderstand zu verringern. Zu diesem Zeitpunkt beträgt zum Beispiel die Dichte von Bor (B) etwa 1014 bis 1015 atms cm–2 im Fall des p-Typ Substrats. Somit kann der ganze Widerstand der Strecke, um das Potential an das Siliziumsubstrat1 als das Trägersubstrat anzulegen, gering genug sein, um dadurch das Potential des Trägersubstrats zu stabilisieren. - Es soll beachetet werden, dass die erste Ausführungsform unter Verwendung des Beispiels beschrieben ist, bei dem die mit dem Siliziumsubstrat
1 verbundene Kontaktöffnung13 die Struktur mit mehreren Kontakten aufweist. Wie in6 gezeigt, kann die Kontaktöffnung13 jedoch als einzelne Kontaktöffnung131 mit einer ausreichenden Abmessung gebildet sein. In diesem Fall füllt Wolfram (W)15 die kleine Kontaktöffnung und nur eine Wolframschicht15k bleibt auf der Seitenwand der Kontaktöffnung131 zurück. Jedoch ist eine Al-Schicht als die Verdrahtungsmetallschicht ausreichend innerhalb der Kontaktöffnung131 abgeschieden. Da die Wolframschicht15k zurückbleibt, kann die Verbindung ohne Probleme der Unterbrechung in dem Stufenteil der Kontaktöffnung131 gebildet werden. - Wie in
7A und7B gezeigt, kann eine Grenzmetallschicht56 aus Titannitrid (TiN) als eine untere Schicht der Al-Verdrahtung16 verlegt werden, um eine vorbestimmte Dicke zu bekommen. Außerdem kann eine Schutzschicht66 aus TiN, polykristallinem Silizium und dergleichen als eine obere Schicht gebildet werden. - Das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der vorliegenden Erfindung wird im Folgenden insbesondere mit dem oben genannten Chipherstellungsverfahren als Ziel beschrieben.
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8 ist ein Flussdiagramm, das das Chipherstellungsverfahren bei der ersten Ausführungsform im Fall einer Struktur mit einlagiger Verdrahtung veranschaulicht.9 ist ein detailliertes Flussdiagramm eines Kontaktschrittes von8 , und10A bis10E ,11A bis11E und12A bis12D sind Schnittansichten, die schematisch den Hauptteil der Halbleitervorrichtung längs der Linie A-B von2 veranschaulichen. Es soll beachtet werden, dass, wenn die Chips110 hergestellt werden, das Verfahren, bei dem die Chips in Form einer Matrix auf einem Wafer100 gebildet werden, wie in13 schematisch veranschaulicht ist, bekannt ist. Deshalb wird die Schnittansicht für jeden Schritt in Bezug auf4 bis9 und13 soweit erforderlich beschrieben. - In Bezug auf
8 und9 umfasst das Herstellungsverfahren bei der ersten Ausführungsform wenigstens einen Elementbildungsschritt S1, einen Maskenschichtbildungsschritt S2, einen Grabenbereichöffnungsschritt S3, einen Grabenbildungsschritt S4, einen Grabenfüllschritt S5, einen Planarisierungsschritt S6, einen Kontaktschritt S7, einen Pfropfenbildungsschritt S8, einen Verdrahtungsschichtabscheidungsschritt S9, einen Verdrahtungsbildungsschritt S10, einen Schutzschichtbildungsschritt S11 und einen Öffnungsschritt S12 für eine externe Anschlußelektrode. Außerdem ist der Kontaktschritt S7 aus einem ersten Öffnungsschritt S40 und einem zweiten Öffnungsschritt S50 zusammengesetzt. Der erste Öffnungsschritt S40 ist aus einem Fotolackbeschichtungsschritt (nachfolgend als PR-Schritt bezeichnet) S21, einem ersten Expositionsschritt S22, einem ersten Entwicklungsschritt S23, einem ersten Kontaktöffnungsöffnungsschritt S24 und einem PR-Entfernungsschritt S25 zusammengesetzt. Der zweite Öffnungsschritt S50 ist aus einem PR-Beschichtungsschritt S26, einem zweiten Expositionsschritt S27, einem zweiten Entwicklungsschritt S28, einem zweiten Kontaktöffnungsöffnungsschritt S29 und einem PR-Entfernungsschritt S30 zusammmengesetzt. Die jeweiligen Schritte werden nachfolgend im Detail beschrieben. - Zunächst werden, wie in
10A gezeigt, bei dem Elementbildungsschritt S1 eine Siliziumoxidschicht3 und das p-Typ Siliziumsubstrat2 in diese Reihenfolge auf eine Hauptoberfläche eines p-Typ Siliziumsubstrats1 laminiert oder bondiert. Die Siliziumoxidschicht3 weist als die erste Isolierschicht die Schichtdicke von etwa 1 μm auf und das p-Typ Siliziumsubstrat2 weist den spezifischen Widerstand von 10 Ωcm und die Dicke von 5 μm auf. Das p-Typ Siliziumsubstrat1 weist den spezifischen Widerstand von 10 Ωcm und die Dicke von 650 μm auf. Eine Feldisolierschicht4 und gewünschte Elemente werden auf der Oberfläche des Wafers100 mit einem Durchmesser von 6 Inch auf der der Verbindungsebene mit der Siliziumoxidschicht3 des Siliziumsubstrats2 gegenüber liegenden Seite unter Verwendung eines bekannten Verfahrens gebildet. Hierbei ist der MOSFET40 nur als ein Beispiel des Elements veranschaulicht. - Wie in
10B gezeigt, ist bei dem Maskenschichtbildungsschritt S2 eine Siliziumoxidschicht5 als eine zweite Isolierschicht abgeschieden, um auf der gesamten Oberfläche des Wafers100 durch Verwenden eines chemischen Aufdampfverfahrens (nachfolgend als CVD-Verfahren bezeichnet) die Dicke von etwa 0,5 μm zu erreichen. - Als nächstes wird, wie in
10C gezeigt, bei dem Grabenbereichöffnungsschritt S3 ein Fotolack601 auf die gesamte Oberfläche des Wafers100 aufgetragen. Dann werden Belichten und Entwickeln unter Verwendung eines vorbestimmten Retikels (nicht gezeigt) durchgeführt. Demzufolge wird ein Muster für eine Trenngrabenbildungsöffnung7 gebildet, um eine Breite h zu erreichen (wünschenswert 1 μm ≤ h ≤ 2 μm). - Außerdem wird ein Muster für eine Substratkontaktbereichbildungsöffnung
8 gebildet. Somit wird ein Elementbildungsbereich abgetrennt. Außerdem werden die Siliziumoxidschichten5 und die Öffnungen7 und8 und die Feldoxidschichten4 durch Verwenden des bekannten Ätzverfahrens entfernt. Somit wird das Siliziumsubstrat2 freigelegt. - Wie in
10D gezeigt wird bei dem Grabenbildungsschritt S4 nach der Entfernung des Fotolacks601 die Siliziumoxidschicht5 als Ätzmaske verwendet, und der freigelegte Teil des Siliziumsubstrats2 wird durch ein anisotopes Ätzverfahren entfernt. Entsprechend wird die Siliziumoxidschicht3 freigelegt, um dadurch den Trenngraben9 und den Substratbereich10 zu bilden. Zu diesem Zeitpunkt wird den Seitenwänden des Substratkontaktbereichs10 und des Trenngrabens9 eine leichte Neigung verliehen, so dass das obere Ende der Öffnung an der Oberflächenseite einen größeren Durchmesser als die Unterseite hat, wo die Siliziumoxidschicht3 belichtet ist. - Als nächstes wird, wie in
10E gezeigt, bei dem Grabenfüllschritt S5 die TEOS-Oxidschicht11 durch ein Niederdruck CVD (LPCVD)-Verfahren unter Verwendung von TEOS-Gas auf die gesamte Oberfläche des Wafers100 abgeschieden und wird als das isolierende Material gebildet, um den Trenngraben9 zu füllen. - Als nächstes wird, wie in
11A gezeigt, die TEOS-Oxidschicht11 bei dem Planarisierungsschritt S6 zurückgeätzt, um von der gesamten Oberfläche entfernt zu werden. Somit wird eine in dem Elementbildungsbereich50 auftretende Stufe31 entfernt. - Als nächstes wird, wie in
11B gezeigt, der Kontaktschritt S7 durchgeführt. Zunächst wird bei dem Fotolackbeschichtungsschritt S21 während des ersten Öffnungsschritts S40 ein Fotolack602 auf die gesamte Oberfläche des Wafers100 aufgetragen. Bei dem ersten Expositionsschritt S22 wird die Exposition durch Verwenden des Retikels (nicht gezeigt) mit dem Muster für die Kontaktöffnung13 als eine vorbestimmte erste Kontaktöffnung durchgeführt. Bei dem ersten Entwicklungsschritt S23 wird das Muster für die Kontaktöffnung13 entwickelt, um das Muster für die Kontaktöffnung13 zu bilden, die an einer vorbestimmten Stelle des Substratkontaktbereichs10 mit dem Siliziumsubstrat1 verbunden ist. Außerdem werden bei dem ersten Kontaktöffnungsöffnungsschritt S24 die TEOS-Oxidschicht11 , die Siliziumoxidschicht5 und die Siliziumoxidschicht3 geätzt und entfernt, um die Kontaktöffnung13 zu öffnen, die bis zum dem Siliziumsubstrat reicht. Danach wird der Fotolack602 entfernt. - Wie in
11C gezeigt, wird bei dem Fotolackauftragungsschritt S26 während des zweiten Öffnungsschritts S50 ein Fotolack603 auf die gesamte Oberfläche des Wafers100 aufgetragen. Während des zweiten Expositionsschritts S27 wird eine Exposition unter Verwendung des Retikels (nicht gezeigt) durchgeführt, das das Muster für eine Kontaktöffnung12 als eine vorbestimmte zweite Kontaktöffnung aufweist. Bei dem zweiten Entwicklungsschritt S28 wird das Muster für die Kontaktöffnung12 entwickelt, um das Muster für die Kontaktöffnung12 (12s ,12g ,12d ) zu bilden, die mit jedem in dem Elementbildungsbereich50 gebildeten Element verbunden ist. Außerdem werden bei dem zweiten Kontaktöffnungsöffnungsschritt S29, die TEOS-Oxidschicht11 und die Siliziumoxidschicht5 geätzt und entfernt, um die Kontaktöffnung12 zu öffnen. Danach wird der Fotolack603 entfernt. - Es sollte beachtet werden, dass die Kontaktöffnungen mit minimalen Abmessungen, die bei dem Chip
110 verwendet werden, als eine Gruppe von Kontaktöffnungen gebildet werden. Normalerweise kann die minimale Größe einer Öffnung bei dem späteren Pfropfenbildungsschritt S8 mit vorbestimmtem Metall gefüllt werden. Zum Beispiel ist im Fall von Wolfram (W) eine Größe von 0,5 μm × 0,5 μm bis 1,0 μm × 1,0 μm für die Kontaktöffnung wünschenswert. In diesem Fall wird die Kontaktöffnung12 entsprechend dem Element als eine einzelne Kontaktstruktur unter Verwendung von nur einer Kontaktöffnung oder eine Mehrkontaktstruktur gebildet, bei der eine Mehrzahl von Kontaktöffnungen angeordnet sind. Es sollte beachtet werden, dass sowohl der erste Öffnungsprozess S40 als auch der zweite Öffnungsprozess S50 zuerst durchgeführt werden kann. - Eine Verunreinigung einer vorbestimmten Menge wird in jeden Kontaktbereich
14 nach Bedarf implantiert. Zum Beispiel ist, wenn Bor für einen p-Typ Diffusionsbereich implantiert wird, eine Implantationsmenge N von etwa 1014 atms cm–2 ≤ N ≤ 1015 Atome cm–2 erwünscht. - Als nächstes wird, wie in
11D gezeigt, bei dem Propfenbildungsschritt S8 eine Wolframschicht auf der gesamten Oberfläche des Wafers100 durch ein CVD-Verfahren abgeschieden, und die Kontaktöffnungen12 und die Kontaktöffnungen13 werden mit Wolfram gefüllt. Außerdem wird die Wolframschicht von der gesamten Oberfläche zurückgeätzt, um dadurch Wolfram auf der TEOS-Oxidschicht11 in dem planarisierten Abschnitt zu entfernen. Somit bleiben in den Kontaktöffnungen12 und13 ein Wolframpropfen15s , ein Wolframpfropfen15d , ein Wolframpfropfen15g und ein Wolframpfropfen15c als das Füllmetall zurück. Außerdem werden die Abschnitte der Kontaktöffnungen12 und13 planarisiert. Es sollte beachtet werden, dass zur selben Zeit auch eine Wolframschicht15h auf der Seitenwand des Substratkontaktbereichs10 zurückbleibt. - Als nächstes wird, wie in
11E gezeigt, bei dem Verdrahtungsschichtabscheidungsschritt S9 eine Al-Schicht mit einer vorbestimmten Dicke auf der gesamten Oberfläche des Wafers100 als das Verdrahtungsleitungsmaterial abgeschieden. - Als nächstes wird, wie in
12A gezeigt, bei dem Leitungsbildungsschritt S10 ein Fotolack604 auf die gesamte Oberfläche des Wafers100 aufgetragen, und ein Retikel (nicht gezeigt) mit einem vorbestimmten Verdrahtungsmuster wird zur Belichtung und Entwicklung verwendet. Die Al-Schicht wird in einem Bereich, mit Ausnahme des Verdrahtungsabschnitts, unter Verwendung des bekannten Trockenätzverfahrens entfernt. Somit wird die Al-Verdrahtung16G als die Trägersubstratanschlussdurchverdrahtung hindurch gebildet, um das Siliziumsubstrat1 und die vorbestimmte externe Anschlusselektrode200G zu verbinden. Außerdem dienen die Al-Verdrahtungen16 als gewünschte innere Anschlussverdrahtungen und die externen Anschlusselektroden200 und200G werden gebildet. - Als nächstes werden, wie in
12B gezeigt, bei dem Schutzschichtbildungsschritt S11 die Siliziumoxidschicht zum Schützen der Al-Verdrahtungen16 und16G mit der Dicke t1 auf der gesamten Oberfläche des Wafers100 abgeschieden. In diesem Fall wünschenswerter Weise 0,3 μm ≤ t1 ≤ 1 μm. Außerdem wird die Schutzoxidschicht17 gebildet. In Folge wird, wie in12C gezeigt, SOG (Spin-on-Glass)18 darauf aufgetragen. Nachdem ein beschichtetes SOG erwärmt und gehärtet ist, wird die SOG-Schicht18 auf der gesamten Oberfläche zurückgeätzt, bis die Schutzoxidschicht17 in dem planarisierten Abschnitt freigelegt ist. Somit wird der konkave und konvexe Zustand auf der Oberfläche entspannt. Außerdem wird, wie in12D gezeigt, eine Siliziumnitridschicht (Si3N4-Schicht) mit der Dicke von t2 abgeschieden. In diesem Fall wünschenswerter Weise 0,1 μm ≤ t2 ≤ 0,5 μm. Somit wird die Schutznitridschicht19 gebildet. Es sollte beachtet werden, dass es möglich ist, eine Siliziumoxidnitridschicht (SiON-Schicht) als die Schutznitridschicht19 zu verwenden. Dann werden die externen Anschlusselektroden200 und200G unter Verwendung des bekannten Fotolithographie- und Ätzverfahrens freigelegt. Außerdem werden die Kontakthöcker201 bei Bedarf gebildet, und der Waferprozess ist beendet. - Wenn der Chip
110 die Mehrlagenverdrahtungsstruktur aufweist, ist der Prozess ausgehend von dem Elementbildungsschritt S1 bis zu dem Verdrahtungsbildungsschritt S10 identisch mit denen bei der ersten Ausführungsform, wie in dem schematischen Flussdiagramm von14 gezeigt ist. Obwohl nicht erneut veranschaulicht, wird nach dem Verdrahtungsbildungsschritt ein Mehrlagenverdrahtungsbildungsschritt S61 unter Verwendung des bekannten Verfahrens zur Herstellung der Mehrlagenverdrahtung verwendet. Dann werden dem Schutzschichtbildungsschritt S11 und der Schritt S12 für Öffnungen für externe Anschlusselektroden durchgeführt. Die Schutzisolierschicht mit einer vorbestimmten Dicke wird gebildet, um die obere Verdrahtungsschicht ähnlich wie bei der ersten Ausführungsform zu schützen. Dann werden die externen Anschlusselektroden200 und200G freigelegt. Außerdem werden die Kontakthöcker201 bei Bedarf gebildet, und der Waferprozess ist beendet. - Es sollte beachtet werden, dass, wie in
15 gezeigt, der Mehrlagenverdrahtungsbildungsschritt S61 durchgeführt wird, indem die Schritte, die einen Zwischenschichtisolierschichtbildungsschritt S71, einen Zwischenschichtdurchkontaktierungsschritt S72, einen Pfropfenbildungsschritt S73, um eine Durchkontaktierungsöffnung mit Metall zu füllen, einen Verdrahtungsschichtablagerungsschritt S74 für eine obere Schicht und einen Verdrahtungsbildungsschritt S75 für eine obere Schicht umfassen, oft genug wiederholt werden, z. B. (k – 1)-mal bei K-Schichten. - Nachdem der Waferprozess ungeachtet der Einlagenverdrahtungsstruktur oder Mehrlagenverdrahtungsstruktur beendet ist, wird der Wafer
100 in die Chips110 getrennt. Dann wird der Chip zu einer gewünschten Baugruppe aufgebaut, um die Halbleitervorrichtung zu vervollständigen. - Wie oben genannt, werden gemäß dem Verfahren zur Herstellung der Halbleitervorrichtung bei der ersten Ausführungsform, wenn der Trenngraben
9 zum Trennen des Elementbildungsbereichs50 gebildet ist, die Substratkontaktbereiche10 gleichzeitig gebildet. Der Substraktkontaktbereich10 wird in dem geeigneten freien Bereich innerhalb des Chips110 eingerichtet. Außerdem wird, wenn der Trenngraben9 vollkommen mit der TEOS-Oxidschicht11 gefüllt sein sollte, die TEOS-Oxidschicht11 mit der gleichen Dicke in dem planarisierten Abschnitt des Substratkontaktbereichs10 abgeschieden. Somit weist der Substraktkontaktbereich10 eine ausreichende Größe auf, so dass der Kontaktbereich10 nicht vollständig gefüllt ist. Somit kann nur durch Hinzufügen des ersten Öffnungsschritts die Kontaktöffnung13 als die erste Kontaktöffnung für den Anschluss an das Siliziumsubstrat1 gebildet werden, das als das Trägersubstrat mit geringem Widerstand dient. Somit kann die Halbleitervorrichtung hergestellt werden, die den Chip110 aufweist, bei dem das Potential ausgehend von der Oberflächenebene des Chips110 an das Trägersubstrat angelegt werden kann. - Es sollte beachtet werden, dass bei der oben genannten ersten Ausführungsform die erste Kontaktöffnung unter Verwendung der Kontaktöffnung
13 mit der Mehrkontaktstruktur als Beispiel beschrieben ist. Es kann jedoch die Einzelkontaktstruktur sein. Es sollte beachtet werden, dass es, selbst wenn die erste Kontaktöffnung die Einzelkontaktstruktur aufweist, ausreichend ist, nur das Muster des bei dem ersten Öffnungsschritt verwendeten Retikels zu verändern. Außerdem sind die verarbeiteten Inhalte bei den jeweiligen Schritten vollständig mit denen des Herstellungsverfahrens der ersten Ausführungsform identisch. Somit werden die detaillierten Erklärungen weggelassen.16A bis16D sind Schnittansichten für die jeweiligen Schritte bis zu dem Verdrahtungsschichtabscheidungsschritt S9 nach dem ersten Öffnungsschritt S40 des Kontaktschritts S7, wenn die erste Kontaktöffnung die einzelne Kontaktstruktur aufweist, und entsprechen11B bis11E . In diesem Fall weist eine in dem ersten Öffnungsschritt S40 hergestellte Kontaktöffnung131 eine ausreichend große Abmessung auf, wie zum Beispiel etwa 2 μm × 2 μm bis 5 μm × 5 μm. Somit wird die Kontaktöffnung13 nicht gefüllt, selbst wenn die Kontaktöffnung12 während des Pfropfenbildungsschrittes S8 völlig mit Wolfram gefüllt wird. Das Wolfram mit der Schichtdicke gleich der des auf dem planarisierten Teil aufgebrachten Wolframs wird nur auf der Unterseite abgeschieden. Deshalb wird, wenn die Zurückätzoperation ausgeführt wird, um die Wolframschicht in dem planarisierten Abschnitt zu entfernen, auch die Wolframschicht auf der Unterseite der Kontaktöffnung131 entfernt, so dass nur das Wolfram15k auf der Seitenwand zurück bleibt (16C ). Jedoch wirkt das auf der Seitenwand verbleibende Wolfram15k dahingehend effektiv, um die Stufentrennung der Verdrahtung16G in der Kontaktöffnung131 zu schützen. Somit wird die Verbindung sicherer gemacht. - Als nächstes wird im Nachfolgenden ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der zweiten Ausführung der vorliegenden Erfindung mit dem oben genannten Chipherstellungsverfahren als Ziel beschrieben.
- Das schematische Flussdiagramm des Verfahrens zur Herstellung der Halbleitervorrichtung bei der zweiten Ausführungsform gleicht dem der ersten Ausführungsform, die in
8 gezeigt ist. Jedoch unterscheidet sie sich im detaillierten Teil des Kontaktschritts S7.17 veranschaulicht das detaillierte Flussdiagramm des Kontaktschritts S7, der von dem Herstellverfahren der zweiten Ausführungsform umfasst ist. In Bezug auf17 weist der Kontaktschritt S80 einen Fotolackbeschichtungsschritt S81, einen ersten Expositionsschritt S82, einen zweiten Expositionsschritt S83, einen Sammelentwicklungsschritt S84, einen Sammelöffnungsschritt S85 und einen Fotolackentfernungsschritt S86 auf. -
18A und18B sind Diagramme, die den Kontaktschritt S80 bei der zweiten Ausführungsform beschreiben und sind die Schnittansichten, die schematisch den Hauptteil der Halbleitervorrichtung längs der Linie A-B von5 zeigen. Es sollte beachtet werden, dass die weiteren Schritte bei der zweiten Ausführungsform gleich denen der oben genannten ersten Ausführungsform sind. Somit wird die Beschreibung der Schritte mit Ausnahme des Kontaktschritts S80 weggelassen. - In Bezug auf
17 und18A und18B wird in dem Kontaktschritt S7 bei der zweiten Ausführungsform bei dem Fotolackauftragungsschritt S81 der Fotolack602 auf die gesamte Oberfläche des Wafers100 nach dem Planarisierungsschritt S6 aufgetragen. Bei dem ersten Expositionsschritt S82 wird das Retikel (nicht gezeigt), das das Muster der Kontaktöffnung13 als die vorbestimmte erste Kontaktöffnung aufweist zum Belichten verwendet. In Folge wird bei dem zweiten Expositionsschritt S83 das Retikel (nicht gezeigt), das das Muster der Kontaktöffnung12 als die zweite Kontaktöffnung aufweist zum Belichten verwendet. Dann werden bei dem Sammelentwicklungsschritt S84 diese Muster entwickelt, um gemeinsam das Muster der Kontaktöffnung12 und der Kontaktöffnung13 zu bilden. Bei dem Sammelöffnungsschritt S85 werden die TEOS-Oxidschicht11 , die Siliziumoxidschicht5 und die Siliziumoxidschicht3 geätzt und entfernt, um dadurch die Kontaktöffnungen12 und13 zu öffnen, wie in18A veranschaulicht. Außerdem ist es bei der zweiten Ausführungsform, wie in18B veranschaulicht, ähnlich wie bei der ersten Ausführungsform, natürlich zulässig, die erste Kontaktöffnung als das Muster der Kontaktöffnung131 mit der einzelnen Kontaktstruktur zu verwenden. Außerdem kann sowohl der erste Expositionsschritt S82 als auch der zweite Expositionsschritt S83 als erster durchgeführt werden. - Gemäß dem Verfahren zur Herstellung der Halbleitervorrichtung bei der zweiten Ausführungsform wird, wenn der Trenngraben
9 zum Trennen des Elementbildungsbereichs50 gebildet ist, der Substratkontaktbereich10 gleichzeitig in dem geeigneten leeren Bereich innerhalb des Chips110 gebildet. Außerdem weist die TEOS-Oxidschicht11 die gleiche Dicke wie die der TEOS-Oxidschicht11 auf dem abgeflachten Teil auf, wenn der Trenngraben9 völlig mit der TEOS-Oxidschicht11 gefüllt ist. Somit wird der Substratkontaktbereich10 so gebildet, dass er eine ausreichenden Größe hat, um nicht gefüllt zu werden. Somit werden die ersten und zweiten Expositionsschritte S82 und S83 nur zum Belichten des Musters der Kontaktöffnung131 oder der Kontaktöffnung13 als die erste Kontaktöffnung für die Verbindung mit dem Siliziumsubstrat1 als das Trägersubstrat hinzugefügt. Auf diese Weise kann die Halbleitervorrichtung hergestellt werden, die den Chip110 aufweist, bei dem das Potential ausgehend von der Oberflächenebene des Chips, wo die erwünschten Elemente gebildet sind, an das Trägersubstrat mit dem geringen Widerstand angelegt werden kann. - Als nächstes wird nachfolgend ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung mit dem oben genannten Chipherstellungsverfahren als Ziel beschrieben.
- Das schematische Flussdiagramm des Verfahrens zur Herstellung der Halbleitervorrichtung bei der dritten Ausführungsform ist auch mit dem der ersten Ausführungsform vergleichbar, die in
8 gezeigt ist. Jedoch unterscheidet sie sich auch in dem detaillierten Teil des Kontaktschritts S7.19 zeigt das detaillierte Flussdiagramm des Kontaktschritts S7, der von dem Herstellungsverfahren der dritten Ausführungsform umfasst ist. In Bezug auf19 weist der Kontaktschritt S7 (S90) einen Fotolackauftragungsschritt S91, einen Sammelexpositionsschritt S92, einen Sammelentwicklungsschritt S93, einen Sammelöffnungsschritt S94 und einen Fotolackentfernungsschritt S95 auf. -
20 ist eine Ansicht, die den Kontaktschritt S90 bei der dritten Ausführungsform veranschaulicht, und ist eine Schnittdarstellung, die schematisch den Hauptteil der Halbleitervorrichtung längs der Linie A-B von2 zeigt. Es sollte beachtet werden, dass die anderen Schritte bei der dritten Ausführungsform gleich denen der oben genannten ersten Ausführungsform sind. Deshalb wird die Beschreibung der Schritte mit Ausnahme des Kontaktschrittes S90 weggelassen. In Bezug auf19 und20 wird in dem Kontaktschritt S90 bei der dritten Ausführungsform bei dem Fotolackauftragungsschritt S91 der Fotolack602 auf die gesamte Oberfläche des Wafers nach dem Planarisierungsschritt S6 aufgetragen. Bei dem Sammelexpositionsschritt S92 wird das Retikel (nicht gezeigt), das die Muster sowohl für die Kontaktöffnung131 als auch für die Kontaktöffnung12 hat, zum Belichten verwendet. Dann werden bei dem Sammelentwicklungsschritt S93 diese Muster entwickelt, um gemeinsam die Muster der Kontaktöffnung131 und der Kontaktöffnung12 zu bilden. Bei dem Sammelöffnungsschritt S94 werden die TEOS-Oxidschicht11 , die Siliziumoxidschicht5 und die Siliziumoxidschicht3 geätzt und entfernt, um dadurch die Kontaktöffnungen12 und131 zu öffnen. In diesem Fall besteht der große Stufenunterschied zwischen der Musterbildungsoberfläche der Kontaktöffnung131 als die erste Kontaktöffnung und der Musterbildungsoberfläche der Kontaktöffnung12 als die zweite Kontaktöffnung. Somit besteht eine Problem darin, dass, wenn eine Auflösung eines Musters in einem optimalen Zustand ist, eine Auflösung des anderen Musters verschlechtert wird. Somit ist wenigstens eine Kontaktöffnung131 mit einer für die erste Kontaktöffnung passenden Größe enthalten.20 zeigt die Einzelkontaktstruktur der Kontaktöffnung131 als Beispiel. In diesem Fall kann das Muster der Kontaktöffnung131 ausreichend aufgelöst werden, selbst wenn die Exposition durchgeführt wird, wenn die Auflösung des Musters der Kontaktöffnung12 , die die hohe Auflösung erfordert, während des Zeitpunkts der Musterexposition in dem optimalen Zustand ist. - Gemäß dem Verfahren zur Herstellung der Halbleitervorrichtung bei der dritten Ausführungsform wird der Trenngraben
9 zur Trennung des Elementbildungsbereiches50 ausgebildet. Gleichzeitig wird der Substratkontaktbereich10 in dem geeigneten leeren Bereich innerhalb des Chips110 ausgebildet. Außerdem ist die Schichtdicke der TEOS-Oxidschicht11 in der Kontaktöffnung die gleiche, wie die der TEOS-Oxidschicht11 auf dem planarisierten Abschnitt, wenn der Trenngraben9 vollständig mit der TEOS-Oxidschicht gefüllt ist. Somit wird der Substratkontaktbereich10 so ausgebildet, dass er eine ausreichenden Größe hat, um nicht gefüllt zu werden. Somit ist wenigstens eine Kontaktöffnung mit einer geeigneten Größe (normalerweise 2 μm × 2 μm bis 5 μm × 5 μm) als die erste Kontaktöffnung für die Verbindung mit dem Siliziumsubstrat1 als das Trägersubstrat enthalten. In diesem Fall kann die erste Kontaktöffnung freigelegt, entwickelt und gleichzeitig mit der zweiten Kontaktöffnung zum Anschluss an das in dem Elementbildungsbereich50 ausgebildete Element50 geöffnet werden. Deshalb kann die Halbleitervorrichtung ohne zusätzlichen Schritt hergestellt werden, um den Chip110 zu erhalten, bei dem das Potential an das Trägersubstrat mit geringem Widerstand ausgehend von der Oberflächenebene des Chips, wo das gewünschte Element gebildet ist, angelegt werden kann. - Es sollte beachtet werden, dass verschiedene Abwandlungen an der Halbleitervorrichtung und dem Verfahren zur Herstellung derselben des oben genannten Ausführungsformen vorgenommen werden können. Wenn zum Beispiel das Siliziumsubstrat als das Trägersubstrat verwendet wird, kann sein Leitfähigkeitstyp von dem p-Typ oder dem n-Typ sein, wenn der spezifische Widerstand 1 bis 50 Ωcm und die Dicke 600 bis 700 μm beträgt. Außerdem kann, selbst wenn es nicht das Siliziumsubstrat ist, das geeignete Material gewählt und verwendet werden, wenn es elektrisch leitend ist und keine Probleme hinsichtlich des Herstellungsprozesses bereitet. Als das Halbleitersubstrat
2 ist das Silizium erwünscht, das die Einzelkristallschicht mit einem spezifischen Widerstand von 10 bis 20 Ωcm und die Dicke von 2 bis 10 μm aufweist. Es ist jedoch nicht darauf beschränkt. Als die erste Isolierschicht3 ist, wenn das Siliziumsubstrat als das Trägersubstrat verwendet wird ist es sinnvoll, dass die Silizumoxidschicht die Dicke von 0,5 μm bis 2 μm aufweist. Außerdem kann der Substratkontaktbereich10 in geeigneter Weise abhängig von der Größe des leeren Bereiches auf dem Chip110 im Bereich zwischen etwa 5 μm × 5 μm und 100 μm × 100 μm festgelegt werden. Außerdem ist bei dem Pfropfenbildungsschritt Wolfram als Beispiel für das Füllmetall beschrieben. Jedoch kann auch Al als das Füllmetall verwendet werden, wenn ein Hochtemperatur-Sputterverfahren verwendet wird, bei dem eine Substrattemperatur auf etwa 500°C eingestellt ist. Außerdem ist das Verdrahtungsmetall nicht auf das oben genannte Al beschränkt. Aluminium mit Silizium (AlSi), Aluminium mit Kupfer (AlCu), Aluminium mit Kuper und Silizium (AlSiCu) und dergleichen können verwendet werden. - Bei den oben genannten Ausführungsformen ist das Beispiel beschrieben, bei welchem, nachdem zuerst der Elementbildungsschritt durchgeführt wird, um das gewünschte Element auszubilden, der Grabenbereichöffnungsschritt und der Grabenbildungsschritt durchgeführt werden, um den Trenngraben
9 und den Substratkontaktbereich10 auszubilden. Es ist jedoch möglich das gewünschte Element in dem Elementbilungsbereich50 zu bilden, nachdem zuerst der Trenngraben9 und der Substratkontaktbereich10 ausgebildet werden, um den Trenngraben9 zu füllen. -
21 ist ein Flussdiagramm, das ein Beispiel eines Verfahrens veranschaulicht, wenn der Trenngraben9 und der Substratkontaktbereich10 zuerst ausgebildet werden.22A bis22D ,23A bis23C und24A bis24D sind Ansichten, die ein Chipherstellungsverfahren nach dem Flussdiagramm von21 veranschaulichen, und die Querschnittansichten sind, die schematisch den Hauptteil der Halbleitervorrichtung längs der Linie A-B von2 bei den Hauptschritten veranschaulichen (jedoch bis zum Pfropfenbildungsschritt). - Wie in
22A veranschaulicht, sind eine Siliziumoxidschicht3 und ein p-Typ Siliziumsubstrat2 in dieser Reihenfolge auf eine Hauptoberfläche des p-Typ Siliziumsubstrats1 laminiert oder bondiert. Die als eine erste Isolierschicht dienende Siliziumoxidschicht3 weist eine Schichtdicke von etwa 1 μm auf, und das p-Typ Siliziumsubstrat2 weist einen spezifischen Widerstand von 10 Ωcm und ein Dicke von 5 μm auf. Das p-Typ Siliziumsubstrat1 weist einen spezifischen Widerstand von 10 Ωcm und eine Dicke von 650 μm auf. Dann wird zuerst der Trenngraben ausgebildet. Anschließend wird bei einem Maskenschichtbildungsschritt101 eine Siliziumoxidschicht5 mit einer Dicke von etwa 0,5 μm unter Verwendung des CVD-Verfahrens auf der gesamten Oberfläche des Wafers100 abgeschieden, der einen Durchmesser von 6 Inch hat. - Wie in
22B veranschaulicht, wird bei einem Grabenbereichöffnungsschritt S102 ein Photolack601 auf die gesamte Oberfläche des Wafers100 aufgetragen. Dann wird ein vorbestimmtes Retikel (nicht gezeigt) zum Belichten und Entwickeln verwendet, das ein Muster für eine Trenngrabenbildungsöffnung7 mit einer Breite h und ein Muster für eine Substratkontaktbereichsbildungsöffnung8 bildet, um einen Elementbildungsbereich zu trennen. Außerdem werden die Siliziumoxidschichten5 unter Verwendung eines bekannten Ätzverfahrens in Teilen für die Öffnungen7 und8 entfernt. Somit wird das Siliziumsubstrat2 freigelegt. - Anschließend wird, wie in
22C veranschaulicht, der Photolack601 entfernt. Dann wird bei einem Grabenbildungsschritt S103 die Siliziumoxidschicht5 als die Ätzmaske verwendet, und der Teil in dem Siliziumsubstrat2 freigelegt ist, wird durch das anisotrope Ätzverfahren entfernt. Dementsprechend wird die Siliziumoxidschicht3 belichtet, wodurch der Trenngraben9 und der Substratkontaktbereich10 gebildet werden. Gleichzeitig wird, ähnlich den oben genannten Ausführungsformen, den Seitenwänden des Substratkontaktbereichs10 und des Trenngrabens9 eine leichte Neigung verliehen, so dass das obere Ende der Öffnung auf der Oberflächenseite größer als die Unterseite ist, an der jede Siliziumoxidschicht3 freigelegt ist. - Anschließend wird, wie in
22D veranschaulicht, bei einem Grabenfüllschritt S104 die TEOS-Oxidschicht11 auf die gesamte Oberfläche des Wafers100 durch das LPCVD-Verfahren mittels TEOS-Gas abgeschieden, und der Trenngraben9 wird vollständig gefüllt. - Anschließend werden, wie in
23A veranschaulicht, bei dem Maskenschichtentfernungsschritt S105 die auf die Oberfläche des Wafers100 aufgebrachte TEOS-Oxidschicht11 und die Siliziumoxidschicht5 auf der gesamten Oberfläche zurückgeätzt, um dementsprechend das Siliziumsubstrat2 des Elementbildungsbereichs50 freizulegen. - Anschließend werden, wie in
23B veranschaulicht, bei einem Elementbildungsschritt S106 eine Feldisolierschicht4 und gewünschte Elemente unter Verwendung eines bekannten Verfahrens ausgebildet. - Anschließend wird, wie in
23C veranschaulicht, bei einem Planarisierungsschritt S107 eine Siliziumoxidschicht52 mit einer Dicke von etwas 1,5 μm auf die Oberfläche des Wafers100 durch das CVD abgeschieden. Dann wird die Siliziumoxidschicht52 auf der gesamten Oberfläche zurückgeätzt, um dementsprechend einen in dem Elementbildungsbereich50 auftretenden Stufenunterschied31 zu reduzieren. - Anschließend wird, wie in
24A veranschaulicht, ein Kontaktschritt S108 durchgeführt. Wenn die ersten und zweiten Kontaktöffnungen gebildet sind, gleichen die Isolierschichten (die TEOS-Oxidschicht11 + der Siliziumoxidschicht3 ) und (der TEOS-Oxidschicht11 + die Siliziumoxidschicht5 ), sofern die Elemente zuerst ausgebildet werden, den oben genannten Ausführungsformen. Jedoch sind die Isolierschichten (die Siliziumoxidschicht52 + die Siliziumoxidschicht3 ) und die Siliziumoxidschicht52 , sofern der Trenngraben zuerst ausgebildet ist. Demzufolge wird die detaillierte Beschreibung weggelassen. Außerdem gleichen die Operationen während und nach dem Pfropfenbildungsschritt S109 vollständig denen der oben genannten Ausführungsformen. - Daher werden die Querschnittansichten für die jeweiligen Schritte und die detailierte Beschreibung weggelassen. Vorsorglich veranschaulicht
24D die Querschnittansicht nach dem Pfropfenbildungsschritt S109. Dieser entspricht11E der oben genannten Auführungsformen. - Wie oben genannt ist bei der Halbleitervorrichtung gemäß der vorliegenden Erfindung die Strecke zu dem Trägersubstrat von der externen Anschlusselektrode auf der Oberfläche des Chips, der das Füllmaterial der Kontaktöffnung umfasst, vollständig aus der Metallschicht gebildet. Somit kann der Gesamtwiderstand des Weges ausreichend gering sein, wodurch das Potential des Trägersubstrats stabilisiert wird. Außerdem werden bei dem Herstellungsverfahren der Trenngraben und der Substratkontaktbereich gleichzeitig ausgebildet. Wenn der Trenngraben mit dem Isolator gefüllt ist, ist der Substratkontaktbereich ausgelegt, um nicht gefüllt zu werden. Daher wird nur der Öffnungsprozess zum Öffnen der ersten mit dem Trägersubstrat verbunden Kontaktöffnung ergänzt. So kann die Halbleitervorrichtung leicht ohne wesentliche Schritte zu ergänzen hergestellt werden.
Claims (20)
- Halbleitervorrichtung mit: einem mittels einer ersten Isolierschicht (
3 ) an ein leitendes Trägersubstrat (1 ) laminiertes oder bondiertes leitendes Halbleitersubstrat (2 ); einem Trenngraben (9 ), der einen Vorrichtungsbildungsbereich (50 ), wo mindestens ein gewünschtes Element gebildet ist, von einem Bereich des Halbleitersubstrats (2 ) trennt; einem Substratkontaktbereich (10 ) mit einem Kontaktgraben; einer zweiten Isolierschicht (11 ), die den Trenngraben (9 ) füllt und eine Oberfläche des Substratkontaktbereichs (10 ) bedeckt; einer externen Anschlusselektrode (200G ), die über dem Halbleitersubstrat (2 ) gebildet ist; und einem Trägersubstrat-Verbindungsabschnitt, der durch die erste Isolierschicht (3 ) und die zweite Isolierschicht (11 ) in dem Substratkontaktbereich (10 ) hindurchgeht, um die externe Anschlusselektrode (200G ) und das Trägersubstrat (1 ) elektrisch zu verbinden, wobei der Substratkontaktbereich (10 ) in dem Bereich des Halbleitersubstrats (2 ) gebildet ist, der durch den Trenngraben (9 ) von dem Vorrichtungsbildungsbereich (50 ) getrennt ist. - Halbleitervorrichtung nach Anspruch 1, wobei die externe Anschlusselektrode (
200G ) mittels einer dritten Isolierschicht auf dem Halbleitersubstrat gebildet ist. - Halbleitervorrichtung nach Anspruch 2, wobei die dritte Isolierschicht identisch mit der zweiten Isolierschicht (
11 ) identisch ist. - Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei der Trägersubstrat-Verbindungsabschnitt aufweist, eine leitende Schicht (
16G ), die mit der externen Anschlusselektrode (200G ) verbunden ist und die zweite Isolierschicht (11 ) bedeckt; und einen Kontaktabschnitt, der durch die erste Isolierschicht (3 ) und die zweite Isolierschicht (11 ) zu dem Trägersubstrat (1 ) in den Substratkontaktbereich (10 ) hindurchgeht. - Halbleitervorrichtung nach Anspruch 4, wobei die leitende Schicht (
16G ) eine Metallschicht mit Aluminium als Hauptmaterial enthält. - Halbleitervorrichtung nach Anspruch 4 oder 5, wobei der Kontaktbereich durch einen einzelnen Kontakt gebildet ist.
- Halbleitervorrichtung nach Anspruch 6, wobei der einzelne Kontakt umfasst: eine hitzebeständige Metallschicht (
15k ), die an einer Seitenwand einer Kontaktöffnung (131 ) für den Kontakt gebildet ist; und die leitende Schicht (16G ), die die Kontaktöffnung (131 ) füllt, in der die hitzebeständige Metallschicht (15k ) gebildet ist. - Halbleitervorrichtung nach Anspruch 6, wobei der einzelne Kontakt umfasst: eine zusätzliche leitende Schicht, die eine Seitenwand einer Kontaktöffnung (
131 ) für den Kontakt bedeckt; eine hitzebeständige Metallschicht, die auf der zusätzlichen leitenden Schicht an der Seitenwand der Kontaktöffnung (131 ) gebildet ist; und die leitende Schicht, die die Kontaktöffnung (131 ) füllt, in der die hitzebeständige Metallschicht gebildet ist. - Halbleitervorrichtung nach Anspruch 4 oder 5, wobei der Kontaktabschnitt umfasst: eine Mehrzahl an Kontaktpropfen (
15c ), die in einer Matrix angeordnet sind. - Halbleitervorrichtung nach Anspruch 9, wobei die Mehrzahl an Kontaktpfropfen (
15c ) aus Wolfram gebildet ist. - Verfahren zur Herstellung einer Halbleitervorrichtung, die folgenden Schritte umfassend: (a) Bilden von mindestens einem gewünschten Element in einem Vorrichtungsbildungsbereich eines leitenden Halbleitersubstrats auf einem Chip, bei dem das Halbleitersubstrat auf einem leitenden Trägersubstrat mittels einer ersten isolierenden Schicht gebildet wird; (b) Bilden erster und zweiter Gräben, die durch das Halbleitersubstrat zu der ersten Isolierschicht hindurch gehen, wobei der erste Graben um den Vorrichtungsbildungsbereich herum gebildet wird, der zweite Graben in einer von dem Vorrichtungsbildungsbereich durch den ersten Graben getrennten Substratkontaktschicht gebildet wird; (c) Bilden einer zweiten Isolierschicht auf dem Halbleitersubstrat, um die Oberfläche der ersten und zweiten Gräben zu bedecken; (d) Bilden eines Kontaktöffnungsabschnitts in dem zweiten Graben, um durch die ersten und zweiten Isolierschichten zu dem Trägersubstrat hindurch zu gehen; (e) Bilden einer leitenden Schicht in dem zweiten Graben um mit dem Kontaktöffnungsabschnitt elektrisch verbunden zu sein; und (f) Bilden einer externen Anschlusselektrode, die elektrisch mit der leitenden Schicht verbunden ist; wobei der Substratkontaktbereich in dem von dem Vorrichtungsbildungsbereich durch den ersten Graben getrennten Halbleitersubstrat gebildet wird.
- Verfahren nach Anspruch 11, die Schritte umfassend: Bilden einer Elementkontaktöffnung für das Element, um durch die zweite Isolierschicht hindurch zu gehen.
- Verfahren nach Anspruch 12, die Schritte umfassend: Füllen der Elementkontaktöffnung mit einem ersten leitenden Material; und Füllen des Kontaktöffnungsabschnitts mit einem zweiten leitenden Material.
- Verfahren nach Anspruch 12, wobei der Schritt zum Bilden einer Elementkontaktöffnung und der (d) Bildungsschritt gleichzeitig durchgeführt werden.
- Verfahren nach Anspruch 12 oder 14, wobei der Schritt zum Bilden einer Elementkontaktöffnung einen ersten Expositionsschritt umfasst und der (d) Bildungsschritt einen zweiten Expositionsschritt umfasst, wobei der erste Expositionsschritt und der zweite Expositionsschritt einzeln durchgeführt werden.
- Verfahren nach Anspruch 15, wobei der Schritt zum Bilden einer Elementkontaktöffnung und der (d) Bildungsschritt außer für den ersten Expositionsschritt und den zweiten Expositionsschritt gleichzeitig durchgeführt werden.
- Verfahren nach einem der Ansprüche 13 bis 16, wobei der Schritt zum Füllen der Elementöffnung und der Schritt zum Füllen des Kontaktöffnungsabschnitts gleichzeitig durchgeführt werden.
- Verfahren nach einem der Ansprüche 11 bis 17, wobei der (d) Bildungsschritt den Schritt umfasst: Bilden einer einzelnen Kontaktöffnung in dem Substratkontaktbereich.
- Verfahren nach Anspruch 18, soweit von Anspruch 13 abhängig, wobei der Schritt zum Füllen, der Schritt zum Bilden des Kontaktöffnungsabschnitts mit zweitem leitenden Material und der (e) Bildungsschritt gleichzeitig durchgeführt werden.
- Verfahren nach einem der Ansprüche 11 bis 19, wobei der (d) Bildungsschritt den Schritt umfasst: Bilden einer Mehrzahl von in einer Matrix in dem Halbleiterkontaktbereich angeordneten Kontaktöffnungen.
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