DE60130422T2

DE60130422T2 - Halbleiter mit SOI-Struktur und seine Herstellungsmethode

Info

Publication number: DE60130422T2
Application number: DE60130422T
Authority: DE
Inventors: Kenya Kobayashi
Original assignee: NEC Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-09-28
Filing date: 2001-09-28
Publication date: 2008-06-05
Anticipated expiration: 2021-09-29
Also published as: JP2002110950A; CN1207768C; JP3510576B2; TW530369B; US20020036330A1; EP1193760A2; DE60130422D1; US6492683B2; US6541314B2; EP1193760B1; KR100438206B1; KR20020025778A; CN1347146A; EP1193760A3; US20020171109A1

Description

Hintergrund der Erfindung
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer SOI-Struktur und ein Verfahren zur Herstellung derselben.
2. Beschreibung der verwandten Technik
Die Substratstruktur eines Chips einer Halbleitervorrichtung der vorliegenden Erfindung ist nicht im besonderen beschränkt. Jedoch wird die vorliegende Erfindung bei einem sogenannten SOI (Silizium auf Isolator [engl.: Silicon an Insulator]) angewendet, der die am weitesten verbreitete Struktur ist. Die SOI-Struktur wird unter Verwendung der Technik gebildet, wie zum Beispiel ein SIMOX-(Teilung durch implantierten Sauerstoff [engl.: Separation by Implanted Oxygen])-Verfahren, das Ionenimplantation von Sauerstoffionen verwendet, und eines Verfahrens zur Kontaktierung von Siliziumsubstraten. Zum Beispiel wird, wie bei einem Chip 110 in 1A gezeigt, die Struktur gebildet, bei der eine Isolierschicht 303 und eine einzelne Kristallhalbleiterschicht 302 sind in dieser Reihenfolge üblicherweise auf einem aus einem Siliziumsubstrat hergestellten Trägersubstrat 301 gebildet werden.
Die Halbleitervorrichtung, die das Substrat mit SOI-Struktur verwendet (nachfolgend als SOI Halbleitervorrichtung bezeichnet), ist für die Anwendung zu bevorzugen, die eine hohe Durchbruchspannung erfordert. Bei der SOI Halbleitervorrichtung ist ein Chip typischerweise durch ein leitendes Haftmittel auf einer Insel einer Baugruppe befestigt, und eine externe Anschlusselektrode wird individuell mit bestimmten externen Anschlüssen unter Verwendung eines Drahtbondierverfahrens verbunden, ähnlich wie bei einer typischen Halbleitervorrichtung. Die Insel ist mit einem der externen Anschlüsse verbunden, die in vielen Fällen ein Masseanschluss ist. In diesem Fall kann das Trägersubstrat über die Insel mit Masse verbunden werden.
Bei der SOI-Halbleitervorrichtung wird ein Befestigungsverfahren oder ein Fertigungsverfahren, wie zum Beispiel ein Chip-on-Board-Verfahren, das einen Flipchip verwendet (nachfolgend als COB-Verfahren bezeichnet), oder ein Filmträgerbaugruppen-Verfahren ([engl.: tage carrier package method], nachfolgend als TOP bezeichnet) für ein Befestigungsverfahren mit höherer Dichte eingesetzt. In diesem Fall werden, wie in 1A und 1B gezeigt, die auf der einzelnen Kristallhalbleiterschicht 302 des Chips 110 bereitgestellte externe Anschlusselektrode (nicht gezeigt) und eine leitende Verdrahtung 71 eines zu befestigenden Verdrahtungssubstrats 70 oder ein innerer Anschlußdraht 80 der TCP mittels eines Kontaktierungshöckers 201 miteinander verbunden. Daher gibt es dahingehend ein Problem, als es schwierig ist, ein Potential an das Trägersubstrat 301 anzulegen.
Wenn das Trägersubstrat ein schwebendes Potential ist, hat eine Potentialveränderung in dem Trägersubstrat einen nachteiligen Einfluss auf einen Betrieb eines Elements, insbesondere ein Schwellwertpotential. Demzufolge wird eine Betriebstoleranz des Elements verringert. Außerdem ändert sich die Durchbruchspannung des Elements abhängig von dem Potential des Trägersubstrats, wie in dem japanischen Patent Nr. 2654268 , der veröffentlichten japanischen Patentanmeldung ( JP-A-Heisei 8-153781 ) oder der veröffentlichten japanischen Patentanmeldung ( JP-A-Heisei 8-236754 ) offenbart ist. Somit verringert sich die Durchbruchspannung des Elements, so dass die Möglichkeit des Auftretens eines fehlerhaften Betriebs besteht, wenn das Potential des Trägersubstrats während des Betriebs des Halbleiterelements variiert wird.
Als Verfahren, das vermeidet, dass sich das Trägersubstrat in dem schwebenden Zustand befindet, offenbart zum Beispiel die veröffentlichte japanische Patentanmeldung (JP-A-Heisei 6-244239 ) (nachfolgend als herkömmliches Beispiel 1 bezeichnet) ein Beispiel einer SOI-Halbleitervorrichtung, bei der ein Potential von einer Oberfläche einer Elementseite an das Trägersubstrat angelegt werden kann. 2 ist eine Schnittansicht, die die in dem herkömmlichen Beispiel 1 offenbarte Halbleitervorrichtung veranschaulicht. In Bezug auf 2 ist eine Halbleiterschicht 703 der in dem herkömmlichen Beispiel 1 offenbarten Halbleitervorrichtung durch eine dazwischen liegende Lage einer Isolierschicht 702 von einem Halbleitersubstrat 701 isoliert. Jedoch sind Leiter 710 an Seitenwänden eines konkaven Teils 709 ausgebildet, der sich zu dem Halbleitersubstrat 701 hin erstreckt, so dass ein Kurzschluss zwischen dem Halbleitersubstrat 701 und einem peripheren Bereich 703b gebildet wird. Somit wird das gleiche Potential wie das des peripheren Bereichs 703b an das Halbleitersubstrat 701 angelegt. Das Potential wird ausgehend von einem Verdrahtungssubstrat (nicht gezeigt) mittels eines Kontakthöckers 707 an den peripheren Bereich 703b angelegt, wie bei einem Elementbildungsbereich. Das heißt, das Potential wird an das Halbleitersubstrat 701 ausgehend von der Oberflächenseite der Halbleiterschicht 703 angelegt, auf der das Element ausgebildet ist.
Ferner offenbart die offengelegte japanische Patentanmeldung ( JP-A-Heisei 2-54554 ) (nachfolgend als herkömmliches Beispiel 2 bezeichnet) eine Struktur, bei der eine Halbleitervorrichtung unter Verwendung eines SOI-Substrats hergestellt wird und durch eine eingebettete Isolierschicht in Elemente getrennt wird. Bei dem herkömmlichen Beispiel 2 wird ein leitendes Substrat als eine untere Schicht einer Isolierschicht verwendet, die die SOI-Struktur bildet. 3 ist eine Schnittansicht, die einen Hauptteil der in dem herkömmlichen Beispiel 2 veranschaulichten Halbleitervorrichtung veranschaulicht. In Bezug auf 3 weist die in dem herkömmlichen Beispiel 2 offenbarte Halbleitervorrichtung eine Struktur auf, bei der eine Isolierschicht 802 und eine leitende Halbleiterschicht 803 in dieser Reihenfolge auf ein leitendes Substrat 801 bondiert sind. Ein Elementkörper 804 wird in der Halbleiterschicht 803 gebildet. Ein Elementtrenngraben 805 ist vorgesehen, um die Isolierschicht 802 an ihrer Unterseite zu kontaktieren und den Elementkörper 804 zu umschließen. Der Elementtrenngraben 805 ist mit einem aus einem Isolator oder polykristallinem Silizium hergestellten Füllmaterial 814 gefüllt. Das Füllmaterial 814 enthält ein leitendes Füllmaterial 851, das aus einer polykristallinen Siliziumschicht vom p-Typ hergestellt ist, die ausgehend von der Oberfläche des Elementtrenngrabens 805 bis zur Isolierschicht 802 reicht. Eine Öffnung 821 ist in der Isolierschicht 802 gebildet, um das leitende Füllmaterial 851 und das leitende Substrat 801 zu verbinden. Bei der Halbleitervorrichtung des herkömmlichen Beispiels 2 sind das leitende Substrat 801 und eine an der Oberfläche des Füllmaterials 814 vorgesehene Elektrode 807 durch das leitende Füllmaterial 851 verbunden. Somit kann das leitende Substrat 801 als das leitende Material verwendet werden. Deswegen ist es möglich, den beengten Zustand von Oberflächenverdrahtungsleitungen zu reduzieren.
Bei der Halbleitervorrichtung des herkömmlichen Beispiels 1 werden die Bildung eines Grabens für den Elementtrennbereich und die Bildung eines konkaven Grabens für einen Substratkontakt unabhängig als die unterschiedlichen Prozesse durchgeführt. Deshalb ist es erforderlich, die Halbleiterschichten 703 an den unterschiedlichen Stellen auf dem SOI-Substrat zwei Mal zu ätzen und zu entfernen. Demzufolge besteht ein Problem darin, dass der Herstellungsprozess länger wird. Außerdem ist die Struktur in einer solchen Weise ausgelegt, dass die Strecke, die eine Kontakthöckerelektrode 707 zum Anlegen des Potentials an das Trägersubstrat und das Trägersubstrat 701 verbindet durch einen peripheren Bereich 703b der Halbleiterschicht führen müssen. Somit besteht ein weiteres Problem darin, dass der Abfall des Widerstands auf der Strecke begrenzt ist.
Außerdem werden bei dem Verfahren zur Herstellung der Halbleitervorrichtung des herkömmlichen Beispiels 2 ein erster Graben als der Graben für die Elementtrennung und ein zweiter Graben mit einer Breite, die größer als die des ersten Grabens ist, gleichzeitig gebildet. Auch wird die Isolierschicht 802 an der Unterseite des zweiten Grabens geätzt, so dass die Öffnung 821 gebildet wird, um das leitende Substrat zu erreichen, das dem Trägersubstrat 801 entspricht. In diesem Fall ist eine Mehrlagenschicht erforderlich, in der eine polykristalline Siliziumschicht, eine Nitritschicht und eine Oxidschicht laminiert sind, um andere Bereiche nicht zu ätzen. Außerdem ist das leitende Füllmaterial 851 ausgebildet, um die Elektrode 807 und das leitende Substrat 801 zu verbinden, indem Störstellen, wie zum Beispiel Bor, in eine isolierende polykristalline Siliziumschicht implantiert werden. Somit besteht eine Beschränkung des Abfalls des Widerstands.
Es soll beachtet werden, dass die veröffentlichte japanische Patentanmeldung ( JP-A-Heisei 11-135794 ) die folgende Halbleitervorrichtung offenbart. Bei dieser Literaturstelle weist die Halbleitervorrichtung die CMOS-Struktur auf, bei der ein Paar von Offset-Typ MOS-Transistoren eines ersten Leitfähigkeitstyps und eines zweiten Leitfähigkeitssyps bereit gestellt werden. Die Transistoren sind voneinander isoliert und getrennt und auf einem SOI-Substrat gebildet. In dem SOI-Substrat sind erste und zweite Substrate des ersten Leitfähigkeitstyps über eine eingebettete Oxidschicht baueinheitlich miteinander verbunden. Der Transistor des zweiten Leitfähigkeitstyps ist so gebildet, dass er eine LMOS-(laterale MOS)-Struktur aufweist, und der Transistor des ersten Leitfähigkeitstyps ist so gebildet, dass er eine LDMOS-(laterale Doppel-defundierte MOS)-Struktur aufweist.
Außerdem offenbart die veröffentlichte japanische Patentanmeldung 2000-31266 (P2000-31266A) die folgende Halbleitervorrichtung. Bei dieser Literaturstelle weist die Halbleitervorrichtung eine Öffnung auf, die verjüngend und breiter als eine Unterseite an einem Halbleitersubstrat ist. Isolierendes Material ist in die Öffnung eingebettet, und eine Grabentrennschicht ist zum Isolieren und Trennen zwischen Elementen vorgesehen. Der verjüngende Winkel zwischen der Innenseite der Öffnung und der Oberfläche des Halbleitersubstrats ist gleich oder kleiner als 88 Grad. Das isolierende Material wird unter Verwendung eines Niederdruck CVD-Verfahrens NSG-gezüchtet.
Gemäß JP 2000 196102 liegt die Halbleiterschicht nur in dem Vorrichtungsbildungsbereich vor, und Substraktkontakte sind in einer Isolierschicht bereitgestellt, die sich ausgehend von einem Trenngraben zur Trennung von dem Vorrichtungsbildungsbereich erstreckt.
Zusammenfassung der Erfindung
Deshalb ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit einer SOI-Struktur, wie zum Beispiel eine SOI-Struktur, bei der ein Trägersubstrat und eine auf der Oberfläche eines Chips gebildete externe Anschlusselektrode über eine Strecke eines geringen Widerstands miteinander verbunden sind, und ein Verfahren zur Herstellung derselben bereitzustellen.
Um dieses Problem zu lösen stellt die vorliegende Erfindung eine Halbleitervorrichtung gemäß des unabhängigen Vorrichtungsanspruchs bereit.
Dabei kann die externe Anschlusselektrode mittels einer dritten Isolierschicht auf dem Halbleitersubstrat gebildet sein. In diesem Fall kann die dritte Isolierschicht mit der zweiten Isolierschicht identisch sein.
Außerdem kann der Trägersubstratverbindungsabschnitt eine leitende Schicht, die mit der externen Anschlußelektrode verbunden ist und die zweite Isolierschicht bedeckt, und einen Kontaktabschnitt umfassen, der durch die erste Isolierschicht und die zweite Isolierschicht zu dem Trägersubstrat in dem Substratkontaktbereich hindurchgeht. In diesem Fall enthält die leitende Schicht vorzugsweise eine Metallschicht mit Aluminium als Hauptmaterial.
Außerdem kann der Kontaktbereich durch einen einzelnen Kontakt gebildet sein. In diesem Fall kann der einzelne Kontakt eine an einer Seitenwand einer Kontaktöffnung für den Kontakt gebildete hitzebeständige Metallschicht, und die leitende Schicht umfassen, der die Kontaktöffnung umfasst, in der die hitzebeständige Metallschicht gebildet ist.
Außerdem kann der einzelne Kontakt eine zusätzliche leitende Schicht, die eine Seitenwand einer Kontaktöffnung für den Kontakt bedeckt, eine hitzebeständige Metallschicht, die auf der zusätzlichen leitenden Schicht an der Seitenwand der Kontaktöffnung gebildet ist, und die leitenden Schicht umfassen, die die Kontaktöffnung füllt, in der die hitzebeständige Metallschicht gebildet ist.
Außerdem kann der Kontaktabschnitt eine Mehrzahl an Kontaktsteckern umfassen, die in einer Matrix angeordnet sind. In diesem Fall kann die Mehrzahl an Kontaktsteckern aus Wolfram gebildet sein.
Um die obige Aufgabe zu lösen, stellt die vorliegende Erfindung außerdem ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem unabhängigen Verfahrensanspruch zur Verfügung.
Dabei können der Schritt zum Bildens einer Elementkontaktöffnung und der (e) Bildungsschritt gleichzeitig durchgeführt werden.
Außerdem können, wenn der Schritt zum Bilden einer Elementkontaktöffnung einen ersten Expositionsschritt umfasst und der (e) Bildungsschritt einen zweiten Expositionsschritt umfasst, der erste Expositionsschritt und der zweite Expositionsschritt einzeln durchgeführt werden. In diesem Fall können der Schritt zum Bilden einer Elementkontaktöffnung und der (e) Bildungsschritt, mit Ausnahme des ersten Expositionsschrittes und des zweiten Expositionsschrittes gleichzeitig durchgeführt werden.
Außerdem können der (f) Füllschritt und der (g) Füllschritt gleichzeitig durchgeführt werden.
Außerdem kann der (e) Bildungsschritt den Schritt zum Bilden einer einzelnen Kontaktöffnung in dem Substratöffnungsbereich umfassen. In diesem Fall können der (g) Füllschritt und der (h) Füllschritt gleichzeitig durchgeführt werden.
Außerdem kann der (e) Bildungsschritt den Schritt zum Bilden einer Mehrzahl an Kontaktöffnungen umfassen, die in einer Matrix in dem Substratöffnungsbereich angeordnet sind.
Kurze Beschreibung der Zeichnungen
1A ist eine Ansicht, die schematisch einen COB Fertigungszustand einer herkömmlichen SOI-Halbleitervorrichtung veranschaulicht;
1B ist eine Ansicht, die schematisch einen TCP-Anordnungszustand einer herkömmlichen SOI-Halbleitervorrichtung veranschaulicht;
2 ist eine Schnittansicht, die ein herkömmliches Beispiel einer SOI-Halbleitervorrichtung veranschaulicht, bei der ein Potential ausgehend von einer Oberfläche eines Elements an ein Trägersubstrat angelegt werden kann;
3 ist eine Schnittansicht, die einen Hauptteil eines herkömmlichen Beispiels 2 einer Halbleitervorrichtung veranschaulicht;
4 ist eine Schnittansicht, die ein strukturelles Beispiel eines Chips der Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung erläutert;
5 ist eine Aufsicht, die schematisch den Chip der Halbleitervorrichtung der vorliegenden Erfindung veranschaulicht;
6 ist eine Schnittansicht, die schematisch ein weiteres strukturelles Beispiel des Chips der Halbleitervorrichtung bei der ersten Ausführungsform längs der Linie A-A' von 5 veranschaulicht;
7A und 7B sind Schnittansichten, die schematisch Modifikationen des Chips der Halbleitervorrichtung bei der ersten Ausführungsform längs des Schnittes A-A' von 5 veranschaulichen;
8 ist ein schematisches Flussdiagramm, das ein Herstellungsverfahren einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
9 ist ein detailliertes Flussdiagramm eines Kontaktschrittes von 8;
10A bis 10E, 11A bis 11E und 12A bis 12D sind Schnittansichten, die schematisch die Halbleitervorrichtung während des Herstellungsverfahrens gemäß der ersten Ausführungsform der vorliegenden Erfindung in einem Hauptteil längs der Linie A-B von 5 veranschaulichen;
13 ist eine Aufsicht, die schematisch einen Wafer veranschaulicht;
14 ist ein schematisches Flussdiagramm, das eine Modifikation des Herstellungverfahrens einer Halbleitervorrichtung bei der ersten Ausführungsform für eine Verdrahtungsstruktur mit mehreren Schichten veranschaulicht;
15 ist ein detailliertes Flussdiagramm eines Schrittes zur Bildung einer mehrfachen Verdrahtungsstruktur von 14;
16A bis 16D sind Schnittansichten, die das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung längs des Teils A-B von 5 veranschaulichen;
17 ist ein schematisches Flussdiagramm, das einen Herstellungsprozess einer Einzelschichtverdrahtungsstruktur während des Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung veranschaulicht;
18A und 18B sind Schnittansichten, die schematisch einen Hauptteil der Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung längs der Linie A-B von 5 bei dem Kontaktschritt veranschaulichen;
19 ist ein detailliertes Flussdiagramm des Kontaktschrittes während des Herstellungsverfahrens einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
20 ist eine Schnittansicht, die schematisch einen Hauptteil der Halbleitervorrichtung bei der dritten Ausführungsform längs des Abschnittes A-B von 5 veranschaulicht;
21 ist ein Flussdiagramm, das ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung veranschaulicht; und
22A bis 22D, 23A bis 23C und 24A bis 24D sind Schnittansichten, die die Halbleitervorrichtung während des Herstellungsverfahrens gemäß der vierten Ausführungsform der vorliegenden Erfindung veranschaulichen.
Beschreibung der bevorzugten Ausführungsformen
Nachstehend wird eine Halbleitervorrichtung der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen im Detail beschrieben.
4 ist eine Querschnittsansicht, die einen Chip 110 einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht. 5 ist eine Aufsicht, die schematisch einen Chip 110 veranschaulicht, und 4 veranschaulicht einen Querschnitt längs der Linie A-A' von 5. In Bezug auf 4 sind bei dem Chip 110 bei der ersten Ausführungsform eine Siliziumoxid-(SiO₂)-Schicht 3 und ein p-Typ Silizium-(Si)-Substrat 2 in dieser Reihenfolge auf eine Hauptoberfläche eines p-Typ Silizium-(Si)-Substrats 1 laminiert oder bondiert. Die Siliziumoxidschicht 3 weist als eine erste Isolierschicht die Schichtdicke von etwa 1 μm auf. Das Siliziumsubstrat weist als Trägersubstrat den spezifischen Widerstand von 10 Ωcm und die Dicke von 5 μm auf. Das Siliziumsubstrat 1 weist den spezifischen Widerstand von 10 Ωcm und die Dicke von 650 μm auf.
Der Chip 110 ist aus einer Mehrzahl von Elementbildungsbereichen 50, die durch Trenngräben oder Nuten 9 in dem Siliziumsubstrat 2 isoliert und getrennt sind, und Substratkontaktbereichen 10 zusammengsetzt. Jeder der Substratkontaktbereiche 10 hat die Form von 10 × 10 μm und wird in einem geeigneten leeren Bereich auf dem Chip 110 durch Entfernen des zweiten Siliziumsubstrats 2 gebildet. Der Chip 110 ist außerdem aus einer Mehrzahl von externen Anschlusselektroden 200 und 200G zusammengesetzt.
Eine Substratkontaktöffnung 13 ist als eine erste Kontaktöffnung für den Substraktkontaktbereich 10 bereitgestellt, um durch die Isolierschicht 11, die unter Verwendung von TEOS-(Tetra-Ethylen-Orthosilikat [engl.: tetra-ethoxy-silane] (Si(OC₂H₅)₄)-Gas gebildet wird, und die Siliziumoxidschicht 3 zu dem Siliziumsubstrat 1 hindurchzugehen. Die Substratkontaktöffnung 13 ist mit Metall gefüllt, wie zum Beispiel Wolfram (W) 15c als ein hitzebeständiges Metall, und ist mittels einer aus Aluminium (Al) Verdrahtung 16G gebildeten Metallschichtverdrahtung als Trägersubstratverbindungsverdrahtung mit einer vorbestimmten externen Anschlusselektrode 200G verbunden. Das beständige Metall wirkt als Grenzmetall.
Bei dieser Ausführungsform hat die Substraktkontaktöffnung 13 eine Struktur mit mehreren Kontakten, bei der eine Mehrzahl von bei dem Chip 110 verwendeten Kontaktöffnungen mit minimalen Abmessungen angeordnet sind. Normalerweise wird eine Kontaktöffnung mit minimalen Abmessungen in dem Elementbildungsbereich 50 verwendet. Bei den externen Anschlusselektroden 200 und 200G wird eine Schutzoxidschicht 17 und eine Schutznitridschicht 19 zum Bedecken der Al-Verdrahtungen 16 und 16G entfernt und geöffnet, so dass das Al freigelegt wird. Außerdem wird darauf zum Beispiel ein Gold-(Au)-Kontakthöcker 201 mittels einer Haftmetallschicht 203, wie zum Beispiel eine Titan-(Ti)-Schicht, gebildet.
Außerdem werden, um die Funktion der Halbleitervorrichtung zu erreichen, erwünschte Elemente auf der Oberflächenseite jedes Elementbildungsbereichs 50 gebildet, d. h. auf der Seite gegenüber der Verbindung mit der Siliziumoxidschicht 3. Als Beispiel zeigt 4 eine Source-Diffusionsschicht 43, eine Drain-Diffusionsschicht 44, eine Gate-Elektrode 41, eine Gate-Oxidschicht 41a und eine Seitenwand-Oxidschicht 42 in einem Elektrofeldtransistor (MOSFET). Es soll beachtet werden, dass das in dem Elementbildungsbereich 50 gebildete Element kein wesentliches Element der vorliegenden Erfindung ist, und es nicht einschränkend ist. Deshalb werden in den folgenden Zeichnungen die Bezugszeichen der Elemente entsprechend weggelassen, um die komplizierte Erläuterung zu vermeiden und sie einfach zu beschreiben.
Bei der Halbleitervorrichtung der ersten Ausführungsform weist der Chip 110 die oben genannte Struktur auf. Wie in 1A und 1B veranschaulicht, ist ein Kontakthöcker 201 im Fall des COB-Befestigungsverfahrens direkt auf eine Verdrahtung 71 angeschlossen, die auf einem Befestigungsverdrahtungsstrubstrat 70 gebildet ist, und ist ein Kontakthöcker 201 im Fall der TCP-Anordnung direkt mit einer inneren Leitung 80 verbunden. Selbst wenn das als Trägersubstrat 301 dienende Siliziumsubstrat 1 nicht direkt mit einem Potentialversorgungsleiter, wie zum Beispiel einer Insel, verbunden ist, kann jedoch ein vorbestimmtes Potential von einem externen Teil mittels der externen Anschlusselektrode 200G und des auf der Oberfläche des Siliziumsubstrats 2 als einzelne Kristallhalbleiterschicht bereitgestellten Kontakthöckers 201 angelegt werden.
Außerdem ist die Strecke von dem Kontakthöcker 201 auf der Oberfläche des Chips 110 zu dem Siliziumsubstrat 1, vollständig aus einer Metallschicht hergestellt, die das Füllmaterial der Kontaktöffnung 13 umfasst. Außerdem ist eine vorbestimmte Verunreinigung hoher Dichte in einen Kontaktteil 14 des Siliziumsubstrats 1 implantiert, um einen Kontaktwiderstand zu verringern. Zu diesem Zeitpunkt beträgt zum Beispiel die Dichte von Bor (B) etwa 10¹⁴ bis 10¹⁵ atms cm^–2 im Fall des p-Typ Substrats. Somit kann der ganze Widerstand der Strecke, um das Potential an das Siliziumsubstrat 1 als das Trägersubstrat anzulegen, gering genug sein, um dadurch das Potential des Trägersubstrats zu stabilisieren.
Es soll beachetet werden, dass die erste Ausführungsform unter Verwendung des Beispiels beschrieben ist, bei dem die mit dem Siliziumsubstrat 1 verbundene Kontaktöffnung 13 die Struktur mit mehreren Kontakten aufweist. Wie in 6 gezeigt, kann die Kontaktöffnung 13 jedoch als einzelne Kontaktöffnung 131 mit einer ausreichenden Abmessung gebildet sein. In diesem Fall füllt Wolfram (W) 15 die kleine Kontaktöffnung und nur eine Wolframschicht 15k bleibt auf der Seitenwand der Kontaktöffnung 131 zurück. Jedoch ist eine Al-Schicht als die Verdrahtungsmetallschicht ausreichend innerhalb der Kontaktöffnung 131 abgeschieden. Da die Wolframschicht 15k zurückbleibt, kann die Verbindung ohne Probleme der Unterbrechung in dem Stufenteil der Kontaktöffnung 131 gebildet werden.
Wie in 7A und 7B gezeigt, kann eine Grenzmetallschicht 56 aus Titannitrid (TiN) als eine untere Schicht der Al-Verdrahtung 16 verlegt werden, um eine vorbestimmte Dicke zu bekommen. Außerdem kann eine Schutzschicht 66 aus TiN, polykristallinem Silizium und dergleichen als eine obere Schicht gebildet werden.
Das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der vorliegenden Erfindung wird im Folgenden insbesondere mit dem oben genannten Chipherstellungsverfahren als Ziel beschrieben.
8 ist ein Flussdiagramm, das das Chipherstellungsverfahren bei der ersten Ausführungsform im Fall einer Struktur mit einlagiger Verdrahtung veranschaulicht. 9 ist ein detailliertes Flussdiagramm eines Kontaktschrittes von 8, und 10A bis 10E, 11A bis 11E und 12A bis 12D sind Schnittansichten, die schematisch den Hauptteil der Halbleitervorrichtung längs der Linie A-B von 2 veranschaulichen. Es soll beachtet werden, dass, wenn die Chips 110 hergestellt werden, das Verfahren, bei dem die Chips in Form einer Matrix auf einem Wafer 100 gebildet werden, wie in 13 schematisch veranschaulicht ist, bekannt ist. Deshalb wird die Schnittansicht für jeden Schritt in Bezug auf 4 bis 9 und 13 soweit erforderlich beschrieben.
In Bezug auf 8 und 9 umfasst das Herstellungsverfahren bei der ersten Ausführungsform wenigstens einen Elementbildungsschritt S1, einen Maskenschichtbildungsschritt S2, einen Grabenbereichöffnungsschritt S3, einen Grabenbildungsschritt S4, einen Grabenfüllschritt S5, einen Planarisierungsschritt S6, einen Kontaktschritt S7, einen Pfropfenbildungsschritt S8, einen Verdrahtungsschichtabscheidungsschritt S9, einen Verdrahtungsbildungsschritt S10, einen Schutzschichtbildungsschritt S11 und einen Öffnungsschritt S12 für eine externe Anschlußelektrode. Außerdem ist der Kontaktschritt S7 aus einem ersten Öffnungsschritt S40 und einem zweiten Öffnungsschritt S50 zusammengesetzt. Der erste Öffnungsschritt S40 ist aus einem Fotolackbeschichtungsschritt (nachfolgend als PR-Schritt bezeichnet) S21, einem ersten Expositionsschritt S22, einem ersten Entwicklungsschritt S23, einem ersten Kontaktöffnungsöffnungsschritt S24 und einem PR-Entfernungsschritt S25 zusammengesetzt. Der zweite Öffnungsschritt S50 ist aus einem PR-Beschichtungsschritt S26, einem zweiten Expositionsschritt S27, einem zweiten Entwicklungsschritt S28, einem zweiten Kontaktöffnungsöffnungsschritt S29 und einem PR-Entfernungsschritt S30 zusammmengesetzt. Die jeweiligen Schritte werden nachfolgend im Detail beschrieben.
Zunächst werden, wie in 10A gezeigt, bei dem Elementbildungsschritt S1 eine Siliziumoxidschicht 3 und das p-Typ Siliziumsubstrat 2 in diese Reihenfolge auf eine Hauptoberfläche eines p-Typ Siliziumsubstrats 1 laminiert oder bondiert. Die Siliziumoxidschicht 3 weist als die erste Isolierschicht die Schichtdicke von etwa 1 μm auf und das p-Typ Siliziumsubstrat 2 weist den spezifischen Widerstand von 10 Ωcm und die Dicke von 5 μm auf. Das p-Typ Siliziumsubstrat 1 weist den spezifischen Widerstand von 10 Ωcm und die Dicke von 650 μm auf. Eine Feldisolierschicht 4 und gewünschte Elemente werden auf der Oberfläche des Wafers 100 mit einem Durchmesser von 6 Inch auf der der Verbindungsebene mit der Siliziumoxidschicht 3 des Siliziumsubstrats 2 gegenüber liegenden Seite unter Verwendung eines bekannten Verfahrens gebildet. Hierbei ist der MOSFET 40 nur als ein Beispiel des Elements veranschaulicht.
Wie in 10B gezeigt, ist bei dem Maskenschichtbildungsschritt S2 eine Siliziumoxidschicht 5 als eine zweite Isolierschicht abgeschieden, um auf der gesamten Oberfläche des Wafers 100 durch Verwenden eines chemischen Aufdampfverfahrens (nachfolgend als CVD-Verfahren bezeichnet) die Dicke von etwa 0,5 μm zu erreichen.
Als nächstes wird, wie in 10C gezeigt, bei dem Grabenbereichöffnungsschritt S3 ein Fotolack 601 auf die gesamte Oberfläche des Wafers 100 aufgetragen. Dann werden Belichten und Entwickeln unter Verwendung eines vorbestimmten Retikels (nicht gezeigt) durchgeführt. Demzufolge wird ein Muster für eine Trenngrabenbildungsöffnung 7 gebildet, um eine Breite h zu erreichen (wünschenswert 1 μm ≤ h ≤ 2 μm).
Außerdem wird ein Muster für eine Substratkontaktbereichbildungsöffnung 8 gebildet. Somit wird ein Elementbildungsbereich abgetrennt. Außerdem werden die Siliziumoxidschichten 5 und die Öffnungen 7 und 8 und die Feldoxidschichten 4 durch Verwenden des bekannten Ätzverfahrens entfernt. Somit wird das Siliziumsubstrat 2 freigelegt.
Wie in 10D gezeigt wird bei dem Grabenbildungsschritt S4 nach der Entfernung des Fotolacks 601 die Siliziumoxidschicht 5 als Ätzmaske verwendet, und der freigelegte Teil des Siliziumsubstrats 2 wird durch ein anisotopes Ätzverfahren entfernt. Entsprechend wird die Siliziumoxidschicht 3 freigelegt, um dadurch den Trenngraben 9 und den Substratbereich 10 zu bilden. Zu diesem Zeitpunkt wird den Seitenwänden des Substratkontaktbereichs 10 und des Trenngrabens 9 eine leichte Neigung verliehen, so dass das obere Ende der Öffnung an der Oberflächenseite einen größeren Durchmesser als die Unterseite hat, wo die Siliziumoxidschicht 3 belichtet ist.
Als nächstes wird, wie in 10E gezeigt, bei dem Grabenfüllschritt S5 die TEOS-Oxidschicht 11 durch ein Niederdruck CVD (LPCVD)-Verfahren unter Verwendung von TEOS-Gas auf die gesamte Oberfläche des Wafers 100 abgeschieden und wird als das isolierende Material gebildet, um den Trenngraben 9 zu füllen.
Als nächstes wird, wie in 11A gezeigt, die TEOS-Oxidschicht 11 bei dem Planarisierungsschritt S6 zurückgeätzt, um von der gesamten Oberfläche entfernt zu werden. Somit wird eine in dem Elementbildungsbereich 50 auftretende Stufe 31 entfernt.
Als nächstes wird, wie in 11B gezeigt, der Kontaktschritt S7 durchgeführt. Zunächst wird bei dem Fotolackbeschichtungsschritt S21 während des ersten Öffnungsschritts S40 ein Fotolack 602 auf die gesamte Oberfläche des Wafers 100 aufgetragen. Bei dem ersten Expositionsschritt S22 wird die Exposition durch Verwenden des Retikels (nicht gezeigt) mit dem Muster für die Kontaktöffnung 13 als eine vorbestimmte erste Kontaktöffnung durchgeführt. Bei dem ersten Entwicklungsschritt S23 wird das Muster für die Kontaktöffnung 13 entwickelt, um das Muster für die Kontaktöffnung 13 zu bilden, die an einer vorbestimmten Stelle des Substratkontaktbereichs 10 mit dem Siliziumsubstrat 1 verbunden ist. Außerdem werden bei dem ersten Kontaktöffnungsöffnungsschritt S24 die TEOS-Oxidschicht 11, die Siliziumoxidschicht 5 und die Siliziumoxidschicht 3 geätzt und entfernt, um die Kontaktöffnung 13 zu öffnen, die bis zum dem Siliziumsubstrat reicht. Danach wird der Fotolack 602 entfernt.
Wie in 11C gezeigt, wird bei dem Fotolackauftragungsschritt S26 während des zweiten Öffnungsschritts S50 ein Fotolack 603 auf die gesamte Oberfläche des Wafers 100 aufgetragen. Während des zweiten Expositionsschritts S27 wird eine Exposition unter Verwendung des Retikels (nicht gezeigt) durchgeführt, das das Muster für eine Kontaktöffnung 12 als eine vorbestimmte zweite Kontaktöffnung aufweist. Bei dem zweiten Entwicklungsschritt S28 wird das Muster für die Kontaktöffnung 12 entwickelt, um das Muster für die Kontaktöffnung 12 (12s, 12g, 12d) zu bilden, die mit jedem in dem Elementbildungsbereich 50 gebildeten Element verbunden ist. Außerdem werden bei dem zweiten Kontaktöffnungsöffnungsschritt S29, die TEOS-Oxidschicht 11 und die Siliziumoxidschicht 5 geätzt und entfernt, um die Kontaktöffnung 12 zu öffnen. Danach wird der Fotolack 603 entfernt.
Es sollte beachtet werden, dass die Kontaktöffnungen mit minimalen Abmessungen, die bei dem Chip 110 verwendet werden, als eine Gruppe von Kontaktöffnungen gebildet werden. Normalerweise kann die minimale Größe einer Öffnung bei dem späteren Pfropfenbildungsschritt S8 mit vorbestimmtem Metall gefüllt werden. Zum Beispiel ist im Fall von Wolfram (W) eine Größe von 0,5 μm × 0,5 μm bis 1,0 μm × 1,0 μm für die Kontaktöffnung wünschenswert. In diesem Fall wird die Kontaktöffnung 12 entsprechend dem Element als eine einzelne Kontaktstruktur unter Verwendung von nur einer Kontaktöffnung oder eine Mehrkontaktstruktur gebildet, bei der eine Mehrzahl von Kontaktöffnungen angeordnet sind. Es sollte beachtet werden, dass sowohl der erste Öffnungsprozess S40 als auch der zweite Öffnungsprozess S50 zuerst durchgeführt werden kann.
Eine Verunreinigung einer vorbestimmten Menge wird in jeden Kontaktbereich 14 nach Bedarf implantiert. Zum Beispiel ist, wenn Bor für einen p-Typ Diffusionsbereich implantiert wird, eine Implantationsmenge N von etwa 10¹⁴ atms cm^–2 ≤ N ≤ 10¹⁵ Atome cm^–2 erwünscht.
Als nächstes wird, wie in 11D gezeigt, bei dem Propfenbildungsschritt S8 eine Wolframschicht auf der gesamten Oberfläche des Wafers 100 durch ein CVD-Verfahren abgeschieden, und die Kontaktöffnungen 12 und die Kontaktöffnungen 13 werden mit Wolfram gefüllt. Außerdem wird die Wolframschicht von der gesamten Oberfläche zurückgeätzt, um dadurch Wolfram auf der TEOS-Oxidschicht 11 in dem planarisierten Abschnitt zu entfernen. Somit bleiben in den Kontaktöffnungen 12 und 13 ein Wolframpropfen 15s, ein Wolframpfropfen 15d, ein Wolframpfropfen 15g und ein Wolframpfropfen 15c als das Füllmetall zurück. Außerdem werden die Abschnitte der Kontaktöffnungen 12 und 13 planarisiert. Es sollte beachtet werden, dass zur selben Zeit auch eine Wolframschicht 15h auf der Seitenwand des Substratkontaktbereichs 10 zurückbleibt.
Als nächstes wird, wie in 11E gezeigt, bei dem Verdrahtungsschichtabscheidungsschritt S9 eine Al-Schicht mit einer vorbestimmten Dicke auf der gesamten Oberfläche des Wafers 100 als das Verdrahtungsleitungsmaterial abgeschieden.
Als nächstes wird, wie in 12A gezeigt, bei dem Leitungsbildungsschritt S10 ein Fotolack 604 auf die gesamte Oberfläche des Wafers 100 aufgetragen, und ein Retikel (nicht gezeigt) mit einem vorbestimmten Verdrahtungsmuster wird zur Belichtung und Entwicklung verwendet. Die Al-Schicht wird in einem Bereich, mit Ausnahme des Verdrahtungsabschnitts, unter Verwendung des bekannten Trockenätzverfahrens entfernt. Somit wird die Al-Verdrahtung 16G als die Trägersubstratanschlussdurchverdrahtung hindurch gebildet, um das Siliziumsubstrat 1 und die vorbestimmte externe Anschlusselektrode 200G zu verbinden. Außerdem dienen die Al-Verdrahtungen 16 als gewünschte innere Anschlussverdrahtungen und die externen Anschlusselektroden 200 und 200G werden gebildet.
Als nächstes werden, wie in 12B gezeigt, bei dem Schutzschichtbildungsschritt S11 die Siliziumoxidschicht zum Schützen der Al-Verdrahtungen 16 und 16G mit der Dicke t1 auf der gesamten Oberfläche des Wafers 100 abgeschieden. In diesem Fall wünschenswerter Weise 0,3 μm ≤ t1 ≤ 1 μm. Außerdem wird die Schutzoxidschicht 17 gebildet. In Folge wird, wie in 12C gezeigt, SOG (Spin-on-Glass) 18 darauf aufgetragen. Nachdem ein beschichtetes SOG erwärmt und gehärtet ist, wird die SOG-Schicht 18 auf der gesamten Oberfläche zurückgeätzt, bis die Schutzoxidschicht 17 in dem planarisierten Abschnitt freigelegt ist. Somit wird der konkave und konvexe Zustand auf der Oberfläche entspannt. Außerdem wird, wie in 12D gezeigt, eine Siliziumnitridschicht (Si₃N₄-Schicht) mit der Dicke von t2 abgeschieden. In diesem Fall wünschenswerter Weise 0,1 μm ≤ t2 ≤ 0,5 μm. Somit wird die Schutznitridschicht 19 gebildet. Es sollte beachtet werden, dass es möglich ist, eine Siliziumoxidnitridschicht (SiON-Schicht) als die Schutznitridschicht 19 zu verwenden. Dann werden die externen Anschlusselektroden 200 und 200G unter Verwendung des bekannten Fotolithographie- und Ätzverfahrens freigelegt. Außerdem werden die Kontakthöcker 201 bei Bedarf gebildet, und der Waferprozess ist beendet.
Wenn der Chip 110 die Mehrlagenverdrahtungsstruktur aufweist, ist der Prozess ausgehend von dem Elementbildungsschritt S1 bis zu dem Verdrahtungsbildungsschritt S10 identisch mit denen bei der ersten Ausführungsform, wie in dem schematischen Flussdiagramm von 14 gezeigt ist. Obwohl nicht erneut veranschaulicht, wird nach dem Verdrahtungsbildungsschritt ein Mehrlagenverdrahtungsbildungsschritt S61 unter Verwendung des bekannten Verfahrens zur Herstellung der Mehrlagenverdrahtung verwendet. Dann werden dem Schutzschichtbildungsschritt S11 und der Schritt S12 für Öffnungen für externe Anschlusselektroden durchgeführt. Die Schutzisolierschicht mit einer vorbestimmten Dicke wird gebildet, um die obere Verdrahtungsschicht ähnlich wie bei der ersten Ausführungsform zu schützen. Dann werden die externen Anschlusselektroden 200 und 200G freigelegt. Außerdem werden die Kontakthöcker 201 bei Bedarf gebildet, und der Waferprozess ist beendet.
Es sollte beachtet werden, dass, wie in 15 gezeigt, der Mehrlagenverdrahtungsbildungsschritt S61 durchgeführt wird, indem die Schritte, die einen Zwischenschichtisolierschichtbildungsschritt S71, einen Zwischenschichtdurchkontaktierungsschritt S72, einen Pfropfenbildungsschritt S73, um eine Durchkontaktierungsöffnung mit Metall zu füllen, einen Verdrahtungsschichtablagerungsschritt S74 für eine obere Schicht und einen Verdrahtungsbildungsschritt S75 für eine obere Schicht umfassen, oft genug wiederholt werden, z. B. (k – 1)-mal bei K-Schichten.
Nachdem der Waferprozess ungeachtet der Einlagenverdrahtungsstruktur oder Mehrlagenverdrahtungsstruktur beendet ist, wird der Wafer 100 in die Chips 110 getrennt. Dann wird der Chip zu einer gewünschten Baugruppe aufgebaut, um die Halbleitervorrichtung zu vervollständigen.
Wie oben genannt, werden gemäß dem Verfahren zur Herstellung der Halbleitervorrichtung bei der ersten Ausführungsform, wenn der Trenngraben 9 zum Trennen des Elementbildungsbereichs 50 gebildet ist, die Substratkontaktbereiche 10 gleichzeitig gebildet. Der Substraktkontaktbereich 10 wird in dem geeigneten freien Bereich innerhalb des Chips 110 eingerichtet. Außerdem wird, wenn der Trenngraben 9 vollkommen mit der TEOS-Oxidschicht 11 gefüllt sein sollte, die TEOS-Oxidschicht 11 mit der gleichen Dicke in dem planarisierten Abschnitt des Substratkontaktbereichs 10 abgeschieden. Somit weist der Substraktkontaktbereich 10 eine ausreichende Größe auf, so dass der Kontaktbereich 10 nicht vollständig gefüllt ist. Somit kann nur durch Hinzufügen des ersten Öffnungsschritts die Kontaktöffnung 13 als die erste Kontaktöffnung für den Anschluss an das Siliziumsubstrat 1 gebildet werden, das als das Trägersubstrat mit geringem Widerstand dient. Somit kann die Halbleitervorrichtung hergestellt werden, die den Chip 110 aufweist, bei dem das Potential ausgehend von der Oberflächenebene des Chips 110 an das Trägersubstrat angelegt werden kann.
Es sollte beachtet werden, dass bei der oben genannten ersten Ausführungsform die erste Kontaktöffnung unter Verwendung der Kontaktöffnung 13 mit der Mehrkontaktstruktur als Beispiel beschrieben ist. Es kann jedoch die Einzelkontaktstruktur sein. Es sollte beachtet werden, dass es, selbst wenn die erste Kontaktöffnung die Einzelkontaktstruktur aufweist, ausreichend ist, nur das Muster des bei dem ersten Öffnungsschritt verwendeten Retikels zu verändern. Außerdem sind die verarbeiteten Inhalte bei den jeweiligen Schritten vollständig mit denen des Herstellungsverfahrens der ersten Ausführungsform identisch. Somit werden die detaillierten Erklärungen weggelassen. 16A bis 16D sind Schnittansichten für die jeweiligen Schritte bis zu dem Verdrahtungsschichtabscheidungsschritt S9 nach dem ersten Öffnungsschritt S40 des Kontaktschritts S7, wenn die erste Kontaktöffnung die einzelne Kontaktstruktur aufweist, und entsprechen 11B bis 11E. In diesem Fall weist eine in dem ersten Öffnungsschritt S40 hergestellte Kontaktöffnung 131 eine ausreichend große Abmessung auf, wie zum Beispiel etwa 2 μm × 2 μm bis 5 μm × 5 μm. Somit wird die Kontaktöffnung 13 nicht gefüllt, selbst wenn die Kontaktöffnung 12 während des Pfropfenbildungsschrittes S8 völlig mit Wolfram gefüllt wird. Das Wolfram mit der Schichtdicke gleich der des auf dem planarisierten Teil aufgebrachten Wolframs wird nur auf der Unterseite abgeschieden. Deshalb wird, wenn die Zurückätzoperation ausgeführt wird, um die Wolframschicht in dem planarisierten Abschnitt zu entfernen, auch die Wolframschicht auf der Unterseite der Kontaktöffnung 131 entfernt, so dass nur das Wolfram 15k auf der Seitenwand zurück bleibt (16C). Jedoch wirkt das auf der Seitenwand verbleibende Wolfram 15k dahingehend effektiv, um die Stufentrennung der Verdrahtung 16G in der Kontaktöffnung 131 zu schützen. Somit wird die Verbindung sicherer gemacht.
Als nächstes wird im Nachfolgenden ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der zweiten Ausführung der vorliegenden Erfindung mit dem oben genannten Chipherstellungsverfahren als Ziel beschrieben.
Das schematische Flussdiagramm des Verfahrens zur Herstellung der Halbleitervorrichtung bei der zweiten Ausführungsform gleicht dem der ersten Ausführungsform, die in 8 gezeigt ist. Jedoch unterscheidet sie sich im detaillierten Teil des Kontaktschritts S7. 17 veranschaulicht das detaillierte Flussdiagramm des Kontaktschritts S7, der von dem Herstellverfahren der zweiten Ausführungsform umfasst ist. In Bezug auf 17 weist der Kontaktschritt S80 einen Fotolackbeschichtungsschritt S81, einen ersten Expositionsschritt S82, einen zweiten Expositionsschritt S83, einen Sammelentwicklungsschritt S84, einen Sammelöffnungsschritt S85 und einen Fotolackentfernungsschritt S86 auf.
18A und 18B sind Diagramme, die den Kontaktschritt S80 bei der zweiten Ausführungsform beschreiben und sind die Schnittansichten, die schematisch den Hauptteil der Halbleitervorrichtung längs der Linie A-B von 5 zeigen. Es sollte beachtet werden, dass die weiteren Schritte bei der zweiten Ausführungsform gleich denen der oben genannten ersten Ausführungsform sind. Somit wird die Beschreibung der Schritte mit Ausnahme des Kontaktschritts S80 weggelassen.
In Bezug auf 17 und 18A und 18B wird in dem Kontaktschritt S7 bei der zweiten Ausführungsform bei dem Fotolackauftragungsschritt S81 der Fotolack 602 auf die gesamte Oberfläche des Wafers 100 nach dem Planarisierungsschritt S6 aufgetragen. Bei dem ersten Expositionsschritt S82 wird das Retikel (nicht gezeigt), das das Muster der Kontaktöffnung 13 als die vorbestimmte erste Kontaktöffnung aufweist zum Belichten verwendet. In Folge wird bei dem zweiten Expositionsschritt S83 das Retikel (nicht gezeigt), das das Muster der Kontaktöffnung 12 als die zweite Kontaktöffnung aufweist zum Belichten verwendet. Dann werden bei dem Sammelentwicklungsschritt S84 diese Muster entwickelt, um gemeinsam das Muster der Kontaktöffnung 12 und der Kontaktöffnung 13 zu bilden. Bei dem Sammelöffnungsschritt S85 werden die TEOS-Oxidschicht 11, die Siliziumoxidschicht 5 und die Siliziumoxidschicht 3 geätzt und entfernt, um dadurch die Kontaktöffnungen 12 und 13 zu öffnen, wie in 18A veranschaulicht. Außerdem ist es bei der zweiten Ausführungsform, wie in 18B veranschaulicht, ähnlich wie bei der ersten Ausführungsform, natürlich zulässig, die erste Kontaktöffnung als das Muster der Kontaktöffnung 131 mit der einzelnen Kontaktstruktur zu verwenden. Außerdem kann sowohl der erste Expositionsschritt S82 als auch der zweite Expositionsschritt S83 als erster durchgeführt werden.
Gemäß dem Verfahren zur Herstellung der Halbleitervorrichtung bei der zweiten Ausführungsform wird, wenn der Trenngraben 9 zum Trennen des Elementbildungsbereichs 50 gebildet ist, der Substratkontaktbereich 10 gleichzeitig in dem geeigneten leeren Bereich innerhalb des Chips 110 gebildet. Außerdem weist die TEOS-Oxidschicht 11 die gleiche Dicke wie die der TEOS-Oxidschicht 11 auf dem abgeflachten Teil auf, wenn der Trenngraben 9 völlig mit der TEOS-Oxidschicht 11 gefüllt ist. Somit wird der Substratkontaktbereich 10 so gebildet, dass er eine ausreichenden Größe hat, um nicht gefüllt zu werden. Somit werden die ersten und zweiten Expositionsschritte S82 und S83 nur zum Belichten des Musters der Kontaktöffnung 131 oder der Kontaktöffnung 13 als die erste Kontaktöffnung für die Verbindung mit dem Siliziumsubstrat 1 als das Trägersubstrat hinzugefügt. Auf diese Weise kann die Halbleitervorrichtung hergestellt werden, die den Chip 110 aufweist, bei dem das Potential ausgehend von der Oberflächenebene des Chips, wo die erwünschten Elemente gebildet sind, an das Trägersubstrat mit dem geringen Widerstand angelegt werden kann.
Als nächstes wird nachfolgend ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung mit dem oben genannten Chipherstellungsverfahren als Ziel beschrieben.
Das schematische Flussdiagramm des Verfahrens zur Herstellung der Halbleitervorrichtung bei der dritten Ausführungsform ist auch mit dem der ersten Ausführungsform vergleichbar, die in 8 gezeigt ist. Jedoch unterscheidet sie sich auch in dem detaillierten Teil des Kontaktschritts S7. 19 zeigt das detaillierte Flussdiagramm des Kontaktschritts S7, der von dem Herstellungsverfahren der dritten Ausführungsform umfasst ist. In Bezug auf 19 weist der Kontaktschritt S7 (S90) einen Fotolackauftragungsschritt S91, einen Sammelexpositionsschritt S92, einen Sammelentwicklungsschritt S93, einen Sammelöffnungsschritt S94 und einen Fotolackentfernungsschritt S95 auf.
20 ist eine Ansicht, die den Kontaktschritt S90 bei der dritten Ausführungsform veranschaulicht, und ist eine Schnittdarstellung, die schematisch den Hauptteil der Halbleitervorrichtung längs der Linie A-B von 2 zeigt. Es sollte beachtet werden, dass die anderen Schritte bei der dritten Ausführungsform gleich denen der oben genannten ersten Ausführungsform sind. Deshalb wird die Beschreibung der Schritte mit Ausnahme des Kontaktschrittes S90 weggelassen. In Bezug auf 19 und 20 wird in dem Kontaktschritt S90 bei der dritten Ausführungsform bei dem Fotolackauftragungsschritt S91 der Fotolack 602 auf die gesamte Oberfläche des Wafers nach dem Planarisierungsschritt S6 aufgetragen. Bei dem Sammelexpositionsschritt S92 wird das Retikel (nicht gezeigt), das die Muster sowohl für die Kontaktöffnung 131 als auch für die Kontaktöffnung 12 hat, zum Belichten verwendet. Dann werden bei dem Sammelentwicklungsschritt S93 diese Muster entwickelt, um gemeinsam die Muster der Kontaktöffnung 131 und der Kontaktöffnung 12 zu bilden. Bei dem Sammelöffnungsschritt S94 werden die TEOS-Oxidschicht 11, die Siliziumoxidschicht 5 und die Siliziumoxidschicht 3 geätzt und entfernt, um dadurch die Kontaktöffnungen 12 und 131 zu öffnen. In diesem Fall besteht der große Stufenunterschied zwischen der Musterbildungsoberfläche der Kontaktöffnung 131 als die erste Kontaktöffnung und der Musterbildungsoberfläche der Kontaktöffnung 12 als die zweite Kontaktöffnung. Somit besteht eine Problem darin, dass, wenn eine Auflösung eines Musters in einem optimalen Zustand ist, eine Auflösung des anderen Musters verschlechtert wird. Somit ist wenigstens eine Kontaktöffnung 131 mit einer für die erste Kontaktöffnung passenden Größe enthalten. 20 zeigt die Einzelkontaktstruktur der Kontaktöffnung 131 als Beispiel. In diesem Fall kann das Muster der Kontaktöffnung 131 ausreichend aufgelöst werden, selbst wenn die Exposition durchgeführt wird, wenn die Auflösung des Musters der Kontaktöffnung 12, die die hohe Auflösung erfordert, während des Zeitpunkts der Musterexposition in dem optimalen Zustand ist.
Gemäß dem Verfahren zur Herstellung der Halbleitervorrichtung bei der dritten Ausführungsform wird der Trenngraben 9 zur Trennung des Elementbildungsbereiches 50 ausgebildet. Gleichzeitig wird der Substratkontaktbereich 10 in dem geeigneten leeren Bereich innerhalb des Chips 110 ausgebildet. Außerdem ist die Schichtdicke der TEOS-Oxidschicht 11 in der Kontaktöffnung die gleiche, wie die der TEOS-Oxidschicht 11 auf dem planarisierten Abschnitt, wenn der Trenngraben 9 vollständig mit der TEOS-Oxidschicht gefüllt ist. Somit wird der Substratkontaktbereich 10 so ausgebildet, dass er eine ausreichenden Größe hat, um nicht gefüllt zu werden. Somit ist wenigstens eine Kontaktöffnung mit einer geeigneten Größe (normalerweise 2 μm × 2 μm bis 5 μm × 5 μm) als die erste Kontaktöffnung für die Verbindung mit dem Siliziumsubstrat 1 als das Trägersubstrat enthalten. In diesem Fall kann die erste Kontaktöffnung freigelegt, entwickelt und gleichzeitig mit der zweiten Kontaktöffnung zum Anschluss an das in dem Elementbildungsbereich 50 ausgebildete Element 50 geöffnet werden. Deshalb kann die Halbleitervorrichtung ohne zusätzlichen Schritt hergestellt werden, um den Chip 110 zu erhalten, bei dem das Potential an das Trägersubstrat mit geringem Widerstand ausgehend von der Oberflächenebene des Chips, wo das gewünschte Element gebildet ist, angelegt werden kann.
Es sollte beachtet werden, dass verschiedene Abwandlungen an der Halbleitervorrichtung und dem Verfahren zur Herstellung derselben des oben genannten Ausführungsformen vorgenommen werden können. Wenn zum Beispiel das Siliziumsubstrat als das Trägersubstrat verwendet wird, kann sein Leitfähigkeitstyp von dem p-Typ oder dem n-Typ sein, wenn der spezifische Widerstand 1 bis 50 Ωcm und die Dicke 600 bis 700 μm beträgt. Außerdem kann, selbst wenn es nicht das Siliziumsubstrat ist, das geeignete Material gewählt und verwendet werden, wenn es elektrisch leitend ist und keine Probleme hinsichtlich des Herstellungsprozesses bereitet. Als das Halbleitersubstrat 2 ist das Silizium erwünscht, das die Einzelkristallschicht mit einem spezifischen Widerstand von 10 bis 20 Ωcm und die Dicke von 2 bis 10 μm aufweist. Es ist jedoch nicht darauf beschränkt. Als die erste Isolierschicht 3 ist, wenn das Siliziumsubstrat als das Trägersubstrat verwendet wird ist es sinnvoll, dass die Silizumoxidschicht die Dicke von 0,5 μm bis 2 μm aufweist. Außerdem kann der Substratkontaktbereich 10 in geeigneter Weise abhängig von der Größe des leeren Bereiches auf dem Chip 110 im Bereich zwischen etwa 5 μm × 5 μm und 100 μm × 100 μm festgelegt werden. Außerdem ist bei dem Pfropfenbildungsschritt Wolfram als Beispiel für das Füllmetall beschrieben. Jedoch kann auch Al als das Füllmetall verwendet werden, wenn ein Hochtemperatur-Sputterverfahren verwendet wird, bei dem eine Substrattemperatur auf etwa 500°C eingestellt ist. Außerdem ist das Verdrahtungsmetall nicht auf das oben genannte Al beschränkt. Aluminium mit Silizium (AlSi), Aluminium mit Kupfer (AlCu), Aluminium mit Kuper und Silizium (AlSiCu) und dergleichen können verwendet werden.
Bei den oben genannten Ausführungsformen ist das Beispiel beschrieben, bei welchem, nachdem zuerst der Elementbildungsschritt durchgeführt wird, um das gewünschte Element auszubilden, der Grabenbereichöffnungsschritt und der Grabenbildungsschritt durchgeführt werden, um den Trenngraben 9 und den Substratkontaktbereich 10 auszubilden. Es ist jedoch möglich das gewünschte Element in dem Elementbilungsbereich 50 zu bilden, nachdem zuerst der Trenngraben 9 und der Substratkontaktbereich 10 ausgebildet werden, um den Trenngraben 9 zu füllen.
21 ist ein Flussdiagramm, das ein Beispiel eines Verfahrens veranschaulicht, wenn der Trenngraben 9 und der Substratkontaktbereich 10 zuerst ausgebildet werden. 22A bis 22D, 23A bis 23C und 24A bis 24D sind Ansichten, die ein Chipherstellungsverfahren nach dem Flussdiagramm von 21 veranschaulichen, und die Querschnittansichten sind, die schematisch den Hauptteil der Halbleitervorrichtung längs der Linie A-B von 2 bei den Hauptschritten veranschaulichen (jedoch bis zum Pfropfenbildungsschritt).
Wie in 22A veranschaulicht, sind eine Siliziumoxidschicht 3 und ein p-Typ Siliziumsubstrat 2 in dieser Reihenfolge auf eine Hauptoberfläche des p-Typ Siliziumsubstrats 1 laminiert oder bondiert. Die als eine erste Isolierschicht dienende Siliziumoxidschicht 3 weist eine Schichtdicke von etwa 1 μm auf, und das p-Typ Siliziumsubstrat 2 weist einen spezifischen Widerstand von 10 Ωcm und ein Dicke von 5 μm auf. Das p-Typ Siliziumsubstrat 1 weist einen spezifischen Widerstand von 10 Ωcm und eine Dicke von 650 μm auf. Dann wird zuerst der Trenngraben ausgebildet. Anschließend wird bei einem Maskenschichtbildungsschritt 101 eine Siliziumoxidschicht 5 mit einer Dicke von etwa 0,5 μm unter Verwendung des CVD-Verfahrens auf der gesamten Oberfläche des Wafers 100 abgeschieden, der einen Durchmesser von 6 Inch hat.
Wie in 22B veranschaulicht, wird bei einem Grabenbereichöffnungsschritt S102 ein Photolack 601 auf die gesamte Oberfläche des Wafers 100 aufgetragen. Dann wird ein vorbestimmtes Retikel (nicht gezeigt) zum Belichten und Entwickeln verwendet, das ein Muster für eine Trenngrabenbildungsöffnung 7 mit einer Breite h und ein Muster für eine Substratkontaktbereichsbildungsöffnung 8 bildet, um einen Elementbildungsbereich zu trennen. Außerdem werden die Siliziumoxidschichten 5 unter Verwendung eines bekannten Ätzverfahrens in Teilen für die Öffnungen 7 und 8 entfernt. Somit wird das Siliziumsubstrat 2 freigelegt.
Anschließend wird, wie in 22C veranschaulicht, der Photolack 601 entfernt. Dann wird bei einem Grabenbildungsschritt S103 die Siliziumoxidschicht 5 als die Ätzmaske verwendet, und der Teil in dem Siliziumsubstrat 2 freigelegt ist, wird durch das anisotrope Ätzverfahren entfernt. Dementsprechend wird die Siliziumoxidschicht 3 belichtet, wodurch der Trenngraben 9 und der Substratkontaktbereich 10 gebildet werden. Gleichzeitig wird, ähnlich den oben genannten Ausführungsformen, den Seitenwänden des Substratkontaktbereichs 10 und des Trenngrabens 9 eine leichte Neigung verliehen, so dass das obere Ende der Öffnung auf der Oberflächenseite größer als die Unterseite ist, an der jede Siliziumoxidschicht 3 freigelegt ist.
Anschließend wird, wie in 22D veranschaulicht, bei einem Grabenfüllschritt S104 die TEOS-Oxidschicht 11 auf die gesamte Oberfläche des Wafers 100 durch das LPCVD-Verfahren mittels TEOS-Gas abgeschieden, und der Trenngraben 9 wird vollständig gefüllt.
Anschließend werden, wie in 23A veranschaulicht, bei dem Maskenschichtentfernungsschritt S105 die auf die Oberfläche des Wafers 100 aufgebrachte TEOS-Oxidschicht 11 und die Siliziumoxidschicht 5 auf der gesamten Oberfläche zurückgeätzt, um dementsprechend das Siliziumsubstrat 2 des Elementbildungsbereichs 50 freizulegen.
Anschließend werden, wie in 23B veranschaulicht, bei einem Elementbildungsschritt S106 eine Feldisolierschicht 4 und gewünschte Elemente unter Verwendung eines bekannten Verfahrens ausgebildet.
Anschließend wird, wie in 23C veranschaulicht, bei einem Planarisierungsschritt S107 eine Siliziumoxidschicht 52 mit einer Dicke von etwas 1,5 μm auf die Oberfläche des Wafers 100 durch das CVD abgeschieden. Dann wird die Siliziumoxidschicht 52 auf der gesamten Oberfläche zurückgeätzt, um dementsprechend einen in dem Elementbildungsbereich 50 auftretenden Stufenunterschied 31 zu reduzieren.
Anschließend wird, wie in 24A veranschaulicht, ein Kontaktschritt S108 durchgeführt. Wenn die ersten und zweiten Kontaktöffnungen gebildet sind, gleichen die Isolierschichten (die TEOS-Oxidschicht 11 + der Siliziumoxidschicht 3) und (der TEOS-Oxidschicht 11 + die Siliziumoxidschicht 5), sofern die Elemente zuerst ausgebildet werden, den oben genannten Ausführungsformen. Jedoch sind die Isolierschichten (die Siliziumoxidschicht 52 + die Siliziumoxidschicht 3) und die Siliziumoxidschicht 52, sofern der Trenngraben zuerst ausgebildet ist. Demzufolge wird die detaillierte Beschreibung weggelassen. Außerdem gleichen die Operationen während und nach dem Pfropfenbildungsschritt S109 vollständig denen der oben genannten Ausführungsformen.
Daher werden die Querschnittansichten für die jeweiligen Schritte und die detailierte Beschreibung weggelassen. Vorsorglich veranschaulicht 24D die Querschnittansicht nach dem Pfropfenbildungsschritt S109. Dieser entspricht 11E der oben genannten Auführungsformen.
Wie oben genannt ist bei der Halbleitervorrichtung gemäß der vorliegenden Erfindung die Strecke zu dem Trägersubstrat von der externen Anschlusselektrode auf der Oberfläche des Chips, der das Füllmaterial der Kontaktöffnung umfasst, vollständig aus der Metallschicht gebildet. Somit kann der Gesamtwiderstand des Weges ausreichend gering sein, wodurch das Potential des Trägersubstrats stabilisiert wird. Außerdem werden bei dem Herstellungsverfahren der Trenngraben und der Substratkontaktbereich gleichzeitig ausgebildet. Wenn der Trenngraben mit dem Isolator gefüllt ist, ist der Substratkontaktbereich ausgelegt, um nicht gefüllt zu werden. Daher wird nur der Öffnungsprozess zum Öffnen der ersten mit dem Trägersubstrat verbunden Kontaktöffnung ergänzt. So kann die Halbleitervorrichtung leicht ohne wesentliche Schritte zu ergänzen hergestellt werden.

Claims

Halbleitervorrichtung mit: einem mittels einer ersten Isolierschicht (3) an ein leitendes Trägersubstrat (1) laminiertes oder bondiertes leitendes Halbleitersubstrat (2); einem Trenngraben (9), der einen Vorrichtungsbildungsbereich (50), wo mindestens ein gewünschtes Element gebildet ist, von einem Bereich des Halbleitersubstrats (2) trennt; einem Substratkontaktbereich (10) mit einem Kontaktgraben; einer zweiten Isolierschicht (11), die den Trenngraben (9) füllt und eine Oberfläche des Substratkontaktbereichs (10) bedeckt; einer externen Anschlusselektrode (200G), die über dem Halbleitersubstrat (2) gebildet ist; und einem Trägersubstrat-Verbindungsabschnitt, der durch die erste Isolierschicht (3) und die zweite Isolierschicht (11) in dem Substratkontaktbereich (10) hindurchgeht, um die externe Anschlusselektrode (200G) und das Trägersubstrat (1) elektrisch zu verbinden, wobei der Substratkontaktbereich (10) in dem Bereich des Halbleitersubstrats (2) gebildet ist, der durch den Trenngraben (9) von dem Vorrichtungsbildungsbereich (50) getrennt ist.
Halbleitervorrichtung nach Anspruch 1, wobei die externe Anschlusselektrode (200G) mittels einer dritten Isolierschicht auf dem Halbleitersubstrat gebildet ist.
Halbleitervorrichtung nach Anspruch 2, wobei die dritte Isolierschicht identisch mit der zweiten Isolierschicht (11) identisch ist.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei der Trägersubstrat-Verbindungsabschnitt aufweist, eine leitende Schicht (16G), die mit der externen Anschlusselektrode (200G) verbunden ist und die zweite Isolierschicht (11) bedeckt; und einen Kontaktabschnitt, der durch die erste Isolierschicht (3) und die zweite Isolierschicht (11) zu dem Trägersubstrat (1) in den Substratkontaktbereich (10) hindurchgeht.
Halbleitervorrichtung nach Anspruch 4, wobei die leitende Schicht (16G) eine Metallschicht mit Aluminium als Hauptmaterial enthält.
Halbleitervorrichtung nach Anspruch 4 oder 5, wobei der Kontaktbereich durch einen einzelnen Kontakt gebildet ist.
Halbleitervorrichtung nach Anspruch 6, wobei der einzelne Kontakt umfasst: eine hitzebeständige Metallschicht (15k), die an einer Seitenwand einer Kontaktöffnung (131) für den Kontakt gebildet ist; und die leitende Schicht (16G), die die Kontaktöffnung (131) füllt, in der die hitzebeständige Metallschicht (15k) gebildet ist.
Halbleitervorrichtung nach Anspruch 6, wobei der einzelne Kontakt umfasst: eine zusätzliche leitende Schicht, die eine Seitenwand einer Kontaktöffnung (131) für den Kontakt bedeckt; eine hitzebeständige Metallschicht, die auf der zusätzlichen leitenden Schicht an der Seitenwand der Kontaktöffnung (131) gebildet ist; und die leitende Schicht, die die Kontaktöffnung (131) füllt, in der die hitzebeständige Metallschicht gebildet ist.
Halbleitervorrichtung nach Anspruch 4 oder 5, wobei der Kontaktabschnitt umfasst: eine Mehrzahl an Kontaktpropfen (15c), die in einer Matrix angeordnet sind.
Halbleitervorrichtung nach Anspruch 9, wobei die Mehrzahl an Kontaktpfropfen (15c) aus Wolfram gebildet ist.
Verfahren zur Herstellung einer Halbleitervorrichtung, die folgenden Schritte umfassend: (a) Bilden von mindestens einem gewünschten Element in einem Vorrichtungsbildungsbereich eines leitenden Halbleitersubstrats auf einem Chip, bei dem das Halbleitersubstrat auf einem leitenden Trägersubstrat mittels einer ersten isolierenden Schicht gebildet wird; (b) Bilden erster und zweiter Gräben, die durch das Halbleitersubstrat zu der ersten Isolierschicht hindurch gehen, wobei der erste Graben um den Vorrichtungsbildungsbereich herum gebildet wird, der zweite Graben in einer von dem Vorrichtungsbildungsbereich durch den ersten Graben getrennten Substratkontaktschicht gebildet wird; (c) Bilden einer zweiten Isolierschicht auf dem Halbleitersubstrat, um die Oberfläche der ersten und zweiten Gräben zu bedecken; (d) Bilden eines Kontaktöffnungsabschnitts in dem zweiten Graben, um durch die ersten und zweiten Isolierschichten zu dem Trägersubstrat hindurch zu gehen; (e) Bilden einer leitenden Schicht in dem zweiten Graben um mit dem Kontaktöffnungsabschnitt elektrisch verbunden zu sein; und (f) Bilden einer externen Anschlusselektrode, die elektrisch mit der leitenden Schicht verbunden ist; wobei der Substratkontaktbereich in dem von dem Vorrichtungsbildungsbereich durch den ersten Graben getrennten Halbleitersubstrat gebildet wird.
Verfahren nach Anspruch 11, die Schritte umfassend: Bilden einer Elementkontaktöffnung für das Element, um durch die zweite Isolierschicht hindurch zu gehen.
Verfahren nach Anspruch 12, die Schritte umfassend: Füllen der Elementkontaktöffnung mit einem ersten leitenden Material; und Füllen des Kontaktöffnungsabschnitts mit einem zweiten leitenden Material.
Verfahren nach Anspruch 12, wobei der Schritt zum Bilden einer Elementkontaktöffnung und der (d) Bildungsschritt gleichzeitig durchgeführt werden.
Verfahren nach Anspruch 12 oder 14, wobei der Schritt zum Bilden einer Elementkontaktöffnung einen ersten Expositionsschritt umfasst und der (d) Bildungsschritt einen zweiten Expositionsschritt umfasst, wobei der erste Expositionsschritt und der zweite Expositionsschritt einzeln durchgeführt werden.
Verfahren nach Anspruch 15, wobei der Schritt zum Bilden einer Elementkontaktöffnung und der (d) Bildungsschritt außer für den ersten Expositionsschritt und den zweiten Expositionsschritt gleichzeitig durchgeführt werden.
Verfahren nach einem der Ansprüche 13 bis 16, wobei der Schritt zum Füllen der Elementöffnung und der Schritt zum Füllen des Kontaktöffnungsabschnitts gleichzeitig durchgeführt werden.
Verfahren nach einem der Ansprüche 11 bis 17, wobei der (d) Bildungsschritt den Schritt umfasst: Bilden einer einzelnen Kontaktöffnung in dem Substratkontaktbereich.
Verfahren nach Anspruch 18, soweit von Anspruch 13 abhängig, wobei der Schritt zum Füllen, der Schritt zum Bilden des Kontaktöffnungsabschnitts mit zweitem leitenden Material und der (e) Bildungsschritt gleichzeitig durchgeführt werden.
Verfahren nach einem der Ansprüche 11 bis 19, wobei der (d) Bildungsschritt den Schritt umfasst: Bilden einer Mehrzahl von in einer Matrix in dem Halbleiterkontaktbereich angeordneten Kontaktöffnungen.