CN1207768C - 具有绝缘体上硅结构的半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：通过第一绝缘膜层叠在或键合于导电支撑衬底上的导电半导体衬底，将至少形成有所需器件的器件形成区与半导体衬底隔离的隔离沟槽，一隔离沟槽，以及半导体衬底不存在的衬底接触区。该半导体器件还包括第二绝缘膜，其填充上述隔离沟槽并覆盖衬底接触区的表面，在半导体衬底上形成的外部连接电极，以及一支撑衬底连接部分，其贯通衬底接触区中的第一绝缘膜和第二绝缘膜，以连接外部连接电极和支撑衬底。

Description

具有绝缘体上硅结构的半导体器件及其制造方法
发明所属领域
本发明涉及具有SOI结构的半导体器件及其制造方法。
相关技术说明
本发明的半导体器件芯片的衬底结构并没有特定的限制。但是，本发明可用于作为最常见结构的所谓SOI(Silicon On Insulator：绝缘体上硅)结构。SOI结构通过使用如采用氧离子的离子注入的SIMOX(通过注入氧来分隔)的方法、以及键合硅衬底的方法而形成。例如，作为如图1A所示的芯片110，形成这样一种结构，其中按绝缘膜303和单晶半导体层302的顺序形成在支撑衬底301上，衬底301通常由硅衬底构成。
采用具有SOI结构的衬底的半导体器件(以下将称为SOI半导体器件)最适合于要求高击穿电压的应用场合。在SOI半导体器件中，一般通过导电粘合剂将芯片安装在封装的岛上，而在芯片上的外部连接电极与一般的半导体器件相似，通过使用导线键合方法而独立地连接至预定的外部端子上。岛与任何一个外部端子(在许多情况下是接地端)连接。在这种情况下，支撑衬底可以通过岛与地连接。
在SOI半导体器件中，诸如采用倒装片型的“板上芯片(chip-on-board)”方法(以下称为COB方法)方法或胶带载体封装(以下称为TCP)方法的安装方法或装配方法被用作较高密度的安装方法。在这种情况下，如图1A和1B所示，在芯片110的单晶半导体层302上设置的外部连接电极(未示出)和要安装的布线衬底70的导电布线71或TCP的内引线80通过突起201彼此连接。因此，存在难以向支撑衬底301施加电位的问题。
如果支撑衬底处于浮置电位，则在支撑衬底中的电位变化对元件的操作会有不利的影响，具体地说，是对阈值电位有不利的影响。结果，元件的操作裕量减小了。另外，如在日本专利公报No.2654268、日本未决专利申请公开(JP-A-Heisei 8-153781)或日本未决专利申请公开(JP-A-Heisei 8-236754)中所披露的，元件的击穿电压根据支撑衬底的电位而变化。因此，如果支撑衬底的电位在半导体元件的操作过程中变化，元件的击穿电压减小，则可能会发生错误的操作。
作为避免支撑衬底处于浮置状态的方法，例如日本未决专利申请公开(JP-A-Heisei 6-244239)(以下称为现有技术例1)公开了一种SOI半导体器件的例子，其中电位可以从元件侧的表面施加至支撑衬底。图2是显示在现有技术例1中所公开的半导体器件的剖视图。参考图2，在现有技术例1中所公开的半导体层703通过***一层间绝缘膜702而与半导体衬底701绝缘。但是，导体710被设置在凹腔部分709的侧壁上，以延伸至半导体衬底701，从而在半导体衬底701和***区域703b之间形成短路。这样，与***区域703b相同的电位可被施加到半导体衬底701上。通过突起707将电位从布线衬底(图中未示出)施加到***区域703b上，这与元件形成区域类似。也就是说，从形成有元件的半导体层703的表面侧向半导体衬底701施加电压。
另外，在日本未决专利申请公开(JP-A-Heisei 2-54554)(以下称为现有技术例2)中公开了一种结构，其中通过使用SOI衬底并通过嵌入的绝缘膜而将其分隔为多个元件来制造半导体器件。在现有技术例2中，导电衬底被用作构成SOI结构的绝缘膜的下层。图3是显示在现有技术例2中所示的半导体器件主要部分的剖视图。参考图3，在现有技术例2中的半导体器件具有这样的结构，其中按照绝缘膜802、导电半导体层803的顺序将它们依次键合在导电衬底801上。在半导体层803上形成元件体804。设置元件隔离沟槽805以与绝缘膜802在底部接触，并包围元件体804。用绝缘体或多晶硅制成的填充材料814填充元件隔离沟槽805。填充材料814包含p型多晶硅层制成的导电填充材料851，其从元件隔离沟槽805的表面到达绝缘膜802表面。在绝缘膜802中形成开口821，以连接导电填充材料851和导电衬底801。在现有技术例2的半导体器件中，设置在填充材料814表面上的导电衬底801和电极807通过导电填充材料851连接。这样，导电衬底801可被用作导电材料。因此，可以缓解表面布线的拥挤状况。
在现有技术例1的半导体器件中，用于元件隔离区的沟槽的形成和用于衬底接触的浅沟槽的形成是作为不同的工序独立地进行的。因此，需要进行两次腐蚀来去除SOI衬底的半导体层703的不同部分，因此，存在生产过程变长的问题。还有，该结构是这样来设计的，即将用于向支撑衬底施加电位的突起电极707与支撑衬底701连接的路径必须通过半导体层的***区域703b。这样，还有另一个问题，即对该路径上电阻的减小产生了限制。
另外，在制造现有技术例2半导体器件的方法中，作为用于元件隔离区的第一沟槽和宽度比第一沟槽宽的第二沟槽被同时形成。另外，在第二沟槽底部的绝缘膜802被腐蚀以便形成达到与支撑衬底801对应的导电衬底的开口821。在这种情况下，需要将多晶硅膜、氮化物膜和氧化物膜层叠的多层膜，以便不会腐蚀到其它区域。还有，通过向绝缘多晶硅层注入杂质如硼而形成导电填充材料851，以连接电极807和导电衬底801。这样，对减小电阻产生了限制。
值得注意的是，日本未决专利申请公开(JP-A-Heisei 11-135794)披露了下面的半导体器件。在该参考文献中，半导体器件具有CMOS结构，其中提供了一对具有第一导电类型和第二导电类型的互补型MOS晶体管。晶体管被彼此绝缘和隔离并形成在SOI衬底上。在SOI衬底上，第一导电类型的第一和第二衬底通过嵌入的氧化物膜被整体地相互结合。形成第二导电类型的晶体管以具有LMOS(横向MOS)结构，而形成第一导电类型的晶体管以具有LDMOS(横向双扩散MOS)结构。
另外，在日本未决公开的专利申请(P2000-31266A)中公开了如下所述的半导体器件。在该参考文献中，半导体器件具有一锥形的开口，其宽度大于半导体衬底的底部。绝缘材料被嵌入在开口内，并且设置沟槽隔离膜以绝缘和隔离元件。在开口的内侧和半导体衬底表面之间的锥形角等于或小于88度。绝缘材料是用低压CVD方法生长成的NSG。
发明概述
因此，本发明的目的是提供一种具有SOI结构的半导体器件，其中支撑衬底和形成在芯片表面上的外部连接电极通过小电阻的路径彼此连接。还提供制造这种半导体器件的方法。
在本发明的一个方面中，一种半导体器件包括：通过第一绝缘膜层叠在或键合于导电支撑衬底上的导电半导体衬底，将至少形成有所需元件的器件形成区相互分隔的隔离沟槽，以及其中不存在半导体衬底的衬底接触区。该半导体器件还包括第二绝缘膜，其填充上述隔离沟槽并覆盖衬底接触区的表面，在半导体衬底上形成的外部连接电极，以及支撑衬底连接部分，其贯通衬底接触区中的第一绝缘膜和第二绝缘膜，以连接外部连接电极和支撑衬底。
这里，外部连接电极可通过半导体衬底上的第三绝缘膜形成。在这种情况下，第三绝缘膜的材料可以与第二绝缘膜相同。
另外，支撑衬底连接部分可包括一导电膜，其与外部连接电极连接并覆盖第二绝缘膜，以及一接触部分，其贯通第一绝缘膜和第二绝缘膜，到达衬底接触区中的支撑衬底。在这种情况下，导电膜最好包含以铝作为主要材料的金属膜。
另外，接触部分可以由单个触点形成。在这种情况下，该单个触点可包括形成在接触孔侧壁上的用于接触的难熔金属膜，以及填充形成有难熔金属膜的接触孔的导电膜。
另外，单个触点可包括覆盖接触孔侧壁以用于接触的附加导电膜，形成在接触孔侧壁上的附加导电膜上的难熔金属膜，以及填充形成有难熔金属膜的接触孔的导电膜。
另外，接触部分可包括多个以阵列形式设置的接触栓塞。在这种情况下，多个接触栓塞可由钨形成。
在本发明的另一个方面中，一种制造半导体器件的方法，包括如下步骤：(a)在通过第一绝缘膜在导电支撑衬底上形成有半导体衬底的芯片上的导电半导体衬底的器件形成区中，至少形成一个所需要的元件；(b)形成贯通半导体衬底而到达第一绝缘膜的隔离沟槽和衬底接触区；(c)在半导体衬底上形成第二绝缘膜，以填充所述隔离沟槽和覆盖衬底接触区的侧壁及底部；(d)为元件形成元件接触孔以通过所述第二绝缘膜；(e)在衬底孔区形成接触孔部分，以贯通第一和第二绝缘膜而到达支撑衬底；(f)用第一导电材料填充元件接触孔；(g)用第二导电材料填充接触孔部分；(h)形成与所述接触孔部分连接的导电膜；和(i)形成与所述导电膜连接的外部连接电极。
这里，(d)形成步骤和(e)形成步骤可以同时执行。
另外，当(d)形成步骤包括第一曝光步骤，并且(e)形成步骤包括第二曝光步骤时，可以独立地执行第一曝光步骤和第二曝光步骤。在这种情况下，除了第一曝光步骤和第二曝光步骤外，(d)形成步骤和(e)形成步骤可以同时执行。
另外，(f)填充步骤和(g)填充步骤可以同时进行。
另外，(e)形成步骤可包括在衬底接触区形成单个接触孔的步骤。在这种情况下，(g)填充步骤和(h)形成步骤可以同时进行。
还有，(e)形成步骤可包括在衬底接触区形成以阵列形式排列的多个接触孔的步骤。
附图的说明
图1A显示了传统SOI半导体器件COB安装状态的示意图；
图1B显示了传统SOI半导体器件TCP装配状态的示意图；
图2显示了SOI半导体器件现有技术例的剖视图，其中电位可以从元件的表面施加到支撑衬底上；
图3显示了SOI半导体器件的现有技术例2的主要部分的示意性剖视图；
图4是解释根据本发明第一实施例的半导体器件的芯片的结构例的剖视图；
图5是显示本发明的半导体器件芯片的平面示意图；
图6是示意性地显示沿图5的A-A’剖切的在第一实施例中的半导体器件芯片另一结构例的剖视图；
图7A和7B示意性地显示了沿图5的A-A’剖切的在第一实施例中的半导体器件芯片修改的剖视图；
图8是显示根据本发明第一实施例的半导体器件制造方法的示意流程图；
图9是图8的接触步骤的详细流程图；
图10A至10E、图11A至11E和图12A至12D是示意性地显示根据本发明第一实施例的制造方法中半导体器件主要部分沿图5的A-B线剖切的剖视图；
图13是示意性地显示晶片的平面图；
图14是显示第一实施例制造半导体器件的方法的用于多层布线结构的修改的示意流程图；
图15是图14中多布线结构形成步骤的详细流程图；
图16A至16D是显示制造根据本发明第二实施例的半导体器件方法沿图5的A-B部分的剖视图；
图17是显示根据本发明第二实施例制造半导体器件方法中单层布线结构的制造工艺的示意流程图；
图18A和18B是示意性地显示根据本发明第二实施例的半导体器件的主要部分沿图5所示A-B线在接触步骤中的剖视图；
图19是在根据本发明第三实施例制造半导体器件的方法中接触步骤的详细流程图；
图20是第三实施例中半导体器件主要部分沿图5的A-B部分的示意性剖视图；
图21是显示本发明第四实施例制造半导体器件的方法的流程图；
图22A至22D、图23A至23C和图24A至24D是显示在根据本发明第四实施例的制造方法中半导体器件的剖视图。
优选实施例的说明
下面，将参考附图对本发明的半导体器件加以说明。
图4是解释根据本发明第一实施例的半导体器件的芯片110的结构例的剖视图。图5是显示芯片110的平面示意图，图6是示意性地显示沿图5的A-A’剖切的剖视图。参考图4，在第一实施例的芯片110中，按氧化硅(SiO2)膜3、P型硅(Si)衬底2的顺序层叠或键合在P型硅(Si)衬底1的一个主表面上。氧化硅膜3具有大约1μm的膜厚，作为第一绝缘膜。硅衬底的电阻系数为10Ωcm，厚度为5μm，作为支撑衬底。硅衬底1的电阻系数为10Ωcm，厚度为650μm。
芯片110由多个元件形成区50组成，这些元件形成区50被硅衬底2中的隔离沟槽或凹槽9和衬底接触区10所绝缘和分隔。每个衬底接触区10具有10×10μm的形状，并通过去除第二硅衬底2形成在芯片110上的适当空区中。芯片110还包括多个外部连接电极200和200G。
为衬底接触区10提供作为第一接触孔的衬底接触孔13，以贯通用TEOS(tetra-ethoxy-silane(Si(OC2H5)4：四-乙氧基-硅烷)气体和氧化硅膜3形成的绝缘膜11，到达硅衬底1。衬底接触孔13用金属填充，诸如作为难熔金属的钨(W)15c，并通过作为由铝(Al)布线16G形成的支撑衬底连接布线的金属膜布线连接至预定的外部连接电极200G。难熔金属起到阻挡金属的作用。
在该实施例中，衬底接触孔13具有多触点结构，其中在芯片110中使用的多个最小尺寸接触孔被排列成阵列。通常，在元件形成区50中使用最小尺寸接触孔。在外部连接电极200和200G中，去除用于覆盖Al布线16和16G的保护性氧化物膜17和保护性氮化物19，以露出Al。然后，例如通过用于粘合的金属膜203如钛(Ti)膜在其上形成金(Au)突起201。
还有，实现半导体器件功能的所需元件形成在元件形成区50的表面侧，即在与氧化硅膜3的结合处相对的一侧。例如，图4显示了在电场晶体管(MOSFET)中的源扩散层43、漏扩散层44、栅电极41、栅氧化物膜41a和侧壁氧化物膜42。应当说明，在元件形成区50中形成的元件在本发明不是必需的元件，因此不受限制。因此，在下面的附图中，元件的参考符号被适当地省略，以避免复杂的解释和容易进行说明。
在第一实施例中的半导体器件中，芯片110具有上述结构。如图1A和1B所示，在COB安装方法中，突起201与形成在安装布线衬底70上的布线71间接地连接，而在TCP装配的情况下突起201与内引线80直接连接。但是，即使作为支撑衬底301的硅衬底1不直接与诸如岛之类的提供电位的导体连接，从外部通过外部连接电极200G和设置在硅衬底2的表面上的作为单晶半导体层的突起201可以施加预定的电位。
而且，从芯片110表面上的突起201到硅衬底1的路径用包括接触孔13填充材料的金属膜很好地形成。另外，高密度的预定杂质被注入到硅衬底1的接触部分14以减小接触电阻。此时，例如在P型衬底的情况下，硼(B)的密度大约为1014至1015个原子/cm2。这样，向作为支撑衬底的硅衬底1施加电位的路径的整个电阻可以足够小，从而稳定了支撑衬底的电位。
应当说明，第一实施例是用与硅衬底1连接的接触孔13具有多触点结构的例子来说明的。但是，如图6所示的，接触孔13可以形成为具有足够尺寸的单个接触孔131。在这种情况下，钨(W)15填充小的接触孔，而只有钨膜15k仍保持在接触孔131的侧壁上。但是，作为布线金属膜的Al膜则被充分地淀积在接触孔131内。因为留下了钨膜15k，所以可以建立连接而不会在接触孔131的阶段部分发生断路。
如图7A和7B所示，可以敷设具有预定厚度的氮化钛(TiN)的阻挡金属膜56作为Al布线16的下层。此外，可以进一步形成TiN的保护膜66、多晶硅等作为上层。
下面将说明制造根据本发明的半导体器件的方法，特别以上述芯片制造方法为目标。
图8是显示第一实施例中芯片制造方法在一层布线结构情况下的流程图。图9是图8的接触步骤的详细流程图。图10A至10E、图11A至11E和图12A至12D是示意性地显示根据本发明第一实施例的制造方法中半导体器件主要部分沿图5的A-B线剖切的剖视图。应当说明的是，当制造芯片110时，芯片以矩阵形式形成在晶片100中是众所周知的技术，如图13所示意性的表示的那样。因此根据需要将参照图4至9和13对用于每个步骤的剖视图加以说明。
参考图8和9，第一实施例中的制造方法至少包括元件形成步骤S1、掩模层形成步骤S2、沟槽区开口步骤S3、沟槽形成步骤S4、沟槽填充步骤S5、平整步骤S6、接触步骤S7、栓塞形成步骤S8、布线膜淀积步骤S9，布线形成步骤S10、保护膜形成步骤S11和外部连接电极开口步骤S12。另外，接触步骤S7由第一开口步骤S40和第二开口步骤S50组成。第一开口步骤S40包括光刻胶涂覆步骤(此后称为PR步骤)S21、第一曝光步骤S22、第一显影步骤S23、第一接触孔开口步骤S24和PR去除步骤S25。第二开口步骤S50包括PR涂覆步骤S26、第二曝光步骤S27、第二显影步骤S28、第二接触孔开口步骤S29和PR去除步骤S30。下面将详细说明各步骤。
首先，如图10A所示，在元件形成步骤S1，按氧化硅膜3和P型硅衬底2的顺序将它们依次层叠或键合在P型硅衬底1的一个主表面上。氧化硅膜3具有大约1μm的膜厚作为第一绝缘膜。P型硅衬底2的电阻系数为10Ωcm，厚度为5μm。P型硅衬底1的电阻系数为10Ωcm，厚度为650μm。在直径为6英寸的晶片100表面的与硅衬底2的氧化硅膜3的结合面相对的一侧上，使用公知技术的方法形成场绝缘膜4和所需的元件。这里，仅以MOSFET 40作为元件的例子加以说明。
如图10B所示，在掩模层形成步骤S2中，采用化学汽相淀积(此后称为CVD)方法在晶片100的整个表面上淀积0.5μm厚的氧化硅膜5作为第二绝缘膜。
接着，如图10C所示，在沟槽区开口步骤S3，在晶片100的整个表面上涂覆光刻胶601。然后，用预定的掩模版(未示出)进行曝光和显影。结果，形成宽度为h(最好1μm≤h≤2μm)的隔离沟槽形成开口7的图形。另外，形成用于衬底接触区形成开口8的图形。这样，元件形成区被隔离。此外，用众所周知的腐蚀技术除去开口7和8的氧化硅膜5以及场氧化物膜4。这样，就露出硅衬底2。
如图10D所示，在去除光刻胶601之后的沟槽形成步骤S4中，将氧化硅膜5用作腐蚀掩模，通过各向异性腐蚀技术去掉硅衬底2的露出部分。因此，露出氧化硅膜3以由此形成隔离沟槽9和衬底接触区10。此时，使衬底接触区10和隔离沟槽9的侧壁轻微倾斜，以便在表面侧开口的上端比氧化硅膜3被露出的底部的直径大。
接着，如图10E所示，在沟槽填充步骤S5，用低压CVD(LPCVD)方法，采用TEOS气体将TEOS氧化物膜11淀积在晶片100的整个表面上，并且形成TEOS氧化物膜11以作为绝缘材料，以填充隔离沟槽9。
接着，如图11A所示，在平整步骤S6中，深腐蚀TEOS氧化物膜11以将其从整个表面上去掉。这样，就消除了在元件形成区50中出现的台阶31。
接着，如图11B所示，执行接触步骤S7，首先，在第一开口步骤S40中的光刻胶涂覆步骤S21，将光刻胶涂覆在晶片100的整个表面上。在第一曝光步骤S22，用具有用于作为预定第一接触孔的接触孔13的图形的掩模版(未示出)执行曝光。在第一显影步骤S23，将接触孔13的图形显影，以在衬底接触区10的预定位置处形成与硅衬底1连接的接触孔13的图形。然后，在第一接触孔开口步骤S24，腐蚀和去除TEOS氧化物膜11、氧化硅膜5、和氧化硅膜3，以开出到达硅衬底1的接触孔13。然后，去除光刻胶602。
如图11C中所示，在第二开口步骤S50的PR涂覆步骤S26，在晶片100的整个表面上涂覆光刻胶603。在第二曝光步骤S27中，用具有用于作为预定第二接触孔的接触孔12的图形的掩模版(未示出)执行曝光。在第二显影步骤S28中，将用于接触孔12的图形显影，以形成与在元件形成区50中形成的每个元件连接的接触孔12(12s，12g，12d)的图形。然后，在第二接触孔开口步骤S29中，TEOS氧化物膜11和氧化硅膜5被腐蚀和去除，以开出接触孔12。然后，将光刻胶603去除。
应当说明，在芯片110中使用的最小尺寸的接触孔是作为一组接触孔来形成的。通常，孔的最小尺寸可以在后面的栓塞形成步骤S8中用预定的金属填充。例如在钨(W)的情况下，接触孔尺寸为0.5μm×0.5μm至1.0μm×1.0μm是理想的。在这种情况下，根据作为仅用一个接触孔的单触点结构的元件、或是将多个接触孔中按阵列式排列的多触点结构形成接触孔12。应当说明，第一开口步骤S40和第二开口步骤S50任何一个可以先被执行。
根据需要将预定量的杂质掺入各接触区14。例如，如果硼被掺杂以形成P型扩散区，则理想的掺杂量N大约为1014至1015个原子/cm2。
接着，如图11D所示，在栓塞形成步骤S8，通过CVD法在晶片100的整个表面上淀积钨层，并用钨填充接触孔12和接触孔13。然后，从整个表面深腐蚀钨层，以去掉在平整部分中的TEOS氧化物膜11上的钨。这样，在接触孔12和13中，钨栓塞15s、钨栓塞15d、钨栓塞15g和钨栓塞15c保留作为填充材料。另外，接触孔12和接触孔13的部分被平整。应当说明，此时钨膜15h也保留在衬底接触区10的侧壁上。
下面如图11E所示，在布线膜淀积步骤S9，在晶片100的整个表面上淀积预定厚度的铝，作为布线导电材料。
接着，如图12A所示，在布线形成步骤S10中，在晶片100的整个表面上涂覆光刻胶604，然后使用具有预定布线图形的掩模版(未示出)来执行曝光和显影。用作为公知技术的干腐蚀方法除去在除布线部分以外的区域中的Al层。这样，就形成Al布线16G，其作为支撑衬底连接布线，连接硅衬底1和预定外部连接电极200G。还有，形成作为所需的内部连接布线以及外部连接电极200和200G的Al布线16。
接着，如图12B所示，在保护膜形成步骤S11，在晶片100的整个表面上淀积厚度为t1的用于保护Al布线16和16G的氧化硅膜。在这种情况下，最好0.3μm≤t1≤1μm。另外形成保护性氧化物膜17。接着，如图12C所示，在其上涂覆SOG(旋涂玻璃)。在涂覆的SOG被加热和硬化后，在整个表面上深腐蚀SOG膜18，直到露出被平整部分中的保护性氧化物膜17。这样，在表面上的凹腔和锥形的程度被缓和。而且，如图12D所示，淀积厚度为t2的氮化硅膜(Si3N4膜)。在这种情况下，最好0.1μm≤t2≤0.5μm。这样，就形成了保护性的氮化物膜19。应当说明，作为保护性的氮化物膜19，可以用氮化氧化硅膜(SiON膜)。然后，用众所周知的光刻和腐蚀技术将外部连接电极200和200G开口。此外，根据需要形成突起201，晶片处理至此结束。
当芯片110具有多层布线结构时，从元件形成步骤S1到布线形成步骤S10的工序与第一实施例中那些相同，如图14所示。尽管没有再示出，在布线形成步骤之后，通过使用制造多层布线的公知技术的方法来执行多层布线形成步骤S61。然后，执行保护膜形成步骤S11和外部连接电极开口步骤S12。与第一实施例相似形成具有预定厚度的保护性绝缘膜以保护顶层布线。然后，外部连接电极200和200G被开口。进一步根据需要形成突起电极，晶片处理到此结束。
应当说明，如图15中所示，通过按照所需的次数(例如在k层的情况下为(k-1)次)重复包括层间绝缘膜形成步骤S71、层间通孔形成步骤S72、用金属填充通孔的栓塞形成步骤S73、以及上层布线膜淀积步骤S74和上层布线形成步骤S75这些步骤，来执行多层布线形成步骤S61。
在晶片处理结束后，不管是单层布线结构还是多层布线结构，晶片100都被切割为芯片110。然后，将芯片装配到所要的封装上以完成半导体器件。
如上所述，根据第一实施例中制造半导体器件的方法，当形成隔离沟槽9以将元件形成区50分隔时，衬底接触区10被同时形成。衬底接触区10在芯片110内合适的空区中。另外，当要用TEOS氧化物膜11完全地填充隔离沟槽9时，以与平整部分和衬底接触区10相同的厚度淀积。这样，衬底接触区10具有足够的尺寸以便接触区10没有完全填充。这样，只要通过增加第一开口步骤，接触孔13就可以形成为用于与作为支撑衬底的硅衬底1以小电阻连接的第一接触孔。因此，可以制造出具有芯片110的半导体器件，在该芯片110中可以从其表面向支撑衬底施加电位。
应当说明，在上述第一实施例中，通过使用具有多触点结构的接触孔13作为例子来说明第一接触孔。但是，其也可以是单触点结构。应当说明，即使第一接触孔具有单触点结构，仅改变在第一开口步骤中使用的掩模版图形也是足够了。另外，在各步骤中处理的内容与那些在第一实施例的制造方法中的完全相同。因此详细的说明就省略了。图16A至16D是在第一接触孔具有单触点结构时，从接触步骤S7的第一开口步骤S40之后直到布线膜淀积步骤S9之前各步骤的剖视图，并且对应于图11B至11E。在这种情况下，在第一开口步骤S40中形成的接触孔131具有足够大的尺寸，例如2μm×2μm至5μm×5μm。这样，即使在栓塞形成步骤S8中用钨完全地填充接触孔12，接触孔13也未被填充。与淀积在平整部分上的钨具有相同膜厚的钨只淀积在底部。因此，如果执行深腐蚀操作以去除被平整部分中的钨层，则在接触孔131底部的钨层也被去除，从而在侧壁上只留下钨15k(如图16C所示)。但是，留在侧壁上的钨15k有效地起到了防护接触孔131中的布线16G的台阶断路的功能。这样，就可以确保连接的可靠性。
下面，将参考上述芯片制造方法作为目标说明根据本发明第二实施例的制造半导体器件的方法。
图8是显示根据本发明第二实施例的半导体器件制造方法的示意流程图。但其在接触步骤S7的细节部分中有所不同。图17显示了在第二实施例的制造方法中所包含的接触步骤S7的详细流程图。参考图17，接触步骤S80含有光刻胶涂覆步骤S81、第一曝光步骤S82、第二曝光步骤S83、集中显影步骤S84、集中开口步骤S85以及光刻胶去除步骤S86。
图18A和18B是说明第二实施例中接触步骤S80的图，并且是示意性地显示沿图5的A-B线剖切的半导体器件主要部分的剖视图。应当说明，第二实施例中的其它步骤与第一实施例中的相同，如上所述。因此省略除接触步骤S80以外的步骤的说明。
参考图17和图18A以及图18B，在第二实施例的接触步骤S7中，在光刻胶涂覆步骤S81，在平整步骤S6之后，光刻胶602被涂覆在晶片100的整个表面上。在第一曝光步骤S82中，具有作为预定的第一接触孔的接触孔13图形的掩模版(未示出)被用于曝光。接着，在第二曝光步骤S83，具有作为预定的第二接触孔的接触孔12图形的掩模版(未示出)被用于曝光。然后，在集中显影步骤S84，这些图形被显影以集中地形成接触孔12和接触孔13的图形。在集中开口步骤S85，腐蚀并去除TEOS氧化物膜11、氧化硅膜5和氧化硅膜3，以开出接触孔12和13，如图18A所示。另外，在第二实施例中，如图18B所示，与第一实施例的情况类似，当然可以允许使用第一接触孔作为具有单触点结构的接触孔131的图形。另外，第一曝光步骤S82和第二曝光步骤S83中的任一个步骤都可以先执行。
根据第二实施例的半导体器件制造方法，当形成隔离沟槽9以分隔元件形成区50时，在芯片110内合适的空区同时形成衬底接触区10。另外，当用TEOS氧化物膜11完全地填充隔离沟槽9时，该TEOS氧化物膜11与在平整部分的TEOS氧化物膜11具有相同的厚度。这样，形成具有足够尺寸的衬底接触区10，以不被填满。这样，仅为了曝光作为第一接触孔(其用于连接作为支撑衬底的硅衬底1)的接触孔131或接触孔13的图形而加上第一和第二曝光步骤S82和S83。以此方式，可以制造出具有芯片110的半导体器件，在其上形成有所需元件的芯片110中可以从其表面通过小电阻向支撑衬底施加电位。
下面，将参考上述芯片制造方法作为目标说明根据本发明第三实施例的制造半导体器件的方法。
第三实施例中制造半导体器件方法的流程图与图8中的第一实施例中的相似。但是，它也在接触步骤S7的细节部分中有所不同。图19显示了在第三实施例的制造方法中所包含的接触步骤S7的详细流程图。参考图19，接触步骤S7(S90)含有光刻胶涂覆步骤S91、集中曝光步骤S92、集中显影步骤S93、集中开口步骤S94以及光刻胶去除步骤S95。
图20是显示第三实施例中接触步骤S90的示意图，并且是示意性地显示沿图5的A-B线剖切的半导体器件主要部分的剖视图。应当说明，如上所述，第三实施例中的其它步骤与第一实施例中的相同。因此省略除接触步骤S90以外的步骤的说明。
参考图19和图20，在第三实施例的接触步骤S90中，在光刻胶涂覆步骤S91，在平整步骤S6之后，光刻胶602被涂覆在晶片100的整个表面上。在集中曝光步骤S92中，具有接触孔131和接触孔12图形的掩模版(未示出)被用于曝光。然后，在集中显影步骤S93，这些图形被显影以集中地形成接触孔131和接触孔12的图形。在集中开口步骤S94，腐蚀并去除TEOS氧化物膜11、氧化硅膜5和氧化硅膜3，以开出接触孔12和131。在这种情况下，在作为第一接触孔的接触孔131的图形形成表面与作为第二接触孔的接触孔12的图形形成表面之间存在很大的段差。这样就存在一个问题，如果一个图形的分辨率处于最佳状况，则其它图形的分辨率就会下降。因此，至少包括了一个具有适合于第一接触孔尺寸的接触孔131。图20显示了接触孔131的单触点结构作为例子。在这种情况下，即使当要求高分辨率的接触孔12图形的分辨率在图形曝光时处于最佳状态，也可以充分地分辨接触孔131。
根据第三实施例的半导体器件制造方法，形成隔离沟槽9来分隔元件形成区50。这时，在芯片110内合适的空区同时地形成衬底接触区10。另外，当用TEOS氧化物膜11完全地填充隔离沟槽9时，该TEOS氧化物膜11与在平整部分的TEOS氧化物膜11具有相同的膜厚度。这样，形成具有足够尺寸的衬底接触区10，以不被填充。这样，至少包括了一个具有适合的尺寸(通常是2μm×2μm至5μm×5μm)的作为第一接触孔(其用于连接作为支撑衬底的硅衬底1)的接触孔。131或接触孔13用于与尺寸的接触孔131仅为了曝光作为第一接触孔的接触孔，用于连接作为支撑衬底的硅衬底1。在这种情况下，第一接触孔可以和第二接触孔同时地曝光、显影和开口，以连接至形成于元件形成区50中的元件。因此，不用任何附加的步骤，就可以制造出具有其上形成有所需元件的芯片110的半导体器件，在芯片110中可以从其表面通过小电阻向支撑衬底施加电位。
应当说明，本发明中的半导体器件及其制造方法不限于上述实施例的说明。因此，可以对其进行各种修改而不会脱离本发明的精神和范围。例如，当硅衬底被用作支撑衬底时，如果电阻系数是1到50Ωcm并且厚度为600至700μm，则其导电类型可以是P型或N型的任何一种。还有，即使不用硅衬底，也可以选择使用合适的材料，只要其是导电的并且对于制造过程没有问题即可。作为半导体衬底2，包含具有10到20Ωcm的电阻系数、厚度为2至10μm的单晶层的硅是理想的。但是，并不限于此。作为第一绝缘膜3，如果将硅衬底作支撑衬底，则氧化硅膜的厚度最好为0.5μm至2μm。另外，衬底接触区10可以根据芯片110的空区尺寸而在大约5μm×5μm和100μm×100μm之间适当地确定。另外，在栓塞形成步骤，以钨为例来说明填充金属。但是，如果使用衬底温度设定为大约500的℃溅射方法，则也可以使用铝作为填充材料。此外，用于布线的金属也不限于上述的铝。可以使用含硅的铝(AlSi)、含铜的铝(AlCu)、含铜和硅的铝(AlSiCu)等。
在上述实施例中，说明了这样的例子，其中在先执行了元件形成步骤以形成所要的元件之后，执行沟槽区开口步骤和沟槽形成步骤，以形成隔离沟槽9和衬底接触区10。但是，可以在先形成隔离沟槽9和衬底接触区10以填充隔离沟槽9后，再在元件形成区50中形成所要的元件。
图21是显示先形成隔离沟槽9和衬底接触区10时过程例的流程图。图22A至22D、图23A至23C和图24A至24D显示的是按照图21的流程图的芯片制造方法，并且是示意性地显示沿图5的A-B线剖切的半导体器件主要部分的剖视图。
如图22A所示，按照氧化硅膜3、P型硅衬底2的顺序将它们依次层叠或键合在P型硅衬底1的一个主表面上。氧化硅膜3具有大约1μm的膜厚，作为第一绝缘膜。P型硅衬底2的电阻系数为10Ωcm，厚度为5μm。P型硅衬底1的电阻系数为10Ωcm，厚度为650μm。然后，在掩模层形成步骤S101，用CVD方法在直径为6英寸的晶片100的整个表面上淀积大约0.5μm厚的氧化硅膜5。
如图22B所示，在沟槽区开口步骤S102中，在晶片100的整个表面上淀积光刻胶601，然后，用预定的掩模版(未示出)来曝光和显影，形成宽度为h的用于隔离槽形成开口7的图形、以及用于衬底接触区形成开口8的图形，以将元件形成区分隔。
此外，用已知的腐蚀技术去掉部分氧化硅膜5以用于开口7。这样，就露出硅衬底2。
下面，如图22C中所示，将光刻胶601去除。然后，在沟槽形成步骤S103中，用氧化硅膜5作为腐蚀掩模，通过各向异性腐蚀技术去掉露出硅衬底2的部分。因此，露出氧化硅膜3以由此形成隔离沟槽9和衬底接触区10。此时，使衬底接触区10和隔离沟槽9的侧壁略微倾斜，以使在表面侧开口的上端比露出每个氧化硅膜3的底部的直径大。
接着，如图22D中所示，在沟槽填充步骤S104，用LPCVD方法采用TEOS气体将TEOS氧化物膜11淀积在晶片100的整个表面上，并完全地填充隔离沟槽9。
接着，如图23A中所示，在掩模去除步骤S105中，在整个表面上深腐蚀淀积在晶片100表面上的TEOS氧化物膜11以及氧化硅膜5，从而露出元件形成区域50的硅衬底2。
接着，如图23B中所示，在元件形成步骤S106，通过使用已知的方法形成场绝缘膜4和所要的元件。
接着，如图23C中所示，在平整步骤S107中，通过CVD方法在晶片100的表面上淀积厚度为1.5μm的氧化硅膜52。然后，在整个表面上深腐蚀氧化硅膜52，以由此减少在元件形成区50中出现的段差31。
接着，如图24A所示，执行接触步骤S108。当形成第一和第二接触孔时，在先形成元件的情况下，绝缘膜是(TEOS氧化物膜11+氧化硅膜3)和(TEOS氧化物膜11+氧化硅膜5)，这与上述实施例类似。但是，在先形成隔离沟槽时，绝缘膜是(氧化硅膜52+氧化硅膜3)和氧化硅膜52。其它过程与上述实施例中的类似。因此省略了详细的说明。另外，栓塞形成步骤S109及其后的步骤与上述实施例中的也非常相似。因而省略了各步骤的剖视图及详细说明。作为预防，在栓塞形成步骤S109之后的剖视图示于图24D。这对应于上述实施例的图11E。
如上所述，在根据本发明的半导体器件中，从芯片表面上的外部连接电极到支撑衬底的路径(包括接触孔的填充材料)完全由金属膜制成。这样，该路径的整个电阻可以充分地小，从而稳定支撑衬底的电位。此外，在该制造方法中，隔离沟槽和衬底接触区同时形成。当用绝缘体填充隔离沟槽时，将衬底接触区设计为不被填充。因此，只有开口过程是为了开出与支撑衬底连接的第一接触孔而增加的。这样，可以容易地制造半导体器件而不必实质性地增加步骤。

Claims (18)

1.一种半导体器件，包括：
通过第一绝缘膜层叠在或键合于导电支撑衬底上的导电半导体衬底；
将至少形成有所需元件的器件形成区相互分隔的隔离沟槽；
其中不存在所述半导体衬底的衬底接触区；
第二绝缘膜，其填充上述隔离沟槽并覆盖所述衬底接触区的表面；
在所述半导体衬底上形成的外部连接电极；以及
支撑衬底连接部分，其通过所述衬底接触区中的所述第一绝缘膜和所述第二绝缘膜，以连接所述外部连接电极和所述支撑衬底。
2.根据权利要求1所述的半导体器件，其中所述外部连接电极形成为通过所述半导体衬底上的第三绝缘膜。
3.根据权利要求2所述的半导体器件，其中所述第三绝缘膜的材料与所述第二绝缘膜相同。
4.根据权利要求1所述的半导体器件，其中所述支撑衬底连接部分包括
导电膜，其与所述外部连接电极连接并覆盖所述第二绝缘膜；以及
接触部分，其贯通所述第一绝缘膜和所述第二绝缘膜，到达所述衬底接触区中的所述支撑衬底。
5.根据权利要求4所述的半导体器件，其中所述导电膜包含以铝作为主要材料的金属膜。
6.根据权利要求4或5所述的半导体器件，其中所述接触部分由单个触点形成。
7.根据权利要求6所述的半导体器件，其中所述单个触点包括：
形成在接触孔侧壁上的用于所述接触的难熔金属膜；并且
所述导电膜填充形成有所述难熔金属膜的所述接触孔。
8.根据权利要求6所述的半导体器件，其中所述单个触点包括：
覆盖接触孔侧壁以用于所述接触的附加导电膜；
形成在所述接触孔侧壁上的附加导电膜上的难熔金属膜；以及
所述导电膜填充形成有所述难熔金属膜的所述接触孔。
9.根据权利要求4或5所述的半导体器件，其中所述接触部分包括：
多个以阵列形式设置的接触栓塞。
10.根据权利要求9所述的半导体器件，其中所述多个接触栓塞由钨形成。
11.一种制造半导体器件的方法，包括如下步骤：
(a)在芯片上的导电半导体衬底的器件形成区中至少形成一个所需要的元件，其中在所述芯片中通过第一绝缘膜在导电支撑衬底上形成有所述半导体衬底；
(b)形成贯通所述半导体衬底而到达所述第一绝缘膜的隔离沟槽和衬底接触区；
(c)在所述半导体衬底上形成第二绝缘膜，以填充所述隔离沟槽和覆盖衬底接触区的侧壁及底部；
(d)为所述元件形成元件接触孔以通过所述第二绝缘膜；
(e)在所述衬底接触区形成接触孔部分，以贯通所述第一和第二绝缘膜而到达所述支撑衬底；
(f)用第一导电材料填充所述元件接触孔；
(g)用第二导电材料填充所述接触孔部分；
(h)形成与所述接触孔部分连接的导电膜；和
(i)形成与所述导电膜连接的外部连接电极。
12.根据权利要求11所述的方法，其中所述(d)形成步骤和所述(e)形成步骤同时执行。
13.根据权利要求11所述的方法，其中所述(d)形成步骤包括第一曝光步骤，并且所述(e)形成步骤包括第二曝光步骤，
所述第一曝光步骤和所述第二曝光步骤是独立地执行的。
14.根据权利要求13所述的方法，其中除了所述第一曝光步骤和所述第二曝光步骤外，所述(d)形成步骤和所述(e)形成步骤同时执行。
15.根据权利要求11至14任一项所述的方法，其中所述(f)填充步骤和所述(g)填充步骤同时进行。
16.根据权利要求11至14任一项所述的方法，其中所述(e)形成步骤包括如下步骤：
在所述衬底接触区形成单个接触孔。
17.根据权利要求16所述的方法，其中所述(g)填充步骤和所述(h)形成步骤同时进行。
18.根据权利要求11至14任一项所述的方法，其中所述(e)形成步骤包括如下步骤：
在所述衬底接触区形成以阵列形式排列的多个接触孔。
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