CN102456689A - 一种衬底结构、半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种衬底结构、半导体器件及制造方法。所述衬底结构包括：半导体衬底；第一隔离区；其中所述第一隔离区包括：第一沟槽，所述第一沟槽贯穿所述半导体衬底；第一介质层，所述第一介质层填满所述第一沟槽。由于隔离区贯穿衬底，从而可以利用衬底的两个表面形成器件结构，以提高衬底的利用率并提高了器件的集成度。

Description

一种衬底结构、半导体器件及其制造方法
技术领域
本发明通常涉及半导体制造技术，具体来说，涉及一种衬底结构、半导体器件及其制造方法。
背景技术
随着半导体技术的飞速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，CMOS器件和金属连线等部件的尺寸需要进一步缩小，这需要不断提高器件的集成度。隔离是将各元件有源区域分隔开来的部件，目前，浅沟槽隔离(STI，Shallow Trench Isolation)是常用的将有源区隔开的隔离结构，这种浅沟槽隔离只从衬底的一个表面，在衬底内形成由介质材料填充的浅槽隔离，这样只能在衬底的一个表面来形成器件，不利于提高衬底的利用率以及器件的集成度。
发明内容
鉴于上述问题，本发明提供了一种衬底结构，所述衬底结构包括：半导体衬底；第一隔离区；其中所述第一隔离区包括：第一沟槽，所述沟槽贯穿所述半导体衬底；第一介质层，所述第一介质层填满所述第一沟槽。
本发明还提供了另一种衬底结构，所述结构包括：半导体衬底；第二隔离区；其中所述第二隔离区包括：第二沟槽，所述第二沟槽贯穿所述半导体衬底；第二介质层，所述第二介质层形成于所述第二沟槽的侧壁；第一散热层，所述第一散热层填满所述第二介质层内壁之间的区域。
本发明还提供了又一种衬底结构，所述结构包括：半导体衬底；第三隔离区；其中所述第三隔离区包括：第三沟槽，所述第三沟槽贯穿所述半导体衬底；第二散热层，所述第二散热层形成于所述第三沟槽的侧壁；第三介质层，所述第三介质层填满所述第二散热层的内壁之间的区域。
此外，本发明还提供了半导体器件，所述器件形成于上述任一半导体衬底结构的上表面和/或下表面上。
此外，本发明还提供了上述半导体衬底结构的制造方法，所述方法包括：A、提供半导体衬底；B、在所述半导体衬底上形成支撑层；C、形成沟槽，所述沟槽贯穿所述半导体衬底且暴露所述支撑层，以及填充所述沟槽以形成隔离区；D、去除所述支撑层。
此外，还提供了一种半导体器件的制造方法，在上述的衬底结构的上表面和/或下表面上形成半导体器件。
通过形成具有贯穿衬底的穿通隔离区的衬底结构，从而，可以利用衬底的两个表面形成器件结构，进而提高衬底的利用率并提高了器件的集成度。
附图说明
图1-16示出了根据本发明的实施例的衬底结构的各个制造阶段的结构示意图；
图17-20示出了根据本发明部分实施例的半导体器件的结构示意图。
具体实施方式
本发明通常涉及制造半导体器件的方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
参考图7，图7示出了本发明衬底结构的第一实施例，在第一实施例中，所述衬底结构包括：半导体衬底200；第一隔离区310；其中所述第一隔离区310包括：第一沟槽206-1，所述第一沟槽206-1贯穿所述半导体衬底200；第一介质层208，所述第一介质层208填满所述第一沟槽206-1。
参考图8，图8示出了本发明衬底结构的第二实施例，在第二实施例中，所述衬底结构包括：半导体衬底200；第二隔离区320；其中所述第二隔离区320包括：第二沟槽206-2，所述第二沟槽206-2贯穿所述半导体衬底200；第二介质层210，所述第二介质层210形成于所述第二沟槽260-2的侧壁上；第一散热层212，所述第一散热层212填满所述第二介质层210内壁210-2之间的区域。
参考图9，图9示出了本发明衬底结构的第三实施例，在第三实施例中，所述衬底结构包括：半导体衬底200；第三隔离区330；其中所述第三隔离区330包括：第三沟槽206-3，所述第三沟槽206-3贯穿所述半导体衬底200；第二散热层214，所述第二散热层214形成于所述第三沟槽206-3的侧壁上；第三介质层216，所述第三介质层216填满所述第二散热层214的内壁214-2之间的区域。采用本实施例，所述第三隔离区330可同时起到隔离及散热作用。
结合第一实施例，可选地，所述衬底结构还可以包括以下结构的一种或多种：第二实施例中的第二隔离区、第三实施例中的第三隔离区以及散热区，其中，所述散热区340(参考图20)包括：第四沟槽206-4，所述第四沟槽206-4贯穿所述半导体衬底200；第三散热层218，所述第三散热层218填满所述第四沟槽206-4。
结合第二实施例，可选地，所述衬底结构还可以包括以下结构的一种或多种：第一实施例中的第一隔离区、第三实施例中的第三隔离区以及上述散热区。
结合第三实施例，可选地，所述衬底结构还可以包括上述散热区。以上各实施例中，所述半导体衬底可以包括绝缘体上硅(SOI)结构，如图7所示，在另外的实施例中，衬底还可以包括硅衬底(例如晶片)，还可以包括其他基本半导体或化合物半导体，例如Ge、GeSi、GaAs、InP或SiC等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底可以包括各种掺杂配置。此外，可选地，衬底200可以包括外延层，可以被应力改变以增强性能。在以上各实施例中，其中所述第一介质层、第二介质层和第三介质层可包括绝缘材料，所述绝缘材料的例子包括氮化物、氧化物、低k介质材料或其他材料，或其组合，其中所述第一散热层、第二散热层和第三散热层包括金属材料。
以上对具有穿通隔离的半导体衬底结构进行了详细的描述，由于具有贯穿衬底的隔离区，从而，可以利用衬底的两个表面形成器件结构，进而提高衬底的利用率并提高了器件的集成度，在优选的实施例中，还可以进一步包括散热区，以提高器件的散热效果。
此外，本发明还提供了具有上述衬底结构的半导体器件，参考图17-图20，所述半导体器件300形成于上述任一实施例的衬底结构的上表面和/或下表面上，所述半导体器件可以包括晶体管、二极管或其他电学器件。所述图例仅为示例，本发明不限于此。
以上对本发明衬底结构及半导体器件的实施例进行了详细的描述，为了更好地理解本发明，下面将详细描述其实现步骤。
在步骤S01，提供半导体衬底200，参考图1。所述半导体衬底200与前述实施例中所述的相同，不再赘述。
在步骤S02，在所述半导体衬底200上形成支撑层204，如图2所示。可以通过在所述半导体衬底200上沉积氮化物或氧化物，例如SiO2或Si3N4，来形成支撑层204。在其他实施例中，所述支撑层204也可为适合的其他材料，如金属材料或异于所述半导体衬底材料的其他半导体材料等；所述支撑层204的厚度需足以承载所述半导体衬底200，作为示例，所述支撑层204的厚度可为50微米-200微米，如100微米。可以淀积工艺形成所述支撑层204。
在步骤S03，形成沟槽，所述沟槽贯穿所述半导体衬底且暴露所述支撑层，以及填充所述沟槽以形成隔离区。
具体来说，首先，可以在与所述支撑层204相对的半导体衬底200的表面上形成硬掩膜202，在本发明实施例中，可以在半导体衬底200上依次淀积垫氧化层202-1和垫氮化层202-2，如图2所示，所述垫氧化层202-1可以是二氧化硅等，一般采用热氧化的工艺形成，所述垫氮化层202-2可以是氮化硅，一般采用化学气相沉积的工艺淀积形成，而后通过掩膜进行图形化，例如RIE(反应离子刻蚀)的方法，从而形成有沟槽的硬掩膜202。而后，利用刻蚀技术，例如RIE的方法，以所述硬掩膜202为掩膜刻蚀所述半导体衬底200，并以支撑层204为停止层，形成穿通的沟槽206，参考图3。
在第一实施例中，参考图4，所述沟槽可以全部为暴露所述支撑层204的第一沟槽206-1，并采用第一介质层208填充所述第一沟槽206-1，以形成仅由第一介质层208填充的隔离区结构一310。
可选地，可以进一步进行以下步骤：进一步去除部分所述第一沟槽206-1内的第一介质层208，以恢复部分第一沟槽206-1，参考图10，在一个例子中，在恢复的所述第一沟槽206-1的侧壁上形成第二介质层210，并采用第一散热层212填充所述第二介质层210内壁210-2之间的区域，以形成具有第二介质层210侧壁及第一散热层212填充的隔离结构二320，参考图11，或者在另一个例子中，在恢复的所述第一沟槽206-1的侧壁上形成第二散热层214，并采用第三介质层216填充所述第二散热层214内壁214-2之间区域，以形成具有第二散热层侧壁214及第三介质层216填充的隔离结构三330，参考图12，或者在又一个实施例中，在恢复的所述第一沟槽206-1内填充第三散热层218，以形成散热区340。同时具有隔离区结构一310、隔离区结构二320和隔离区结构三330的衬底结构参考图13。
可选地，还可以根据需要，去除上述已形成的各隔离结构中的一部分，以恢复部分数目的第一沟槽206-1，在恢复的第一沟槽206-1中填充异于已形成的各隔离结构所需的材料，可使同一半导体衬底200上形成多种隔离区结构，或者，在使同一半导体衬底200具有隔离区结构之余，还具有散热结构，利于满足设计需要。此外，还可以通过多次掩膜、刻蚀、填充的方法来形成隔离区结构一310同隔离区结构二320、隔离区结构三330、散热区340任意结构组合的衬底结构。作为示例，在所述半导体衬底200具有隔离区结构一310、隔离区结构三330和散热区340时，可先在所述半导体衬底200中形成第一沟槽，再在所述第一沟槽中形成隔离区结构一310；继而，在所述半导体衬底200中的剩余区域中形成第三沟槽，再在所述第三沟槽中形成隔离区结构三330；最后，在所述隔离区结构一310和隔离区结构三330之外的区域中形成第四沟槽，再在所述第四沟槽中形成散热区340。所述半导体衬底200具有隔离区结构及散热区的组合时，其形成方法与之类似，不再赘述。
在第二实施例中，仅描述同第一实施例不同的地方，相同之处不再赘述。参考图5，可以形成暴露所述支撑层204的第二沟槽206-2，在所述第二沟槽206-2的侧壁上形成第二介质层210，并采用第一散热层212填充所述第二介质层210内壁210-2之间的区域，以形成具有第二介质层侧壁和第一散热层填充的隔离区结构二320。可选地，可采用与第一实施例中描述的方法类似的方法(先填充全部第二沟槽，再恢复部分数目的第二沟槽，在恢复的第二沟槽中形成其他隔离区结构或散热区；或者，分步刻蚀各沟槽，进而分步形成各隔离区结构或散热区)，进一步形成其与隔离区结构一310、隔离区结构三330、散热区340中至少一项组合而成的衬底结构，从而形成具有隔离区结构二320或隔离区结构二320同隔离区结构一310、隔离区结构三330、散热区340任意结构组合的衬底结构。
在第三实施例中，仅描述同第一实施例及第二实施例不同的地方，相同之处不再赘述。参考图6，可以形成暴露所述支撑层204第三沟槽206-3，在所述第三沟槽206-3的侧壁上形成第二散热层214，并采用第三介质层216填充所述第二散热层214内壁214-2之间的区域，以形成具有第二散热层侧壁和第三介质层层填充的隔离区结构三330。可选地，可采用与第一实施例及第二实施例中描述的方法类似的方法，可以进一步形成其与隔离区结构一310、隔离区结构二320、散热区340中至少一项组合而成的衬底结构，从而形成具有隔离区结构三330或隔离区结构三330同隔离区结构一310、隔离区结构二320、散热区340任意结构组合的衬底结构。
而后，进行平坦化处理，去除硬掩膜202及其他填充材料，直至暴露衬底。
在以上各实施例中，其中所述第一介质层、第二介质层和第三介质层包括绝缘材料，所述绝缘材料的例子包括氮化物、氧化物、低k介质材料或其他材料，或其组合，其中所述第一散热层、第二散热层和第三散热层包括金属材料。
在步骤S04，在步骤S04，去除所述支撑层204。可以利用CMP或湿法刻蚀的方法，进一步将支撑层204去除，以暴露衬底，形成衬底结构，参考图7-图9、图14-图16。所述图例仅为示例，本发明不限于此。
而后，根据需要，参考图7-图9、图17-图20，可以在上述任一衬底结构的上表面和/或下表面上形成半导体器件300，所述半导体器件可以包括晶体管、二极管或其他电学器件。所述图例仅为示例，本发明不限于此。
以上对具有穿通隔离的半导体衬底、半导体器件及其制造方法进行了详细的描述，通过形成贯穿衬底的隔离区，可以利用衬底的两个表面形成器件结构，从而提高衬底的利用率并提高了器件的集成度。此外，在优选的实施例中，还可以进一步形成散热区，以提高器件的散热性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (31)

1.一种衬底结构，所述衬底结构包括：
半导体衬底；
第一隔离区；
其中所述第一隔离区包括：第一沟槽，所述第一沟槽贯穿所述半导体衬底；第一介质层，所述第一介质层填满所述第一沟槽。
2.根据权利要求1所述的衬底结构，还包括第二隔离区，其中所述第二隔离区包括：第二沟槽，所述第二沟槽贯穿所述半导体衬底；第二介质层，所述第二介质层形成于所述第二沟槽的侧壁；第一散热层，所述第一散热层填满所述第二介质层内壁之间的区域。
3.根据权利要求1所述的衬底结构，还包括第三隔离区，其中所述第三隔离区包括：第三沟槽，所述第三沟槽贯穿所述半导体衬底；第二散热层，所述第二散热层形成于所述第三沟槽的侧壁；第三介质层，所述第三介质层填满所述第二散热层的内壁之间的区域。
4.根据权利要求1-3中任一项所述的衬底结构，还包括散热区，所述散热区包括：第四沟槽，所述第四沟槽贯穿所述半导体衬底；第三散热层，所述第三散热层填满所述第四沟槽。
5.根据权利要求1至4中任一项所述的衬底结构，其中所述第一介质层、第二介质层和第三介质层包括绝缘材料。
6.根据权利要求1至4中任一项所述的衬底结构，其中所述第一散热层、第二散热层和第三散热层包括金属材料。
7.一种半导体器件，所述半导体器件形成于如权利要求1-6中任一项所述的衬底结构的上表面和/或下表面上。
8.一种衬底结构，所述衬底结构包括，
半导体衬底；
第二隔离区；
其中所述第二隔离区包括：第二沟槽，所述第二沟槽贯穿所述半导体衬底；第二介质层，所述第二介质层形成于所述第二沟槽的侧壁；第一散热层，所述第一散热层填满所述第二介质层内壁之间的区域。
9.根据权利要求8所述的衬底结构，还包括第三隔离区，其中所述第三隔离区包括：第三沟槽，所述第三沟槽贯穿所述半导体衬底；第二散热层，所述第二散热层形成于所述第三沟槽的侧壁；第三介质层，所述第三介质层填满所述第二散热层的内壁之间的区域。
10.根据权利要求9所述的衬底结构，还包括第一隔离区，其中所述第一隔离区包括：第一沟槽，所述沟槽贯穿所述半导体衬底；第一介质层，所述第一介质层填满所述第一沟槽。
11.根据权利要求8至10中任一项所述的衬底结构，还包括散热区，所述散热区包括：第四沟槽，所述第四沟槽贯穿所述半导体衬底；第三散热层，所述第三散热层填满所述第四沟槽。
12.根据权利要求8至11中任一项所述的衬底结构，其中所述第一介质层、第二介质层和第三介质层包括绝缘材料。
13.根据权利要求8至11中任一项所述的衬底结构，其中所述第一散热层、第二散热层和第三散热层包括金属材料。
14.一种半导体器件，所述半导体器件形成于如权利要求8-13中任一项所述的衬底结构的上表面和/或下表面上。
15.一种衬底结构，所述衬底结构包括：
半导体衬底；
第三隔离区；
其中所述第三隔离区包括：第三沟槽，所述第三沟槽贯穿所述半导体衬底；第二散热层，所述第二散热层形成于所述第三沟槽的侧壁；第三介质层，所述第三介质层填满所述第二散热层的内壁之间的区域。
16.根据权利要求15所述的衬底结构，还包括散热区，所述散热区包括：第四沟槽，所述第四沟槽贯穿所述半导体衬底；第三散热层，所述第三散热层填满所述第四沟槽。
17.根据权利要求15或16中所述的衬底结构，其中所述第三介质层包括绝缘材料。
18.根据权利要求15或16中所述的衬底结构，其中所述第二和第三散热层包括金属材料。
19.一种半导体器件，所述半导体器件形成于如权利要求15-18中任一项所述的衬底结构的上表面和/或下表面上。
20.一种衬底结构的制造方法，所述方法包括：
A、提供半导体衬底；
B、在所述半导体衬底上形成支撑层；
C、形成沟槽，所述沟槽贯穿所述半导体衬底且暴露所述支撑层，以及填充所述沟槽以形成隔离区；
D、去除所述支撑层。
21.根据权利要求20所述的方法，其中所述步骤C包括：形成贯穿所述半导体衬底且暴露所述支撑层的第一沟槽，并采用第一介质层填充所述第一沟槽，以形成第一隔离区。
22.根据权利要求20所述的方法，其中所述步骤C包括：形成贯穿所述半导体衬底且暴露所述支撑层的第二沟槽，以及在所述第二沟槽的侧壁上形成第二介质层，并采用第一散热层填充所述第二介质层内壁之间的区域，以形成第二隔离区。
23.根据权利要求20所述的方法，其中所述步骤C包括：形成贯穿所述半导体衬底且暴露所述支撑层的第三沟槽，以及在所述第三沟槽的侧壁上形成第二散热层，并采用第三介质层填充所述第二散热层内壁之间的区域，以形成第三隔离区。
24.根据权利要求21所述的方法，其中所述步骤C还包括：去除部分所述第一沟槽内的第一介质层，以恢复部分第一沟槽，以及在恢复的所述第一沟槽的侧壁上形成第二介质层，并采用第一散热层填充所述第二介质层内壁之间的区域。
25.根据权利要求21所述的方法，其中所述步骤C还包括：去除部分所述第一沟槽内的第一介质层，以恢复部分第一沟槽，以及在恢复的所述第一沟槽的侧壁上形成第二散热层，并采用第三介质层填充所述第二散热层内壁之间的区域。
26.根据权利要求22所述的方法，其中所述步骤C还包括：去除部分所述第二沟槽内的第二介质层以及第一散热层，以恢复部分第二沟槽，以及在恢复的所述第二沟槽的侧壁上形成第二散热层，并采用第三介质层填充所述第二散热层内壁之间的区域。
27.根据权利要求24所述的方法，其中所述步骤C还包括：去除部分所述第一沟槽内的第一介质层和/或所述第一散热层及所述第二介质层，以恢复部分第一沟槽，以及在恢复的所述第一沟槽的侧壁上形成第二散热层，并采用第三介质层填充所述第一沟槽。
28.根据权利要求20所述的方法，在所述步骤C之后还包括步骤：去除部分沟槽内的填充物，以恢复部分沟槽，并采用第三散热层填满所述沟槽。
29.根据权利要求20-28中任一项所述的方法，其中所述第一介质层、第二介质层和第三介质层包括绝缘材料。
30.根据权利要求20-29中任一项所述的方法，其中所述第一散热层、第二散热层和第三散热层包括金属材料。
31.一种半导体器件的制造方法，包括步骤：在如权利要求20-30中任一项所述的衬底结构的上表面和/或下表面上形成半导体器件。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104355284A (zh) * 2014-10-13 2015-02-18 华东光电集成器件研究所 一种mems器件双面对通介质隔离结构及制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10546816B2 (en) * 2015-12-10 2020-01-28 Nexperia B.V. Semiconductor substrate with electrically isolating dielectric partition

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1212601A (zh) * 1997-09-25 1999-03-31 日东电工株式会社 多层布线衬底及其制造方法
CN1476073A (zh) * 2002-08-12 2004-02-18 矽统科技股份有限公司 浅沟槽隔离构造及其制造方法
US20080224257A1 (en) * 2007-03-12 2008-09-18 Denso Corporation Semiconductor device
CN101640182A (zh) * 2008-07-31 2010-02-03 中芯国际集成电路制造(北京)有限公司 形成浅沟槽隔离结构的方法及半导体器件的制造方法
CN101673701A (zh) * 2008-09-09 2010-03-17 中芯国际集成电路制造(北京)有限公司 形成浅沟槽隔离结构的方法及浅沟槽隔离结构
CN101777513A (zh) * 2009-01-09 2010-07-14 中芯国际集成电路制造(上海)有限公司 改善栅氧化层生长的方法以及浅沟槽隔离工艺的制作方法
CN101783314A (zh) * 2009-01-21 2010-07-21 台湾积体电路制造股份有限公司 形成隔离结构的方法和相应的器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144401A (en) * 1987-02-26 1992-09-01 Kabushiki Kaisha Toshiba Turn-on/off driving technique for insulated gate thyristor
JPH0254554A (ja) * 1988-08-19 1990-02-23 Fujitsu Ltd 半導体装置およびその製造方法
US5811315A (en) * 1997-03-13 1998-09-22 National Semiconductor Corporation Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure
JPH11186389A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6133610A (en) * 1998-01-20 2000-10-17 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture
US6492684B2 (en) * 1998-01-20 2002-12-10 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability
GB0022329D0 (en) * 2000-09-12 2000-10-25 Mitel Semiconductor Ltd Semiconductor device
JP3510576B2 (ja) * 2000-09-28 2004-03-29 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
GB2372631B (en) * 2001-02-22 2005-08-03 Mitel Semiconductor Ltd Semiconductor-on-insulator structure
US7820519B2 (en) * 2006-11-03 2010-10-26 Freescale Semiconductor, Inc. Process of forming an electronic device including a conductive structure extending through a buried insulating layer
US8278731B2 (en) 2007-11-20 2012-10-02 Denso Corporation Semiconductor device having SOI substrate and method for manufacturing the same
JP5438384B2 (ja) * 2009-06-05 2014-03-12 新光電気工業株式会社 樹脂基板における高周波線路構造及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1212601A (zh) * 1997-09-25 1999-03-31 日东电工株式会社 多层布线衬底及其制造方法
CN1476073A (zh) * 2002-08-12 2004-02-18 矽统科技股份有限公司 浅沟槽隔离构造及其制造方法
US20080224257A1 (en) * 2007-03-12 2008-09-18 Denso Corporation Semiconductor device
CN101640182A (zh) * 2008-07-31 2010-02-03 中芯国际集成电路制造(北京)有限公司 形成浅沟槽隔离结构的方法及半导体器件的制造方法
CN101673701A (zh) * 2008-09-09 2010-03-17 中芯国际集成电路制造(北京)有限公司 形成浅沟槽隔离结构的方法及浅沟槽隔离结构
CN101777513A (zh) * 2009-01-09 2010-07-14 中芯国际集成电路制造(上海)有限公司 改善栅氧化层生长的方法以及浅沟槽隔离工艺的制作方法
CN101783314A (zh) * 2009-01-21 2010-07-21 台湾积体电路制造股份有限公司 形成隔离结构的方法和相应的器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104355284A (zh) * 2014-10-13 2015-02-18 华东光电集成器件研究所 一种mems器件双面对通介质隔离结构及制备方法
CN104355284B (zh) * 2014-10-13 2016-06-29 华东光电集成器件研究所 一种mems器件双面对通介质隔离结构及制备方法

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