JP3699823B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 201
- 239000010410 layer Substances 0.000 claims description 158
- 239000012535 impurity Substances 0.000 claims description 141
- 239000000758 substrate Substances 0.000 claims description 89
- 238000005259 measurement Methods 0.000 claims description 48
- 239000003990 capacitor Substances 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 8
- 239000006104 solid solution Substances 0.000 claims description 8
- 239000002344 surface layer Substances 0.000 claims description 4
- 239000000872 buffer Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 description 237
- 238000000034 method Methods 0.000 description 74
- 238000004519 manufacturing process Methods 0.000 description 33
- 230000035945 sensitivity Effects 0.000 description 33
- 230000008569 process Effects 0.000 description 28
- 229910052710 silicon Inorganic materials 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 239000010703 silicon Substances 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229910052796 boron Inorganic materials 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 238000002955 isolation Methods 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 13
- 238000007254 oxidation reaction Methods 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 11
- 235000012431 wafers Nutrition 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000012937 correction Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 7
- 238000001459 lithography Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000013139 quantization Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 101100116390 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ded1 gene Proteins 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 238000000691 measurement method Methods 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- 229910015890 BF2 Inorganic materials 0.000 description 1
- 101100268668 Caenorhabditis elegans acc-2 gene Proteins 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000002484 cyclic voltammetry Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 238000003913 materials processing Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000005610 quantum mechanics Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。より具体的には、本発明は、支持基板上に絶縁膜を介して設けられた半導体層上に完全空乏化ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成してなる半導体装置に関する。
【０００２】
【従来の技術】
ＳＯＩ（Silicon on Insulator）すなわち絶縁性の基板上に形成された半導体層を用いて形成されたＦＥＴ型トランジスタは、ソース・ドレイン間の寄生容量を、バルク（bulk）の半導体基板上に形成したＦＥＴより小さくすることができることから、低消費電力デバイスあるいは高速ＣＰＵなどの高速動作回路への応用が期待されている。特に、半導体層であるＳＯＩ膜の厚さをチャネル領域の空乏層の厚さ以下にすると、チャネル領域を完全に空乏化することができる。その結果として、空乏層より厚い半導体層を用いて形成されたＳＯＩトランジスタで問題となるキンク特性や電流オーバーシュート効果などの好ましくない現象を、解消または抑制することができる。
【０００３】
このようにチャネル領域を全て空乏化することができるトランジスタ（以下、これを「完全空乏化トランジスタ」と呼ぶ）は、さらに、短チャネル効果の抑制、パンチスルー耐性の向上、サブスレッショルド係数の改善、チャネル移動度の増大などの多岐にわたる利点が得られる。
【０００４】
【発明が解決しようとする課題】
しかし、完全空乏化トランジスタには、例えば、プロセス条件のバラツキによって、チャネル領域の半導体層の不純物濃度やＳＯＩ膜厚が変化すると、しきい値が変化してしまうという問題があった。
【０００５】
このようなプロセス条件のバラツキに起因する問題に対処する方法として、従来、例えば、特開平９−３１２４０１号公報において開示されているように、ＳＯＩ層の下の絶縁層の下の支持基板にバックゲートを設け、そのバックゲートに印加する電圧を動作時と待機時とで変化させて、しきい値を制御する例が知られている。
【０００６】
しかし、この方法においては、バックゲートの電圧は、ＳＯＩ膜厚のバラツキや基板濃度のバラツキに無関係に決定される。そして、例えばＳＯＩ膜厚バラツキに対するしきい値感度を極小にするバックゲート電圧印加手段やその具体的な構成については何ら開示されていなかった。
【０００７】
つまり、従来の完全空乏化トランジスタにおける、しきい値感度を低減する手法および構造では、ＳＯＩ膜厚バラツキに対するしきい値感度を低減するためのバックゲート電圧制御について検討されてきたが、ＳＯＩ膜厚の最適値や、不純物濃度との関係については考慮されていなかった。そのため、しきい値を規定の値に設定し、かつＳＯＩ層の膜厚や不純物濃度のバラツキに対するしきい値感度を小さくすることは困難であった。
【０００８】
本発明は、かかる課題の認識に基づいてなされたものである。すなわち、その目的とするところは、ＳＯＩ層を用いた完全空乏化ＭＩＳＦＥＴトランジスタを形成してなる半導体装置において、ＭＩＦＳＥＴのチャネル不純物濃度に依存して、バックゲート電圧を変化させることによって、不純物濃度が変動しても、ＳＯＩ膜厚バラツキに対するしきい値感度をほぼ極小に保ったままで、しきい値を規定する値にできるようにする半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の骨子は、絶縁膜を介してバックゲートと対向した半導体層に、完全空乏化トランジスタを形成してなる半導体装置において、前記トランジスタのチャネル不純物濃度に応じてバックゲート電圧を制御できる制御回路を設け、不純物濃度に応じたバックゲート電圧をバックゲートに印加することを特徴とする半導体装置を提供することにある。
【００１０】
なお、完全空乏化ＳＯＩトランジスタを形成する半導体層は、規定のしきい値で、しきい値変動が小さくなるＳＯＩ膜厚に設定し、さらに、不純物濃度に関しては、半導体層の絶縁膜に接した表面がaccumulationとinversion とで決まる範囲内に、例えば中間に、設定する。ここで、規定のしきい値が異なると、それぞれしきい値変動が抑えられる膜厚が異なる。
【００１１】
本発明の半導体装置は、
第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第１の半導体層と、
前記支持基板の第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１の半導体層の不純物濃度及び厚さに応じて変化する測定信号を出力するダミー素子と、
前記測定信号に応じて前記第１のバックゲートに電圧を印加する電圧印加手段と、を備えた半導体装置であって、
前記ダミー素子は、前記チャネル領域と実質的に等しい不純物濃度を有する、前記第１の半導体層の第２の部分と、前記第２の部分に接するように形成され前記第１の半導体層と同じ導電型を持つ２つ又は４つの電極領域とを有する第１の抵抗器と、
前記第１の半導体層の第３の部分に形成され前記第１の半導体層と同じ導電型の不純物が固溶限界濃度までドープされた高濃度半導体領域と、この高濃度半導体領域上に形成された２つ又は４つの電極とを有する第２の抵抗器とを含んでいることを特徴とする。
【００１２】
また、本発明の半導体装置は、
第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の半導体層と、
前記支持基板の第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１の半導体層の不純物濃度及び厚さに応じて変化する測定信号を出力するダミー素子と、
前記測定信号に応じて前記第１のバックゲートに電圧を印加する電圧印加手段と、を備えた半導体装置であって、
前記ダミー素子は、
前記チャネル領域と実質的に等しい不純物濃度を有する、前記第１の半導体層の第２の部分と、前記第２の部分に接するように形成され、前記第１の半導体層と同じ導電型を持つ２つ又は４つの電極領域とを有する第１の抵抗器と、
前記支持基板に形成された第２のバックゲートと、前記第２のバックゲートに対向する前記第１の半導体層の第３の部分と、前記第３の部分上に堆積される第２の絶縁膜と、前記第２の絶縁膜上に形成される電極とを有し、前記第２のバックゲートと前記電極との間の静電容量を測定可能とした容量素子とを具備することを特徴とする。
【００１３】
また、本発明の半導体装置は、
第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の半導体層と、
前記支持基板の第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１の半導体層の不純物濃度及び厚さに応じて変化する測定信号を出力するダミー素子と、
前記測定信号に応じて前記第１のバックゲートに電圧を印加する第１の電圧印加手段と、を備えた半導体装置であって、
前記ダミー素子は、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第２の部分と、
前記第２の部分上に積層された第２の絶縁膜と、
前記第２の絶縁膜上に設けられた電極と、
前記電極に電圧を印加する第２の電圧印加手段と、
前記第２の部分の両側にそれぞれ接して位置するｎ＋型部分及びｐ＋型部分と、
前記第２の部分の下部に前記第１の絶縁膜を介して設けられた第２のバックゲートと、
第２のバックゲートに電圧を印加する第３の電圧印加手段とを備え、
前記第２の電圧印加手段により、前記第２の部分が完全に空乏化しない程度で前記第２の部分内に空乏層が形成されるよう前記電極に電圧を印加し、かつ前記第３の電圧印加手段により、前記第２の部分の前記第１の絶縁膜に接する界面に電荷が蓄積するよう前記第２のバックゲートに電圧を印加して、前記ｎ＋型部分と前記ｐ＋型部分間の接合容量を測定可能とする容量素子を備えることを特徴とする。
【００１４】
また、本発明の半導体装置は、
第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第１の半導体層と、
前記支持基板の第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１の半導体層の不純物濃度及び厚さに応じて変化する測定信号を出力するダミー素子と、
前記測定信号に応じて前記第１のバックゲートに電圧を印加する第１の電圧印加手段と、を備えた半導体装置であって、
前記ダミー素子は、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第２の部分と、
前記第２の部分の表面層に形成され、前記第１の半導体層と異なる導電型を有する半導体領域と、
前記半導体領域の表面に設けられた電極と、
前記第２の部分の下部に前記絶縁膜を介して設けられた第２のバックゲートと、
前記第２のバックゲートに電圧を印加する第２の電圧印加手段と、を備え、
前記第２の電圧印加手段により、前記第２の部分の前記絶縁膜に接する界面に電荷が蓄積するよう前記第２のバックゲートに電圧を印加し、前記第２の部分と前記半導体領域とで構成されるpn接合ダイオードのダイオードキャパシタンスを測定可能とする素子を具備することを特徴とする。
【００１５】
本発明の半導体装置は、
第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第１の半導体層と、
前記支持基板の前記第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第２の部分、前記第２の部分に接するように形成され前記第１の半導体層と同じ導電型を持つ２つ又は４つの電極領域、及びこれらの電極領域上に形成された電極とを有する第１の抵抗器と、
前記第１の半導体層の第３の部分に形成され、前記第１の半導体層と同じ導電型の不純物が固溶限界濃度までドープされた高濃度半導体領域及びこの高濃度半導体領域上に形成された２つ又は４つの電極を有する第２の抵抗器と、
前記第１の抵抗器の抵抗値及び第２の抵抗器の抵抗値に基づいて前記第１のバックゲートに電圧を印加する電圧印加手段と、を備えたことを特徴とする。
【００１６】
このとき前記電圧印加手段は、前記第１の抵抗器に直列接続された第３の抵抗器と、
前記第３の抵抗器の分圧抵抗によって決定される電圧をゲートに受ける直列接続されたｎ型MISFETおよびｐ型MISFETを有し出力が前記第１のバックゲートに接続されたバッファ回路と、を備えることが望ましい。
【００１７】
また、前記電圧印加手段は、前記第１の抵抗器を抵抗要素としたリング・オシレータと、
前記リング・オシレータの出力を受け、出力端が前記第１のバックゲートに接続されたチャージポンプ回路と、を備えるものであってもよい。
【００１８】
また、本発明の半導体装置は、
第１および第２のバックゲートを有する支持基板と、
前記支持基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の半導体層と、
前記支持基板の前記第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記支持基板の前記第２のバックゲートに対向して前記第１の半導体層の第２の部分上上に設けられた第２の絶縁膜と、
前記第２の絶縁膜を介して前記第２の部分上に形成された電極と、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第３の部分及び前記第３の部分に接するように形成され前記第１の半導体層と同じ導電型を持つ２つ又は４つの電極領域を有する第１の抵抗器と、
前記第２のバックゲートと前記電極間のキャパシタンスおよび前記第１の抵抗器の抵抗値に基づいて前記第１のバックゲートに電圧を印加する電圧印加手段と、
を備えたことを特徴とする。
【００１９】
また、本発明の半導体装置は、
第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の半導体層と、
前記支持基板の前記第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１のバックゲートに電圧を印加し、このバックゲート電圧を変化させることができる第１の電圧印加手段と、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第２の部分と、
前記第２の部分上に積層された第２の絶縁膜と、
前記第２の絶縁膜上に設けられた電極と、
前記電極に電圧を印加する第２の電圧印加手段と、
前記第２の部分の両側にそれぞれ接して位置するｎ＋型部分及びｐ＋型部分と、
前記第２の部分の下部に前記第１の絶縁膜を介して設けられた第２のバックゲートと、
前記第２のバックゲートに電圧を印加する第３の電圧印加手段とを備え、
前記第２の電圧印加手段により、前記第２の部分が完全に空乏化しない程度で前記第２の部分内に空乏層が形成されるよう前記電極に電圧を印加し、かつ前記第３の電圧印加手段により、前記第２の部分の前記第１の絶縁膜に接する界面に電荷が蓄積するよう前記第２のバックゲートに電圧を印加して、前記ｎ＋型部分と前記ｐ＋型部分間の接合容量を測定可能とし、前記接合容量に基づいて前記第１のバックゲートに印加する電圧を変化させることを特徴とする。
【００２０】
前記第１のMISFETは、リセスゲート構造を有するMISFETであることが望ましい。
【００２３】
【発明の実施の形態】
本発明によれば、ＳＯＩ層の膜厚を、しきい値変動が小さくなる膜厚に設定する。さらに、ダミー素子を用いてチャネル領域の不純物濃度を測定し、その測定値に基づいてバックゲート電圧を調節することにより所望のしきい値を維持することができる。よって、完全空乏化トランジスタで問題となるＳＯＩ膜厚や不純物濃度のバラツキに対するしきい値感度をほぼ最小に保ったままで、かつしきい値を所望の値にすることが可能である。
【００２４】
以下に図面を参照しつつ本発明の実施の形態について説明する。なお、以下の説明では、ｎ型ＭＯＳＦＥＴを例に挙げて説明する。また、ＳＯＩ層の素子分離のパターン形状については、本発明においては本質的ではないので特に触れない。
【００２５】
図１は、本発明の第１の具体例に係わる半導体装置を表す要部断面図である。すなわち、同図において、６はゲート電極、７はソース・ドレイン領域、２は支持基板、３は絶縁膜、４はチャネル領域、５はゲート絶縁膜、８は絶縁膜、９は制御回路、１０は可変電源（例えば出力電流または電圧を制御入力の電圧または電流によって制御する電源）、そして１１はバックゲートを表す。
【００２６】
その具体的な構成例について説明すれば、以下の如くである。すなわち、シリコンからなる支持基板２の主面上に、例えば厚さ１０ｎｍ〜１μｍのシリコン酸化膜やシリコン窒化膜からなる絶縁膜３が形成され、この絶縁膜３上に膜厚ｔsi、ボロンまたはインジウムなどのｐ型不純物濃度ＮA を有するシリコンなどからなるチャネル領域４が形成されている。膜厚ｔsiは、例えば１ｎｍ〜５００ｎｍとし、不純物濃度ＮAは、例えば１０16〜１０19ｃｍ-3とすることができる。
【００２７】
このチャネル領域４の上に、ゲート絶縁膜５を介して、ゲート電極６が形成されている。ゲート絶縁膜５の材料としては、例えば、シリコン酸化膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜などを用いることができ、その厚さは１ｎｍ〜２００ｎｍとすることができる。ゲート電極６の材料としては、例えば、多結晶シリコン、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタンナイトライド（ＴｉＮ）などを用いることができ、その厚さは１０ｎｍ〜１μｍとすることができる。
【００２８】
そして、このゲート電極６は、その側壁を例えばシリコン酸化膜、シリコン窒化膜からなる絶縁膜８で覆われて絶縁されている。チャネル領域４の両側には、ｎ型不純物となる砒素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）などを、例えば１０18〜１０21ｃｍ-3添加したソース・ドレイン領域７が形成されている。ここでチャネル領域４は、チャネル領域４と絶縁膜５との界面に反転層が形成された状態で完全に空乏化しており、完全空乏化トランジスタＦＥＴ１を形成している。
【００２９】
一方、制御回路９は、後に詳述するように、半導体層、特にチャネル領域４における不純物濃度ＮA を測定する図示しないダミー素子からの電圧、電流、容量または抵抗値の情報を入力して最適なバックゲート電圧値を算出し、それに対応する制御信号を出力する。可変電源１０は、制御回路９から出力された制御信号に基づいて所定のバックゲート電圧をバックゲート１１に印加する。
【００３０】
次に、図１に示した半導体装置の製造工程を説明する。ここでは、支持基板２としてシリコン基板、絶縁膜３としてシリコン酸化膜、そしてチャネル領域４やソース・ドレイン領域７としてシリコンからなるＳＯＩ層をそれぞれ用いることとする。このようなＳＯＩ基板の作成方法としては、片面を酸化した２枚のシリコン基板を酸化膜面を密着させ１０００〜１２００℃で熱処理して張り合わせる方法を用いることができる。または、シリコン基板に酸素イオンを、加速電圧１６０ｋｅＶドーズ量１．５〜３．０×１０18ａｔｏｍ／ｃｍ2 程度の条件でイオン注入し、１３００〜１３５０℃で熱処理することにより、埋め込み酸化膜３を形成する方法でもよい。
【００３１】
絶縁膜３上の半導体層は、ポリッシングやイオンエッチング、あるいはウェットエッチングにより薄膜化し、４０ｎｍ〜１μｍの厚さの均一なＳＯＩ膜を形成する。
【００３２】
次に、バックゲート１１として、リソグラフィとイオン注入により支持基板２に不純物添加領域を形成する。すなわち、リソグラフィによりＭＩＳＦＥＴトランジスタを形成する領域の絶縁膜３を介して支持基板２へ例えば、燐（Ｐ）またはヒ素（Ａｓ）を、加速電圧５０〜７００ｋｅＶ、ドーズ量１×１０13〜１×１０16ａｔｏｍ／ｃｍ2 程度の条件で注入することにより、バックゲート１１を形成することができる。但し、このようなバックゲート１１の形成工程は、絶縁膜３やＳＯＩ層４の形成よりも前に行うようにしても良い。
【００３３】
次に、チャネル領域４の不純物濃度が１×１０16ｃｍ-3〜１×１０19ｃｍ-3の範囲になるようにイオン注入する。
【００３４】
この後、ゲート酸化膜５を形成し、さらにゲート電極６や絶縁膜８を形成することにより、ＭＩＳＦＥＴ１の要部が完成する。
【００３５】
以上説明した製造工程においては、特に、完全空乏化ＳＯＩトランジスタでしきい値を−０．１〜０．４Ｖの範囲に設定するために、チャネル層４のＳＯＩ膜厚、不純物濃度をそれぞれ４０ｎｍ〜１μｍ、３×１０16ｃｍ-3〜３×１０17ｃｍ-3の範囲とすることが望ましい。
【００３６】
次に、本発明の半導体装置におけるチャネル領域４のＳＯＩ膜厚ｔsi、不純物濃度ＮA 、そしてバックゲート電圧ＶG2の最適範囲について説明する。
【００３７】
図２は、本発明者の計算により得られた完全空乏化ＦＥＴのＳＯＩ層としきい値との関係を表すグラフ図である。ここでは、絶縁体基板３として膜厚８０ｎｍのシリコン酸化膜、バックゲート１１に１×１０20ｃｍ-3のｐ型Ｓｉ基板、ゲート電極６として１×１０20ｃｍ-3のｎ型ポリシリコン（多結晶シリコン）、そしてゲート酸化膜５としてシリコン酸化膜３ｎｍからなるｎ型ＭＯＳＦＥＴをモデルとした。そして、バックゲート電圧を０Ｖ、チャネル領域４の不純物濃度１×１０17ｃｍ-3とした時の、チャネル領域４の膜厚すなわちＳＯＩ膜厚ｔsiとしきい値Ｖthの関係を図２において実線で示した。
【００３８】
このグラフ図に示した関係の算出にあたっては、完全空乏化トランジスタのしきい値を表す式として文献（“Electrical characterization of Silicon-on-Insulator Materials and Devices ”Sorin Cristloveanu and Sheng S.Li 著、Kluwer Academic Publishers, (1995)）に記載されているものと同様の式を用い、さらに表面量子効果として文献（M.J.van Dort, P.H.Woerlee, A.J.Walker, C.A.H.Juffermans and H.Lifka: IEDM91 p495, (1991)）、（J.W.Slotboom and H.C.de Graaff, IEEE trans. Electron Devices, vol.ED-24, No.8,pp.1123-1125,(1977) ）、（「デバイス物理のための量子力学」David K.Ferry 著、長岡洋介他訳、丸善、（１９９６））に記載されているものを考慮した。
【００３９】
図２からわかるように、トランジスタのしきい値は、チャネル領域４の膜厚ｔsiに対して、極小値（図２中の矢印）を有する。この極小値の付近においては、膜厚ｔsiの変化に対して、しきい値の変化量が最小となる。つまり、ＳＯＩ層の膜厚のバラツキに対する、しきい値感度は極めて小さくなる。
【００４０】
また、バックゲート電圧を印加することにより、チャネル領域４のうちの絶縁膜３に接した表面の電子状態が蓄積（図２中の破線Ｖth1,ac2 ）、または反転（図２中の破線Ｖth1,inv2）となる範囲内で、しきい値を変えることができる。従って、所定のバックゲート電圧を印加することにより、しきい値を制御して、設定したいしきい値が図２での極小値と一致するようにチャネル領域４の膜厚を形成した完全空乏化トランジスタは、設定した値でＳＯＩ膜厚バラツキに対するしきい値感度をほぼ最小とすることができる。
【００４１】
次に、図２に示したようなＳＯＩのしきい値の計算方法について詳細に説明する。以下の説明では、まず、古典論モデルに基づく計算方法について説明し、次にチャネル反転層の表面量子化の効果の補正を加えた計算方法について説明する。
【００４２】
まず、バックゲート電圧を印加できる完全空乏化トランジスタにおいては、しきい値は、チャネル領域４の絶縁膜３に接した表面における電子状態に依存する。そして、絶縁膜３に接したチャネル領域４の表面の状態はバックゲート電圧により、蓄積状態から反転状態まで変化させることが可能である。
【００４３】
この時のゲート電圧ＶG1と表面ポテンシャルとの関係は次式で表される。
【００４４】
【数１】
ここで、Φs1、Φs2はそれぞれチャネル領域４のゲート絶縁膜５に接した表面、絶縁膜３に接した表面でのフェルミポテンシャル、ΦMs1 はゲート絶縁膜５側のゲート電極６との仕事関数の差、ＱOX1 はゲート絶縁膜５中の固定電荷密度、ＣOX1 はゲート絶縁膜５のキャパシタンス、Ｑinv1はチャネル領域４におけるチャネルの反転層電荷を表す。また、Ｑdep1はチャネル領域４での空乏層電荷を表し、電子の電荷量ｑ、チャネル領域４の不純物濃度ＮA 、チャネル領域４の膜厚ｔsiを用いて−ｑＮAtsiで表される。また、フェルミポテンシャルΦpは、シリコンの真性キャリア密度ｎi、ボルツマン定数ｋ、温度Ｔ、電子の電荷量ｑを用いて、Φp ＝（ｋＴ／ｑ）ln（ＮA ／ｎi ）と表され、また、Ｃsi＝εsi／ｔsiである（εsiはシリコンの誘電率）。
【００４５】
完全空乏化トランジスタのしきい値Ｖthは、絶縁膜３に接した側のチャネル領域４の表面の電子状態によって以下のように場合分けして表すことができる。なお、ＶG1＝Ｖthとなる時の表面ポテンシャルΦsiとチャネルの反転層電荷Ｑinv1は、ゲート電圧がしきい値である条件からそれぞれΦsi＝２ΦF 、Ｑinv1＝０となる。
【００４６】
▲１▼back surfaceが蓄積（accumulation）した時は、Φs2＝０より
【００４７】
【数２】
ここでＶth1,acc2の添字である「１」と「２」は、チャネル領域４のゲート絶縁膜５と接する表面、絶縁膜３と接する表面での状態をそれぞれ表す。式（２）の場合は、絶縁膜３に接したチャネル領域４の表面が蓄積状態である場合を示している。
【００４８】
▲２▼back surfaceが反転（inversion）した時は、Φs2＝２ΦF より
【００４９】
【数３】
▲３▼back surfaceが空乏（depletion）した時は、そのポテンシャルは蓄積時と反転時の中間となり、Φs2はバックゲート電圧ＶG2に依存する。この時、絶縁膜３と接したチャネル領域４の表面が蓄積、反転した時のバックゲート電圧ＶG2をそれぞれＶG2,acc、ＶG2,invとすると、ＶG2,acc＜ＶG2＜ＶG2,invの条件を満たす。さらに、チャネル領域４の容量Ｃsi、および絶縁膜３の容量ＣOX2 が直列に接続されているから、Φs2は、
【００５０】
【数４】
と表される。よってしきい値は次式で表される。
【００５１】
【数５】
ここでＶG2,accは絶縁膜３について表面と対称であると考えて、Φs1＝２ΦF 、Φs2＝０の条件から以下のようになる。
【００５２】
【数６】
図３は、式（２）〜（５）により、チャネル領域４の不純物濃度ＮA＝１×１０17ｃｍ-3、ＳＯＩ膜厚ｔsi＝６０ｎｍ、ΦMs1 ＝−１Ｖ、ＱOX1 ＝ＱOX2＝０の場合について計算したバックゲート電圧に対するしきい値の関係を表したグラフである。完全空乏化トランジスタにおいて、チャネル領域４の絶縁膜３に接する表面での電子状態が、反転または蓄積になると、その表面でのポテンシャルΦs2は一定となる。このため、それ以上のバックゲート電圧を印加してもしきい値はバックゲート電圧に依存せず一定値となる。つまり、完全空乏化トランジスタのしきい値は、チャネル領域４の絶縁膜３に接した表面の電子状態が、蓄積した時のしきい値と反転した時のしきい値の範囲内に限定される。
【００５３】
図４は、チャネル領域４の不純物濃度を１×１０17ｃｍ-3としたときの、式（２）〜（５）の古典論モデルを用いて計算したしきい値のチャネル領域４のＳＯＩ膜厚の依存性を示したグラフである。同図においては、Ｖth1,acc2を破線、Ｖth1,inv2を点線で、そしてＶG2＝０ＶにおけるＳＯＩ膜厚に対するしきい値を実線で示している。Ｖth1,acc2、Ｖth1,inv2はＶG2に依存せずチャネル領域４の膜厚により決まる。一方Ｖth1,dep12 はバックゲート電圧ＶG2によりしきい値が変化する。図４からわかるように、古典論モデルでのＶth1,dep12 はＳＯＩ膜厚が薄くなるとＳＯＩ空乏層に含まれる空乏層電荷（−Ｑdep1）が減少するため線形に減少する。
【００５４】
次に、以上説明した古典論モデルにチャネル反転層の表面量子化補正を加えた場合について説明する。このような表面量子化補正によるしきい値変化は解析的に求めることができる。ここで、表面量子化補正は、表面ポテンシャルの表面バンド曲がりの増加量ΔΨｓと反転層容量によるゲート容量の減少を考慮した。
【００５５】
表面ポテンシャルの表面量子化補正による表面バンド曲がりの増加量は、
【００５６】
【数７】
で表される。この式に２ΦF を加えたものをゲート電圧がしきい値である時の表面ポテンシャルΦs1とした。
【００５７】
図５は、表面量子化補正を説明するためのバンド図である。
【００５８】
式（６）は、図５に示したように伝導帯Ｅc から最低エネルギー準位Ｅo へのシフトＥo−Ｅc 、高濃度のチャネル不純物添加によるバンドギャップの縮小（bandgap narrowing）効果ΔＥg 、そして量子論による表面電荷密度の最大となる位置のシフトΔｚによる表面電位の変化ＥｓΔｚから構成されており、それぞれの項は以下のように表される。
【００５９】
最低エネルギー準位Ｅo へのシフトＥo−Ｅcは、
【００６０】
【数８】
ここでＥsは表面電界を表し、
【００６１】
【数９】
と表される。
【００６２】
また、高濃度のチャネル不純物添加によるbandgap narrowing効果ΔＥg は、
【００６３】
【数１０】
ＥsΔｚの近似式は、
【００６４】
【数１１】
と表される。
【００６５】
また、有効界面量子効果により、反転層電荷の中心がＳi膜とＳiＯ2膜との界面からΔｚだけ離れているから、ゲート酸化膜容量ＣOX1は、ＣOX1 ＝εOX／（ｔOX1＋εSi／εOXΔｚ）と表される。
【００６６】
以上説明したように量子補正を考慮して得られた、チャネル領域４のＳＯＩ膜厚に対するしきい値の依存性が図２である。図２からわかるように、バックゲート電圧を一定とし、チャネル領域４の膜厚を変化させた場合には、しきい値が極小値（図２中の矢印）を取る。そしてさらにチャネル領域４の膜厚が薄くなるとしきい値は増加する。これは、バックゲート電圧が一定の条件でチャネル領域４の膜厚が薄くなるとＳiとＳiＯ2との界面の電界Ｅsが大きくなるために、量子準位のエネルギーが大きくなり、表面が反転するのにより大きなゲート電圧が必要となるからである。
【００６７】
このように、量子補正を考慮した計算を用いることによって、チャネル領域４の膜厚バラツキに対し、しきい値感度が極小となるチャネル領域４の膜厚が存在することが説明される。
【００６８】
図６は、図２と同一のＦＥＴのモデルにおいて、図２でしきい値が極小となるチャネル領域４のＳＯＩ膜厚ｔSiと印加するバックゲート電圧ＶG2とを、チャネル領域４の不純物濃度ＮAに対して示したグラフである。ここでは、しきい値の設定値がそれぞれ０．１Ｖ、０．２Ｖ、０．３Ｖの場合について示した。
【００６９】
図６からわかるように、しきい値が設定した値となり、かつ膜厚バラツキに対するしきい値感度が最小となるＳＯＩ膜厚ｔSiは、チャネル領域４の不純物濃度ＮAに対する依存性が低いことが、本発明者の詳細な検討により新たに明らかとなった。つまり、ＳＯＩ膜厚ｔSiの最適値は、不純物濃度ＮAに対してあまり変化せず、ほぼ一定の値をとる。
【００７０】
また、設定するしきい値が異なると、ＳＯＩ膜厚のバラツキに対するしきい値感度がほぼ最小となるＳＯＩ膜厚ｔSiは異なることがわかった。ここで、ｔSiの最適値としきい値Ｖthとの関係は、ｔSi＝２５０Ｖth 2−２７５Ｖth＋１０５（ｎｍ）で、Ｖthが０ボルト以上０．５ボルト以下は近似できる。よって、Ｖthが任意の値でも、ｔSiの最適値を求めることができる。
また、しきい値が設定した値となるために必要なバックゲート電圧ＶG2は、チャネル領域４の不純物濃度ＮAに対して、ほぼ線形に増加することが新たに明らかになった。
【００７１】
従って、設定したいしきい値に応じて図６にもとづいて決定したＳＯＩ膜厚ｔSi、不純物濃度ＮAで作成した場合には、不純物濃度ＮAが例えばプロセスのバラツキ等で所望の値からずれたとしても、チャネル領域４の不純物濃度を測定し、それに応じて、しきい値が設定した大きさとなるのに必要なバックゲート電圧を印加することにより、ＳＯＩ膜厚に対するしきい値感度が最小で、且つ設定したしきい値を有する半導体装置を実現することができる。
【００７２】
ここで、膜厚バラツキに対するしきい値感度がほぼ最小となるＳＯＩ膜厚が、チャネル領域４の不純物濃度ＮAに対してほぼ一定となるのは、式（６）の量子力学補正項がｔSiに強く依存し、ＮAにはあまり依存しないこと、および、式（５）の空乏層電荷のＱdep1が、ＮAが変化してもＶG2を変化させることによりほぼ補償することができることによる。
【００７３】
この特徴により、もちろん、チャネル領域４の濃度分布が均一でなく所定の不純物プロファイルを有するような場合でも、式（２）でＱdep1／２ＣOX1が２ΦFよりも小さい場合には、上記の不純物濃度ＮAに対してしきい値感度がほぼ一定となる特徴は維持される。
【００７４】
また、図７に示したような、ＬＯＣＯＳ犠牲酸化などの方法により形成されたリセス（Recess）ゲート構造を有するＭＩＳＦＥＴの場合には、ＬＯＣＯＳ端部のバーズビークにより、チャネル領域４の膜厚が一定でない場合が多い。すなわち、チャネル領域の膜厚は、ソース・ドレイン寄りで厚く、中央付近で薄くなる。
図８は、ＬＯＣＯＳ犠牲酸化法によるリセス型ゲート構造の製造工程を表す概略工程断面図である。例えば、厚さ２０ｎｍ〜１μｍのシリコンなどのＳＯＩ層４の上に、厚さが５〜１００ｎｍ程度のシリコン酸化膜１４を形成し、その上に例えば膜厚が５０〜２００ｎｍのシリコン窒化膜からなる酸化防止膜２０を堆積する。次に、図８（ａ）に示したように、熱酸化法により、ＬＯＣＯＳを形成する。さらに、図８（ｂ）に示したように、酸化防止膜２０をマスクとしてＬＯＣＯＳ酸化膜をイオンエッチングし、ゲート形成領域を形成する。この方法によると、ゲート電極をセルフアラインに形成できるが、ＬＯＣＯＳのバーズビークがゲート形成領域に残るために、チャネル領域のＳＯＩ膜厚が図示したように不均一になりやすい。このようにチャネル領域の膜厚が不均一になると、しきい値の安定性が劣化して問題となる。
【００７５】
これに対して、本発明によれば、チャネルの膜厚が均一でない場合にも、例えばチャネルの中央部のＳＯＩ膜厚で、所定のしきい値に対して膜厚ばらつきに対するしきい値感度が最小となるようなＳＯＩ膜厚を設定すれば、所望のしきい値を安定して得ることができる。従って、チャネル領域のＳＯＩ膜厚が、図２または図６に示したような最適膜厚となるように、チャネル中央付近と端部でのＳＯＩ膜厚の不均一性が例えば２０％以内に収まるように、ＬＯＣＯＳ酸化を行うと、所望のしきい値を得ることができる。
【００７６】
ここで、チャネル領域４の不純物濃度ＮAの測定箇所は、必ずしもＭＩＳＦＥＴのチャネル領域４そのものである必要はなく、ＭＩＳＦＥＴのチャネル領域と同一の不純物濃度を有する領域であればよい。例えば、複数のＭＩＳＦＥＴを集積した集積素子を製造する際には、その集積素子のいずれかの箇所で測定しても良い。また、ウェーハ上に複数の集積素子を作成する場合に、ウェーハ内での不純物濃度の均一性が良好であれば、ウェーハのいずれかの箇所で測定しても良い。さらに、このようなウェーハを複数枚同時にプロセスする、いわゆる「バッチ処理」の製造プロセスにおいて、バッチ内のウェーハ毎の不純物濃度の変動が小さい場合には、バッチ毎にいずれかのウェーハで測定を行えば良い。
【００７７】
このようにして、チャネル領域４の不純物濃度を測定し、設定するしきい値にするためのバックゲート電圧を決定すれば、このしきい値でトランジスタを用いる限りバックゲート電圧を変更する必要はない。つまり、バックゲート電圧が決まった後は、制御回路は必ずしも必要としない。そのため、チャネル領域４の不純物濃度測定を行い、本発明に必要なバックゲート電圧を求めれば、バックゲートに印加する可変電源を必要な電圧を出力するよう設定するだけでよい。
【００７８】
ここで、チャネル領域４の不純物濃度の測定には、例えば、文献（“Materials Processing Theory and Practice volume.2-impurity doping processes in silicon”：F.F.Y.Wang著，North Holland Publishing Company(1981)）に紹介されているような測定手法を用いればよい。以下に、不純物濃度測定を含めた構成例を示す。
【００７９】
図９は、本発明の半導体装置の第２の具体例を表す概略断面図である。なお、同図においては、図１と同一の部分には、同一符号を付し、その詳しい説明は省略する。
【００８０】
図９において、４ａはダミー領域、１２は素子分離領域、１３は高濃度半導体領域、１８は電極領域、そして１９はメタルプラグを示している。ダミー領域４ａは、チャネル領域と同一の条件で作成された半導体領域である。高濃度半導体領域１３は、例えば、ｐ型のドーパントが固溶限界までドーピングされた半導体領域である。
【００８１】
また、バックゲート１１は、支持基板２内に形成された導電性領域であり、例えば支持基板２をｐ型Ｓiとし、バックゲート１１をｎ型Ｓiとすることによって、それぞれ別の電圧が加えられるようにすることが望ましい。また、バックゲート１１は、しきい値を制御するＦＥＴの直下に形成し、不純物濃度を測定するダミー領域４ａの下には形成しない。これは、バックゲート１１に印加する電圧によってダミー領域４ａの空乏層厚さが変化するのを防ぐためである。
【００８２】
以下に、チャネル領域４の不純物濃度と膜厚を測定する方法について説明する。
図９において、回路９、９ａは制御回路で、回路９ａでは固溶限界で形成された高濃度半導体領域１３の抵抗を測定して、ＳＯＩ膜厚を求め、回路９へ出力する。回路９ではダミー領域４ａの両端の抵抗１８−４ａ−１８を測定し、回路９ａより入力されたＳＯＩ膜厚データを用いてチャネル領域４の不純物濃度を求める。このようにして求めた不純物濃度より、所望のしきい値を得るために必要なバックゲート電圧の値を求め、電源１０へ出力する。
【００８３】
図９の構成例では、トランジスタＦＥＴ１のチャネル部分と同じ不純物添加を行ったダミー領域４ａに接するように半導体層と同じ導電性をもつ例えばｐ+型の電極領域１８を形成している。そして制御回路９では、電極領域１８と１８との間の抵抗を測定する。ここで、抵抗率ρは、抵抗をＲ、電極領域１８の間隔をＬ、幅をＷ、そしてＳＯＩ膜厚をｔSiとすると、ρ＝ＷｔSiＲ／Ｌと表される。このようにして、抵抗率ρが得られれば、チャネル領域４の不純物濃度ＮAは、例えば、アービン曲線より求めることができる。
【００８４】
一方、ＳＯＩ膜厚ｔSiについては、高濃度半導体領域１３から求めることができる。すなわち、図９に示したように、シリコン中にホウ素（Ｂ）などが固溶限界の濃度までドープされたｐ+型の高濃度半導体領域１３において、この半導体領域１３の抵抗を求める。この高濃度半導体領域１３の抵抗から、抵抗率ρを求めることができ、さらに、不純物濃度は固溶度で定まる値となっているので、ｔSiとＮA とを分解することができる。よって、高濃度半導体領域１３における抵抗を測定することで半導体層の膜厚を求めることができる。
【００８５】
以上の手法により得られたＳＯＩ膜厚ｔSiを前述の式に代入することでチャネル領域４における不純物濃度ＮAを求めることができる。本構成例では、ＭＩＳＦＥＴ１を形成するのと同じプロセスでＮA測定領域を形成できる。
【００８６】
ここで、回路９、回路１０の具体例としては、例えば、ｈａｌｆ−Ｖdd回路や基板バイアス回路などを挙げることができる。
図１０は、ｈａｌｆ−Ｖdd回路を用いた実施例を表す概略回路図である。ＶB2は例えば、０Ｖとなる電圧であり、ＶB1は例えばＶDDとなる電圧であり、ＶB1＞ＶB2となっている。図１０の１８−４−１８の抵抗器は図９のダミー領域４ａにおいて形成された抵抗測定装置１８−４−１８であり、Ｒ１はダミー領域４ａが設定した不純物濃度で形成されたときの抵抗値と同じ抵抗値を有する抵抗器である。またトランジスタＱ３、Ｑ４はＱ１、Ｑ２よりも幅広く形成され、電流バッファとなっている。さらにＲ１および１８−４−１８のコンダクタンスはＱ１またはＱ２のトランスコンダクタンスよりも十分小さいとする。不純物濃度が変動したとき、１８−４−１８の抵抗が変化するため、抵抗分割によって、それにより出力される電圧も変化し、１８−４−１８抵抗が大きくなると出力は小さく、また１８−４−１８抵抗が小さくなるとノードＶoの電圧は大きくなる。この出力ノードＶo は電圧と等しくなるように、バックゲート１１に接続されるノードの電圧Ｖ1 が定まる。よって抵抗測定装置の抵抗の変化によりバックゲート電圧を変化することができる。ここで、ＳＯＩ膜厚ｔSiの変化の影響は、ＶB1を変化させることによって取り除くことができる。
【００８７】
また、図１１（ａ）（ｂ）は、基板バイアス回路による実施例を表す概略回路図である。すなわち、リング・オシレータ中に１８−４−１８抵抗器を設け、ダミー領域４ａの不純物濃度が変化すると、抵抗が変わるためにリング・オシレータの周波数が変化する。この周波数変化によって、チャージポンプ回路の励起回数が変化し、バックゲートへ供給される電流が変化し、バックゲート電圧を変化させることができる。
【００８８】
次に、図９の半導体装置の製造工程について説明する。
図１２〜図１４は、図９の半導体装置の要部製造工程を表す工程断面図である。まず、図１２に示したように、バックゲート１１を形成する。具体的には、ＳＯＩウェーハ上にレジストマスク１５を形成し、チャネル領域４と絶縁膜３を介してシリコンなどの支持基板２にホウ素などの不純物をイオン注入する。このようにして、例えば１×１０17ｃｍ-3から１×１０20ｃｍ-3の不純物濃度からなるｐ型のバックゲート１１を形成することができる。
【００８９】
ここで、チャネル領域４、ダミー領域４ａは、図１に関して前述したような方法により形成することができる。なお、ダミー領域４ａチャネル領域４における不純物濃度を測定するための領域である。従って、製造工程においてはチャネル領域４と同時に同じ条件で作成することが望ましい。
【００９０】
次に、図１３に示したように素子分離領域１２を形成し、リソグラフィによりゲート長Ｌからなるゲート電極を６、６ａを形成する。さらに、ゲート電極の上に絶縁膜８、８ａを形成する。
【００９１】
次に、図１４に示したように、電極領域を形成する。具体的には、ＭＩＳＦＥＴを形成する領域をレジストマスク１５でマスキングし、例えばホウ素をゲート電極６の両脇にドーズ量１０13〜１０16ｃｍ-2でイオン注入することにより、ｐ型の電極領域１８を形成する。
【００９２】
この電極領域１８を形成する工程は、ｐ型ＭＩＳＦＥＴのソース・ドレインを形成する時に同時に行うこともできる。つまり、ゲート電極の形成工程の後、例えばホウ素をイオン注入することによりゲート電極がマスクとなりｐ型の電極領域１８とソース・ドレイン領域７とを同時に形成することができる。
【００９３】
さらに、電極領域１８を形成した領域とは異なる領域に、例えばホウ素を半導体層の固溶限までイオン注入した高濃度半導体領域１３を形成する（図１４）。この高濃度半導体領域１３は、先の電極領域１８やソース・ドレイン領域７を形成するイオン注入により同時に形成することができる。つまり、ゲートを形成しない領域を設け、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域の形成ためのイオン注入を実施する時、例えばホウ素をシリコンの固溶限の不純物濃度まで注入することにより高濃度半導体領域１３も形成することができる。
【００９４】
次に、図９に示したようにバックゲート１１へのコンタクト１９を形成する。具体的には、素子分離領域１２の上から、例えばイオンエッチングによりコンタクトホールを形成し、さらに例えばタングステン（Ｗ）などの電極材料を堆積することにより、メタルコンタクト１９を形成することができる。このメタルコンタクト１９を形成する工程は、図９に示した抵抗測定領域のメタルコンタクトや、ゲート・ソース・ドレイン電極への図示しないコンタクト形成と同時に行うこともできる。これらのコンタクトホール形成する際に、シリコン酸化膜とシリコンのエッチングの選択比の大きいガスを用いてイオンエッチングすることにより、コンタクトホールの深さの異なる領域も同時にエッチングすることができる。
次に、ＳＯＩ膜厚ｔSiを求めるための別の構成例について説明する。
【００９５】
図１５は、本発明の半導体装置の第３の具体例を表す概略断面図である。同図の構成においては、ＭＩＳＦＥＴトランジスタ１とは別に、ダミー領域４ｂが形成され、そのダミー領域４ｂの上下にゲート電極６ｂとバックゲート１１ａとが設けられている。そして、これらの電極間のキャパシタンスの容量を測定する。ここでバックゲート１１ａは、バックゲートの表面半導体層に表面空乏化が生じないように充分、例えば１０18ｃｍ-3以上に不純物添加することが望ましい。また、電極６ｂおよび電極１１ａは、ダミー領域４ｂが完全に空乏化し、その表面に反転層が生じないようにすることが望ましい。
【００９６】
このような条件で測定したキャパシタンスＣtotalは、ゲート絶縁膜５、ダミー領域４ｂ、および絶縁膜３のキャパシタンスを直列したものと等しい。従って、ゲート絶縁膜５およびダミー領域４ｂ（すなわちチャネル領域４）の誘電率をそれぞれεOX、εSi、ゲート絶縁膜５、ダミー領域４ｂ、絶縁膜３の膜厚をそれぞれ、ｔOX、ｔSi、ｔboxとすると、キャパシタンスは
【００９７】
【数１２】
であらわされる。よって、ゲート絶縁膜５の膜厚ｔOXと絶縁膜３の膜厚ｔboxが求められ、ゲート絶縁膜５、および絶縁膜３のキャパシタンスが既知であればダミー領域４ｂ（すなわちチャネル領域４）の膜厚ｔSi＝εSi／Ｃtotal−εSi（ｔOX＋ｔbox）／εOXを算出することができる。
【００９８】
また、後に詳述する図１８に表した半導体装置の図中の左側に形成したダミー素子を用いてｔSiを求めることもできる。すなわち、図１８において、ｎ＋層１６とバックゲート１１ｂとの間の容量Ｃtotalを測定する。ここで、１０ｂの電圧源は、ゲート絶縁膜５ｂとＳＯＩ層４ａとの界面とに反転層が形成されるだけ十分に電圧が印加されているとする。また、バックゲートに十分な電圧を印加することにより、ダミー領域４ａのバックゲート側が空乏化するようにした条件では、測定容量Ｃtotalは、
【００９９】
【数１３】
で表される。よって、ｔboxが既知であればｔSiを算出できる。この方法によれば、ｔoxがばらついても正確にｔSiを算出することができる。
【０１００】
また、抵抗率を求める方法としては、電圧電流端子を分離した４端子法を用いても良い。この方法の場合には、電極のコンタクト抵抗による誤差を低減できるという利点がある。
【０１０１】
次に、図１５に示した半導体装置の製造方法について説明する。
図１６、図１７は、図１５の半導体装置の要部製造工程を表す概略工程断面図である。ＭＩＳＦＥＴ、およびキャパシタンス容量を測定する領域の絶縁膜３を介して対抗する例えばシリコンからなる支持基板２の領域に、リソグラフィーと例えばホウ素をイオン注入することにより、例えば１×１０18ｃｍ-3から１×１０20ｃｍ-3の不純物濃度からなるｐ型バックゲート１１、１１ａを形成する（図１６）。ここで、チャネル領域４、ダミー領域４ｂは、図１に関して前述したような製造工程により形成することができる。
【０１０２】
次に、図１７に示したように、素子分離領域１２を形成し、さらにゲート絶縁膜５とゲート電極６を形成する。引き続き、図１５に示したように電極領域１８と、ソース・ドレイン領域７を形成する。これらの製造方法は、図９に関して前述したものと同様とすることができる。ここで、図１５の具体例の場合は、ダミー領域４ｂの容量を測定するためにはゲート電極６ｂ下の半導体層が十分空乏化すればよい。従って、電極領域１８およびソース・ドレイン領域７を形成するイオン注入においても、ゲート電極６ｂがマスクの役割を果たすので、この領域をレジストなどでマスキングしなくとも良い。
【０１０３】
次に、本発明の半導体装置の第４の具体例について説明する。
図１８は、本発明の半導体装置の第４の具体例を表す概略断面図である。すなわち、同図に表した半導体装置においては、ＭＩＳＦＥＴ１とは別に設けられたＭＩＳキャパシタのダミー素子を用いてＣ−Ｖ測定法により不純物濃度を求めることができる。ＦＥＴ１と素子分離領域１２を介して隣接するダミー領域４ａの上に絶縁膜を５ｂが積層され、さらにＭＩＳキャパシタ電極として例えばｐ+型ポリシリコン（多結晶シリコン）６ｂが積層されている。
【０１０４】
また、このＭＩＳキャパシタの下部に作成したバックゲート１１にＭＩＳＦＥＴトランジスタに使う電圧源とは別の電圧源ＶG2ｂを設ける。この電圧源ＶG2ｂはダミー領域４ａの絶縁膜３に接する表面の電子状態が蓄積するだけの電圧が印加される固定電源でよい。
【０１０５】
このようなＭＩＳキャパシタを用いてＣ−Ｖ法により半導体の不純物濃度を求め、本発明を実現するのに必要なバックゲート電圧を決定することができる。キャパシタンス測定は、ダミー領域４ａが完全に空乏化しない程度で固定のゲート電圧を印加し、そして、ゲート近傍に設けたｎ+型、ｐ+型の半導体領域の電極を用いてキャパシタンス測定を行う。
【０１０６】
この時の容量は、不純物濃度をＮAとすると（ＮA）1/2に比例するため、容量からＮAを求めることができる。
【０１０７】
図１９は、回路９ｃ、１０ｂの具体例を表す概略回路図である。同図に表した回路は、例えば、図１１の回路と似ており、リング・オシレータにダミー素子のＭＩＳキャパシタによるキャパシタンスＣが組み込まれている。ダミー領域４ａの不純物濃度が変動するとキャパシタンスＣが変化し、リング・オシレータの周波数が変化する。この周波数の変化によって、バックゲート電圧を変化することができる。
【０１０８】
次に、図１８の半導体装置の製造方法について説明する。
図２０、図２１は、図１８の半導体装置の要部製造工程を表す概略工程断面図である。まず、図２０に示したように、ＭＩＳＦＥＴトランジスタを形成する領域に、例えば隣接する領域に、ＭＩＳＦＥＴトランジスタとは別のバックゲート１１ｂを形成する。次に、ゲート工程と同じ工程で、例えば、シリコン酸化膜からなるゲート絶縁膜５ｂおよび、ｎ型ポリシリコンからなるゲート電極６ｂを作成し、これがＭＩＳキャパシタを形成する。これは、ＭＩＳＦＥＴ１のゲート形成工程と同時に形成しても良い（図２０）。
【０１０９】
次に、ＭＩＳキャパシタのゲート電極近傍にｎ+型とｐ+型の半導体領域を形成する。具体的には、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域７の形成のためのイオン注入に際して、ＭＩＳキャパシタ領域にはそれぞれ片側ずつイオン注入すればよい（図２１）。
【０１１０】
Ｃ−Ｖ法を用いた不純物濃度測定としては、ｐｎ接合により求める手法もある。
図２２は、ｐｎ接合により不純物濃度を測定するためのダミー素子を設けた半導体装置を例示する概略断面図である。すなわち、ＦＥＴ１と素子分離領域１２を介して隣接するダミー領域４ａの表面層に、ｎ+型シリコン領域１４を形成する。このようにして形成したｐｎ接合を用いて、Ｃ−Ｖ法により不純物濃度を測定し、本発明を実現するのに必要なバックゲート電圧を決定することができる。ここで、ダミー領域４ａに絶縁膜３を介して対向するバックゲート１１ｃには、十分大きな負の電圧ＶG2aを印加して、絶縁膜３に接した表面の電子状態を蓄積状態にする。
【０１１１】
図２３は、図２２のダミー素子を含めた回路９ｄ、１０ｂの具体例を表す概略回路図である。図２３の回路における容量Ｃは図２２の電極６ｂで測定される容量である。図２２に示したようなダミー領域のｐｎ接合ダイオードのダイオードキャパシタンスは不純物濃度の変動によって変化する。このように容量Ｃが変化するとリング・オシレータの周波数が変化し、バックゲート電圧ＶG2にフィードバックすることができる。ここで、容量Ｃが小さい場合にはポンプ周波数が上昇してＶG2が上昇する。もちろん、ｐｎ接合ではなく、例えばショットキー接合を用いていもよい。
【０１１２】
次に、本発明の第５の具体例について説明する。
図２４は、本発明の第５の具体例に係わる半導体装置の概略断面図である。本実施形態においては、同一基板上に、２つ以上の異なるしきい値を有する完全空乏化トランジスタを設け、それぞれのトランジスタのしきい値が、膜厚バラツキに対してしきい値感度が最小で、かつ設定したしきい値となるようにする。
【０１１３】
なお、図２４に示した具体例では、説明の便宜上、チャネル領域４の膜厚や不純物濃度が異なる２つの完全空乏化トランジスタが並列している場合を示したが、絶縁体基板３上に形成されていればよく、必ずしも、同図に示した方向に隣接する必要はない。また、図２４において、図１と同一部分には、同一符号を付して、その詳しい説明は省略する。
【０１１４】
本実施例は、同一基板上に少なくとも２つの異なるしきい値を有する完全空乏化トランジスタ１Ａ、１Ｂを備えている。具体的に説明すると、例えばシリコンからなる支持基板２上のシリコン酸化膜などの絶縁膜３の上に、２０ｎｍ〜０．１μｍ程度の膜厚のＳＯＩ層、例えば、膜厚が８０ｎｍのチャネル領域４Ａと、６０ｎｍのチャネル領域４Ｂとが形成されている。それぞれの不純物濃度は、１×１０16ｃｍ-3〜１×１０19ｃｍ-3程度の範囲にあり、例えば、それぞれ１×１０17ｃｍ-3と、１．６×１０17ｃｍ-3という異なる不純物濃度ＮAA、ＮABを有する。ＭＩＳＦＥＴ１Ａ、１Ｂを形成するＳＯＩ層と絶縁膜３を介して対向する支持基板２には、それぞれのＭＩＳＦＥＴに異なる電位を与えられるバックゲート１１Ａ、１１Ｂが形成されている。また、チャネル領域４Ａ、４Ｂのそれぞれの不純物濃度に応じたバックゲート電圧を設定する制御回路９Ａ、９Ｂが設けられ、電極１１Ａ、１１Ｂに印加する可変電源１０Ａ、１０Ｂが設けられている。
【０１１５】
ここで、図２に関して前述したモデルを用いて説明すると、図６に例示したように、ＳＯＩ膜厚のバラツキに対するしきい値感度がほぼ最小で、かつしきい値が設定した値になるチャネル領域４の最適領域すなわち設計値は、しきい値により一義的に決まる。つまり、設定するしきい値が異なると、しきい値のＳＯＩ膜厚バラツキ感度を最小とするための半導体層の最適膜厚は異なる。
【０１１６】
図６に示した計算結果を用いると、同一基板上にしきい値が０．１Ｖと０．２Ｖの２つのしきい値変動が極小となる完全空乏化トランジスタを形成する時、チャネル領域４は例えば、それぞれ膜厚８０ｎｍ、６０ｎｍ、不純物濃度１．０×１０17ｃｍ-3、１．６×１０17ｃｍ-3で形成する必要があり、膜厚および不純物濃度を２つトランジスタで同じ値にすることはできない。すなわち、それぞれのトランジスタのＳＯＩ膜厚や不純物濃度を別々の値に設定することによって、ＳＯＩ膜厚のばらつきなどに対してしきい値が変動しにくいトランジスタを実現することができる。従来のようにＳＯＩ膜厚が同一では、それぞれのトランジスタのしきい値感度を低減することは困難である。
【０１１７】
ＦＥＴ１Ａの設定しきい値がＦＥＴ１Ｂの設定しきい値よりも小さい場合には、それぞれのしきい値感度を極小にするために、同一基板上において、ＦＥＴ１ＡのＳＯＩ膜厚（ｔsiA）が厚く不純物濃度（ＮAA）が低くチャネル領域４Ａと、ＳＯＩ膜厚（ｔsiB）が薄く不純物濃度（ＮAB）が大きいチャネル領域４Ｂとを形成することが望ましい。
【０１１８】
また、このようにチャネル領域の厚さや不純物濃度が異なる複数の領域に対応して、それぞれの領域に独立に電位を設定することができるバックゲート電極および図示しないダミー素子を設けることが望ましい。すなわち、これらのダミー素子を用いてそれぞれのチャネル領域の不純物濃度や層厚を測定し、その測定結果をフィードバックして、それぞれのＦＥＴに所定のバックゲート電圧を印加することにより、それぞれのＦＥＴのしきい値を所望の値に調節することができる。このためのダミー素子は、例えば、図９、図１５、図１８、或いは図２２などに例示したものを用いることができる。さらに、測定のための回路やバックゲート電圧の印加回路も、本願明細書において例示した種々のものを用いることができる。
【０１１９】
さらに、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを同一基板上に形成する場合にも、本実施例を用いることができる。つまり、図２４に示したＦＥＴ１Ａとして、例えば、ｎ型ＭＩＳＦＥＴを用い、ＦＥＴ１Ｂとして、例えばｐ型ＭＩＳＦＥＴを用いればよい。通常、ゲート電極と基板との仕事関数の差やゲート絶縁膜界面の電荷は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで異なるため、そのフラットバンド電圧の絶対値｜ＶFB｜も異なる。このため、たとえ同じしきい値を設定しても、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのそれぞれに対し、ＳＯＩ膜厚変動に対するしきい値感度を最小にするためのＳＯＩ膜厚も異なる。すなわち、図２４に例示したように、それぞれのトランジスタＦＥＴ１ＡおよびＦＥＴ１Ｂで最適なＳＯＩ膜厚を用いることで、しきい値感度を小さく保つことができる。
【０１２０】
次に、図２４の半導体装置の製造方法について説明する。
図２５は、図２４の半導体装置の要部製造工程を表す概略工程断面図である。本構造の形成に際しては、図２５（ａ）に示したように、ＳＯＩ基板に対して、リソグラフィとイオン注入によって、バックゲート１１Ａ、１１Ｂを、それぞれのＭＩＳＦＥＴに対し別の電位を与えられるように形成する。絶縁膜３の上のＳＯＩ層をポリッシングやドライエッチング、あるいはウエットエッチングにより薄膜化し、例えば８０ｎｍの膜厚で、またホウ素（Ｂ）などをイオン注入することにより、例えば１×１０17ｃｍ-3の不純物濃度のＳＯＩ層４を形成する。
次に、レジストマスク１５を形成して、エッチングすることにより、例えば、６０ｎｍの膜厚からなるチャネル領域４Ｂを形成する。引き続き、チャネル領域４Ｂに、例えばホウ素（Ｂ）をイオン注入して、この領域の不純物濃度ＮABを例えば、１．６×１０17ｃｍ-3とする。
【０１２１】
そして、図示しないゲート工程以降の工程を行うことにより、同一の基板上に完全空乏化トランジスタＦＥＴ１Ａ、ＦＥＴ１Ｂを形成することができる。また、それぞれのチャネル領域に対応して、図示しないダミー素子を適宜形成する。さらに、ＭＩＳＦＥＴを形成するＳＯＩ層の不純物濃度に応じてバックゲート電圧を制御する回路９Ａ、９Ｂを設け、各々バックゲート１１Ａ、１１Ｂに印加する可変電源１０Ａ、１０Ｂなどを設置して半導体装置が完成する。
【０１２２】
次に、本発明の第６の具体例について説明する。
【０１２３】
図２６は、本発明の第６の具体例に係わる半導体装置の概略断面図である。本具体例においては、薄いＳＯＩ層にＦＥＴ１を形成し、厚いＳＯＩ層に不純物濃度を測定するためのダミー素子を形成することを特徴とする。
【０１２４】
このダミー素子はｐｎ接合を有し、Ｃ−Ｖ法を用いて不純物濃度を測定できるものであり、その構造及び測定の方法の詳細は、図２２に関して前述したものと同様とすることができる。膜厚の薄いＳＯＩ層にｐｎ接合を形成する際には、その接合位置の制御は容易でなく、イオン注入するりん（Ｐ）や砒素（Ａｓ）の突き抜けなどによってｐ型層が失われるおそれがあり、また、ｐ型層の空乏層がバックゲート領域まで延びＮAを測定できなくなるおそれがある。これに対して、本具体例によれば、ＳＯＩ層の膜厚を厚くした領域でｐｎ接合を形成することができるので、その形成がはるかに容易となり、ｐ型層の領域が確保できるなどの利点がある。
【０１２５】
その製造工程について概説すると以下の如くである。まず、例えば膜厚が８０ｎｍで不純物濃度が１×１０17ｃｍ-3のｐ型シリコン層からなるＳＯＩ層を形成する。次に、パターニングとエッチングにより、トランジスタを形成する部分のＳＯＩ層の膜厚を例えば６０ｎｍとする。次に、これらのＳＯＩ層の不純物濃度が例えば、１．６×１０17ｃｍ-3となるようにホウ素（Ｂ）などをイオン注入する。さらに、ＭＩＳＦＥＴを形成する領域に、ゲート工程以降の工程を行う。
【０１２６】
次に、図２７に示したように、ダミー素子を形成する領域に例えばリン（Ｐ）をイオン注入することによりｐｎ接合を形成する。このイオン注入工程は、ｎ型ＭＩＳＦＥＴのソース・ドレイン領域７の形成工程と兼ねることも可能である。
ここで、図２４や図２６に例示したように膜厚が異なるＳＯＩ領域を方法としは、ＬＯＣＯＳ（Local Oxidation of Silicon）犠牲酸化によることもできる。
図２８は、ＬＯＣＯＳ犠牲酸化によるリセス（Recess）構造を用いることにより膜厚の薄いＳＯＩ領域を形成する技術を説明する工程断面図である。この方法においては、まず、ＳＯＩ層４ａの上にシリコン酸化膜１４を形成し、その全面に例えば、シリコン窒化膜からなる膜２０を堆積する。そして、図２８（ａ）に示したように、薄膜化したいチャネル領域においてシリコン窒化膜２０を開口する。そして、開口した領域のＳＯＩ層にイオン注入し、熱処理を施すことにより所定の不純物濃度とする。
【０１２７】
次に、図２８（ｂ）に示したように、開口した領域のＳＯＩ層の膜厚が所定の厚さに低下するまで、表面層を熱酸化する。そして、シリコン窒化膜２０、シリコン酸化膜１４を剥離することにより、膜厚が薄く、所定の不純物濃度を有するＳＯＩ領域を形成することができる。この後は、図示しないゲート形成工程以降の工程を実施することにより、半導体装置を完成することができる。
【０１２８】
ここでは、ＳＯＩ層のチャネル部の薄膜化についてＬＯＣＯＳ犠牲酸化によるリセス構造について説明した。しかし、この他にも、図２９に示すように、チャネル領域のＳＯＩ層をリソグラフィとエッチングにより薄膜化するコーンケーブ（concave）構造により形成してもよい。
【０１２９】
次に、参考例である、第７の具体例について説明する。前述した各具体例では、所望のしきい値を有し且つプロセスのばらつきによるしきい値の変動を低減するために、完全空乏化トランジスタを形成する基板と同一基板上に、不純物濃度またはキャリア濃度を測定する測定用ダミー素子と、測定用ダミー素子により測定した不純物濃度またはキャリア濃度に応じてバックゲート電圧を設定する制御回路を設ける技術について説明した。これに対して、本具体例（参考例）では、あらかじめ測定用ダミー素子で不純物濃度またはキャリア濃度を測定し、その値を記憶させた記憶素子を設けた半導体装置を実現する。
【０１３０】
図３０は、本具体例（参考例）に係わる半導体装置の要部断面図である。また、図３１は、本具体例（参考例）における各構成要素の関連を説明する機能ブロック図である。同図においては、前述した各具体例と同一部分には同一記号を付して、その詳細な説明は省略する。本具体例（参考例）においても、所望のしきい値に対し、しきい値感度が低減されるように設定されたＳＯＩ膜厚と、不純物濃度またはキャリア濃度（例えば、図６）を有するチャネル領域４とバックゲート１１からなる完全空乏化トランジスタＦＥＴ１が設けられている。さらに、本具体例（参考例）においては、バックゲート１１に印加するバックゲート電圧を設定するための、不純物濃度またはキャリア濃度の情報を記憶する記憶素子を有する。この記憶素子は、例えば、ポリシリコンやアモルファスシリコンやアルミニウム（Ａｌ）や銅（Ｃｕ）、あるいは白金シリサイド（ＰｔＳｉ）やチタンシリサイド（ＴｉＳｉ）などからなる配線層で形成されたヒューズＦ１、Ｆ２、Ｆ３を有することを特徴とする。
【０１３１】
図３２〜３４は、図３０の半導体装置の製造工程を説明するための断面図である。すなわち、本具体例（参考例）においても、図３２に示したように、製造工程の途中では測定用ダミー素子を設ける。このダミー素子は、図９に示したように、ＳＯＩ層の抵抗率ρから不純物濃度またはキャリア濃度を測定するものである。
【０１３２】
次に、図３３に示したように、測定用ダミー素子を用いて、チャネル領域４の不純物濃度またはキャリア濃度を測定する。そして、この測定値に基づいて、所望のしきい値に要するバックゲート電圧を決定し、記憶素子に記憶する。すなわち、ヒューズを切断して、必要なバックゲート電圧を作成する。ここで、測定用ダミー素子はＦＥＴ１のそれぞれについて形成されている必要は必ずしもない。例えば、共通するしきい値を有する複数のＦＥＴについて１つの測定用ダミー素子を形成することにより、素子面積を減らすことができる。さらに具体的には、複数のＦＥＴが形成された集積回路を有する半導体装置について１つの測定用ダミー素子を設けても良く、または、このような半導体装置が複数個形成されるウェーハについて１つの測定用ダミー素子を設けても良い。さらに、これらのウェーハが複数枚バッチ処理される場合に、ウェーハ間のばらつきが小さければ、いずれかのウェーハのみに測定用ダミー素子を設けても良い。
【０１３３】
一旦、チャネル領域４の不純物濃度またはキャリア濃度が測定され、図６に示したような関係に基づいて必要なバックゲート電圧が決定されると、測定用ダミー素子は不要となる。そこで、図３４に示すように、チップ化するための例えば、ダイシング工程において、ＦＥＴ１と測定用ダミー素子とを分離することができる。
【０１３４】
本具体例（参考例）によれば、不純物濃度またはキャリア濃度を測定するための回路を最終的に得られるチップ上に形成する必要がなく、はるかに小さなサイズの記憶素子に記憶させればよい。よって、高集積化およびチップ面積の縮小を図ることができる。また、不純物濃度またはキャリア濃度測定回路が不要となるために、より低消費電力化を図ることもできる。
【０１３５】
ここで、チャネル領域の不純物濃度またはキャリア濃度の測定は、図３２に示した測定用ダミー素子に限らず、前述した各具体例にて説明したいずれの手法も同様に用いることができる。
【０１３６】
また、本具体例（参考例）は、図２４に例示したような複数の異なるＦＥＴが形成されてなる半導体装置についても適用することができる。すなわち、チャネル領域の層厚や不純物濃度などが異なる複数の種類のＭＩＳＦＥＴが形成されている場合に、それぞれの種類のＦＥＴ毎に記憶素子を設けることにより、ダミー素子の測定結果をフィードバックして最適なバックゲート電圧を印加することができる。
【０１３７】
次に、本具体例（参考例）で使用するバイアス回路の具体的な構成を例示する。
【０１３８】
図３５〜図４０は、本具体例（参考例）で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【０１３９】
図３５は、チャネル領域４の不純物濃度またはキャリア濃度のばらつく範囲をあらかじめ予測し、それぞれの予測値に対応した最適なバックゲート電圧を、例えばＶG1、ＶG2、ＶG3、と設けておいて、必要に応じて記憶素子のヒューズを切断する例である。
【０１４０】
図６のＳＯＩ膜厚と不純物濃度との関係のグラフを用いて具体的に説明する。まず、所望のしきい値を０．２Ｖとし、不純物濃度が例えば、１．２×１０17ｃｍ-3〜１．８×１０17ｃｍ-3までの範囲内でばらつくとする。この時、バックゲート電圧の供給電源として例えば、ＶG1、ＶG2、ＶG3として−１、０、１Ｖを設けておく。次に、ダミー素子を用いてチャネル領域４の不純物濃度の測定を行い、その測定値が１．２×１０17ｃｍ-3〜１．４×１０17ｃｍ-3の時は、記憶素子のＦ１を非切断とし、Ｆ２とＦ３を切断することによりバックゲート電圧としてＶG1＝−１Ｖを印加する。また、測定値が１．４×１０17ｃｍ-3〜１．６×１０17ｃｍ-3の時は、Ｆ２を非切断とし、Ｆ１とＦ３を切断することによりバックゲート電圧としてＶG2＝０Ｖを印加する。さらに、測定値が１．６×１０17ｃｍ-3〜１．８×１０17ｃｍ-3の時は、Ｆ３を非切断とし、Ｆ１とＦ２を切断することによりバックゲート電圧としてＶG3＝１Ｖを印加するようにヒューズを各々切断する。このようにすれば、測定値に基づいて、所望の範囲内のバックゲート電圧を印加することが可能となり、所望のしきい値に近いしきい値を得ることができる。
【０１４１】
図３６は、図３５の電源ＶG1〜ＶG3を、昇降圧回路に置き換えた例である。このようにすれば、従来から用いられている電源電圧を基にして適宜、所定のバックゲート電圧に昇圧または降圧することができる点で便利である。
【０１４２】
図３７は、例えば、電源電圧であるＶcc＝３ＶからＶss＝０Ｖまでの、Ｖcc〜Ｖssの電圧範囲内で適宜分圧して、バックゲート電圧として用いる例である。例えば抵抗Ｒからなる抵抗器を直列に接続し、それぞれの端子にて電圧が抽出できるようにヒューズを配線する。そして、バックゲート電圧印加の際には、例えばヒューズＦ２を非切断、Ｆ１、Ｆ３を切断することで２／３Ｖcc、またＦ３を非切断、Ｆ１、Ｆ２を切断することで１／３Ｖcc、そして例えば全てのヒューズを非切断することでＶccの電圧をバックゲートに印加することができる。図３７では抵抗器を３つ設けたが、複数個であればよく、より多くの抵抗器を設ければ、より細かく分圧されることになり、所望のしきい値に近い値を得ることができる。また電圧の範囲は、Ｖcc〜Ｖssの範囲に限らず、昇降圧回路を用いることで範囲を変えることも可能である。
【０１４３】
図３８は、図３７の変形例であり、２つの抵抗器と１つのヒューズとからなるセルをｎ個用いることで、例えばＶcc〜Ｖssまでの電圧の範囲を分割することができる回路例である。
【０１４４】
また、図３７のように、抵抗器の出力を直接基板バイアスノードに加える他に、図３９に示したように、制御入力によって出力電圧が変化する可変電源に抵抗器出力を接続してもよい。このようにすることにより、抵抗器に流す電流を小さくしても大きな基板バイアス出力電流が得られるという利点がある。
【０１４５】
さらに図４０のように、複数のチャージポンプ回路を縦続接続し、基板バイアス電圧を記憶素子のヒューズＦ１〜Ｆ３の状態によって切り替えるようにしても良い。ここでトランジスタのしきい値をＶtとすると、Ｆ１、Ｆ２、Ｆ３が非切断の時、基板バイアス電源出力の開放電圧は−３Ｖcc＋４Ｖt、Ｆ１、Ｆ２非切断、Ｆ３切断の時、−２Ｖcc＋４Ｖt、Ｆ１非切断、Ｆ２、Ｆ３切断の時−Ｖcc＋４Ｖtの出力を得ることができる。
【０１４６】
本具体例（参考例）において用いる記憶素子としては、上述したようなヒューズを切断する方法の他にも、例えば、浮遊ゲート電極に電荷を蓄積する方法や、強誘電体を分極させて記憶させる方法、さらには、金属またはシリサイドにはさまれた薄い半導体または絶縁体の絶縁破壊によって記憶させる方法、いわゆるアンチヒューズを用いてもよい。
【０１４７】
以上、具体例を例示しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。
【０１４８】
例えば、絶縁膜の形成法としては、熱酸化による酸化膜形成法や、３０ｋｅＶ程度の低加速エネルギーで酸素を注入した酸化膜を形成する方法としてもよいし、シリコン酸化膜を堆積する方法や、シリコン窒化膜を堆積する方法、またはこれらを組み合わせた方法でもよい。また、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、これらの絶縁膜に、シリコン窒化膜その他タンタル酸化膜、チタン酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜またはそれらの複合膜を用いることもできる。
【０１４９】
また、上述した具体例においては特に言及していないが、素子分離としては、トレンチ分離の素子分離や、ＬＯＣＯＳ素子分離膜や、リセス型（Recessed）ＬＯＣＯＳや改良ＬＯＣＯＳ法やフィールドシールド分離を用いても良いし、これらを組み合わせてもよい。
【０１５０】
さらに、上述した各具体例では、ＳＯＩ層としてｐ型Ｓｉを用いたが、代わりにｎ型ＳｉやＧａＡｓ、ＩｎＰを用いても良い。また、ｎ型ＭＩＳＦＥＴではなくｐ型ＭＩＳＦＥＴに適用してもよく、その場合、上述の実施例のｎ型をｐ型、ｐ型をｎ型と読み替え、さらに、ドーピング不純物種のＡｓ、Ｐ、ＳｂなどをＩｎ、Ｂなどのいずれかと読み替え、イオン注入の場合にもＡｓ、Ｐ、ＳｂをＩｎ、Ｂ、ＢＦ2 のいずれかと読み替えればよい。
【０１５１】
さらに、ゲート電極は、多結晶シリコン以外の単結晶シリコン、ポーラス（多孔質）シリコン、アモルファスシリコン、ＳｉＧｅ混晶、ＳｉＣ混晶、ＧａＡｓ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｐｔ、Ｐｄの金属あるいはシリサイドを用いることもできる。さらに、これらの積層構造としても良い。
【０１５２】
その他、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【０１５３】
【発明の効果】
本発明は、以上説明した形態で実施され、以下に説明する効果を奏する。
【０１５４】
まず、本発明によれば、完全空乏化トランジスタで問題となるＳＯＩ膜厚や不純物濃度のバラツキに対するしきい値感度をほぼ最小に保ったままで、かつしきい値を所望の値にすることが可能である。
【０１５５】
また、本発明によれば、例えば集積回路を形成した場合に、不純物濃度のばらつきを補正し、従来例よりもＳＯＩ膜厚ばらつきに対するしきい値感度が小さいので、より、特性が均一な素子を集積できる。
【０１５６】
一方、ＭＯＳ論理回路では、トランジスタのしきい値が高くなると、電流駆動能力が落ち遅延時間が長くなる一方、しきい値が低くなると、ｏｆｆ時のサブスレッショルドリーク電流が大きくなる。よって、本発明によれば、より遅延時間や消費電力のばらつきを小さく保つことができる。
【０１５７】
また、遅延時間はしきい値Ｖthに対し、電源電圧をＶDDとして（ＶDD−Ｖth）−α（αは１以上の正の数）に比例する。よって、遅延時間をＶthのばらつき分だけ低下させることができ、より遅延時間が同じでも低電圧動作させることができる。よって、低電圧動作させることによって、より例えばゲート絶縁膜の電源電圧に対する信頼性を向上させ、ゲート充放電の消費電力を小さくすることができる。
【０１５８】
また、本発明によれば、ＬＯＣＯＳ犠牲酸化によるリセスゲート構造を形成した場合においても、所望のしきい値でＳＯＩ膜厚のばらつきに対してしきい値感度が最小となるようなＳＯＩ膜厚を設定することにより、このＳＯＩ膜厚付近でのしきい値の変動が最小化されるため、所望のしきい値を得ることができる。
【０１５９】
また、ペアトランジスタ間のしきい値のばらつきをより抑えられるので、例えばカレントミラー回路や交差結合型センスアンプをより精度よく対称に実現することができ、より電流源の精度やセンスアンプの感度を増大することができる。さらに、本発明によれば、２つ以上のしきい値を持つＭＩＳＦＥＴを集積した半導体回路に対し、ＳＯＩ膜厚ばらつきに対するしきい値感度をそれぞれの素子に対して極小とすることができる。これはＣＭＯＳ回路においても、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴの所望のしきい値に応じたＳＯＩ膜厚で形成された完全空乏化ＭＩＳＦＥＴでは、それぞれのＭＩＳＦＥＴにおいて、ＳＯＩ膜厚バラツキに起因するしきい値感度は最小になる。これは従来の単一なＳＯＩ膜厚を有するＦＤ−ＳＯＩＭＩＳＦＥＴでは困難である。よって、複数のしきい値を有するトランジスタやＣＭＯＳ回路を用いた論理回路において、ＳＯＩ膜厚がばらついても、各々所望のしきい値で、しきい値感度をほぼ最小に保つことができる。また、本発明によれば、不純物濃度に応じたバックゲート電圧制御回路はｈａｌｆ−Ｖdd回路や、基板バイアス回路を応用することにより、同一基板上に形成することも可能である。
【０１６０】
また、本発明においてＭＩＳＦＥＴを形成する半導体層の不純物濃度を抵抗を測定することから求める手法は、キャパシタンスの容量を測定する手法により低電圧で行うことができ、そしてゲート酸化膜耐圧による印加電圧の限界に問題はないという利点を有する。一方、キャパシタンスの容量測定より不純物濃度を求める手法では、抵抗測定による手法より感度が高く、消費電力を小さくすることが可能であるという利点を有する。
【０１６１】
さらに、本発明のダミー素子の製造に際しては、ＭＩＳＦＥＴに用いるゲートをそのまま用いることもできるため、従来の半導体装置の工程数で同一基板上に不純物濃度測定のためのダミー素子を形成することができる。
【０１６２】
また、本発明によれば、薄いＳＯＩ膜厚からなる半導体層の不純物濃度測定のためのダミー素子を、厚いＳＯＩ膜厚からなる半導体層領域に形成することにより、ダミー素子のｐｎ接合形成のための膜厚マージンを確保することができる。そして、例えば、ｐ型半導体層にイオン注入によりｎ型層を形成しｐｎ接合領域を形成するとき、ｎ型ＭＩＳＦＥＴにおけるソース・ドレイン電極領域形成のイオン注入と同時に行うことで、リソグラフィー工程を現状のままで、ｐｎ接合領域を形成することが可能である。
【０１６３】
以上説明したように、本発明によれば、完全空乏化トランジスタを有する半導体装置において、ＳＯＩ膜厚や不純物濃度のばらつきに対するしきい値感度をほぼ最小に保ったままで、しきい値を所望する値にすることができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の第１の具体例に係わる半導体装置を表す要部断面図である。
【図２】本発明者の計算により得られた完全空乏化ＦＥＴのＳＯＩ層としきい値との関係を表すグラフ図である。
【図３】式（２）〜（５）により、チャネル領域４の不純物濃度ＮA＝１×１０17ｃｍ-3、ＳＯＩ膜厚ｔsi＝６０ｎｍ、ΦMs1 ＝−１Ｖ、ＱOX1 ＝ＱOX2＝０の場合について計算したバックゲート電圧に対するしきい値の関係を表したグラフである。
【図４】チャネル領域４の不純物濃度を１×１０17ｃｍ-3としたときの、式（２）〜（５）の古典論モデルを用いて計算したしきい値のチャネル領域４のＳＯＩ膜厚の依存性を示したグラフである。
【図５】表面量子化補正を説明するためのバンド図である。
【図６】図２と同一のＦＥＴのモデルにおいて、図２でしきい値が極小となるチャネル領域４のＳＯＩ膜厚ｔSiと印加するバックゲート電圧ＶG2とを、チャネル領域４の不純物濃度ＮAに対して示したグラフである。
【図７】ＬＯＣＯＳ犠牲酸化などの方法により形成されたリセス（Recess）ゲート構造を有するＭＩＳＦＥＴを表す断面図である。
【図８】ＬＯＣＯＳ犠牲酸化法によるリセス型ゲート構造の製造工程を表す概略工程断面図である。
【図９】本発明の半導体装置の第２の具体例を表す概略断面図である。
【図１０】ｈａｌｆ−Ｖdd回路を用いた実施例を表す概略回路図である。
【図１１】基板バイアス回路による実施例を表す概略回路図である。
【図１２】図９の半導体装置の要部製造工程を表す工程断面図である。
【図１３】図９の半導体装置の要部製造工程を表す工程断面図である。
【図１４】図９の半導体装置の要部製造工程を表す工程断面図である。
【図１５】本発明の半導体装置の第３の具体例を表す概略断面図である。
【図１６】図１５の半導体装置の要部製造工程を表す概略工程断面図である。
【図１７】図１５の半導体装置の要部製造工程を表す概略工程断面図である。
【図１８】本発明の半導体装置の第４の具体例を表す概略断面図である。
【図１９】回路９ｃ、１０ｂの具体例を表す概略回路図である。
【図２０】図１８の半導体装置の要部製造工程を表す概略工程断面図である。
【図２１】図１８の半導体装置の要部製造工程を表す概略工程断面図である。
【図２２】ｐｎ接合により不純物濃度を測定するためのダミー素子を設けた半導体装置を例示する概略断面図である。
【図２３】図２２のダミー素子を含めた回路９ｄ、１０ｂの具体例を表す概略回路図である。
【図２４】本発明の第５の具体例に係わる半導体装置の概略断面図である。
【図２５】図２４の半導体装置の要部製造工程を表す概略工程断面図である。
【図２６】 本発明の第６の具体例に係わる半導体装置の概略断面図である。
【図２７】リン（Ｐ）をイオン注入する工程を表す概略断面図である。
【図２８】ＬＯＣＯＳ犠牲酸化によるリセス（Recess）構造を用いることにより膜厚の薄いＳＯＩ領域を形成する技術を説明する工程断面図である。
【図２９】コーンケーブ（concave）構造を表す概略断面図である。
【図３０】第７具体例に係わる半導体装置の要部断面図である。
【図３１】第７具体例における各構成要素の関連を説明する機能ブロック図である。
【図３２】図３０の半導体装置の製造工程を説明するための断面図である。
【図３３】図３０の半導体装置の製造工程を説明するための断面図である。
【図３４】図３０の半導体装置の製造工程を説明するための断面図である。
【図３５】第７具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図３６】第７具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図３７】第７具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図３８】第７具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図３９】第７具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図４０】第７具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【符号の説明】
１ 完全空乏化トランジスタ
２ 導電性支持基板
３ 絶縁膜
４ チャネル領域
５ ゲート絶縁膜
６ ゲート電極
７ ソース・ドレイン電極
８，１４ 絶縁膜
９ 制御回路
１０ 可変電源（電圧制御電圧源）
１１ バックゲート
１２ 素子分離領域
１３ 半導体層領域
１５ レジスト
１８ 電極
１９ メタルプラグ
Ｆ１〜Ｆ３ ヒューズ
【発明の属する技術分野】
本発明は、半導体装置に関する。より具体的には、本発明は、支持基板上に絶縁膜を介して設けられた半導体層上に完全空乏化ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成してなる半導体装置に関する。
【０００２】
【従来の技術】
ＳＯＩ（Silicon on Insulator）すなわち絶縁性の基板上に形成された半導体層を用いて形成されたＦＥＴ型トランジスタは、ソース・ドレイン間の寄生容量を、バルク（bulk）の半導体基板上に形成したＦＥＴより小さくすることができることから、低消費電力デバイスあるいは高速ＣＰＵなどの高速動作回路への応用が期待されている。特に、半導体層であるＳＯＩ膜の厚さをチャネル領域の空乏層の厚さ以下にすると、チャネル領域を完全に空乏化することができる。その結果として、空乏層より厚い半導体層を用いて形成されたＳＯＩトランジスタで問題となるキンク特性や電流オーバーシュート効果などの好ましくない現象を、解消または抑制することができる。
【０００３】
このようにチャネル領域を全て空乏化することができるトランジスタ（以下、これを「完全空乏化トランジスタ」と呼ぶ）は、さらに、短チャネル効果の抑制、パンチスルー耐性の向上、サブスレッショルド係数の改善、チャネル移動度の増大などの多岐にわたる利点が得られる。
【０００４】
【発明が解決しようとする課題】
しかし、完全空乏化トランジスタには、例えば、プロセス条件のバラツキによって、チャネル領域の半導体層の不純物濃度やＳＯＩ膜厚が変化すると、しきい値が変化してしまうという問題があった。
【０００５】
このようなプロセス条件のバラツキに起因する問題に対処する方法として、従来、例えば、特開平９−３１２４０１号公報において開示されているように、ＳＯＩ層の下の絶縁層の下の支持基板にバックゲートを設け、そのバックゲートに印加する電圧を動作時と待機時とで変化させて、しきい値を制御する例が知られている。
【０００６】
しかし、この方法においては、バックゲートの電圧は、ＳＯＩ膜厚のバラツキや基板濃度のバラツキに無関係に決定される。そして、例えばＳＯＩ膜厚バラツキに対するしきい値感度を極小にするバックゲート電圧印加手段やその具体的な構成については何ら開示されていなかった。
【０００７】
つまり、従来の完全空乏化トランジスタにおける、しきい値感度を低減する手法および構造では、ＳＯＩ膜厚バラツキに対するしきい値感度を低減するためのバックゲート電圧制御について検討されてきたが、ＳＯＩ膜厚の最適値や、不純物濃度との関係については考慮されていなかった。そのため、しきい値を規定の値に設定し、かつＳＯＩ層の膜厚や不純物濃度のバラツキに対するしきい値感度を小さくすることは困難であった。
【０００８】
本発明は、かかる課題の認識に基づいてなされたものである。すなわち、その目的とするところは、ＳＯＩ層を用いた完全空乏化ＭＩＳＦＥＴトランジスタを形成してなる半導体装置において、ＭＩＦＳＥＴのチャネル不純物濃度に依存して、バックゲート電圧を変化させることによって、不純物濃度が変動しても、ＳＯＩ膜厚バラツキに対するしきい値感度をほぼ極小に保ったままで、しきい値を規定する値にできるようにする半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の骨子は、絶縁膜を介してバックゲートと対向した半導体層に、完全空乏化トランジスタを形成してなる半導体装置において、前記トランジスタのチャネル不純物濃度に応じてバックゲート電圧を制御できる制御回路を設け、不純物濃度に応じたバックゲート電圧をバックゲートに印加することを特徴とする半導体装置を提供することにある。
【００１０】
なお、完全空乏化ＳＯＩトランジスタを形成する半導体層は、規定のしきい値で、しきい値変動が小さくなるＳＯＩ膜厚に設定し、さらに、不純物濃度に関しては、半導体層の絶縁膜に接した表面がaccumulationとinversion とで決まる範囲内に、例えば中間に、設定する。ここで、規定のしきい値が異なると、それぞれしきい値変動が抑えられる膜厚が異なる。
【００１１】
本発明の半導体装置は、
第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第１の半導体層と、
前記支持基板の第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１の半導体層の不純物濃度及び厚さに応じて変化する測定信号を出力するダミー素子と、
前記測定信号に応じて前記第１のバックゲートに電圧を印加する電圧印加手段と、を備えた半導体装置であって、
前記ダミー素子は、前記チャネル領域と実質的に等しい不純物濃度を有する、前記第１の半導体層の第２の部分と、前記第２の部分に接するように形成され前記第１の半導体層と同じ導電型を持つ２つ又は４つの電極領域とを有する第１の抵抗器と、
前記第１の半導体層の第３の部分に形成され前記第１の半導体層と同じ導電型の不純物が固溶限界濃度までドープされた高濃度半導体領域と、この高濃度半導体領域上に形成された２つ又は４つの電極とを有する第２の抵抗器とを含んでいることを特徴とする。
【００１２】
また、本発明の半導体装置は、
第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の半導体層と、
前記支持基板の第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１の半導体層の不純物濃度及び厚さに応じて変化する測定信号を出力するダミー素子と、
前記測定信号に応じて前記第１のバックゲートに電圧を印加する電圧印加手段と、を備えた半導体装置であって、
前記ダミー素子は、
前記チャネル領域と実質的に等しい不純物濃度を有する、前記第１の半導体層の第２の部分と、前記第２の部分に接するように形成され、前記第１の半導体層と同じ導電型を持つ２つ又は４つの電極領域とを有する第１の抵抗器と、
前記支持基板に形成された第２のバックゲートと、前記第２のバックゲートに対向する前記第１の半導体層の第３の部分と、前記第３の部分上に堆積される第２の絶縁膜と、前記第２の絶縁膜上に形成される電極とを有し、前記第２のバックゲートと前記電極との間の静電容量を測定可能とした容量素子とを具備することを特徴とする。
【００１３】
また、本発明の半導体装置は、
第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の半導体層と、
前記支持基板の第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１の半導体層の不純物濃度及び厚さに応じて変化する測定信号を出力するダミー素子と、
前記測定信号に応じて前記第１のバックゲートに電圧を印加する第１の電圧印加手段と、を備えた半導体装置であって、
前記ダミー素子は、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第２の部分と、
前記第２の部分上に積層された第２の絶縁膜と、
前記第２の絶縁膜上に設けられた電極と、
前記電極に電圧を印加する第２の電圧印加手段と、
前記第２の部分の両側にそれぞれ接して位置するｎ＋型部分及びｐ＋型部分と、
前記第２の部分の下部に前記第１の絶縁膜を介して設けられた第２のバックゲートと、
第２のバックゲートに電圧を印加する第３の電圧印加手段とを備え、
前記第２の電圧印加手段により、前記第２の部分が完全に空乏化しない程度で前記第２の部分内に空乏層が形成されるよう前記電極に電圧を印加し、かつ前記第３の電圧印加手段により、前記第２の部分の前記第１の絶縁膜に接する界面に電荷が蓄積するよう前記第２のバックゲートに電圧を印加して、前記ｎ＋型部分と前記ｐ＋型部分間の接合容量を測定可能とする容量素子を備えることを特徴とする。
【００１４】
また、本発明の半導体装置は、
第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第１の半導体層と、
前記支持基板の第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１の半導体層の不純物濃度及び厚さに応じて変化する測定信号を出力するダミー素子と、
前記測定信号に応じて前記第１のバックゲートに電圧を印加する第１の電圧印加手段と、を備えた半導体装置であって、
前記ダミー素子は、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第２の部分と、
前記第２の部分の表面層に形成され、前記第１の半導体層と異なる導電型を有する半導体領域と、
前記半導体領域の表面に設けられた電極と、
前記第２の部分の下部に前記絶縁膜を介して設けられた第２のバックゲートと、
前記第２のバックゲートに電圧を印加する第２の電圧印加手段と、を備え、
前記第２の電圧印加手段により、前記第２の部分の前記絶縁膜に接する界面に電荷が蓄積するよう前記第２のバックゲートに電圧を印加し、前記第２の部分と前記半導体領域とで構成されるpn接合ダイオードのダイオードキャパシタンスを測定可能とする素子を具備することを特徴とする。
【００１５】
本発明の半導体装置は、
第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第１の半導体層と、
前記支持基板の前記第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第２の部分、前記第２の部分に接するように形成され前記第１の半導体層と同じ導電型を持つ２つ又は４つの電極領域、及びこれらの電極領域上に形成された電極とを有する第１の抵抗器と、
前記第１の半導体層の第３の部分に形成され、前記第１の半導体層と同じ導電型の不純物が固溶限界濃度までドープされた高濃度半導体領域及びこの高濃度半導体領域上に形成された２つ又は４つの電極を有する第２の抵抗器と、
前記第１の抵抗器の抵抗値及び第２の抵抗器の抵抗値に基づいて前記第１のバックゲートに電圧を印加する電圧印加手段と、を備えたことを特徴とする。
【００１６】
このとき前記電圧印加手段は、前記第１の抵抗器に直列接続された第３の抵抗器と、
前記第３の抵抗器の分圧抵抗によって決定される電圧をゲートに受ける直列接続されたｎ型MISFETおよびｐ型MISFETを有し出力が前記第１のバックゲートに接続されたバッファ回路と、を備えることが望ましい。
【００１７】
また、前記電圧印加手段は、前記第１の抵抗器を抵抗要素としたリング・オシレータと、
前記リング・オシレータの出力を受け、出力端が前記第１のバックゲートに接続されたチャージポンプ回路と、を備えるものであってもよい。
【００１８】
また、本発明の半導体装置は、
第１および第２のバックゲートを有する支持基板と、
前記支持基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の半導体層と、
前記支持基板の前記第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記支持基板の前記第２のバックゲートに対向して前記第１の半導体層の第２の部分上上に設けられた第２の絶縁膜と、
前記第２の絶縁膜を介して前記第２の部分上に形成された電極と、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第３の部分及び前記第３の部分に接するように形成され前記第１の半導体層と同じ導電型を持つ２つ又は４つの電極領域を有する第１の抵抗器と、
前記第２のバックゲートと前記電極間のキャパシタンスおよび前記第１の抵抗器の抵抗値に基づいて前記第１のバックゲートに電圧を印加する電圧印加手段と、
を備えたことを特徴とする。
【００１９】
また、本発明の半導体装置は、
第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の半導体層と、
前記支持基板の前記第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１のバックゲートに電圧を印加し、このバックゲート電圧を変化させることができる第１の電圧印加手段と、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第２の部分と、
前記第２の部分上に積層された第２の絶縁膜と、
前記第２の絶縁膜上に設けられた電極と、
前記電極に電圧を印加する第２の電圧印加手段と、
前記第２の部分の両側にそれぞれ接して位置するｎ＋型部分及びｐ＋型部分と、
前記第２の部分の下部に前記第１の絶縁膜を介して設けられた第２のバックゲートと、
前記第２のバックゲートに電圧を印加する第３の電圧印加手段とを備え、
前記第２の電圧印加手段により、前記第２の部分が完全に空乏化しない程度で前記第２の部分内に空乏層が形成されるよう前記電極に電圧を印加し、かつ前記第３の電圧印加手段により、前記第２の部分の前記第１の絶縁膜に接する界面に電荷が蓄積するよう前記第２のバックゲートに電圧を印加して、前記ｎ＋型部分と前記ｐ＋型部分間の接合容量を測定可能とし、前記接合容量に基づいて前記第１のバックゲートに印加する電圧を変化させることを特徴とする。
【００２０】
前記第１のMISFETは、リセスゲート構造を有するMISFETであることが望ましい。
【００２３】
【発明の実施の形態】
本発明によれば、ＳＯＩ層の膜厚を、しきい値変動が小さくなる膜厚に設定する。さらに、ダミー素子を用いてチャネル領域の不純物濃度を測定し、その測定値に基づいてバックゲート電圧を調節することにより所望のしきい値を維持することができる。よって、完全空乏化トランジスタで問題となるＳＯＩ膜厚や不純物濃度のバラツキに対するしきい値感度をほぼ最小に保ったままで、かつしきい値を所望の値にすることが可能である。
【００２４】
以下に図面を参照しつつ本発明の実施の形態について説明する。なお、以下の説明では、ｎ型ＭＯＳＦＥＴを例に挙げて説明する。また、ＳＯＩ層の素子分離のパターン形状については、本発明においては本質的ではないので特に触れない。
【００２５】
図１は、本発明の第１の具体例に係わる半導体装置を表す要部断面図である。すなわち、同図において、６はゲート電極、７はソース・ドレイン領域、２は支持基板、３は絶縁膜、４はチャネル領域、５はゲート絶縁膜、８は絶縁膜、９は制御回路、１０は可変電源（例えば出力電流または電圧を制御入力の電圧または電流によって制御する電源）、そして１１はバックゲートを表す。
【００２６】
その具体的な構成例について説明すれば、以下の如くである。すなわち、シリコンからなる支持基板２の主面上に、例えば厚さ１０ｎｍ〜１μｍのシリコン酸化膜やシリコン窒化膜からなる絶縁膜３が形成され、この絶縁膜３上に膜厚ｔsi、ボロンまたはインジウムなどのｐ型不純物濃度ＮA を有するシリコンなどからなるチャネル領域４が形成されている。膜厚ｔsiは、例えば１ｎｍ〜５００ｎｍとし、不純物濃度ＮAは、例えば１０16〜１０19ｃｍ-3とすることができる。
【００２７】
このチャネル領域４の上に、ゲート絶縁膜５を介して、ゲート電極６が形成されている。ゲート絶縁膜５の材料としては、例えば、シリコン酸化膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜などを用いることができ、その厚さは１ｎｍ〜２００ｎｍとすることができる。ゲート電極６の材料としては、例えば、多結晶シリコン、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタンナイトライド（ＴｉＮ）などを用いることができ、その厚さは１０ｎｍ〜１μｍとすることができる。
【００２８】
そして、このゲート電極６は、その側壁を例えばシリコン酸化膜、シリコン窒化膜からなる絶縁膜８で覆われて絶縁されている。チャネル領域４の両側には、ｎ型不純物となる砒素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）などを、例えば１０18〜１０21ｃｍ-3添加したソース・ドレイン領域７が形成されている。ここでチャネル領域４は、チャネル領域４と絶縁膜５との界面に反転層が形成された状態で完全に空乏化しており、完全空乏化トランジスタＦＥＴ１を形成している。
【００２９】
一方、制御回路９は、後に詳述するように、半導体層、特にチャネル領域４における不純物濃度ＮA を測定する図示しないダミー素子からの電圧、電流、容量または抵抗値の情報を入力して最適なバックゲート電圧値を算出し、それに対応する制御信号を出力する。可変電源１０は、制御回路９から出力された制御信号に基づいて所定のバックゲート電圧をバックゲート１１に印加する。
【００３０】
次に、図１に示した半導体装置の製造工程を説明する。ここでは、支持基板２としてシリコン基板、絶縁膜３としてシリコン酸化膜、そしてチャネル領域４やソース・ドレイン領域７としてシリコンからなるＳＯＩ層をそれぞれ用いることとする。このようなＳＯＩ基板の作成方法としては、片面を酸化した２枚のシリコン基板を酸化膜面を密着させ１０００〜１２００℃で熱処理して張り合わせる方法を用いることができる。または、シリコン基板に酸素イオンを、加速電圧１６０ｋｅＶドーズ量１．５〜３．０×１０18ａｔｏｍ／ｃｍ2 程度の条件でイオン注入し、１３００〜１３５０℃で熱処理することにより、埋め込み酸化膜３を形成する方法でもよい。
【００３１】
絶縁膜３上の半導体層は、ポリッシングやイオンエッチング、あるいはウェットエッチングにより薄膜化し、４０ｎｍ〜１μｍの厚さの均一なＳＯＩ膜を形成する。
【００３２】
次に、バックゲート１１として、リソグラフィとイオン注入により支持基板２に不純物添加領域を形成する。すなわち、リソグラフィによりＭＩＳＦＥＴトランジスタを形成する領域の絶縁膜３を介して支持基板２へ例えば、燐（Ｐ）またはヒ素（Ａｓ）を、加速電圧５０〜７００ｋｅＶ、ドーズ量１×１０13〜１×１０16ａｔｏｍ／ｃｍ2 程度の条件で注入することにより、バックゲート１１を形成することができる。但し、このようなバックゲート１１の形成工程は、絶縁膜３やＳＯＩ層４の形成よりも前に行うようにしても良い。
【００３３】
次に、チャネル領域４の不純物濃度が１×１０16ｃｍ-3〜１×１０19ｃｍ-3の範囲になるようにイオン注入する。
【００３４】
この後、ゲート酸化膜５を形成し、さらにゲート電極６や絶縁膜８を形成することにより、ＭＩＳＦＥＴ１の要部が完成する。
【００３５】
以上説明した製造工程においては、特に、完全空乏化ＳＯＩトランジスタでしきい値を−０．１〜０．４Ｖの範囲に設定するために、チャネル層４のＳＯＩ膜厚、不純物濃度をそれぞれ４０ｎｍ〜１μｍ、３×１０16ｃｍ-3〜３×１０17ｃｍ-3の範囲とすることが望ましい。
【００３６】
次に、本発明の半導体装置におけるチャネル領域４のＳＯＩ膜厚ｔsi、不純物濃度ＮA 、そしてバックゲート電圧ＶG2の最適範囲について説明する。
【００３７】
図２は、本発明者の計算により得られた完全空乏化ＦＥＴのＳＯＩ層としきい値との関係を表すグラフ図である。ここでは、絶縁体基板３として膜厚８０ｎｍのシリコン酸化膜、バックゲート１１に１×１０20ｃｍ-3のｐ型Ｓｉ基板、ゲート電極６として１×１０20ｃｍ-3のｎ型ポリシリコン（多結晶シリコン）、そしてゲート酸化膜５としてシリコン酸化膜３ｎｍからなるｎ型ＭＯＳＦＥＴをモデルとした。そして、バックゲート電圧を０Ｖ、チャネル領域４の不純物濃度１×１０17ｃｍ-3とした時の、チャネル領域４の膜厚すなわちＳＯＩ膜厚ｔsiとしきい値Ｖthの関係を図２において実線で示した。
【００３８】
このグラフ図に示した関係の算出にあたっては、完全空乏化トランジスタのしきい値を表す式として文献（“Electrical characterization of Silicon-on-Insulator Materials and Devices ”Sorin Cristloveanu and Sheng S.Li 著、Kluwer Academic Publishers, (1995)）に記載されているものと同様の式を用い、さらに表面量子効果として文献（M.J.van Dort, P.H.Woerlee, A.J.Walker, C.A.H.Juffermans and H.Lifka: IEDM91 p495, (1991)）、（J.W.Slotboom and H.C.de Graaff, IEEE trans. Electron Devices, vol.ED-24, No.8,pp.1123-1125,(1977) ）、（「デバイス物理のための量子力学」David K.Ferry 著、長岡洋介他訳、丸善、（１９９６））に記載されているものを考慮した。
【００３９】
図２からわかるように、トランジスタのしきい値は、チャネル領域４の膜厚ｔsiに対して、極小値（図２中の矢印）を有する。この極小値の付近においては、膜厚ｔsiの変化に対して、しきい値の変化量が最小となる。つまり、ＳＯＩ層の膜厚のバラツキに対する、しきい値感度は極めて小さくなる。
【００４０】
また、バックゲート電圧を印加することにより、チャネル領域４のうちの絶縁膜３に接した表面の電子状態が蓄積（図２中の破線Ｖth1,ac2 ）、または反転（図２中の破線Ｖth1,inv2）となる範囲内で、しきい値を変えることができる。従って、所定のバックゲート電圧を印加することにより、しきい値を制御して、設定したいしきい値が図２での極小値と一致するようにチャネル領域４の膜厚を形成した完全空乏化トランジスタは、設定した値でＳＯＩ膜厚バラツキに対するしきい値感度をほぼ最小とすることができる。
【００４１】
次に、図２に示したようなＳＯＩのしきい値の計算方法について詳細に説明する。以下の説明では、まず、古典論モデルに基づく計算方法について説明し、次にチャネル反転層の表面量子化の効果の補正を加えた計算方法について説明する。
【００４２】
まず、バックゲート電圧を印加できる完全空乏化トランジスタにおいては、しきい値は、チャネル領域４の絶縁膜３に接した表面における電子状態に依存する。そして、絶縁膜３に接したチャネル領域４の表面の状態はバックゲート電圧により、蓄積状態から反転状態まで変化させることが可能である。
【００４３】
この時のゲート電圧ＶG1と表面ポテンシャルとの関係は次式で表される。
【００４４】
【数１】
【００４５】
完全空乏化トランジスタのしきい値Ｖthは、絶縁膜３に接した側のチャネル領域４の表面の電子状態によって以下のように場合分けして表すことができる。なお、ＶG1＝Ｖthとなる時の表面ポテンシャルΦsiとチャネルの反転層電荷Ｑinv1は、ゲート電圧がしきい値である条件からそれぞれΦsi＝２ΦF 、Ｑinv1＝０となる。
【００４６】
▲１▼back surfaceが蓄積（accumulation）した時は、Φs2＝０より
【００４７】
【数２】
【００４８】
▲２▼back surfaceが反転（inversion）した時は、Φs2＝２ΦF より
【００４９】
【数３】
【００５０】
【数４】
【００５１】
【数５】
【００５２】
【数６】
【００５３】
図４は、チャネル領域４の不純物濃度を１×１０17ｃｍ-3としたときの、式（２）〜（５）の古典論モデルを用いて計算したしきい値のチャネル領域４のＳＯＩ膜厚の依存性を示したグラフである。同図においては、Ｖth1,acc2を破線、Ｖth1,inv2を点線で、そしてＶG2＝０ＶにおけるＳＯＩ膜厚に対するしきい値を実線で示している。Ｖth1,acc2、Ｖth1,inv2はＶG2に依存せずチャネル領域４の膜厚により決まる。一方Ｖth1,dep12 はバックゲート電圧ＶG2によりしきい値が変化する。図４からわかるように、古典論モデルでのＶth1,dep12 はＳＯＩ膜厚が薄くなるとＳＯＩ空乏層に含まれる空乏層電荷（−Ｑdep1）が減少するため線形に減少する。
【００５４】
次に、以上説明した古典論モデルにチャネル反転層の表面量子化補正を加えた場合について説明する。このような表面量子化補正によるしきい値変化は解析的に求めることができる。ここで、表面量子化補正は、表面ポテンシャルの表面バンド曲がりの増加量ΔΨｓと反転層容量によるゲート容量の減少を考慮した。
【００５５】
表面ポテンシャルの表面量子化補正による表面バンド曲がりの増加量は、
【００５６】
【数７】
【００５７】
図５は、表面量子化補正を説明するためのバンド図である。
【００５８】
式（６）は、図５に示したように伝導帯Ｅc から最低エネルギー準位Ｅo へのシフトＥo−Ｅc 、高濃度のチャネル不純物添加によるバンドギャップの縮小（bandgap narrowing）効果ΔＥg 、そして量子論による表面電荷密度の最大となる位置のシフトΔｚによる表面電位の変化ＥｓΔｚから構成されており、それぞれの項は以下のように表される。
【００５９】
最低エネルギー準位Ｅo へのシフトＥo−Ｅcは、
【００６０】
【数８】
【００６１】
【数９】
【００６２】
また、高濃度のチャネル不純物添加によるbandgap narrowing効果ΔＥg は、
【００６３】
【数１０】
【００６４】
【数１１】
【００６５】
また、有効界面量子効果により、反転層電荷の中心がＳi膜とＳiＯ2膜との界面からΔｚだけ離れているから、ゲート酸化膜容量ＣOX1は、ＣOX1 ＝εOX／（ｔOX1＋εSi／εOXΔｚ）と表される。
【００６６】
以上説明したように量子補正を考慮して得られた、チャネル領域４のＳＯＩ膜厚に対するしきい値の依存性が図２である。図２からわかるように、バックゲート電圧を一定とし、チャネル領域４の膜厚を変化させた場合には、しきい値が極小値（図２中の矢印）を取る。そしてさらにチャネル領域４の膜厚が薄くなるとしきい値は増加する。これは、バックゲート電圧が一定の条件でチャネル領域４の膜厚が薄くなるとＳiとＳiＯ2との界面の電界Ｅsが大きくなるために、量子準位のエネルギーが大きくなり、表面が反転するのにより大きなゲート電圧が必要となるからである。
【００６７】
このように、量子補正を考慮した計算を用いることによって、チャネル領域４の膜厚バラツキに対し、しきい値感度が極小となるチャネル領域４の膜厚が存在することが説明される。
【００６８】
図６は、図２と同一のＦＥＴのモデルにおいて、図２でしきい値が極小となるチャネル領域４のＳＯＩ膜厚ｔSiと印加するバックゲート電圧ＶG2とを、チャネル領域４の不純物濃度ＮAに対して示したグラフである。ここでは、しきい値の設定値がそれぞれ０．１Ｖ、０．２Ｖ、０．３Ｖの場合について示した。
【００６９】
図６からわかるように、しきい値が設定した値となり、かつ膜厚バラツキに対するしきい値感度が最小となるＳＯＩ膜厚ｔSiは、チャネル領域４の不純物濃度ＮAに対する依存性が低いことが、本発明者の詳細な検討により新たに明らかとなった。つまり、ＳＯＩ膜厚ｔSiの最適値は、不純物濃度ＮAに対してあまり変化せず、ほぼ一定の値をとる。
【００７０】
また、設定するしきい値が異なると、ＳＯＩ膜厚のバラツキに対するしきい値感度がほぼ最小となるＳＯＩ膜厚ｔSiは異なることがわかった。ここで、ｔSiの最適値としきい値Ｖthとの関係は、ｔSi＝２５０Ｖth 2−２７５Ｖth＋１０５（ｎｍ）で、Ｖthが０ボルト以上０．５ボルト以下は近似できる。よって、Ｖthが任意の値でも、ｔSiの最適値を求めることができる。
また、しきい値が設定した値となるために必要なバックゲート電圧ＶG2は、チャネル領域４の不純物濃度ＮAに対して、ほぼ線形に増加することが新たに明らかになった。
【００７１】
従って、設定したいしきい値に応じて図６にもとづいて決定したＳＯＩ膜厚ｔSi、不純物濃度ＮAで作成した場合には、不純物濃度ＮAが例えばプロセスのバラツキ等で所望の値からずれたとしても、チャネル領域４の不純物濃度を測定し、それに応じて、しきい値が設定した大きさとなるのに必要なバックゲート電圧を印加することにより、ＳＯＩ膜厚に対するしきい値感度が最小で、且つ設定したしきい値を有する半導体装置を実現することができる。
【００７２】
ここで、膜厚バラツキに対するしきい値感度がほぼ最小となるＳＯＩ膜厚が、チャネル領域４の不純物濃度ＮAに対してほぼ一定となるのは、式（６）の量子力学補正項がｔSiに強く依存し、ＮAにはあまり依存しないこと、および、式（５）の空乏層電荷のＱdep1が、ＮAが変化してもＶG2を変化させることによりほぼ補償することができることによる。
【００７３】
この特徴により、もちろん、チャネル領域４の濃度分布が均一でなく所定の不純物プロファイルを有するような場合でも、式（２）でＱdep1／２ＣOX1が２ΦFよりも小さい場合には、上記の不純物濃度ＮAに対してしきい値感度がほぼ一定となる特徴は維持される。
【００７４】
また、図７に示したような、ＬＯＣＯＳ犠牲酸化などの方法により形成されたリセス（Recess）ゲート構造を有するＭＩＳＦＥＴの場合には、ＬＯＣＯＳ端部のバーズビークにより、チャネル領域４の膜厚が一定でない場合が多い。すなわち、チャネル領域の膜厚は、ソース・ドレイン寄りで厚く、中央付近で薄くなる。
図８は、ＬＯＣＯＳ犠牲酸化法によるリセス型ゲート構造の製造工程を表す概略工程断面図である。例えば、厚さ２０ｎｍ〜１μｍのシリコンなどのＳＯＩ層４の上に、厚さが５〜１００ｎｍ程度のシリコン酸化膜１４を形成し、その上に例えば膜厚が５０〜２００ｎｍのシリコン窒化膜からなる酸化防止膜２０を堆積する。次に、図８（ａ）に示したように、熱酸化法により、ＬＯＣＯＳを形成する。さらに、図８（ｂ）に示したように、酸化防止膜２０をマスクとしてＬＯＣＯＳ酸化膜をイオンエッチングし、ゲート形成領域を形成する。この方法によると、ゲート電極をセルフアラインに形成できるが、ＬＯＣＯＳのバーズビークがゲート形成領域に残るために、チャネル領域のＳＯＩ膜厚が図示したように不均一になりやすい。このようにチャネル領域の膜厚が不均一になると、しきい値の安定性が劣化して問題となる。
【００７５】
これに対して、本発明によれば、チャネルの膜厚が均一でない場合にも、例えばチャネルの中央部のＳＯＩ膜厚で、所定のしきい値に対して膜厚ばらつきに対するしきい値感度が最小となるようなＳＯＩ膜厚を設定すれば、所望のしきい値を安定して得ることができる。従って、チャネル領域のＳＯＩ膜厚が、図２または図６に示したような最適膜厚となるように、チャネル中央付近と端部でのＳＯＩ膜厚の不均一性が例えば２０％以内に収まるように、ＬＯＣＯＳ酸化を行うと、所望のしきい値を得ることができる。
【００７６】
ここで、チャネル領域４の不純物濃度ＮAの測定箇所は、必ずしもＭＩＳＦＥＴのチャネル領域４そのものである必要はなく、ＭＩＳＦＥＴのチャネル領域と同一の不純物濃度を有する領域であればよい。例えば、複数のＭＩＳＦＥＴを集積した集積素子を製造する際には、その集積素子のいずれかの箇所で測定しても良い。また、ウェーハ上に複数の集積素子を作成する場合に、ウェーハ内での不純物濃度の均一性が良好であれば、ウェーハのいずれかの箇所で測定しても良い。さらに、このようなウェーハを複数枚同時にプロセスする、いわゆる「バッチ処理」の製造プロセスにおいて、バッチ内のウェーハ毎の不純物濃度の変動が小さい場合には、バッチ毎にいずれかのウェーハで測定を行えば良い。
【００７７】
このようにして、チャネル領域４の不純物濃度を測定し、設定するしきい値にするためのバックゲート電圧を決定すれば、このしきい値でトランジスタを用いる限りバックゲート電圧を変更する必要はない。つまり、バックゲート電圧が決まった後は、制御回路は必ずしも必要としない。そのため、チャネル領域４の不純物濃度測定を行い、本発明に必要なバックゲート電圧を求めれば、バックゲートに印加する可変電源を必要な電圧を出力するよう設定するだけでよい。
【００７８】
ここで、チャネル領域４の不純物濃度の測定には、例えば、文献（“Materials Processing Theory and Practice volume.2-impurity doping processes in silicon”：F.F.Y.Wang著，North Holland Publishing Company(1981)）に紹介されているような測定手法を用いればよい。以下に、不純物濃度測定を含めた構成例を示す。
【００７９】
図９は、本発明の半導体装置の第２の具体例を表す概略断面図である。なお、同図においては、図１と同一の部分には、同一符号を付し、その詳しい説明は省略する。
【００８０】
図９において、４ａはダミー領域、１２は素子分離領域、１３は高濃度半導体領域、１８は電極領域、そして１９はメタルプラグを示している。ダミー領域４ａは、チャネル領域と同一の条件で作成された半導体領域である。高濃度半導体領域１３は、例えば、ｐ型のドーパントが固溶限界までドーピングされた半導体領域である。
【００８１】
また、バックゲート１１は、支持基板２内に形成された導電性領域であり、例えば支持基板２をｐ型Ｓiとし、バックゲート１１をｎ型Ｓiとすることによって、それぞれ別の電圧が加えられるようにすることが望ましい。また、バックゲート１１は、しきい値を制御するＦＥＴの直下に形成し、不純物濃度を測定するダミー領域４ａの下には形成しない。これは、バックゲート１１に印加する電圧によってダミー領域４ａの空乏層厚さが変化するのを防ぐためである。
【００８２】
以下に、チャネル領域４の不純物濃度と膜厚を測定する方法について説明する。
図９において、回路９、９ａは制御回路で、回路９ａでは固溶限界で形成された高濃度半導体領域１３の抵抗を測定して、ＳＯＩ膜厚を求め、回路９へ出力する。回路９ではダミー領域４ａの両端の抵抗１８−４ａ−１８を測定し、回路９ａより入力されたＳＯＩ膜厚データを用いてチャネル領域４の不純物濃度を求める。このようにして求めた不純物濃度より、所望のしきい値を得るために必要なバックゲート電圧の値を求め、電源１０へ出力する。
【００８３】
図９の構成例では、トランジスタＦＥＴ１のチャネル部分と同じ不純物添加を行ったダミー領域４ａに接するように半導体層と同じ導電性をもつ例えばｐ+型の電極領域１８を形成している。そして制御回路９では、電極領域１８と１８との間の抵抗を測定する。ここで、抵抗率ρは、抵抗をＲ、電極領域１８の間隔をＬ、幅をＷ、そしてＳＯＩ膜厚をｔSiとすると、ρ＝ＷｔSiＲ／Ｌと表される。このようにして、抵抗率ρが得られれば、チャネル領域４の不純物濃度ＮAは、例えば、アービン曲線より求めることができる。
【００８４】
一方、ＳＯＩ膜厚ｔSiについては、高濃度半導体領域１３から求めることができる。すなわち、図９に示したように、シリコン中にホウ素（Ｂ）などが固溶限界の濃度までドープされたｐ+型の高濃度半導体領域１３において、この半導体領域１３の抵抗を求める。この高濃度半導体領域１３の抵抗から、抵抗率ρを求めることができ、さらに、不純物濃度は固溶度で定まる値となっているので、ｔSiとＮA とを分解することができる。よって、高濃度半導体領域１３における抵抗を測定することで半導体層の膜厚を求めることができる。
【００８５】
以上の手法により得られたＳＯＩ膜厚ｔSiを前述の式に代入することでチャネル領域４における不純物濃度ＮAを求めることができる。本構成例では、ＭＩＳＦＥＴ１を形成するのと同じプロセスでＮA測定領域を形成できる。
【００８６】
ここで、回路９、回路１０の具体例としては、例えば、ｈａｌｆ−Ｖdd回路や基板バイアス回路などを挙げることができる。
図１０は、ｈａｌｆ−Ｖdd回路を用いた実施例を表す概略回路図である。ＶB2は例えば、０Ｖとなる電圧であり、ＶB1は例えばＶDDとなる電圧であり、ＶB1＞ＶB2となっている。図１０の１８−４−１８の抵抗器は図９のダミー領域４ａにおいて形成された抵抗測定装置１８−４−１８であり、Ｒ１はダミー領域４ａが設定した不純物濃度で形成されたときの抵抗値と同じ抵抗値を有する抵抗器である。またトランジスタＱ３、Ｑ４はＱ１、Ｑ２よりも幅広く形成され、電流バッファとなっている。さらにＲ１および１８−４−１８のコンダクタンスはＱ１またはＱ２のトランスコンダクタンスよりも十分小さいとする。不純物濃度が変動したとき、１８−４−１８の抵抗が変化するため、抵抗分割によって、それにより出力される電圧も変化し、１８−４−１８抵抗が大きくなると出力は小さく、また１８−４−１８抵抗が小さくなるとノードＶoの電圧は大きくなる。この出力ノードＶo は電圧と等しくなるように、バックゲート１１に接続されるノードの電圧Ｖ1 が定まる。よって抵抗測定装置の抵抗の変化によりバックゲート電圧を変化することができる。ここで、ＳＯＩ膜厚ｔSiの変化の影響は、ＶB1を変化させることによって取り除くことができる。
【００８７】
また、図１１（ａ）（ｂ）は、基板バイアス回路による実施例を表す概略回路図である。すなわち、リング・オシレータ中に１８−４−１８抵抗器を設け、ダミー領域４ａの不純物濃度が変化すると、抵抗が変わるためにリング・オシレータの周波数が変化する。この周波数変化によって、チャージポンプ回路の励起回数が変化し、バックゲートへ供給される電流が変化し、バックゲート電圧を変化させることができる。
【００８８】
次に、図９の半導体装置の製造工程について説明する。
図１２〜図１４は、図９の半導体装置の要部製造工程を表す工程断面図である。まず、図１２に示したように、バックゲート１１を形成する。具体的には、ＳＯＩウェーハ上にレジストマスク１５を形成し、チャネル領域４と絶縁膜３を介してシリコンなどの支持基板２にホウ素などの不純物をイオン注入する。このようにして、例えば１×１０17ｃｍ-3から１×１０20ｃｍ-3の不純物濃度からなるｐ型のバックゲート１１を形成することができる。
【００８９】
ここで、チャネル領域４、ダミー領域４ａは、図１に関して前述したような方法により形成することができる。なお、ダミー領域４ａチャネル領域４における不純物濃度を測定するための領域である。従って、製造工程においてはチャネル領域４と同時に同じ条件で作成することが望ましい。
【００９０】
次に、図１３に示したように素子分離領域１２を形成し、リソグラフィによりゲート長Ｌからなるゲート電極を６、６ａを形成する。さらに、ゲート電極の上に絶縁膜８、８ａを形成する。
【００９１】
次に、図１４に示したように、電極領域を形成する。具体的には、ＭＩＳＦＥＴを形成する領域をレジストマスク１５でマスキングし、例えばホウ素をゲート電極６の両脇にドーズ量１０13〜１０16ｃｍ-2でイオン注入することにより、ｐ型の電極領域１８を形成する。
【００９２】
この電極領域１８を形成する工程は、ｐ型ＭＩＳＦＥＴのソース・ドレインを形成する時に同時に行うこともできる。つまり、ゲート電極の形成工程の後、例えばホウ素をイオン注入することによりゲート電極がマスクとなりｐ型の電極領域１８とソース・ドレイン領域７とを同時に形成することができる。
【００９３】
さらに、電極領域１８を形成した領域とは異なる領域に、例えばホウ素を半導体層の固溶限までイオン注入した高濃度半導体領域１３を形成する（図１４）。この高濃度半導体領域１３は、先の電極領域１８やソース・ドレイン領域７を形成するイオン注入により同時に形成することができる。つまり、ゲートを形成しない領域を設け、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域の形成ためのイオン注入を実施する時、例えばホウ素をシリコンの固溶限の不純物濃度まで注入することにより高濃度半導体領域１３も形成することができる。
【００９４】
次に、図９に示したようにバックゲート１１へのコンタクト１９を形成する。具体的には、素子分離領域１２の上から、例えばイオンエッチングによりコンタクトホールを形成し、さらに例えばタングステン（Ｗ）などの電極材料を堆積することにより、メタルコンタクト１９を形成することができる。このメタルコンタクト１９を形成する工程は、図９に示した抵抗測定領域のメタルコンタクトや、ゲート・ソース・ドレイン電極への図示しないコンタクト形成と同時に行うこともできる。これらのコンタクトホール形成する際に、シリコン酸化膜とシリコンのエッチングの選択比の大きいガスを用いてイオンエッチングすることにより、コンタクトホールの深さの異なる領域も同時にエッチングすることができる。
次に、ＳＯＩ膜厚ｔSiを求めるための別の構成例について説明する。
【００９５】
図１５は、本発明の半導体装置の第３の具体例を表す概略断面図である。同図の構成においては、ＭＩＳＦＥＴトランジスタ１とは別に、ダミー領域４ｂが形成され、そのダミー領域４ｂの上下にゲート電極６ｂとバックゲート１１ａとが設けられている。そして、これらの電極間のキャパシタンスの容量を測定する。ここでバックゲート１１ａは、バックゲートの表面半導体層に表面空乏化が生じないように充分、例えば１０18ｃｍ-3以上に不純物添加することが望ましい。また、電極６ｂおよび電極１１ａは、ダミー領域４ｂが完全に空乏化し、その表面に反転層が生じないようにすることが望ましい。
【００９６】
このような条件で測定したキャパシタンスＣtotalは、ゲート絶縁膜５、ダミー領域４ｂ、および絶縁膜３のキャパシタンスを直列したものと等しい。従って、ゲート絶縁膜５およびダミー領域４ｂ（すなわちチャネル領域４）の誘電率をそれぞれεOX、εSi、ゲート絶縁膜５、ダミー領域４ｂ、絶縁膜３の膜厚をそれぞれ、ｔOX、ｔSi、ｔboxとすると、キャパシタンスは
【００９７】
【数１２】
【００９８】
また、後に詳述する図１８に表した半導体装置の図中の左側に形成したダミー素子を用いてｔSiを求めることもできる。すなわち、図１８において、ｎ＋層１６とバックゲート１１ｂとの間の容量Ｃtotalを測定する。ここで、１０ｂの電圧源は、ゲート絶縁膜５ｂとＳＯＩ層４ａとの界面とに反転層が形成されるだけ十分に電圧が印加されているとする。また、バックゲートに十分な電圧を印加することにより、ダミー領域４ａのバックゲート側が空乏化するようにした条件では、測定容量Ｃtotalは、
【００９９】
【数１３】
【０１００】
また、抵抗率を求める方法としては、電圧電流端子を分離した４端子法を用いても良い。この方法の場合には、電極のコンタクト抵抗による誤差を低減できるという利点がある。
【０１０１】
次に、図１５に示した半導体装置の製造方法について説明する。
図１６、図１７は、図１５の半導体装置の要部製造工程を表す概略工程断面図である。ＭＩＳＦＥＴ、およびキャパシタンス容量を測定する領域の絶縁膜３を介して対抗する例えばシリコンからなる支持基板２の領域に、リソグラフィーと例えばホウ素をイオン注入することにより、例えば１×１０18ｃｍ-3から１×１０20ｃｍ-3の不純物濃度からなるｐ型バックゲート１１、１１ａを形成する（図１６）。ここで、チャネル領域４、ダミー領域４ｂは、図１に関して前述したような製造工程により形成することができる。
【０１０２】
次に、図１７に示したように、素子分離領域１２を形成し、さらにゲート絶縁膜５とゲート電極６を形成する。引き続き、図１５に示したように電極領域１８と、ソース・ドレイン領域７を形成する。これらの製造方法は、図９に関して前述したものと同様とすることができる。ここで、図１５の具体例の場合は、ダミー領域４ｂの容量を測定するためにはゲート電極６ｂ下の半導体層が十分空乏化すればよい。従って、電極領域１８およびソース・ドレイン領域７を形成するイオン注入においても、ゲート電極６ｂがマスクの役割を果たすので、この領域をレジストなどでマスキングしなくとも良い。
【０１０３】
次に、本発明の半導体装置の第４の具体例について説明する。
図１８は、本発明の半導体装置の第４の具体例を表す概略断面図である。すなわち、同図に表した半導体装置においては、ＭＩＳＦＥＴ１とは別に設けられたＭＩＳキャパシタのダミー素子を用いてＣ−Ｖ測定法により不純物濃度を求めることができる。ＦＥＴ１と素子分離領域１２を介して隣接するダミー領域４ａの上に絶縁膜を５ｂが積層され、さらにＭＩＳキャパシタ電極として例えばｐ+型ポリシリコン（多結晶シリコン）６ｂが積層されている。
【０１０４】
また、このＭＩＳキャパシタの下部に作成したバックゲート１１にＭＩＳＦＥＴトランジスタに使う電圧源とは別の電圧源ＶG2ｂを設ける。この電圧源ＶG2ｂはダミー領域４ａの絶縁膜３に接する表面の電子状態が蓄積するだけの電圧が印加される固定電源でよい。
【０１０５】
このようなＭＩＳキャパシタを用いてＣ−Ｖ法により半導体の不純物濃度を求め、本発明を実現するのに必要なバックゲート電圧を決定することができる。キャパシタンス測定は、ダミー領域４ａが完全に空乏化しない程度で固定のゲート電圧を印加し、そして、ゲート近傍に設けたｎ+型、ｐ+型の半導体領域の電極を用いてキャパシタンス測定を行う。
【０１０６】
この時の容量は、不純物濃度をＮAとすると（ＮA）1/2に比例するため、容量からＮAを求めることができる。
【０１０７】
図１９は、回路９ｃ、１０ｂの具体例を表す概略回路図である。同図に表した回路は、例えば、図１１の回路と似ており、リング・オシレータにダミー素子のＭＩＳキャパシタによるキャパシタンスＣが組み込まれている。ダミー領域４ａの不純物濃度が変動するとキャパシタンスＣが変化し、リング・オシレータの周波数が変化する。この周波数の変化によって、バックゲート電圧を変化することができる。
【０１０８】
次に、図１８の半導体装置の製造方法について説明する。
図２０、図２１は、図１８の半導体装置の要部製造工程を表す概略工程断面図である。まず、図２０に示したように、ＭＩＳＦＥＴトランジスタを形成する領域に、例えば隣接する領域に、ＭＩＳＦＥＴトランジスタとは別のバックゲート１１ｂを形成する。次に、ゲート工程と同じ工程で、例えば、シリコン酸化膜からなるゲート絶縁膜５ｂおよび、ｎ型ポリシリコンからなるゲート電極６ｂを作成し、これがＭＩＳキャパシタを形成する。これは、ＭＩＳＦＥＴ１のゲート形成工程と同時に形成しても良い（図２０）。
【０１０９】
次に、ＭＩＳキャパシタのゲート電極近傍にｎ+型とｐ+型の半導体領域を形成する。具体的には、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域７の形成のためのイオン注入に際して、ＭＩＳキャパシタ領域にはそれぞれ片側ずつイオン注入すればよい（図２１）。
【０１１０】
Ｃ−Ｖ法を用いた不純物濃度測定としては、ｐｎ接合により求める手法もある。
図２２は、ｐｎ接合により不純物濃度を測定するためのダミー素子を設けた半導体装置を例示する概略断面図である。すなわち、ＦＥＴ１と素子分離領域１２を介して隣接するダミー領域４ａの表面層に、ｎ+型シリコン領域１４を形成する。このようにして形成したｐｎ接合を用いて、Ｃ−Ｖ法により不純物濃度を測定し、本発明を実現するのに必要なバックゲート電圧を決定することができる。ここで、ダミー領域４ａに絶縁膜３を介して対向するバックゲート１１ｃには、十分大きな負の電圧ＶG2aを印加して、絶縁膜３に接した表面の電子状態を蓄積状態にする。
【０１１１】
図２３は、図２２のダミー素子を含めた回路９ｄ、１０ｂの具体例を表す概略回路図である。図２３の回路における容量Ｃは図２２の電極６ｂで測定される容量である。図２２に示したようなダミー領域のｐｎ接合ダイオードのダイオードキャパシタンスは不純物濃度の変動によって変化する。このように容量Ｃが変化するとリング・オシレータの周波数が変化し、バックゲート電圧ＶG2にフィードバックすることができる。ここで、容量Ｃが小さい場合にはポンプ周波数が上昇してＶG2が上昇する。もちろん、ｐｎ接合ではなく、例えばショットキー接合を用いていもよい。
【０１１２】
次に、本発明の第５の具体例について説明する。
図２４は、本発明の第５の具体例に係わる半導体装置の概略断面図である。本実施形態においては、同一基板上に、２つ以上の異なるしきい値を有する完全空乏化トランジスタを設け、それぞれのトランジスタのしきい値が、膜厚バラツキに対してしきい値感度が最小で、かつ設定したしきい値となるようにする。
【０１１３】
なお、図２４に示した具体例では、説明の便宜上、チャネル領域４の膜厚や不純物濃度が異なる２つの完全空乏化トランジスタが並列している場合を示したが、絶縁体基板３上に形成されていればよく、必ずしも、同図に示した方向に隣接する必要はない。また、図２４において、図１と同一部分には、同一符号を付して、その詳しい説明は省略する。
【０１１４】
本実施例は、同一基板上に少なくとも２つの異なるしきい値を有する完全空乏化トランジスタ１Ａ、１Ｂを備えている。具体的に説明すると、例えばシリコンからなる支持基板２上のシリコン酸化膜などの絶縁膜３の上に、２０ｎｍ〜０．１μｍ程度の膜厚のＳＯＩ層、例えば、膜厚が８０ｎｍのチャネル領域４Ａと、６０ｎｍのチャネル領域４Ｂとが形成されている。それぞれの不純物濃度は、１×１０16ｃｍ-3〜１×１０19ｃｍ-3程度の範囲にあり、例えば、それぞれ１×１０17ｃｍ-3と、１．６×１０17ｃｍ-3という異なる不純物濃度ＮAA、ＮABを有する。ＭＩＳＦＥＴ１Ａ、１Ｂを形成するＳＯＩ層と絶縁膜３を介して対向する支持基板２には、それぞれのＭＩＳＦＥＴに異なる電位を与えられるバックゲート１１Ａ、１１Ｂが形成されている。また、チャネル領域４Ａ、４Ｂのそれぞれの不純物濃度に応じたバックゲート電圧を設定する制御回路９Ａ、９Ｂが設けられ、電極１１Ａ、１１Ｂに印加する可変電源１０Ａ、１０Ｂが設けられている。
【０１１５】
ここで、図２に関して前述したモデルを用いて説明すると、図６に例示したように、ＳＯＩ膜厚のバラツキに対するしきい値感度がほぼ最小で、かつしきい値が設定した値になるチャネル領域４の最適領域すなわち設計値は、しきい値により一義的に決まる。つまり、設定するしきい値が異なると、しきい値のＳＯＩ膜厚バラツキ感度を最小とするための半導体層の最適膜厚は異なる。
【０１１６】
図６に示した計算結果を用いると、同一基板上にしきい値が０．１Ｖと０．２Ｖの２つのしきい値変動が極小となる完全空乏化トランジスタを形成する時、チャネル領域４は例えば、それぞれ膜厚８０ｎｍ、６０ｎｍ、不純物濃度１．０×１０17ｃｍ-3、１．６×１０17ｃｍ-3で形成する必要があり、膜厚および不純物濃度を２つトランジスタで同じ値にすることはできない。すなわち、それぞれのトランジスタのＳＯＩ膜厚や不純物濃度を別々の値に設定することによって、ＳＯＩ膜厚のばらつきなどに対してしきい値が変動しにくいトランジスタを実現することができる。従来のようにＳＯＩ膜厚が同一では、それぞれのトランジスタのしきい値感度を低減することは困難である。
【０１１７】
ＦＥＴ１Ａの設定しきい値がＦＥＴ１Ｂの設定しきい値よりも小さい場合には、それぞれのしきい値感度を極小にするために、同一基板上において、ＦＥＴ１ＡのＳＯＩ膜厚（ｔsiA）が厚く不純物濃度（ＮAA）が低くチャネル領域４Ａと、ＳＯＩ膜厚（ｔsiB）が薄く不純物濃度（ＮAB）が大きいチャネル領域４Ｂとを形成することが望ましい。
【０１１８】
また、このようにチャネル領域の厚さや不純物濃度が異なる複数の領域に対応して、それぞれの領域に独立に電位を設定することができるバックゲート電極および図示しないダミー素子を設けることが望ましい。すなわち、これらのダミー素子を用いてそれぞれのチャネル領域の不純物濃度や層厚を測定し、その測定結果をフィードバックして、それぞれのＦＥＴに所定のバックゲート電圧を印加することにより、それぞれのＦＥＴのしきい値を所望の値に調節することができる。このためのダミー素子は、例えば、図９、図１５、図１８、或いは図２２などに例示したものを用いることができる。さらに、測定のための回路やバックゲート電圧の印加回路も、本願明細書において例示した種々のものを用いることができる。
【０１１９】
さらに、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを同一基板上に形成する場合にも、本実施例を用いることができる。つまり、図２４に示したＦＥＴ１Ａとして、例えば、ｎ型ＭＩＳＦＥＴを用い、ＦＥＴ１Ｂとして、例えばｐ型ＭＩＳＦＥＴを用いればよい。通常、ゲート電極と基板との仕事関数の差やゲート絶縁膜界面の電荷は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで異なるため、そのフラットバンド電圧の絶対値｜ＶFB｜も異なる。このため、たとえ同じしきい値を設定しても、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのそれぞれに対し、ＳＯＩ膜厚変動に対するしきい値感度を最小にするためのＳＯＩ膜厚も異なる。すなわち、図２４に例示したように、それぞれのトランジスタＦＥＴ１ＡおよびＦＥＴ１Ｂで最適なＳＯＩ膜厚を用いることで、しきい値感度を小さく保つことができる。
【０１２０】
次に、図２４の半導体装置の製造方法について説明する。
図２５は、図２４の半導体装置の要部製造工程を表す概略工程断面図である。本構造の形成に際しては、図２５（ａ）に示したように、ＳＯＩ基板に対して、リソグラフィとイオン注入によって、バックゲート１１Ａ、１１Ｂを、それぞれのＭＩＳＦＥＴに対し別の電位を与えられるように形成する。絶縁膜３の上のＳＯＩ層をポリッシングやドライエッチング、あるいはウエットエッチングにより薄膜化し、例えば８０ｎｍの膜厚で、またホウ素（Ｂ）などをイオン注入することにより、例えば１×１０17ｃｍ-3の不純物濃度のＳＯＩ層４を形成する。
次に、レジストマスク１５を形成して、エッチングすることにより、例えば、６０ｎｍの膜厚からなるチャネル領域４Ｂを形成する。引き続き、チャネル領域４Ｂに、例えばホウ素（Ｂ）をイオン注入して、この領域の不純物濃度ＮABを例えば、１．６×１０17ｃｍ-3とする。
【０１２１】
そして、図示しないゲート工程以降の工程を行うことにより、同一の基板上に完全空乏化トランジスタＦＥＴ１Ａ、ＦＥＴ１Ｂを形成することができる。また、それぞれのチャネル領域に対応して、図示しないダミー素子を適宜形成する。さらに、ＭＩＳＦＥＴを形成するＳＯＩ層の不純物濃度に応じてバックゲート電圧を制御する回路９Ａ、９Ｂを設け、各々バックゲート１１Ａ、１１Ｂに印加する可変電源１０Ａ、１０Ｂなどを設置して半導体装置が完成する。
【０１２２】
次に、本発明の第６の具体例について説明する。
【０１２３】
図２６は、本発明の第６の具体例に係わる半導体装置の概略断面図である。本具体例においては、薄いＳＯＩ層にＦＥＴ１を形成し、厚いＳＯＩ層に不純物濃度を測定するためのダミー素子を形成することを特徴とする。
【０１２４】
このダミー素子はｐｎ接合を有し、Ｃ−Ｖ法を用いて不純物濃度を測定できるものであり、その構造及び測定の方法の詳細は、図２２に関して前述したものと同様とすることができる。膜厚の薄いＳＯＩ層にｐｎ接合を形成する際には、その接合位置の制御は容易でなく、イオン注入するりん（Ｐ）や砒素（Ａｓ）の突き抜けなどによってｐ型層が失われるおそれがあり、また、ｐ型層の空乏層がバックゲート領域まで延びＮAを測定できなくなるおそれがある。これに対して、本具体例によれば、ＳＯＩ層の膜厚を厚くした領域でｐｎ接合を形成することができるので、その形成がはるかに容易となり、ｐ型層の領域が確保できるなどの利点がある。
【０１２５】
その製造工程について概説すると以下の如くである。まず、例えば膜厚が８０ｎｍで不純物濃度が１×１０17ｃｍ-3のｐ型シリコン層からなるＳＯＩ層を形成する。次に、パターニングとエッチングにより、トランジスタを形成する部分のＳＯＩ層の膜厚を例えば６０ｎｍとする。次に、これらのＳＯＩ層の不純物濃度が例えば、１．６×１０17ｃｍ-3となるようにホウ素（Ｂ）などをイオン注入する。さらに、ＭＩＳＦＥＴを形成する領域に、ゲート工程以降の工程を行う。
【０１２６】
次に、図２７に示したように、ダミー素子を形成する領域に例えばリン（Ｐ）をイオン注入することによりｐｎ接合を形成する。このイオン注入工程は、ｎ型ＭＩＳＦＥＴのソース・ドレイン領域７の形成工程と兼ねることも可能である。
ここで、図２４や図２６に例示したように膜厚が異なるＳＯＩ領域を方法としは、ＬＯＣＯＳ（Local Oxidation of Silicon）犠牲酸化によることもできる。
図２８は、ＬＯＣＯＳ犠牲酸化によるリセス（Recess）構造を用いることにより膜厚の薄いＳＯＩ領域を形成する技術を説明する工程断面図である。この方法においては、まず、ＳＯＩ層４ａの上にシリコン酸化膜１４を形成し、その全面に例えば、シリコン窒化膜からなる膜２０を堆積する。そして、図２８（ａ）に示したように、薄膜化したいチャネル領域においてシリコン窒化膜２０を開口する。そして、開口した領域のＳＯＩ層にイオン注入し、熱処理を施すことにより所定の不純物濃度とする。
【０１２７】
次に、図２８（ｂ）に示したように、開口した領域のＳＯＩ層の膜厚が所定の厚さに低下するまで、表面層を熱酸化する。そして、シリコン窒化膜２０、シリコン酸化膜１４を剥離することにより、膜厚が薄く、所定の不純物濃度を有するＳＯＩ領域を形成することができる。この後は、図示しないゲート形成工程以降の工程を実施することにより、半導体装置を完成することができる。
【０１２８】
ここでは、ＳＯＩ層のチャネル部の薄膜化についてＬＯＣＯＳ犠牲酸化によるリセス構造について説明した。しかし、この他にも、図２９に示すように、チャネル領域のＳＯＩ層をリソグラフィとエッチングにより薄膜化するコーンケーブ（concave）構造により形成してもよい。
【０１２９】
次に、参考例である、第７の具体例について説明する。前述した各具体例では、所望のしきい値を有し且つプロセスのばらつきによるしきい値の変動を低減するために、完全空乏化トランジスタを形成する基板と同一基板上に、不純物濃度またはキャリア濃度を測定する測定用ダミー素子と、測定用ダミー素子により測定した不純物濃度またはキャリア濃度に応じてバックゲート電圧を設定する制御回路を設ける技術について説明した。これに対して、本具体例（参考例）では、あらかじめ測定用ダミー素子で不純物濃度またはキャリア濃度を測定し、その値を記憶させた記憶素子を設けた半導体装置を実現する。
【０１３０】
図３０は、本具体例（参考例）に係わる半導体装置の要部断面図である。また、図３１は、本具体例（参考例）における各構成要素の関連を説明する機能ブロック図である。同図においては、前述した各具体例と同一部分には同一記号を付して、その詳細な説明は省略する。本具体例（参考例）においても、所望のしきい値に対し、しきい値感度が低減されるように設定されたＳＯＩ膜厚と、不純物濃度またはキャリア濃度（例えば、図６）を有するチャネル領域４とバックゲート１１からなる完全空乏化トランジスタＦＥＴ１が設けられている。さらに、本具体例（参考例）においては、バックゲート１１に印加するバックゲート電圧を設定するための、不純物濃度またはキャリア濃度の情報を記憶する記憶素子を有する。この記憶素子は、例えば、ポリシリコンやアモルファスシリコンやアルミニウム（Ａｌ）や銅（Ｃｕ）、あるいは白金シリサイド（ＰｔＳｉ）やチタンシリサイド（ＴｉＳｉ）などからなる配線層で形成されたヒューズＦ１、Ｆ２、Ｆ３を有することを特徴とする。
【０１３１】
図３２〜３４は、図３０の半導体装置の製造工程を説明するための断面図である。すなわち、本具体例（参考例）においても、図３２に示したように、製造工程の途中では測定用ダミー素子を設ける。このダミー素子は、図９に示したように、ＳＯＩ層の抵抗率ρから不純物濃度またはキャリア濃度を測定するものである。
【０１３２】
次に、図３３に示したように、測定用ダミー素子を用いて、チャネル領域４の不純物濃度またはキャリア濃度を測定する。そして、この測定値に基づいて、所望のしきい値に要するバックゲート電圧を決定し、記憶素子に記憶する。すなわち、ヒューズを切断して、必要なバックゲート電圧を作成する。ここで、測定用ダミー素子はＦＥＴ１のそれぞれについて形成されている必要は必ずしもない。例えば、共通するしきい値を有する複数のＦＥＴについて１つの測定用ダミー素子を形成することにより、素子面積を減らすことができる。さらに具体的には、複数のＦＥＴが形成された集積回路を有する半導体装置について１つの測定用ダミー素子を設けても良く、または、このような半導体装置が複数個形成されるウェーハについて１つの測定用ダミー素子を設けても良い。さらに、これらのウェーハが複数枚バッチ処理される場合に、ウェーハ間のばらつきが小さければ、いずれかのウェーハのみに測定用ダミー素子を設けても良い。
【０１３３】
一旦、チャネル領域４の不純物濃度またはキャリア濃度が測定され、図６に示したような関係に基づいて必要なバックゲート電圧が決定されると、測定用ダミー素子は不要となる。そこで、図３４に示すように、チップ化するための例えば、ダイシング工程において、ＦＥＴ１と測定用ダミー素子とを分離することができる。
【０１３４】
本具体例（参考例）によれば、不純物濃度またはキャリア濃度を測定するための回路を最終的に得られるチップ上に形成する必要がなく、はるかに小さなサイズの記憶素子に記憶させればよい。よって、高集積化およびチップ面積の縮小を図ることができる。また、不純物濃度またはキャリア濃度測定回路が不要となるために、より低消費電力化を図ることもできる。
【０１３５】
ここで、チャネル領域の不純物濃度またはキャリア濃度の測定は、図３２に示した測定用ダミー素子に限らず、前述した各具体例にて説明したいずれの手法も同様に用いることができる。
【０１３６】
また、本具体例（参考例）は、図２４に例示したような複数の異なるＦＥＴが形成されてなる半導体装置についても適用することができる。すなわち、チャネル領域の層厚や不純物濃度などが異なる複数の種類のＭＩＳＦＥＴが形成されている場合に、それぞれの種類のＦＥＴ毎に記憶素子を設けることにより、ダミー素子の測定結果をフィードバックして最適なバックゲート電圧を印加することができる。
【０１３７】
次に、本具体例（参考例）で使用するバイアス回路の具体的な構成を例示する。
【０１３８】
図３５〜図４０は、本具体例（参考例）で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【０１３９】
図３５は、チャネル領域４の不純物濃度またはキャリア濃度のばらつく範囲をあらかじめ予測し、それぞれの予測値に対応した最適なバックゲート電圧を、例えばＶG1、ＶG2、ＶG3、と設けておいて、必要に応じて記憶素子のヒューズを切断する例である。
【０１４０】
図６のＳＯＩ膜厚と不純物濃度との関係のグラフを用いて具体的に説明する。まず、所望のしきい値を０．２Ｖとし、不純物濃度が例えば、１．２×１０17ｃｍ-3〜１．８×１０17ｃｍ-3までの範囲内でばらつくとする。この時、バックゲート電圧の供給電源として例えば、ＶG1、ＶG2、ＶG3として−１、０、１Ｖを設けておく。次に、ダミー素子を用いてチャネル領域４の不純物濃度の測定を行い、その測定値が１．２×１０17ｃｍ-3〜１．４×１０17ｃｍ-3の時は、記憶素子のＦ１を非切断とし、Ｆ２とＦ３を切断することによりバックゲート電圧としてＶG1＝−１Ｖを印加する。また、測定値が１．４×１０17ｃｍ-3〜１．６×１０17ｃｍ-3の時は、Ｆ２を非切断とし、Ｆ１とＦ３を切断することによりバックゲート電圧としてＶG2＝０Ｖを印加する。さらに、測定値が１．６×１０17ｃｍ-3〜１．８×１０17ｃｍ-3の時は、Ｆ３を非切断とし、Ｆ１とＦ２を切断することによりバックゲート電圧としてＶG3＝１Ｖを印加するようにヒューズを各々切断する。このようにすれば、測定値に基づいて、所望の範囲内のバックゲート電圧を印加することが可能となり、所望のしきい値に近いしきい値を得ることができる。
【０１４１】
図３６は、図３５の電源ＶG1〜ＶG3を、昇降圧回路に置き換えた例である。このようにすれば、従来から用いられている電源電圧を基にして適宜、所定のバックゲート電圧に昇圧または降圧することができる点で便利である。
【０１４２】
図３７は、例えば、電源電圧であるＶcc＝３ＶからＶss＝０Ｖまでの、Ｖcc〜Ｖssの電圧範囲内で適宜分圧して、バックゲート電圧として用いる例である。例えば抵抗Ｒからなる抵抗器を直列に接続し、それぞれの端子にて電圧が抽出できるようにヒューズを配線する。そして、バックゲート電圧印加の際には、例えばヒューズＦ２を非切断、Ｆ１、Ｆ３を切断することで２／３Ｖcc、またＦ３を非切断、Ｆ１、Ｆ２を切断することで１／３Ｖcc、そして例えば全てのヒューズを非切断することでＶccの電圧をバックゲートに印加することができる。図３７では抵抗器を３つ設けたが、複数個であればよく、より多くの抵抗器を設ければ、より細かく分圧されることになり、所望のしきい値に近い値を得ることができる。また電圧の範囲は、Ｖcc〜Ｖssの範囲に限らず、昇降圧回路を用いることで範囲を変えることも可能である。
【０１４３】
図３８は、図３７の変形例であり、２つの抵抗器と１つのヒューズとからなるセルをｎ個用いることで、例えばＶcc〜Ｖssまでの電圧の範囲を分割することができる回路例である。
【０１４４】
また、図３７のように、抵抗器の出力を直接基板バイアスノードに加える他に、図３９に示したように、制御入力によって出力電圧が変化する可変電源に抵抗器出力を接続してもよい。このようにすることにより、抵抗器に流す電流を小さくしても大きな基板バイアス出力電流が得られるという利点がある。
【０１４５】
さらに図４０のように、複数のチャージポンプ回路を縦続接続し、基板バイアス電圧を記憶素子のヒューズＦ１〜Ｆ３の状態によって切り替えるようにしても良い。ここでトランジスタのしきい値をＶtとすると、Ｆ１、Ｆ２、Ｆ３が非切断の時、基板バイアス電源出力の開放電圧は−３Ｖcc＋４Ｖt、Ｆ１、Ｆ２非切断、Ｆ３切断の時、−２Ｖcc＋４Ｖt、Ｆ１非切断、Ｆ２、Ｆ３切断の時−Ｖcc＋４Ｖtの出力を得ることができる。
【０１４６】
本具体例（参考例）において用いる記憶素子としては、上述したようなヒューズを切断する方法の他にも、例えば、浮遊ゲート電極に電荷を蓄積する方法や、強誘電体を分極させて記憶させる方法、さらには、金属またはシリサイドにはさまれた薄い半導体または絶縁体の絶縁破壊によって記憶させる方法、いわゆるアンチヒューズを用いてもよい。
【０１４７】
以上、具体例を例示しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。
【０１４８】
例えば、絶縁膜の形成法としては、熱酸化による酸化膜形成法や、３０ｋｅＶ程度の低加速エネルギーで酸素を注入した酸化膜を形成する方法としてもよいし、シリコン酸化膜を堆積する方法や、シリコン窒化膜を堆積する方法、またはこれらを組み合わせた方法でもよい。また、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、これらの絶縁膜に、シリコン窒化膜その他タンタル酸化膜、チタン酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜またはそれらの複合膜を用いることもできる。
【０１４９】
また、上述した具体例においては特に言及していないが、素子分離としては、トレンチ分離の素子分離や、ＬＯＣＯＳ素子分離膜や、リセス型（Recessed）ＬＯＣＯＳや改良ＬＯＣＯＳ法やフィールドシールド分離を用いても良いし、これらを組み合わせてもよい。
【０１５０】
さらに、上述した各具体例では、ＳＯＩ層としてｐ型Ｓｉを用いたが、代わりにｎ型ＳｉやＧａＡｓ、ＩｎＰを用いても良い。また、ｎ型ＭＩＳＦＥＴではなくｐ型ＭＩＳＦＥＴに適用してもよく、その場合、上述の実施例のｎ型をｐ型、ｐ型をｎ型と読み替え、さらに、ドーピング不純物種のＡｓ、Ｐ、ＳｂなどをＩｎ、Ｂなどのいずれかと読み替え、イオン注入の場合にもＡｓ、Ｐ、ＳｂをＩｎ、Ｂ、ＢＦ2 のいずれかと読み替えればよい。
【０１５１】
さらに、ゲート電極は、多結晶シリコン以外の単結晶シリコン、ポーラス（多孔質）シリコン、アモルファスシリコン、ＳｉＧｅ混晶、ＳｉＣ混晶、ＧａＡｓ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｐｔ、Ｐｄの金属あるいはシリサイドを用いることもできる。さらに、これらの積層構造としても良い。
【０１５２】
その他、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【０１５３】
【発明の効果】
本発明は、以上説明した形態で実施され、以下に説明する効果を奏する。
【０１５４】
まず、本発明によれば、完全空乏化トランジスタで問題となるＳＯＩ膜厚や不純物濃度のバラツキに対するしきい値感度をほぼ最小に保ったままで、かつしきい値を所望の値にすることが可能である。
【０１５５】
また、本発明によれば、例えば集積回路を形成した場合に、不純物濃度のばらつきを補正し、従来例よりもＳＯＩ膜厚ばらつきに対するしきい値感度が小さいので、より、特性が均一な素子を集積できる。
【０１５６】
一方、ＭＯＳ論理回路では、トランジスタのしきい値が高くなると、電流駆動能力が落ち遅延時間が長くなる一方、しきい値が低くなると、ｏｆｆ時のサブスレッショルドリーク電流が大きくなる。よって、本発明によれば、より遅延時間や消費電力のばらつきを小さく保つことができる。
【０１５７】
また、遅延時間はしきい値Ｖthに対し、電源電圧をＶDDとして（ＶDD−Ｖth）−α（αは１以上の正の数）に比例する。よって、遅延時間をＶthのばらつき分だけ低下させることができ、より遅延時間が同じでも低電圧動作させることができる。よって、低電圧動作させることによって、より例えばゲート絶縁膜の電源電圧に対する信頼性を向上させ、ゲート充放電の消費電力を小さくすることができる。
【０１５８】
また、本発明によれば、ＬＯＣＯＳ犠牲酸化によるリセスゲート構造を形成した場合においても、所望のしきい値でＳＯＩ膜厚のばらつきに対してしきい値感度が最小となるようなＳＯＩ膜厚を設定することにより、このＳＯＩ膜厚付近でのしきい値の変動が最小化されるため、所望のしきい値を得ることができる。
【０１５９】
また、ペアトランジスタ間のしきい値のばらつきをより抑えられるので、例えばカレントミラー回路や交差結合型センスアンプをより精度よく対称に実現することができ、より電流源の精度やセンスアンプの感度を増大することができる。さらに、本発明によれば、２つ以上のしきい値を持つＭＩＳＦＥＴを集積した半導体回路に対し、ＳＯＩ膜厚ばらつきに対するしきい値感度をそれぞれの素子に対して極小とすることができる。これはＣＭＯＳ回路においても、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴの所望のしきい値に応じたＳＯＩ膜厚で形成された完全空乏化ＭＩＳＦＥＴでは、それぞれのＭＩＳＦＥＴにおいて、ＳＯＩ膜厚バラツキに起因するしきい値感度は最小になる。これは従来の単一なＳＯＩ膜厚を有するＦＤ−ＳＯＩＭＩＳＦＥＴでは困難である。よって、複数のしきい値を有するトランジスタやＣＭＯＳ回路を用いた論理回路において、ＳＯＩ膜厚がばらついても、各々所望のしきい値で、しきい値感度をほぼ最小に保つことができる。また、本発明によれば、不純物濃度に応じたバックゲート電圧制御回路はｈａｌｆ−Ｖdd回路や、基板バイアス回路を応用することにより、同一基板上に形成することも可能である。
【０１６０】
また、本発明においてＭＩＳＦＥＴを形成する半導体層の不純物濃度を抵抗を測定することから求める手法は、キャパシタンスの容量を測定する手法により低電圧で行うことができ、そしてゲート酸化膜耐圧による印加電圧の限界に問題はないという利点を有する。一方、キャパシタンスの容量測定より不純物濃度を求める手法では、抵抗測定による手法より感度が高く、消費電力を小さくすることが可能であるという利点を有する。
【０１６１】
さらに、本発明のダミー素子の製造に際しては、ＭＩＳＦＥＴに用いるゲートをそのまま用いることもできるため、従来の半導体装置の工程数で同一基板上に不純物濃度測定のためのダミー素子を形成することができる。
【０１６２】
また、本発明によれば、薄いＳＯＩ膜厚からなる半導体層の不純物濃度測定のためのダミー素子を、厚いＳＯＩ膜厚からなる半導体層領域に形成することにより、ダミー素子のｐｎ接合形成のための膜厚マージンを確保することができる。そして、例えば、ｐ型半導体層にイオン注入によりｎ型層を形成しｐｎ接合領域を形成するとき、ｎ型ＭＩＳＦＥＴにおけるソース・ドレイン電極領域形成のイオン注入と同時に行うことで、リソグラフィー工程を現状のままで、ｐｎ接合領域を形成することが可能である。
【０１６３】
以上説明したように、本発明によれば、完全空乏化トランジスタを有する半導体装置において、ＳＯＩ膜厚や不純物濃度のばらつきに対するしきい値感度をほぼ最小に保ったままで、しきい値を所望する値にすることができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の第１の具体例に係わる半導体装置を表す要部断面図である。
【図２】本発明者の計算により得られた完全空乏化ＦＥＴのＳＯＩ層としきい値との関係を表すグラフ図である。
【図３】式（２）〜（５）により、チャネル領域４の不純物濃度ＮA＝１×１０17ｃｍ-3、ＳＯＩ膜厚ｔsi＝６０ｎｍ、ΦMs1 ＝−１Ｖ、ＱOX1 ＝ＱOX2＝０の場合について計算したバックゲート電圧に対するしきい値の関係を表したグラフである。
【図４】チャネル領域４の不純物濃度を１×１０17ｃｍ-3としたときの、式（２）〜（５）の古典論モデルを用いて計算したしきい値のチャネル領域４のＳＯＩ膜厚の依存性を示したグラフである。
【図５】表面量子化補正を説明するためのバンド図である。
【図６】図２と同一のＦＥＴのモデルにおいて、図２でしきい値が極小となるチャネル領域４のＳＯＩ膜厚ｔSiと印加するバックゲート電圧ＶG2とを、チャネル領域４の不純物濃度ＮAに対して示したグラフである。
【図７】ＬＯＣＯＳ犠牲酸化などの方法により形成されたリセス（Recess）ゲート構造を有するＭＩＳＦＥＴを表す断面図である。
【図８】ＬＯＣＯＳ犠牲酸化法によるリセス型ゲート構造の製造工程を表す概略工程断面図である。
【図９】本発明の半導体装置の第２の具体例を表す概略断面図である。
【図１０】ｈａｌｆ−Ｖdd回路を用いた実施例を表す概略回路図である。
【図１１】基板バイアス回路による実施例を表す概略回路図である。
【図１２】図９の半導体装置の要部製造工程を表す工程断面図である。
【図１３】図９の半導体装置の要部製造工程を表す工程断面図である。
【図１４】図９の半導体装置の要部製造工程を表す工程断面図である。
【図１５】本発明の半導体装置の第３の具体例を表す概略断面図である。
【図１６】図１５の半導体装置の要部製造工程を表す概略工程断面図である。
【図１７】図１５の半導体装置の要部製造工程を表す概略工程断面図である。
【図１８】本発明の半導体装置の第４の具体例を表す概略断面図である。
【図１９】回路９ｃ、１０ｂの具体例を表す概略回路図である。
【図２０】図１８の半導体装置の要部製造工程を表す概略工程断面図である。
【図２１】図１８の半導体装置の要部製造工程を表す概略工程断面図である。
【図２２】ｐｎ接合により不純物濃度を測定するためのダミー素子を設けた半導体装置を例示する概略断面図である。
【図２３】図２２のダミー素子を含めた回路９ｄ、１０ｂの具体例を表す概略回路図である。
【図２４】本発明の第５の具体例に係わる半導体装置の概略断面図である。
【図２５】図２４の半導体装置の要部製造工程を表す概略工程断面図である。
【図２６】 本発明の第６の具体例に係わる半導体装置の概略断面図である。
【図２７】リン（Ｐ）をイオン注入する工程を表す概略断面図である。
【図２８】ＬＯＣＯＳ犠牲酸化によるリセス（Recess）構造を用いることにより膜厚の薄いＳＯＩ領域を形成する技術を説明する工程断面図である。
【図２９】コーンケーブ（concave）構造を表す概略断面図である。
【図３０】第７具体例に係わる半導体装置の要部断面図である。
【図３１】第７具体例における各構成要素の関連を説明する機能ブロック図である。
【図３２】図３０の半導体装置の製造工程を説明するための断面図である。
【図３３】図３０の半導体装置の製造工程を説明するための断面図である。
【図３４】図３０の半導体装置の製造工程を説明するための断面図である。
【図３５】第７具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図３６】第７具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図３７】第７具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図３８】第７具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図３９】第７具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図４０】第７具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【符号の説明】
１ 完全空乏化トランジスタ
２ 導電性支持基板
３ 絶縁膜
４ チャネル領域
５ ゲート絶縁膜
６ ゲート電極
７ ソース・ドレイン電極
８，１４ 絶縁膜
９ 制御回路
１０ 可変電源（電圧制御電圧源）
１１ バックゲート
１２ 素子分離領域
１３ 半導体層領域
１５ レジスト
１８ 電極
１９ メタルプラグ
Ｆ１〜Ｆ３ ヒューズ
Claims (10)
- 第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第１の半導体層と、
前記支持基板の第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１の半導体層の不純物濃度及び厚さに応じて変化する測定信号を出力するダミー素子と、
前記測定信号に応じて前記第１のバックゲートに電圧を印加する電圧印加手段と、を備えた半導体装置であって、
前記ダミー素子は、前記チャネル領域と実質的に等しい不純物濃度を有する、前記第１の半導体層の第２の部分と、前記第２の部分に接するように形成され前記第１の半導体層と同じ導電型を持つ２つ又は４つの電極領域とを有する第１の抵抗器と、
前記第１の半導体層の第３の部分に形成され前記第１の半導体層と同じ導電型の不純物が固溶限界濃度までドープされた高濃度半導体領域と、この高濃度半導体領域上に形成された２つ又は４つの電極とを有する第２の抵抗器とを含んでいることを特徴とする半導体装置。 - 第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の半導体層と、
前記支持基板の第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１の半導体層の不純物濃度及び厚さに応じて変化する測定信号を出力するダミー素子と、
前記測定信号に応じて前記第１のバックゲートに電圧を印加する電圧印加手段と、を備えた半導体装置であって、
前記ダミー素子は、
前記チャネル領域と実質的に等しい不純物濃度を有する、前記第１の半導体層の第２の部分と、前記第２の部分に接するように形成され、前記第１の半導体層と同じ導電型を持つ２つ又は４つの電極領域とを有する第１の抵抗器と、
前記支持基板に形成された第２のバックゲートと、前記第２のバックゲートに対向する前記第１の半導体層の第３の部分と、前記第３の部分上に堆積される第２の絶縁膜と、前記第２の絶縁膜上に形成される電極とを有し、前記第２のバックゲートと前記電極との間の静電容量を測定可能とした容量素子とを具備することを特徴とする半導体装置。 - 第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の半導体層と、
前記支持基板の第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１の半導体層の不純物濃度及び厚さに応じて変化する測定信号を出力するダミー素子と、
前記測定信号に応じて前記第１のバックゲートに電圧を印加する第１の電圧印加手段と、を備えた半導体装置であって、
前記ダミー素子は、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第２の部分と、
前記第２の部分上に積層された第２の絶縁膜と、
前記第２の絶縁膜上に設けられた電極と、
前記電極に電圧を印加する第２の電圧印加手段と、
前記第２の部分の両側にそれぞれ接して位置するｎ＋型部分及びｐ＋型部分と、
前記第２の部分の下部に前記第１の絶縁膜を介して設けられた第２のバックゲートと、
第２のバックゲートに電圧を印加する第３の電圧印加手段とを備え、
前記第２の電圧印加手段により、前記第２の部分が完全に空乏化しない程度で前記第２の部分内に空乏層が形成されるよう前記電極に電圧を印加し、かつ前記第３の電圧印加手段により、前記第２の部分の前記第１の絶縁膜に接する界面に電荷が蓄積するよう前記第２のバックゲートに電圧を印加して、前記ｎ＋型部分と前記ｐ＋型部分間の接合容量を測定可能とする容量素子を備えることを特徴とする半導体装置。 - 第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第１の半導体層と、
前記支持基板の第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１の半導体層の不純物濃度及び厚さに応じて変化する測定信号を出力するダミー素子と、
前記測定信号に応じて前記第１のバックゲートに電圧を印加する第１の電圧印加手段と、を備えた半導体装置であって、
前記ダミー素子は、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第２の部分と、
前記第２の部分の表面層に形成され、前記第１の半導体層と異なる導電型を有する半導体領域と、
前記半導体領域の表面に設けられた電極と、
前記第２の部分の下部に前記絶縁膜を介して設けられた第２のバックゲートと、
前記第２のバックゲートに電圧を印加する第２の電圧印加手段と、を備え、
前記第２の電圧印加手段により、前記第２の部分の前記絶縁膜に接する界面に電荷が蓄積するよう前記第２のバックゲートに電圧を印加し、前記第２の部分と前記半導体領域とで構成されるpn接合ダイオードのダイオードキャパシタンスを測定可能とする素子を具備することを特徴とする半導体装置。 - 第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第１の半導体層と、
前記支持基板の前記第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第２の部分、前記第２の部分に接するように形成され前記第１の半導体層と同じ導電型を持つ２つ又は４つの電極領域、及びこれらの電極領域上に形成された電極とを有する第１の抵抗器と、
前記第１の半導体層の第３の部分に形成され、前記第１の半導体層と同じ導電型の不純物が固溶限界濃度までドープされた高濃度半導体領域及びこの高濃度半導体領域上に形成された２つ又は４つの電極を有する第２の抵抗器と、
前記第１の抵抗器の抵抗値及び第２の抵抗器の抵抗値に基づいて前記第１のバックゲートに電圧を印加する電圧印加手段と、
を備えたことを特徴とする半導体装置。 - 前記電圧印加手段は、前記第１の抵抗器に直列接続された第３の抵抗器と、
前記第３の抵抗器の分圧抵抗によって決定される電圧をゲートに受ける直列接続されたｎ型MISFETおよびｐ型MISFETを有し出力が前記第１のバックゲートに接続されたバッファ回路と、を備えたことを特徴とする請求項５記載の半導体装置。 - 前記電圧印加手段は、前記第１の抵抗器を抵抗要素としたリング・オシレータと、
前記リング・オシレータの出力を受け、出力端が前記第１のバックゲートに接続されたチャージポンプ回路と、
を備えたことを特徴とする請求項５記載の半導体装置。 - 第１および第２のバックゲートを有する支持基板と、
前記支持基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の半導体層と、
前記支持基板の前記第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記支持基板の前記第２のバックゲートに対向して前記第１の半導体層の第２の部分上上に設けられた第２の絶縁膜と、
前記第２の絶縁膜を介して前記第２の部分上に形成された電極と、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第３の部分及び前記第３の部分に接するように形成され前記第１の半導体層と同じ導電型を持つ２つ又は４つの電極領域を有する第１の抵抗器と、
前記第２のバックゲートと前記電極間のキャパシタンスおよび前記第１の抵抗器の抵抗値に基づいて前記第１のバックゲートに電圧を印加する電圧印加手段と、
を備えたことを特徴とする半導体装置。 - 第１のバックゲートを有する支持基板と、
前記支持基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の半導体層と、
前記支持基板の前記第１のバックゲートに対向する前記第１の半導体層の第１の部分をチャネル領域としこのチャネル領域が完全空乏化される第１のMISFETと、
前記第１のバックゲートに電圧を印加し、このバックゲート電圧を変化させることができる第１の電圧印加手段と、
前記チャネル領域と実質的に等しい不純物濃度を有する前記第１の半導体層の第２の部分と、
前記第２の部分上に積層された第２の絶縁膜と、
前記第２の絶縁膜上に設けられた電極と、
前記電極に電圧を印加する第２の電圧印加手段と、
前記第２の部分の両側にそれぞれ接して位置するｎ＋型部分及びｐ＋型部分と、
前記第２の部分の下部に前記第１の絶縁膜を介して設けられた第２のバックゲートと、
前記第２のバックゲートに電圧を印加する第３の電圧印加手段とを備え、
前記第２の電圧印加手段により、前記第２の部分が完全に空乏化しない程度で前記第２の部分内に空乏層が形成されるよう前記電極に電圧を印加し、かつ前記第３の電圧印加手段により、前記第２の部分の前記第１の絶縁膜に接する界面に電荷が蓄積するよう前記第２のバックゲートに電圧を印加して、前記ｎ＋型部分と前記ｐ＋型部分間の接合容量を測定可能とし、前記接合容量に基づいて前記第１のバックゲートに印加する電圧を変化させることを特徴とする半導体装置。 - 前記第１のMISFETは、リセスゲート構造を有するMISFETであることを特徴とする請求項５乃至９のいずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13723698A JP3699823B2 (ja) | 1998-05-19 | 1998-05-19 | 半導体装置 |
| US09/313,774 US6043536A (en) | 1998-05-19 | 1999-05-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13723698A JP3699823B2 (ja) | 1998-05-19 | 1998-05-19 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003136191A Division JP3585912B2 (ja) | 2003-05-14 | 2003-05-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330482A JPH11330482A (ja) | 1999-11-30 |
| JP3699823B2 true JP3699823B2 (ja) | 2005-09-28 |
Family
ID=15193966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13723698A Expired - Fee Related JP3699823B2 (ja) | 1998-05-19 | 1998-05-19 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6043536A (ja) |
| JP (1) | JP3699823B2 (ja) |
Families Citing this family (76)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392277B1 (en) * | 1997-11-21 | 2002-05-21 | Hitachi, Ltd. | Semiconductor device |
| KR100267013B1 (ko) | 1998-05-27 | 2000-09-15 | 윤종용 | 반도체 장치 및 그의 제조 방법 |
| JP4332925B2 (ja) * | 1999-02-25 | 2009-09-16 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP3437132B2 (ja) * | 1999-09-14 | 2003-08-18 | シャープ株式会社 | 半導体装置 |
| JP4559643B2 (ja) * | 2000-02-29 | 2010-10-13 | セイコーインスツル株式会社 | ボルテージ・レギュレータ、スイッチング・レギュレータ、及びチャージ・ポンプ回路 |
| TW490745B (en) * | 2000-05-15 | 2002-06-11 | Ibm | Self-aligned double gate MOSFET with separate gates |
| US6982460B1 (en) | 2000-07-07 | 2006-01-03 | International Business Machines Corporation | Self-aligned gate MOSFET with separate gates |
| US6559055B2 (en) | 2000-08-15 | 2003-05-06 | Mosel Vitelic, Inc. | Dummy structures that protect circuit elements during polishing |
| US6355524B1 (en) | 2000-08-15 | 2002-03-12 | Mosel Vitelic, Inc. | Nonvolatile memory structures and fabrication methods |
| US6475911B1 (en) | 2000-08-16 | 2002-11-05 | Micron Technology, Inc. | Method of forming noble metal pattern |
| JP3510576B2 (ja) * | 2000-09-28 | 2004-03-29 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP2002175342A (ja) * | 2000-12-06 | 2002-06-21 | Matsushita Electric Ind Co Ltd | Ｌｓｉシステム設計方法 |
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| JP5299752B2 (ja) * | 2008-04-28 | 2013-09-25 | 国立大学法人東北大学 | 半導体装置 |
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| FR2955200B1 (fr) | 2010-01-14 | 2012-07-20 | Soitec Silicon On Insulator | Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree |
| FR2955204B1 (fr) * | 2010-01-14 | 2012-07-20 | Soitec Silicon On Insulator | Cellule memoire dram disposant d'un injecteur bipolaire vertical |
| FR2955203B1 (fr) * | 2010-01-14 | 2012-03-23 | Soitec Silicon On Insulator | Cellule memoire dont le canal traverse une couche dielectrique enterree |
| JP5743407B2 (ja) | 2010-01-15 | 2015-07-01 | キヤノン株式会社 | トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置 |
| US8324110B2 (en) * | 2010-02-02 | 2012-12-04 | International Business Machines Corporation | Field effect transistor (FET) and method of forming the FET without damaging the wafer surface |
| FR2957186B1 (fr) * | 2010-03-08 | 2012-09-28 | Soitec Silicon On Insulator | Cellule memoire de type sram |
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| FR2957449B1 (fr) * | 2010-03-11 | 2022-07-15 | S O I Tec Silicon On Insulator Tech | Micro-amplificateur de lecture pour memoire |
| DE102010003555B4 (de) * | 2010-03-31 | 2019-12-24 | Globalfoundries Dresden Module One Llc & Co. Kg | Aluminiumsicherungen in einem Halbleiterbauelement, das Metallgateelektrodenstrukturen aufweist |
| FR2958441B1 (fr) | 2010-04-02 | 2012-07-13 | Soitec Silicon On Insulator | Circuit pseudo-inverseur sur seoi |
| EP2378549A1 (en) | 2010-04-06 | 2011-10-19 | S.O.I.Tec Silicon on Insulator Technologies | Method for manufacturing a semiconductor substrate |
| EP2381470B1 (en) | 2010-04-22 | 2012-08-22 | Soitec | Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure |
| US20110291171A1 (en) * | 2010-05-25 | 2011-12-01 | International Business Machines Corporation | Varactor |
| JP5661445B2 (ja) * | 2010-12-14 | 2015-01-28 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびその製造方法 |
| US8614111B2 (en) | 2011-07-25 | 2013-12-24 | International Business Machines Corporation | Fully depleted silicon on insulator neutron detector |
| US8361829B1 (en) | 2011-08-31 | 2013-01-29 | International Business Machines Corporation | On-chip radiation dosimeter |
| US9029956B2 (en) | 2011-10-26 | 2015-05-12 | Global Foundries, Inc. | SRAM cell with individual electrical device threshold control |
| US9048136B2 (en) | 2011-10-26 | 2015-06-02 | GlobalFoundries, Inc. | SRAM cell with individual electrical device threshold control |
| CN107578994B (zh) | 2011-11-23 | 2020-10-30 | 阿科恩科技公司 | 通过***界面原子单层改进与iv族半导体的金属接触 |
| FR2993389B1 (fr) * | 2012-07-10 | 2015-02-27 | Soitec Silicon On Insulator | Antifusible |
| JP2013012768A (ja) * | 2012-09-05 | 2013-01-17 | Tohoku Univ | 半導体装置 |
| US9620611B1 (en) | 2016-06-17 | 2017-04-11 | Acorn Technology, Inc. | MIS contact structure with metal oxide conductor |
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| JP6814965B2 (ja) | 2017-03-06 | 2021-01-20 | パナソニックＩｐマネジメント株式会社 | 半導体エピタキシャルウェハ、半導体素子、および半導体素子の製造方法 |
| US10460944B2 (en) | 2017-12-13 | 2019-10-29 | International Business Machines Corporation | Fully depleted semiconductor on insulator transistor with enhanced back biasing tunability |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09312401A (ja) * | 1996-05-21 | 1997-12-02 | Denso Corp | 半導体装置 |
-
1998
- 1998-05-19 JP JP13723698A patent/JP3699823B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-18 US US09/313,774 patent/US6043536A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6043536A (en) | 2000-03-28 |
| JPH11330482A (ja) | 1999-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050415 |
|
| A521 | Request for written amendment filed |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100715 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |